JP2014022417A - 半導体装置 - Google Patents

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一考 高木
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Abstract

【課題】マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制する。
【解決手段】ゲートフィンガー電極，ソースフィンガー電極およびドレインフィンガー電極を有するマルチフィンガー単位ＦＥＴセルと、ゲートフィンガー電極を並列接続する指定ゲートバスラインと、指定ゲートバスラインと接続点において接続されたゲート引き出しラインとを備える。ここで、ゲートフィンガー電極の束ね方の中心線に対する接続点の配置、ドレインフィンガー電極の束ね方の中心線に対するゲートフィンガー電極の束ね方の中心線の配置、ドレインフィンガー電極の束ね方の中心線に対するソースフィンガー電極の束ね方の中心線の配置の内、少なくともいずれか１つはずらして配置する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
近年、窒化ガリウム（ＧａＮ: Gallium Nitride）系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）が、実用化されている。
従来のＧａＮ系ＨＥＭＴなどの高周波用半導体装置は、微小な電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）からなるＦＥＴセルを複数個並列に配置したマルチＦＥＴセル構成を備え、ＦＥＴセル間のループ発振を抑制するために、各々のＦＥＴセルのゲート入力間に適切なセル間バランス抵抗を入れている。
特許第３２８９４６４号公報 特開平８−３２３７６号公報
本発明が解決しようとする課題は、ＦＥＴセル内ループ発振を抑制させた半導体装置を提供することである。
本実施の形態に係る半導体装置は、マルチフィンガー単位ＦＥＴセルと、指定ゲートバスラインと、ゲート引き出しラインとを備える。
マルチフィンガー単位ＦＥＴセルは、基板と、基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、基板の第１表面に配置され,ゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極とを備える。
指定ゲートバスラインは、マルチフィンガー単位ＦＥＴセルのゲートフィンガー電極を並列接続する。
ゲート引き出しラインは、接続点において指定ゲートバスラインに接続される。
ここで、ゲートフィンガー電極の束ね方の中心線に対する接続点の配置、ドレインフィンガー電極の束ね方の中心線に対するゲートフィンガー電極の束ね方の中心線の配置、ドレインフィンガー電極の束ね方の中心線に対するソースフィンガー電極の束ね方の中心線の配置の内、少なくともいずれか１つはずらして配置する。
基本技術に係る半導体装置の模式的平面パターン構成図。 図１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 （ａ）第１の実施の形態に係る半導体装置の模式的平面パターン構成図、（ｂ）図３（ａ）のＪ部分の拡大図。 図３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第１の実施の形態に係る半導体装置の構造例１であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。 第１の実施の形態に係る半導体装置の構造例２であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造図 第１の実施の形態に係る半導体装置の構造例３であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。 第１の実施の形態に係る半導体装置の構造例４であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。 （ａ）第１の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成図、（ｂ）セル内ループ発振の抑制効果を説明する模式的回路構成図。 第２の実施の形態に係る半導体装置の模式的平面パターン構成図。 図１０のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第３の実施の形態に係る半導体装置の模式的平面パターン構成図。 第３の実施の形態に係る半導体装置において、特定のＦＥＴセルＦＥＴ（ｎ）に着目して、セル内ループ発振の抑制効果を説明する模式的回路構成図。 図１２のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第４の実施の形態に係る半導体装置の模式的平面パターン構成図。 図１５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第４の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。 図１７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第５の実施の形態に係る半導体装置の模式的平面パターン構成図。 （ａ）第５の実施の形態に係る半導体装置において、マルチフィンガー単位セルの模式的平面パターン構成図、（ｂ）図２０（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成図、（ｃ）図２０（ａ）および図２０（ｂ）に対応する模式的等価回路構成図。 （ａ）第５の実施の形態に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成図、（ｂ）図２１（ａ）に対応する模式的ループ等価回路構成図。 図１９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第６の実施の形態に係る半導体装置の模式的平面パターン構成図。 図２３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第７の実施の形態に係る半導体装置の模式的平面パターン構成図。 図２５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第７の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。 図２７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第８の実施の形態に係る半導体装置の模式的平面パターン構成図。 図２９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第９の実施の形態に係る半導体装置の模式的平面パターン構成図。 図３１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第９の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。 図３３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第１０の実施の形態に係る半導体装置の模式的平面パターン構成図。 図３５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第１１の実施の形態に係る半導体装置の模式的平面パターン構成図。 図３７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第１１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。 図３９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第１２の実施の形態に係る半導体装置の模式的平面パターン構成図。 図４１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第１２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。 図４３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第１３の実施の形態に係る半導体装置の模式的平面パターン構成図。 図４５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。 第１３の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。 図４７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図。
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[基本技術]
基本技術に係る半導体装置２４ａの模式的平面パターン構成は、図１に示すように表される。
基本技術に係る半導体装置２４ａは、図１に示すように、ユニットフィンガーの並列接続からなるマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーを並列接続する指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備え、マルチフィンガー単位ＦＥＴセルのゲートフィンガーおよびソースフィンガーの束ね方の中心線の配置をドレインフィンガーの束ね方の中心線に対して一致させている。
ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３１・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。
また、基本技術に係る半導体装置２４ａにおいては、図１に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８の接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の中心にそれぞれ配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。
図１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２に示すように表される。ここで、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで定義する。
ここで、複数のゲートフィンガー電極の束ね方の中心線とは、マルチフィンガー単位ＦＥＴにおいて、並列接続される複数のゲートフィンガー電極の数が左右対称になるゲート中心線ＣＬＧを意味する。
同様に、複数のソースフィンガー電極の束ね方の中心線とは、マルチフィンガー単位ＦＥＴにおいて、並列接続される複数のソースフィンガー電極の数が左右対称になるソース中心線ＣＬＳを意味する。
同様に、複数のドレインフィンガー電極の束ね方の中心線とは、マルチフィンガー単位ＦＥＴにおいて、並列接続される複数のドレインフィンガー電極の数が左右対称になるドレイン中心線ＣＬＤを意味する。
基本技術に係る半導体装置２４ａにおいては、図２に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧ、ソース中心線ＣＬＳは一致しており、ずれは生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ゲート中心線ＣＬＧに対してずれは生じていない。このため、セル内ループ発振の発振条件を満たす。
マルチフィンガーＦＥＴセル内のループ発振を抑制するためには、マルチフィンガーＦＥＴセルをさらに２分割し、２分割した１／２セル間にセル間バランス抵抗を入れることで、発振を抑制することができる。しかし、この方法では、チップ面積が大きくなる。
ここで、図１の基本技術を比較例として、第１〜第１３の実施の形態との関係をまとめて表１に示す。
表１において、接続点Ｑを、ゲート中心線ＣＬＧ上に配置し、接続点Ｑの一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい例を“０”で表す。また、接続点Ｑを、ゲート中心線ＣＬＧ上からずらして配置し、接続点Ｑの一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と異なる例を“１”で表す。
すなわち、接続点Ｑの配置がゲート中心線ＣＬＧ上に一致する配置を“０”で表し、ずらした配置を“１”で表している。
また、表１において、ゲートフィンガー電極１２４の束ね方の中心線ＣＬＧをドレインフィンガー電極１２２の束ね方の中心線ＣＬＤに対して一致させて配置した例を“０”で表し、ずらして配置した例を“１”で表す。
また、表１において、ソースフィンガー電極１２０の束ね方の中心線ＣＬＳをドレインフィンガー電極１２２の束ね方の中心線ＣＬＤに対して一致させて配置した例を“０”で表し、ずらして配置した例を“１”で表す。
さらに、表１において、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳとが同じである例を“０”で表している。尚、“選択枝なし”とあるのは、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳとが、一義的に決まる例を表す。また、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳとが異なる例を“１”で表す。
表１から明らかなように、図１の基本技術は、ズレ量ΔＳとズレ量ΔＧに選択枝が無い例であり、上記の関係が（０００）である。
また、第１、２、５の実施の形態は、ズレ量ΔＳとズレ量ΔＧに選択枝が無い例であり、それぞれ（００１）、（０１０）、（１００）に対応している。さらに、第３、６、８、１０〜１１の実施の形態は、ズレ量ΔＳとズレ量ΔＧが等しい例であり、（０１１）、（１０１）、（１１０）、（１１１）に対応している。
また、第４、７、９、１２〜１３の実施の形態は、ズレ量ΔＳとズレ量ΔＧが異なる例であり、それぞれ（０１１）、（１０１）、（１１０）、（１１１）に対応している。
本実施の形態では、ゲート中心線ＣＬＧに対する接続点Ｑの配置、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置の内、少なくともいずれか１つはずらして配置している。
[第１の実施の形態]
（平面パターン構成）
第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図３（ａ）に示すように表され、図３（ａ）のＪ部分の拡大図は、図３（ｂ）に示すように表される。
第１の実施の形態に係る半導体装置２４は、図３（ｂ）に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８と、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８と、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８とを備える。
マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８は、基板１１０と、基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１、Ｇ２、Ｇ３、…、Ｇ８、ソース端子電極Ｓ１１・Ｓ１２、Ｓ２１・Ｓ２２、Ｓ３１・Ｓ３２、…、Ｓ８１・Ｓ８２およびドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８とを備える。
指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガー電極１２４を並列接続する。
図３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。
第１の実施の形態に係る半導体装置２４においては、図４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは一致しており、ずれは生じていない。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、シフト量ΔＳだけずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。
すなわち、第１の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置も一致しており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、シフト量ΔＳだけずれが生じている。
ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８は、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８において、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８に接続される。
ここで、指定ゲートバスラインＧＢＬ１は、指定ゲートバスラインＧＢＬ１１・ＧＢＬ１２の結合で表され、指定ゲートバスラインＧＢＬ２は、指定ゲートバスラインＧＢＬ２１・ＧＢＬ２２の結合で表され、指定ゲートバスラインＧＢＬ３は、指定ゲートバスラインＧＢＬ３・ＧＢＬ３２の結合で表され、…、指定ゲートバスラインＧＢＬ８は、指定ゲートバスラインＧＢＬ８１・ＧＢＬ８２の結合で表されている。
また、第１の実施の形態に係る半導体装置２４においては、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧ上に配置しているため、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。
また、第１の実施の形態に係る半導体装置２４においては、図３（ａ）に示すように、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８は、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８とゲート端子電極Ｇ１、Ｇ２、Ｇ３、…、Ｇ８間を接続する。
また、第１の実施の形態に係る半導体装置２４は、図３（ａ）に示すように、ソース端子電極Ｓ１１・Ｓ１２、Ｓ２１・Ｓ２２、Ｓ３１・Ｓ３２、…、Ｓ８１・Ｓ８２の下部に配置されたＶＩＡホールＳＣ１１・ＳＣ１２、ＳＣ２１・ＳＣ２２、ＳＣ３１・ＳＣ３２、…、ＳＣ８１・ＳＣ８２と、基板の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１・Ｓ１２、Ｓ２１・Ｓ２２、Ｓ３１・Ｓ３２、…、Ｓ８１・Ｓ８２に対してＶＩＡホールＳＣ１１・ＳＣ１２、ＳＣ２１・ＳＣ２２、ＳＣ３１・ＳＣ３２、…、ＳＣ８１・ＳＣ８２を介して接続された接地電極（図示省略）とを備える。
また、第１の実施の形態に係る半導体装置２４は、図３（ａ）に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８を並列接続した構成を備える。
また、第１の実施の形態に係る半導体装置２４は、図３（ａ）に示すように、互いに隣接するマルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の指定ゲートバスラインＧＢＬ１・ＧＢＬ２間、ＧＢＬ２・ＧＢＬ３間、ＧＢＬ３・ＧＢＬ４間、…、ＧＢＬ７・ＧＢＬ８間に、セル間バランス抵抗ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８を備える。
また、第１の実施の形態に係る半導体装置２４において、基板１１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備える。
第１の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
第１の実施の形態に係る半導体装置においては、図３（ａ）に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のソースフィンガーの束ね方をドレインフィンガーの束ね方に対してずらしているため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、ソースフィンガーの束ね方をドレインフィンガーの束ね方に対してずらすことで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８との接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
（素子構造）
第１の実施の形態に係る半導体装置２４の素子構造であって、図３（ｂ）のＩ−Ｉ線に沿う模式的断面構造例１〜４は、それぞれ図５〜図８に示すように表される。
第１の実施の形態に係る半導体装置２４は、基板１１０と、基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。
基板１１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
―構造例１―
図３（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例１は、図５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ）層１１６が形成されている。図５に示す第１の実施の形態に係る構造例１では、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）若しくは高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
―構造例２―
図３（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例２は、図６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図６に示す第１の実施の形態に係る構造例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
―構造例３―
図３（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例３は、図７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図７に示す第１の実施の形態に係る構造例３では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
―構造例４―
図３（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、第１の実施の形態に係る半導体装置２４のＦＥＴセルの構造例４は、図８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図８に示す第１の実施の形態に係る構造例４では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
また、第１の実施の形態に係る上記の構造例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
なお、第１の実施の形態に係る半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、パターン長は、マイクロ波帯においては、約１００μｍであり、ミリ波帯においては、約２５μｍ〜５０μｍである。
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
（セル内ループ発振）
第１の実施の形態に係る半導体装置において、セル内ループ発振を説明する模式的回路構成は、図９（ａ）に示すように表され、セル内ループ発振の抑制効果を説明する模式的回路構成は、図９（ｂ）に示すように表される。
マルチフィンガー単位ＦＥＴセルは、図９（ａ）および図９（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２で表されている。図９（ａ）および図９（ｂ）に示すように、セル内ループＬＰ１は、対となる１／２ＦＥＴセルＡ０１・Ａ０２と、１／２ＦＥＴセルＡ０１・Ａ０２のゲートを接続する指定ゲートバスラインＧＢＬ１と、１／２ＦＥＴセルＡ０１・Ａ０２のドレインを接続する指定ドレインバスラインＤＢＬ１とを備える。
図９（ａ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にゲート引き出しラインＥＢＬＧ１およびドレイン引き出しラインＥＢＬＤ１が配置され、中心線ＣＬとセル内ループＬＰ１との交差点Ｐは、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１に一致している。
一方、図９（ｂ）の例では、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬ上にドレイン引き出しラインＥＢＬＤ１が配置され、ゲート引き出しラインＥＢＬＧ１と指定ゲートバスラインＧＢＬ１との接続点Ｑ１は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐから１／２ＦＥＴセルＡ０１方向にずらした位置に配置されている。
図９（ａ）の例では、セル内ループＬＰ１は、発振ループを構成し、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐ上では定在波の節となり、その交差点Ｐから見た外側は全反射と見えるので、その交差点Ｐに接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷とはならない。すなわち、セル内ループ発振が発生する。
一方、図９（ｂ）に示すように、１／２ＦＥＴセルＡ０１・Ａ０２からなるセル内ループＬＰ１の中心線ＣＬとセル内ループＬＰ１との交差点Ｐから外れた接続点Ｑ１に接続されたゲート引き出しラインＥＢＬＧ１は、セル内ループ発振にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
第１の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがセル内に構成されないため、バランス抵抗を用いることなくＦＥＴセル内のループ発振を抑制させることができる。
第１の実施の形態に係る半導体装置によれば、主に、マイクロ波帯の高周波用半導体装置において、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第２の実施の形態]
（平面パターン構成）
第２の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１０に示すように表され、図１０のＪ部分の拡大図は、図３（ｂ）と同様に表される。
図１０のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図１１に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。
第２の実施の形態に係る半導体装置２４においては、図１１に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはΔＧだけシフトしており、ずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ずれは生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。
すなわち、第２の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ΔＧだけずれが生じており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じていない。
また、第２の実施の形態に係る半導体装置２４においては、図１０に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧ上に配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。
また、第２の実施の形態に係る半導体装置２４は、図１０に示すように、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８を並列接続した構成を備える。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第２の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第２の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
第２の実施の形態に係る半導体装置によれば、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲートフィンガーの束ね方を、ドレインフィンガーの束ね方に対してずらしているが、この構成は、ドレイン端子電極がＤ１、Ｄ２，Ｄ３，…、Ｄ８と分割されていることによって、実現可能な構成である。もしも、ドレイン端子電極が共通電極として配置される構成では、ゲートフィンガー電極の束ね方を、ドレインフィンガー電極の束ね方に対してずらしても、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８と指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８との接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節となり、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷とはならず、発振条件を満足するからである。
第２の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第２の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第３の実施の形態]
（平面パターン構成）
第３の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１２に示すように表され、図１２のＪ部分の拡大図は、図３（ｂ）と同様に表される。
図１２のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図１４に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。
第３の実施の形態に係る半導体装置２４においては、図１４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはΔＧだけシフトしており、ずれが生じている。同様に、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ΔＳ（＝ΔＧ）だけシフトしており、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。
すなわち、第３の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ΔＧだけずれが生じており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ΔＳ（＝ΔＧ）だけずれが生じている。
また、第３の実施の形態に係る半導体装置２４においては、図１２に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧ上に配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。
さらに、第３の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量とソース中心線ＣＬＳのズレ量が同じである例“０”に対応している。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第３の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第３の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
第３の実施の形態に係る半導体装置において、特定のＦＥＴセルＦＥＴ（ｎ）に着目して、セル内ループ発振の抑制効果を説明する模式的回路構成は、図１３に示すように表される。
ドレイン端子電極Ｄｎに接続されるドレインフィンガー電極の束に着目すると、このドレインフィンガー電極の束の中で構成可能なセル内ループ（閉ループ）は、ＬＰｎで表される。このため、ゲート端子電極Ｇｎに接続されたゲート引き出しラインＥＢＬｎと指定ゲートバスラインＧＢＬｎとの接続点Ｑｎは、中心線ＣＬを外れ、セル内ループ発振の定在波の節からずれている。したがって、中心線ＣＬを外れた接続点Ｑｎに接続された指定ゲートバスラインＧＢＬｎは、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
第３の実施の形態に係る半導体装置によれば、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしているが、この構成は、ドレイン端子電極がＤ１、Ｄ２，Ｄ３，…、Ｄ８と分割されていることによって、実現可能な構成である。もしも、ドレイン端子電極が共通電極として配置される構成では、ゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしても、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節となり、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷とはならず、発振条件を満足するからである。
第３の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第３の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第４の実施の形態]
第４の実施の形態に係る半導体装置の模式的平面パターン構成は、図１５に示すように表され、図１５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図１６に示すように表される。
第４の実施の形態に係る半導体装置２４においては、図１６に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはズレ量ΔＧだけシフトしており、ずれが生じている。同様に、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトしており、ずれが生じている。さらに、ズレ量ΔＧとズレ量ΔＳは異なる。
また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。
すなわち、第４の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じており、しかも、ズレ量ΔＧとズレ量ΔＳとが異なる。
第４の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第３の実施の形態に比べて、シフト方向が同じく左方向で、シフト量が２倍である。
また、第４の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第３の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
また、第４の実施の形態に係る半導体装置２４においては、図１５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧ上に配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数と等しい。このため、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８の各セルにおいて、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８の接続されたゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８を介して、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８へのゲート給電を均等にすることができる。
さらに、第４の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第４の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第４の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
第４の実施の形態に係る半導体装置によれば、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしているが、この構成は、ドレイン端子電極がＤ１、Ｄ２，Ｄ３，…、Ｄ８と分割されていることによって、実現可能な構成である。もしも、ドレイン端子電極が共通電極として配置される構成では、ゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしても、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節となり、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷とはならず、発振条件を満足するからである。
第４の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第４の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
（変形例）
第４の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図１７に示すように表される。図１７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図１８に示すように表される。
第４の実施の形態の変形例に係る半導体装置２４においては、図１８に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはズレ量ΔＧだけシフトしており、ずれが生じている。同様に、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトしており、ずれが生じている。さらに、ズレ量ΔＧとズレ量ΔＳは異なる。
また、接続点Ｑ６は、ゲート中心線ＣＬＧ上に配置され、ずれは生じていない。
すなわち、第４の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置は一致しており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じており、しかも、ズレ量ΔＧとズレ量ΔＳは異なる。
第４の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第３の実施の形態に比べて、シフト方向が右方向で、シフト量が等しい。
また、第４の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第３の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第４の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第５の実施の形態]
（平面パターン構成）
第５の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図１９に示すように表される。
図１９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２２に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。
第５の実施の形態に係る半導体装置２４においては、図２２に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧ、ソース中心線ＣＬＳは共にずれが生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第５の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じていない。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じていない。
第５の実施の形態に係る半導体装置２４は、図２２に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置し、ずれが生じている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。例えば、図１９の例では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の左側の指定ゲートバスラインＧＢＬ１１、ＧＢＬ２１、ＧＢＬ３１、…、ＧＢＬ８１に接続されたゲートフィンガー数はそれぞれ３本であるのに対して、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の右側の指定ゲートバスラインＧＢＬ１２、ＧＢＬ２２、ＧＢＬ３２、…、ＧＢＬ８２に接続されたゲートフィンガー数はそれぞれ７本である。
また、第５の実施の形態に係る半導体装置２４は、図１９に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧに対してずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第５の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第５の実施の形態に係る半導体装置においては、図１９に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対してずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対してずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
（セル構成）
―単位セル構成―
第５の実施の形態に係る半導体装置において、マルチフィンガー単位セルＦＥＴ１の模式的平面パターン構成は、図２０（ａ）に示すように表され、図２０（ａ）のマルチフィンガー単位セルを１／２ＦＥＴセルＡ１１・Ａ１２に分割した模式的平面パターン構成は、図２０（ｂ）に示すように表され、図２０（ａ）および図２０（ｂ）に対応する模式的等価回路構成は、図２０（ｃ）に示すように表される。図２０（ａ）は、図１９のマルチフィンガー単位セルＦＥＴ１部分に対応している。図２０（ａ）において、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１は、接続点Ｑ１において接続される。図２０（ａ）に示されたマルチフィンガー単位セルＦＥＴ１では、接続点Ｑ１の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。
図２０（ａ）のマルチフィンガー単位セルを１／２セルに分割した模式的平面パターン構成は、図２０（ｂ）に示すように、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１が、セル内ループと中心線ＣＬの交差点Ｐを外れた接続点Ｑ１において接続されているため、左側の指定ゲートバスラインＧＢＬ１１にゲート引き出しラインＥＢＬ１およびゲート端子電極Ｇ１が接続される。このため、図２０（ｃ）に示すように、ゲート引き出しラインＥＢＬ１およびゲート端子電極Ｇ１に相当するインピーダンスが、 １／２ＦＥＴセルＡ１１の入力となる接続点Ｑ１に等価的に接続されているように見える。
図２０（ａ）〜図２０（ｃ）に示すように、第４の実施の形態に係る半導体装置において、マルチフィンガー単位セルＦＥＴ１の構成上、接続点Ｑ１は、セル内ループ上、節とはならないため、電圧が発生している。従って、節以外に接続されたゲート引き出しラインＥＢＬ１からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、対称性を崩すことができる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
―２単位セル構成―
第５の実施の形態に係る半導体装置において、マルチフィンガー単位セルの２単位セル部分の模式的平面パターン構成は、図２１（ａ）に示すように表され、図２１（ａ）に対応する模式的ループ等価回路構成は、図２１（ｂ）に示すように表される。図２１（ａ）は、図１９のマルチフィンガー単位セルＦＥＴ１・ＦＥＴ２からなる２単位セルに対応している。図２１（ａ）において、指定ゲートバスラインＧＢＬ１とゲート引き出しラインＥＢＬ１は、接続点Ｑ１において接続される。図２１（ａ）に示されたマルチフィンガー単位セルＦＥＴ１では、接続点Ｑ１の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。同様に、指定ゲートバスラインＧＢＬ２とゲート引き出しラインＥＢＬ２は、接続点Ｑ２において接続される。マルチフィンガー単位セルＦＥＴ２では、接続点Ｑ２の左側に接続されたゲートフィンガー数が、右側に接続されたゲートフィンガー数よりも少なく構成されている。
また、接続点Ｑ１の左右の指定ゲートバスラインをＧＢＬ１１・ＧＢＬ１２、接続点Ｑ２の左右の指定ゲートバスラインをＧＢＬ２１・ＧＢＬ２２で表示している。
図２１（ｂ）に示すように、マルチフィンガー単位セルＦＥＴ１・ＦＥＴ２の構成上、接続点Ｑ１・Ｑ２は、セル内ループＬＰ１上、中心線ＣＬとセル内ループＬＰ１との交差点Ｐ１・Ｐ２から１／２ＦＥＴセルＡ１１・Ａ２１方向にずらした位置に配置されている。このため、接続点Ｑ１・Ｑ２は、定在波の節とはならないため、接続点Ｑ１・Ｑ２において電圧が発生している。従って、節以外に接続されたゲート引き出しラインＥＢＬＧ（ＥＢＬ１・ＥＢＬ２）からなる伝送線路は、このセル内ループで発振を生じていた周波数成分にとって、負荷として見え、対称性が崩れる。すなわち、発振条件を満足しなくなり、マルチフィンガーＦＥＴセル内のループ発振を抑制することができる。
さらに、図２１（ａ）および図２１（ｂ）から明らかなように、指定ゲートバスラインＧＢＬ１２およびＧＢＬ２１間には、セル間バランス抵抗ＲＧ１２が接続されており、セル間ループ発振を抑制することもできる。
第５の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第５の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第６の実施の形態]
（平面パターン構成）
第６の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図２３に示すように表される。
図２３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２４に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。
第６の実施の形態に係る半導体装置２４においては、図２４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはずれが生じていない。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、シフト量ΔＳだけずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第６の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じていない。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じている。
また、第６の実施の形態に係る半導体装置２４は、図２４に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対してずらして配置する。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。例えば、図２３の例では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の左側の指定ゲートバスラインＧＢＬ１１、ＧＢＬ２１、ＧＢＬ３１、…、ＧＢＬ８１に接続されたゲートフィンガー数はそれぞれ７本であるのに対して、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の右側の指定ゲートバスラインＧＢＬ１２、ＧＢＬ２２、ＧＢＬ３２、…、ＧＢＬ８２に接続されたゲートフィンガー数はそれぞれ３本である。
第６の実施の形態に係る半導体装置２４は、図２３に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらすことで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
さらにまた、第６の実施の形態に係る半導体装置２４においては、ソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
さらに、第６の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量とソース中心線ＣＬＳのズレ量が同じである例“０”に対応している。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第６の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第６の実施の形態に係る半導体装置においては、図２３に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧからずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧからずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
第６の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第６の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第７の実施の形態]
第７の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図２５に示すように表される。図２５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２６に示すように表される。
第７の実施の形態に係る半導体装置２４においては、図２６に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはずれが生じていない。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第７の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じていない。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じている。従って、ズレ量ΔＧ＝０とズレ量ΔＳとが異なる。
第７の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧ＝０である点は、第６の実施の形態と同様である。
第７の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第６の実施の形態に比べて、シフト方向が同じく右方向で、シフト量が２倍である。
また、第７の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第６の実施の形態と同様に、シフト方向が同じく右方向で、シフト量が等しい。
また、第７の実施の形態に係る半導体装置２４は、図２５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧに対してずらして配置する。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされている。例えば、図２５の例では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の左側の指定ゲートバスラインＧＢＬ１１、ＧＢＬ２１、ＧＢＬ３１、…、ＧＢＬ８１に接続されたゲートフィンガー数はそれぞれ９本であるのに対して、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の右側の指定ゲートバスラインＧＢＬ１２、ＧＢＬ２２、ＧＢＬ３２、…、ＧＢＬ８２に接続されたゲートフィンガー数はそれぞれ１本である。
第７の実施の形態に係る半導体装置２４は、図２５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらすことで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
さらにまた、第７の実施の形態に係る半導体装置２４においては、ソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
さらに、第７の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第７の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第７の実施の形態に係る半導体装置においては、図２５に示すように、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８が分割された構成を有するが、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧからずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。ドレイン端子電極が共通電極として配置される構成では、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８をゲート中心線ＣＬＧからずらして配置することによって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、セル内ループ発振の定在波の節から外れ、指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
第７の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第７の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
（変形例）
第７の実施の形態の変形例に係る半導体装置２４の模式的平面パターン構成は、図２７に示すように表される。図２７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図２８に示すように表される。
第７の実施の形態の変形例に係る半導体装置２４においては、図２８に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧはずれが生じていない。すなわち、ズレ量ΔＧ＝０である。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトしており、ずれが生じている。従って、ズレ量ΔＧ＝０とズレ量ΔＳとが異なる。
また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけずれが生じている。
すなわち、第７の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はズレ量ΔＱだけずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧ＝０であり、ずれが生じていない。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じている。
第７の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧ＝０である点は、第７の実施の形態と同様である。
第７の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第７の実施の形態に比べて、シフト方向が左方向で、シフト量は等しい。
また、第７の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第７の実施の形態と同様に、シフト方向が同じく右方向で、シフト量が等しい。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第７の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第８の実施の形態]
（平面パターン構成）
第８の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図２９に示すように表される。
図２９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３０に示すように表される。図２と同様に、複数のゲートフィンガー電極の束ね方の中心線をゲート中心線ＣＬＧ、複数のソースフィンガー電極の束ね方の中心線をソース中心線ＣＬＳ、複数のドレインフィンガー電極の束ね方の中心線をドレイン中心線ＣＬＤで表す。
第８の実施の形態に係る半導体装置２４においては、図３０に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、シフト量ΔＧだけシフトして配置され、ずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳはずれが生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第８の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じていない。
また、第８の実施の形態に係る半導体装置２４においては、図３０に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。
第８の実施の形態に係る半導体装置２４は、図２９に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
さらに、第８の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量とソース中心線ＣＬＳのズレ量が同じである例“０”に対応している。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第８の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第８の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
また、第８の実施の形態に係る半導体装置においては、図２９に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。
第８の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第８の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第９の実施の形態]
第９の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図３１に示すように表される。図３１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３２に示すように表される。
第９の実施の形態に係る半導体装置２４においては、図３２に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけシフトして配置され、ずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳはずれが生じていない。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第９の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じていない。従って、ズレ量ΔＧとズレ量ΔＳ＝０とが異なる。
第９の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第８の実施の形態に比べ、シフト方向が同じく右方向で、シフト量が２倍である。
また、第９の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第８の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
また、第９の実施の形態に係る半導体装置２４においては、図３１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。
第９の実施の形態に係る半導体装置２４は、図３１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
さらに、第９の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第９の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第９の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
また、第９の実施の形態に係る半導体装置においては、図３１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。
第９の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第９の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
（変形例）
第９の実施の形態の変形例に係る半導体装置２４の模式的平面パターン構成は、図３３に示すように表される。図３３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３４に示すように表される。
第９の実施の形態の変形例に係る半導体装置２４においては、図３４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ずれが生じていない。すなわち、ΔＳ＝０である。従って、ズレ量ΔＧとズレ量ΔＳ＝０とが異なる。
また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけずれが生じている。
すなわち、第９の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はズレ量ΔＱだけずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ずれが生じていない。
第９の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳ＝０である点は、第９の実施の形態と同様である。
第９の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第９の実施の形態に比べて、シフト方向が左方向で、シフト量は等しい。
また、第９の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第９の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第９の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第１０の実施の形態]
（平面パターン構成）
第１０の実施の形態に係る半導体装置２４の模式的平面パターン構成は、図３５に示すように表される。図３５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３６に示すように表される。
第１０の実施の形態に係る半導体装置２４においては、図３６に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、シフト量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、シフト量ΔＳ（＝ΔＧ）だけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、シフト量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第１０の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。
また、第１０の実施の形態に係る半導体装置２４においては、図３５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。
第１０の実施の形態に係る半導体装置２４は、図３５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
さらに、第１０の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量とソース中心線ＣＬＳのズレ量が同じである例“０”に対応している。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第１０の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第１０の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
第１０の実施の形態に係る半導体装置において、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧを外れ、セル内ループ発振の定在波の節からずれている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８に接続された指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
また、第１０の実施の形態に係る半導体装置においては、図３５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。
第１０の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第１０の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第１１の実施の形態]
第１１の実施の形態に係る半導体装置の模式的平面パターン構成は、図３７に示すように表される。図３７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図３８に示すように表される。
第１１の実施の形態に係る半導体装置２４においては、図３８に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳ（＝ΔＧ）だけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第１１の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。ズレ量ΔＧとズレ量ΔＳは等しい。
また、第１１の実施の形態に係る半導体装置２４においては、図３７に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。
第１１の実施の形態に係る半導体装置２４は、図３７に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
さらに、第１１の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が同じである例“０”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが同じである例“０”に対応している。
第１１の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
第１１の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態に比べて、シフト方向が同じく左方向で、シフト量は２倍である。
また、第１１の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第１１の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第１１の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
第１１の実施の形態に係る半導体装置において、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧを外れ、セル内ループ発振の定在波の節からずれている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８に接続された指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
また、第１１の実施の形態に係る半導体装置においては、図３７に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。
第１１の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第１１の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
（変形例）
第１１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図３９に示すように表される。図３９のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４０に示すように表される。
第１１の実施の形態の変形例に係る半導体装置２４においては、図４０に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、シフト量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳ（＝ΔＧ）だけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第１１の実施の形態の変形例に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。ズレ量ΔＧとズレ量ΔＳは等しい。
第１１の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態と同様に、シフト方向が左方向で、シフト量は等しい。
第１１の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態に比べて、シフト方向が右方向で、シフト量は等しい。
また、第１１の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態と同様に、シフト方向が左方向で、シフト量は等しい。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第１１の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第１２の実施の形態]
第１２の実施の形態に係る半導体装置の模式的平面パターン構成は、図４１に示すように表される。図４１のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４２に示すように表される。
第１２の実施の形態に係る半導体装置２４においては、図４２に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第１２の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。また、ズレ量ΔＧとズレ量ΔＳは異なる。
また、第１２の実施の形態に係る半導体装置２４においては、図４１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。
第１２の実施の形態に係る半導体装置２４は、図４１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
さらに、第１２の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。
第１２の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
第１２の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
また、第１２の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態に比べて、シフト方向が同じく左方向で、シフト量が２倍である。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第１２の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第１２の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
第１２の実施の形態に係る半導体装置において、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧを外れ、セル内ループ発振の定在波の節からずれている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８に接続された指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
また、第１２の実施の形態に係る半導体装置においては、図４１に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。
第１２の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第１２の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
（変形例）
第１２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図４３に示すように表される。図４３のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４４に示すように表される。
第１２の実施の形態の変形例に係る半導体装置２４においては、図４４に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけずれが生じている。また、ズレ量ΔＧとズレ量ΔＳとが異なる。
また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけずれが生じている。
すなわち、第１２の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はズレ量ΔＱだけずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じている。
第１２の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳが、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
第１２の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
また、第１２の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態に比べて、シフト方向が右方向で、シフト量が等しい。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第１２の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
[第１３の実施の形態]
第１３の実施の形態に係る半導体装置の模式的平面パターン構成は、図４５に示すように表される。図４５のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４６に示すように表される。
第１３の実施の形態に係る半導体装置２４においては、図４６に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけシフトして配置され、ずれが生じている。また、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけシフトして配置され、ずれが生じている。また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけシフトして配置され、ずれが生じている。
すなわち、第１３の実施の形態に係る半導体装置においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ずれが生じている。また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置も、ずれが生じている。また、ズレ量ΔＧとズレ量ΔＳとが異なる。
また、第１３の実施の形態に係る半導体装置２４においては、図４５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置している。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８の一方に接続されたゲートフィンガー数が、他方に接続されたゲートフィンガー数よりも多くなされる。
第１３の実施の形態に係る半導体装置２４は、図４５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８を、ゲート中心線ＣＬＧからずらして配置することで、ゲート引き出しラインＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８が、発振ループにとって負荷として見え、その結果、ＦＥＴセル内発振の発振条件を満たさなくなり、セル内発振を抑制することができる。
さらに、第１３の実施の形態に係る半導体装置２４は、表１において、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレインフィンガー電極１２２の束ね方に対して、ゲートフィンガー電極１２４の束ね方のズレ量とソースフィンガー電極１２０の束ね方のズレ量が異なる例“１”に対応している。すなわち、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧのズレ量ΔＧとソース中心線ＣＬＳのズレ量ΔＳが異なる例“１”に対応している。
第１３の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態に比べて、シフト方向が同じく左方向で、シフト量が２倍である。
第１３の実施の形態に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
また、第１３の実施の形態に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
尚、第１３の実施の形態に係る半導体装置２４においても、基本的な素子構成は、第１の実施の形態と同様であり、例えば、図５〜図８に示された第１の実施の形態に係る構成例１〜４を適用可能である。
第１３の実施の形態に係る半導体装置２４においては、マルチフィンガー単位ＦＥＴセルＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８のゲート中心線ＣＬＧおよびソース中心線ＣＬＳを、ドレイン中心線ＣＬＤに対してずらしているため、セル内ループ発振の発振条件を満たさなくなり、セル内ループ発振は抑制される。
第１３の実施の形態に係る半導体装置において、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧを外れ、セル内ループ発振の定在波の節からずれている。したがって、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８に接続された指定ゲートバスラインＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…、ＧＢＬ８は、セル内ループ発振周波数成分にとって負荷となるため、発振条件を満たさなくなり、セル内ループ発振は抑制される。
また、第１３の実施の形態に係る半導体装置においては、図４５に示すように、接続点Ｑ１、Ｑ２、Ｑ３、…、Ｑ８は、ゲート中心線ＣＬＧからずらして配置するため、ドレイン端子電極Ｄ１、Ｄ２、Ｄ３、…、Ｄ８を共通電極として構成しても良い。
第１３の実施の形態に係る半導体装置によれば、線対称となるＦＥＴ単位を持つループがチップ内に構成されないため、ＦＥＴセル内のループ発振を抑制させることができる。
第１３の実施の形態に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
（変形例）
第１３の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図４７に示すように表される。図４７のマルチフィンガー単位ＦＥＴセルＦＥＴ６近傍の拡大図は、図４８に示すように表される。
第１３の実施の形態の変形例に係る半導体装置２４においては、図４８に示すように、ドレイン中心線ＣＬＤに対して、ゲート中心線ＣＬＧは、ズレ量ΔＧだけずれが生じている。一方、ドレイン中心線ＣＬＤに対して、ソース中心線ＣＬＳは、ズレ量ΔＳだけずれが生じている。また、ズレ量ΔＧとズレ量ΔＳとが異なる。
また、接続点Ｑ６は、ゲート中心線ＣＬＧに対して、ズレ量ΔＱだけずれが生じている。
すなわち、第１３の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対する接続点Ｑの配置はズレ量ΔＱだけずれが生じており、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧの配置は、ズレ量ΔＧだけずれが生じており、また、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳの配置は、ズレ量ΔＳだけずれが生じている。
第１３の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するソース中心線ＣＬＳのズレ量ΔＳは、第１０の実施の形態に比べて、シフト方向が右方向で、シフト量が等しい。
第１３の実施の形態の変形例に係る半導体装置２４においては、ゲート中心線ＣＬＧに対するゲート接続点Ｑのズレ量ΔＱは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
また、第１３の実施の形態の変形例に係る半導体装置２４においては、ドレイン中心線ＣＬＤに対するゲート中心線ＣＬＧのズレ量ΔＧは、第１０の実施の形態と同様に、シフト方向が同じく左方向で、シフト量が等しい。
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第１３の実施の形態の変形例に係る半導体装置によれば、マルチフィンガーＦＥＴセル内のループ発振を抑制させ、かつチップ面積の増大を抑制することができる。
本実施の形態に係る半導体装置によれば、主に、マイクロ波帯の高周波用半導体装置において、マルチフィンガーＦＥＴセル内のループ発振を抑制させることができる。
[その他の実施の形態]
実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、実施の形態に係る半導体装置の基本素子としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
このように、ここでは記載していない様々な実施の形態などを含む。
２４、２４ａ…半導体装置
１１０…基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
ＦＥＴ１、ＦＥＴ２、ＦＥＴ３、…、ＦＥＴ８、ＦＥＴ（ｎ−１）、ＦＥＴ（ｎ）、ＦＥＴ（ｎ＋１）…マルチフィンガー単位ＦＥＴセル
Ｇ，Ｇ１，Ｇ２，…，Ｇ８、Ｇｎ…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ８１，Ｓ８２、Ｓｎ１、Ｓｎ２、Ｓ（ｎ＋１）１…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ８、Ｄｎ…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ８１，ＳＣ８２、ＳＣｎ１、ＳＣｎ２、ＳＣ（ｎ＋１）１…ＶＩＡホール
ＲＧ１２、ＲＧ２３、ＲＧ３４、…、ＲＧ７８…セル間バランス抵抗
ＧＢＬ１（ＧＢＬ１１、ＧＢＬ１２）、ＧＢＬ２（ＧＢＬ２１、ＧＢＬ２２）、ＧＢＬ３（ＧＢＬ３、ＧＢＬ３２）、…、ＧＢＬ８（ＧＢＬ８１、ＧＢＬ８２）…指定ゲートバスライン
ＤＢＬ１、ＤＢＬ２…指定ドレインバスライン
ＥＢＬＧ、ＥＢＬＧ１、ＥＢＬ１、ＥＢＬ２、ＥＢＬ３、…、ＥＢＬ８…ゲート引き出しライン
ＥＢＬＤ、ＥＢＬＤ１…ドレイン引き出しライン
ＬＰ１、ＬＰ（ｎ）…セル内ループ
Ａ０１、Ａ０２…１／２単位ＦＥＴセル
ＣＬ…中心線
Ｑ１、Ｑ２、Ｑ３、…、Ｑ８、Ｑ１１、Ｑ１２、Ｑｎ…接続点
Ｐ…交差点
ＣＬＧ…ゲート中心線
ＣＬＳ…ソース中心線
ＣＬＤ…ドレイン中心線
ΔＳ、ΔＧ、ΔＱ…シフト量（ズレ量）

Claims (15)

  1. 基板と、前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極とを備えるマルチフィンガー単位ＦＥＴセルと、
    前記マルチフィンガー単位ＦＥＴセルの前記ゲートフィンガー電極を並列接続する指定ゲートバスラインと、
    前記指定ゲートバスラインに接続点において接続されたゲート引き出しラインと
    を備え、
    前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置、前記ドレインフィンガー電極の束ね方の中心線に対する前記ゲートフィンガー電極の束ね方の中心線の配置、前記ドレインフィンガー電極の束ね方の中心線に対する前記ソースフィンガー電極の束ね方の中心線の配置の内、少なくともいずれか１つはずらして配置したことを特徴とする半導体装置。
  2. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置を一致させ、かつ前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させ、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらしたことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置を一致させ、かつ前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらし、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させたことを特徴とする請求項１に記載の半導体装置。
  4. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置を一致させ、かつ前記ゲートフィンガー電極の束ね方の中心線の配置および前記ソースフィンガー電極の束ね方を前記ドレインフィンガー電極の束ね方に対してずらしたことを特徴とする請求項１に記載の半導体装置。
  5. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置をずらし、かつ前記ゲートフィンガー電極の束ね方の中心線の配置および前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させたことを特徴とする請求項１に記載の半導体装置。
  6. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置をずらし、前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させ、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらしたことを特徴とする請求項１に記載の半導体装置。
  7. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置をずらし、前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらし、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対して一致させたことを特徴とする請求項１に記載の半導体装置。
  8. 前記ゲートフィンガー電極の束ね方の中心線に対する前記接続点の配置をずらし、前記ゲートフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらし、かつ前記ソースフィンガー電極の束ね方の中心線の配置を前記ドレインフィンガー電極の束ね方の中心線に対してずらしたことを特徴とする請求項１に記載の半導体装置。
  9. 前記ドレインフィンガー電極の束ね方の中心線に対して、前記ゲートフィンガー電極の束ね方の中心線の配置のズレ量と前記ソースフィンガー電極の束ね方の中心線の配置のズレ量が同じであることを特徴とする請求項４、６、７、８のいずれか１項に記載の半導体装置。
  10. 前記ドレインフィンガー電極の束ね方の中心線に対して、前記ゲートフィンガー電極の束ね方の中心線の配置のズレ量と前記ソースフィンガー電極の束ね方の中心線の配置のズレ量が異なることを特徴とする請求項４、６、７、８のいずれか１項に記載の半導体装置。
  11. 前記ゲート引き出しラインは、前記指定ゲートバスラインと前記ゲート端子電極間を接続することを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
  12. 前記ソース端子電極の下部に配置されたＶＩＡホールと、
    前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
    を備えることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
  13. 前記マルチフィンガー単位ＦＥＴセルを並列接続したことを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
  14. 互いに隣接する前記マルチフィンガー単位ＦＥＴセルの前記指定ゲートバスライン間に、セル間バランス抵抗を備えることを特徴とする請求項１３に記載の半導体装置。
  15. 前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
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