JP3514314B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ボンディングパッド周辺の
パッシベーションに関する。
【0002】
【従来の技術】VLSI(超大規模集積回路)等の半導
体装置を製造する際に、ボンディングパッド周辺および
電極パッド上に形成されるバンプ周辺のパッシベーショ
ン構造は極めて重要であり、信頼性を維持しつつ生産性
の向上を図るために種々の努力がなされている。
【0003】近年、ポリイミド樹脂をパッシベーション
膜に用いた構造が、種々提案されている。その一例とし
て、図21に示すように、半導体基板1表面、あるいは
前記半導体基板表面に形成された配線層にコンタクトす
るように形成されたアルミニウム層からなる電極パッド
2と、この上層を覆う窒化シリコン膜3に形成されたコ
ンタクトホールH内に中間層4としてのTiW層を介し
て金のボンディングパッド5を形成したものがある。こ
の金のボンディングパッド5の周りには、パッシベーシ
ョン膜としてのポリイミド樹脂膜7が形成されている。
【0004】ところで、この構造は以下に示すような製
造工程を経て形成される。
【0005】まず、素子領域の形成されたシリコン基板
1表面に配線層(図示せず)および層間絶縁膜(図示せ
ず)を形成し、フォトリソグラフィにより、スルーホー
ル(図示せず)を形成する。この後、アルミニウム層を
蒸着し、フォトリソグラフィにより、配線(図示せず)
および電極パッド2をパターニングする。そしてこの上
層に窒化シリコン膜3を形成し、フォトリソグラフィに
より、パターニングし、電極パッド2の周縁は窒化シリ
コン膜で覆われるように電極パッド2の中央部にコンタ
クトホールを形成する。(図22)
【0006】この後、図23に示すように、パッシベー
ション膜としてのポリイミド樹脂膜7を形成し、これを
パターニングすることにより、図24に示すように、電
極パッド2を露呈せしめる。
【0007】そしてアルミニウム層が表面に露呈してい
ると腐蝕しやすいため、図25に示すように、この上層
にスパッタリング法によりバリア層となるチタンタング
ステンTiW膜を中間層4として形成した後、ボンディ
ングパッドとなる金層5を形成する。
【0008】この後、図26に示すように、フォトリソ
グラフィにより、この金層5および中間層4をパターニ
ングする。従って、パッド層5の端縁とポリイミド樹脂
膜7の端縁とが一致するのが望ましいが、マスク精度を
考慮すると、一致させるのは難しいという問題がある。
一方、パッシベーション膜7上に金層5および中間層4
がのりあげるとショートなどの問題が生じ易いという問
題がある。このため、フォトリソグラフィの精度を考慮
して、パターニングがなされる。
【0009】このため、パッシベーション膜を構成する
ポリイミド樹脂膜とパッド層5との間に隙間が生じるこ
とになり、酸化され易いTiWが露呈することになり、
腐蝕が生じ易く、パッシベーション効果を良好に発揮し
得ず、信頼性が低下するという問題がある。
【0010】
【発明が解決しようとする課題】このように、従来のパ
ッド構造では、パッシベーション膜とボンディングパッ
ド層との間の隙間から、水分などが侵入し、アルミニウ
ムなどの電極パッドに腐蝕が生じ易く、信頼性を維持す
るのが困難であるという問題があった。
【0011】この発明は、前記実情に鑑みてなされたも
ので、水分に対する耐性が高く信頼性の高いパッシベー
ション構造をもつボンディングパッドを有する半導体装
置を提供することを目的とする。
【0012】
【課題を解決するための手段】本発明の第1では、所望
の素子領域の形成された半導体基板と、前記半導体基板
表面、あるいは前記半導体基板表面に形成された配線層
にコンタクトするように形成された電極パッドと、前記
電極パッド表面に中間層を介して形成されたボンディン
グパッドとを含み、前記ボンディングパッドと前記中間
層との界面が側壁に露呈しないように、前記ボンディン
グパッドおよび前記中間層の端縁の周縁を覆う樹脂絶縁
膜とを含むことを特徴とする。そして、この樹脂絶縁膜
は、前記ボンディングパッドと前記中間層との界面が側
壁に露呈しないように、前記ボンディングパッドと前記
中間層の界面は前記基板表面と垂直な方向で前記中間層
の端縁の周縁を覆っている。
【0013】かかる構成によれば、樹脂絶縁膜が、前記
ボンディングパッドおよび前記中間層の端縁の周縁を
うように形成されている。このため、下地の電極パッド
や中間層が露呈することなく、樹脂絶縁膜で被覆されて
おり信頼性の向上を図ることが可能となる。なおここで
中間層とはTiWのようなバリアメタル層あるいは密着
性層あるいは、めっきの下地を構成する下地層等を含む
ものとする。そしてこれらが腐食性あるいは酸化され易
い材料である場合に特に本発明は有効である。
【0014】望ましくは、前記樹脂絶縁膜はポリイミド
樹脂膜であることを特徴とする。
【0015】かかる構成によれば、ポリイミド樹脂膜を
用いることにより、ボンディングパッド周縁の表面の絶
縁とパッシベーション効果を備えた信頼性の高いパッド
構造を得ることが可能となる。また形成が容易である。
【0016】また、望ましくは、前記中間層は腐食性材
料で構成され、前記ボンディングパッドは、前記中間層
の端縁を覆うように形成され、前記ボンディングパッド
と前記中間層の界面は前記基板表面と垂直な方向で前記
樹脂絶縁膜と接するように形成されることを特徴とす
る。
【0017】かかる構成によれば、信頼性の高いボンデ
ィングパッド構造を得ることが可能となる。
【0018】望ましくは、前記中間層はチタンタングス
テン(TiW)層を含むことを特徴とする。
【0019】かかる構成によれば、チタンタングステン
(TiW)層は特に酸化され易く界面が露呈していると
劣化を招き易いという欠点があるが、本発明によれば、
容易に信頼性の高いバンプ構造を得ることが可能とな
る。
【0020】望ましくは、前記ボンディングパッドは、
金からなることを特徴とする。
【0021】かかる構成によれば、ボンディング性が良
好で信頼性の高い半導体装置を得ることが可能となる。
【0022】望ましくは、前記電極パッドは、アルミニ
ウムを含む金属膜からなることを特徴とする。
【0023】アルミニウム層は特に酸化され易く界面が
露呈していると劣化を招き易いという欠点があるが、か
かる構成によれば、容易に信頼性の高いパッド構造を得
ることが可能となる。
【0024】望ましくは、前記電極パッドは、銅薄膜で
あることを特徴とする。
【0025】銅層は特に酸化され易く界面が露呈してい
ると劣化を招き易いという欠点があるが、かかる構成に
よれば、容易に信頼性の高いパッド構造を得ることが可
能となる。
【0026】望ましくは、所望の素子領域の形成された
半導体基板と、前記半導体基板表面、あるいは前記半導
体基板表面に形成された配線層にコンタクトするように
形成された第1の電極パッドと、前記第1の電極パッド
表面に形成されたボンディングパッドと、前記半導体基
板上に形成された第2の電極パッド表面に中間層を介し
て形成されたバンプとを含み、前記ボンディングパッド
と前記第1の電極パッドとの界面が側壁に露呈しないよ
うに、前記ボンディングパッドの周縁を覆うとともに、
前記バンプの側面に露呈する、前記バンプと前記中間層
との界面を覆うように、少なくとも前記バンプの周辺部
および前記ボンディングパッドの周辺部に形成された樹
脂絶縁膜とを含み、前記ボンディングパッドと前記中間
層の界面が前記基板表面と垂直な方向で前記樹脂絶縁膜
と接することを特徴とする。
【0027】かかる構成によれば、ワイヤボンディング
と、バンプを用いたダイレクトボンディングとが混在す
るような半導体装置においても、信頼性の高いパッド構
造を提供することが可能となる。
【0028】本発明の方法は、所望の素子領域の形成さ
れた半導体基板表面、あるいは前記半導体基板表面に形
成された配線層にコンタクトするように電極パッドを形
成する工程と、前記電極パッド表面に中間層を形成する
工程と、前記中間層表面にボンディングパッドとなるパ
ッド層を形成し、これらをパターニングする工程と、前
記ボンディングパッドと前記中間層のパターンの端縁を
覆うように、樹脂絶縁膜を形成する工程とを含み、前記
ボンディングパッドと前記中間層の界面は前記基板表面
と垂直な方向で前記樹脂絶縁膜と接するように形成した
ことを特徴とする。
【0029】かかる構成によれば、パッド層を形成しパ
ターニングしたのち、ポリイミド樹脂膜を形成している
ため、パッド周縁を良好に覆うことが可能となる。
【0030】望ましくは、前記樹脂絶縁膜を形成する工
程は、ポリイミド樹脂膜を塗布する工程を含むことを特
徴とする。
【0031】かかる構成によれば、樹脂絶縁膜がポリイ
ミド樹脂膜であるため、形成が容易でかつパッシベーシ
ョン効果も高い表面構造を得ることが可能となる。
【0032】望ましくは、前記中間層の形成工程は、ス
パッタリング法によりチタンタングステン(TiW)層
を形成する工程を含むことを特徴とする。
【0033】チタンタングステン(TiW)層は特に酸
化され易く界面が露呈していると劣化を招き易いという
欠点があるが、かかる構成によれば、容易に信頼性の高
いバンプ構造を得ることが可能となる。
【0034】望ましくは、前記パッド層を形成する工程
は金層をスパッタリングにより形成する工程を含むこと
を特徴とする。
【0035】かかる構成によれば、より効率よく金のボ
ンディングパッドを形成することが可能となる。
【0036】
【発明の実施の形態】図1は、本発明の第1の実施形態
のパッド構造をもつ半導体装置を示す説明図であり、図
2乃至図9は、本発明の第1の実施形態による半導体装
置の製造工程を示す説明図である。この構造では、所望
の素子領域の形成されたシリコン基板1表面の電極パッ
ド2と、前記電極パッド表面に中間層4としてのチタン
タングステン層を介して形成されたボンディングパッド
5とを含み、前記ボンディングパッドおよび前記中間層
4の周縁から、前記ボンディングパッド端縁に這い上が
るように、ポリイミド樹脂膜7からなる樹脂絶縁膜を形
成してなることを特徴とする。
【0037】次に本発明の第1の実施形態の半導体装置
の製造工程について説明する。まず、図1に示すよう
に、半導体基板1上にフィールド酸化膜(図示せず)を
形成したものを用意し、フィールド酸化膜や半導体基板
の上に、ポリシリコンゲートを備えたMOSFETなど
の素子領域を形成する。
【0038】つぎに、この表面を覆うように、層間絶縁
膜(図示せず)を形成する。層間絶縁膜は、たとえばP
SG(リンをドーピングしたシリコン酸化膜)やBPS
G(ボロンおよびリンをドーピングしたシリコン酸化
膜)により構成される。つぎに、層間絶縁膜の上に膜厚
500〜1000nmのアルミ配線を形成する。このよ
うにして半導体基板1上にアルミ配線まで形成した後、
これをパターニングし電極パッド2を形成する。そして
スパッタリング法により窒化シリコン膜3を形成し、前
記電極パッド2に開口するように窓を形成する。
【0039】つぎに、図2に示すように、この上にスパ
ッタリング法により膜厚200nmのTiW層4を形成
した後、膜厚800nmの金層5を形成する。
【0040】そして、図3に示すように、レジストを塗
布しフォトリソグラフィによりレジストパターンR1を
形成する。
【0041】そして、図4に示すように、レジストパタ
ーンR1をマスクとして金層5のエッチングを行い、さ
らにこの金層5をマスクとして、TiW層4をエッチン
グする。
【0042】この後、図5に示すように、レジストパタ
ーンR1を剥離する。
【0043】そして、図6に示すように、感光性のポリ
イミド樹脂7を塗布する。
【0044】この後、図7に示すように、スクライブラ
イン(図示せず)形成と同時にボンディングパッドに相
当する領域のポリイミド樹脂7も除去するように形成し
たパターンを用いて露光を行う。
【0045】この後、図8に示すように、300℃30
分の熱処理によりポリイミド樹脂をポストベークし、膜
質の向上をはかる。
【0046】そして最後に、図9に示すように、O2
ラズマ処理工程が実施され、表面に残存するポリマーや
パーティクル(ごみ)Sの除去がなされる。
【0047】このようにして、図1に示したようなパッ
ド構造を持つ半導体装置が形成される。
【0048】かかる構成によれば、ポリイミド樹脂膜7
がボンディングパッドの周縁の中間層およびボンディン
グパッドとの界面を覆うように形成されているため、下
地の電極パッド2や中間層4が露呈することなく、良好
にポリイミド樹脂膜で被覆保護されており長寿命で信頼
性の高いパッド構造を得ることが可能となる。また、ボ
ンディングパッドを形成した後、ポリイミド樹脂膜7を
形成しているため、効率よく良好に界面を被覆すること
が可能である。
【0049】なお、前記第1の実施形態においては、金
のボンディングパッドを形成する場合について説明した
が、中間層としてはTi/TiNなど他の層を用いても
よく、またさらにチタン層やパラジウム層などの密着層
を介在させたりすることも可能である。
【0050】さらにまたパッド電極についてもアルミニ
ウムに限定されることなく、アルミニウム−シリコン
(Al−Si)、アルミニウム−シリコン−銅(Al−
Si−Cu)、銅(Cu)等の場合にも適用可能であ
る。
【0051】次に本発明の第2の実施形態について説明
する。前記実施形態では、スパッタリング法によってボ
ンディングパッドを形成するパッド構造について説明し
たが、さらに膜厚を大きくする必要がある場合にはスパ
ッタリング法によって形成した金層上にめっき層を形成
し、より膜厚の厚いボンディングパッドを形成すること
も可能である。図10乃至図19は本発明の第2の実施
形態の半導体装置の製造工程を示す図である。
【0052】この方法では、電極パッド2上にスパッタ
リング法により膜厚200nmのTiW層4を形成した
後、膜厚200nmの金層を形成するがこの工程までは
前記第1の実施形態で説明した図2の工程までと同様で
ある。
【0053】そして、図11に示すように、レジストを
塗布しフォトリソグラフィにより金めっき工程における
マスクを構成するレジストパターンR3を形成する。
【0054】そして、図12に示すように、膜厚2〜5
ミクロン程度となるように金めっき層5tを形成し、ボ
ンディングパッドとなる領域の金の膜厚を大きくする。
【0055】さらに、図13に示すように、レジストパ
ターンR3を剥離する。この後図14に示すように、表
面の金層を軽くエッチングし、めっき層から露呈するス
パッタリングで形成した金層5を除去し、TiW層を露
呈せしめる。
【0056】そして後図15に示すように、この金層5
tをマスクとして、TiW層4をエッチングする。
【0057】そして、図16に示すように、感光性のポ
リイミド樹脂7を塗布する。
【0058】この後、図17に示すように、スクライブ
ライン(図示せず)形成と同時にボンディングパッドに
相当する領域のポリイミド樹脂7も除去するように形成
したパターンを用いて露光を行う。
【0059】この後、図18に示すように、300℃3
0分の熱処理によりポリイミド樹脂をポストベークし、
膜質の向上をはかる。
【0060】そして最後に、図19に示すように、表面
に残存するポリマーやパーティクル(ごみ)Sを除去す
るために、O2プラズマ処理工程が実施される。
【0061】このようにして、厚いボンディングパッド
を有する半導体装置が形成される。
【0062】かかる構成によれば、ボンディングパッド
が厚く形成されているため、さらなるボンディング性の
向上を図ることが可能となる。このようにしてより長寿
命で信頼性の高いパッド構造を得ることが可能となる。
【0063】次に本発明の第3の実施形態について説明
する。前記第1および第2の実施形態では、ワイヤボン
ディング法により実装される半導体装置について説明し
たが、図20に示すように、バンプ6を形成し、ダイレ
クトボンディング法による接続領域も混在するような構
造とすることも可能である。ここではバンプ6に半導体
チップ20がフェースダウンで直接接続されており、両
半導体チップ間領域はポリイミド樹脂21を充填せしめ
られている。
【0064】製造に際しては前記第2の実施形態と同様
の方法が用いられるが、図12に示したように金層5t
をめっき形成した後、ワイヤボンディング領域はレジス
ト被覆し、バンプを形成すべき領域にのみ再度めっきを
施し厚い金めっき層からなるバンプ6を形成する。
【0065】あとは、前記第2の実施形態と同様に形成
する。ここで5はボンディングパッドであり、他端をリ
ードフレームなどの実装部材に接続されたボンディング
ワイヤWが接続されている。このようにして極めて容易
に信頼性の高い半導体装置を提供することが可能とな
る、
【0066】なお、上述の実施形態においては、下地層
として、フィールド酸化膜およびこの上に形成されたア
ルミ配線とにより構成される下地配線層を例に説明した
が、下地層はこれに限定されるものではない。この発明
における下地層とは、凹凸状表面を有する層全般を意味
するものである。
【0067】
【発明の効果】以上説明してきたように、本発明によれ
ば、樹脂絶縁膜が、前記ボンディングパッドの周縁を覆
うように、形成されているため、下地の電極パッドや中
間層が露呈することなく、樹脂絶縁膜で被覆されてお
り、半導体装置の長寿命化および信頼性の向上を図るこ
とが可能となる。
【0068】また、本発明の方法によれば、パッド層を
形成しパターニングしたのち、ポリイミド樹脂膜を形成
しているため、パッド周縁を良好に覆うことが可能とな
り、半導体装置の長寿命化および信頼性の向上を図るこ
とが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態による半導体装置を示
す図である。
【図2】本発明の第1の実施形態による半導体装置の製
造工程を示す図である。
【図3】本発明の第1の実施形態による半導体装置の製
造工程を示す図である。
【図4】本発明の第1の実施形態による半導体装置の製
造工程を示す図である。
【図5】本発明の第1の実施形態による半導体装置の製
造工程を示す図である。
【図6】本発明の第1の実施形態による半導体装置の製
造工程を示す図である。
【図7】本発明の第1の実施形態による半導体装置の製
造工程を示す図である。
【図8】本発明の第1の実施形態による半導体装置の製
造工程を示す図である。
【図9】本発明の第1の実施形態による半導体装置の製
造工程を示す図である。
【図10】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図11】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図12】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図13】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図14】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図15】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図16】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図17】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図18】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図19】本発明の第2の実施形態による半導体装置の
製造工程を示す図である。
【図20】本発明の第3の実施形態による半導体装置を
示す図である。
【図21】従来例の半導体装置を示す図である。
【図22】従来例の半導体装置の製造工程を示す図であ
る。
【図23】従来例の半導体装置の製造工程を示す図であ
る。
【図24】従来例の半導体装置の製造工程を示す図であ
る。
【図25】従来例の半導体装置の製造工程を示す図であ
る。
【図26】従来例の半導体装置の製造工程を示す図であ
る。
【符号の説明】 1 シリコン基板 2 電極パッド 3 窒化シリコン膜 4 中間層 5 パッド層 6 バンプ 7 ポリイミド樹脂膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/60 H01L 21/92 H01L 21/3205

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項1】 所望の素子領域の形成された半導体基板
    と、 前記半導体基板表面、あるいは前記半導体基板表面に形
    成された配線層にコンタクトするように形成された電極
    パッドと、 前記電極パッド表面に中間層を介して形成されたボンデ
    ィングパッドとを含み、 前記ボンディングパッドと前記中間層との界面が側壁に
    露呈しないように、前記ボンディングパッドおよび前記
    中間層の端縁の周縁を覆う樹脂絶縁膜とを含み、 前記ボンディングパッドと前記中間層の界面は前記基板
    表面と垂直な方向で前記樹脂絶縁膜と接するように形成
    されたことを特徴とする半導体装置。
  2. 【請求項2】 前記樹脂絶縁膜はポリイミド樹脂膜であ
    ることを特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】 前記中間層は腐食性材料で構成され
    とを特徴とする請求項1又は2に記載の半導体装置。
  4. 【請求項4】 前記中間層はチタンタングステン(Ti
    W)層を含むことを特徴とする請求項1乃至3のいずれ
    かに記載の半導体装置。
  5. 【請求項5】 前記ボンディングパッドは、金からなる
    ことを特徴とする請求項1乃至4のいずれかに記載の半
    導体装置。
  6. 【請求項6】 前記電極パッドは、アルミニウムを含む
    金属膜からなることを特徴とする請求項1乃至5のいず
    れかに記載の半導体装置。
  7. 【請求項7】 前記電極パッドは、銅薄膜であることを
    特徴とする請求項1乃至5のいずれかに記載の半導体装
    置。
  8. 【請求項8】 所望の素子領域の形成された半導体基板
    表面、あるいは前記半導体基板表面に形成された配線層
    にコンタクトするように電極パッドを形成する工程と、 前記電極パッド表面に中間層を形成する工程と、 前記中間層表面にボンディングパッドとなるパッド層を
    形成し、これら中間層およびパッド層をパターニングす
    る工程と、 前記ボンディングパッドと前記中間層のパターンの端縁
    の周縁を覆うように、樹脂絶縁膜を形成する工程とを含
    み、前記ボンディングパッドと前記中間層の界面は前記
    基板表面と垂直な方向で前記樹脂絶縁膜と接するように
    形成したことを特徴とする半導体装置の製造方法。
  9. 【請求項9】 前記樹脂絶縁膜を形成する工程は、ポリ
    イミド樹脂膜を塗布する工程を含むことを特徴とする請
    求項に記載の半導体装置の製造方法。
  10. 【請求項10】 前記中間層の形成工程は、スパッタリ
    ング法によりチタンタングステン(TiW)層を形成す
    る工程を含むことを特徴とする請求項8または9に記載
    の半導体装置の製造方法。
  11. 【請求項11】 前記パッド層を形成する工程は金層を
    スパッタリングにより形成する工程を含むことを特徴と
    する請求項10に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128513A (ja) * 2003-11-26 2004-04-22 Rohm Co Ltd 半導体装置およびその製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759803B2 (en) * 2001-07-25 2010-07-20 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same
JP3514314B2 (ja) 2001-07-25 2004-03-31 ローム株式会社 半導体装置およびその製造方法
US7160479B2 (en) * 2004-01-20 2007-01-09 Ppg Industries Ohio, Inc. Method and apparatus for evaluating panel drip tests
JP2006086378A (ja) * 2004-09-16 2006-03-30 Denso Corp 半導体装置及びその製造方法
DE102005043914B4 (de) * 2005-09-14 2009-08-13 Infineon Technologies Ag Halbleiterbauelement für Bondverbindung und Verfahren zur Herstellung
US8089156B2 (en) * 2007-10-24 2012-01-03 Panasonic Corporation Electrode structure for semiconductor chip with crack suppressing dummy metal patterns
US8346326B2 (en) 2008-01-17 2013-01-01 General Electric Company Superconductive wire, processes of manufacture and uses thereof
CN102282659B (zh) 2009-02-04 2013-11-20 松下电器产业株式会社 半导体基板结构及半导体装置
WO2012070168A1 (ja) * 2010-11-22 2012-05-31 パナソニック株式会社 半導体チップ及び半導体装置
JP5664392B2 (ja) * 2011-03-23 2015-02-04 ソニー株式会社 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
US10367089B2 (en) * 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
DE102012213566A1 (de) * 2012-08-01 2014-02-06 Robert Bosch Gmbh Verfahren zum Herstellen eines Bondpads zum Thermokompressionsbonden und Bondpad
US8916463B2 (en) 2012-09-06 2014-12-23 International Business Machines Corporation Wire bond splash containment
US9576923B2 (en) 2014-04-01 2017-02-21 Ati Technologies Ulc Semiconductor chip with patterned underbump metallization and polymer film
WO2016024387A1 (ja) * 2014-08-11 2016-02-18 パナソニックIpマネジメント株式会社 半導体装置
WO2020174670A1 (ja) * 2019-02-28 2020-09-03 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57106140A (en) 1980-12-24 1982-07-01 Hitachi Ltd Semiconductor device and manufacture thereof
FR2618254B1 (fr) * 1987-07-16 1990-01-05 Thomson Semiconducteurs Procede et structure de prise de contact sur des plots de circuit integre.
JPH0316145A (ja) 1989-03-14 1991-01-24 Toshiba Corp 半導体装置の製造方法
JPH06196526A (ja) 1992-12-25 1994-07-15 Toyota Motor Corp 半導体装置の製造方法
US5567981A (en) * 1993-03-31 1996-10-22 Intel Corporation Bonding pad structure having an interposed rigid layer
JP3555062B2 (ja) 1997-07-22 2004-08-18 ローム株式会社 半導体装置の構造
JP2000040773A (ja) 1998-07-23 2000-02-08 Sony Corp 樹脂封止型半導体装置とその製造方法
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
US6667230B2 (en) * 2001-07-12 2003-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation and planarization process for flip chip packages
JP3514314B2 (ja) * 2001-07-25 2004-03-31 ローム株式会社 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128513A (ja) * 2003-11-26 2004-04-22 Rohm Co Ltd 半導体装置およびその製造方法

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