JP3514149B2 - 突起電極形成方法 - Google Patents
突起電極形成方法Info
- Publication number
- JP3514149B2 JP3514149B2 JP1179599A JP1179599A JP3514149B2 JP 3514149 B2 JP3514149 B2 JP 3514149B2 JP 1179599 A JP1179599 A JP 1179599A JP 1179599 A JP1179599 A JP 1179599A JP 3514149 B2 JP3514149 B2 JP 3514149B2
- Authority
- JP
- Japan
- Prior art keywords
- width
- electrode pad
- resist
- electrode
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、実装基板にフェー
スダウンで搭載される半導体装置について、その半導体
装置の突起電極形成方法に関するものである。 【０００２】 【従来の技術】半導体装置と実装基板とをフェースダウ
ンで直接接続するフリップチップ実装は、半導体チップ
を樹脂で保護成形した従来のパッケージを実装したもの
に比べ、実装面積を大幅に縮小できるという利点を有し
ており、今後期待されている技術である。 【０００３】以下、従来のフリップチップ実装について
図面を参照しながら説明する。ここで、図９は従来のメ
ッキ方法によるバンプの形成工程を説明する図、図１０
は図９のバンプを形成した場合の問題点を説明する図、
図１１は図１０の影響を説明する図である。 【０００４】メッキ法によるバンプの形成は、先ず、図
９（ａ）に示すように、アルミニウム等からなる薄膜の
電極パッド２およびこの電極パッド２を露出させるよう
にして形成された表面保護膜（以下、「パッシベーショ
ン」という。）３を有する半導体装置１の上に金属薄膜
（以下、「バリアメタル」という。）４およびレジスト
５を順次形成した後、図９（ｂ）に示すように、電極パ
ッド２に相当する箇所のレジスト５をエッチング除去し
て開口部５ａを形成する。このとき、電極パッド２とこ
の上に形成されるバンプとの密着強度を向上させるため
に、開口部５ａの幅ｉをパッシベーション３のパッド開
口幅ａ以上に形成して、パッシベーション３に対して４
〜５μｍ程度オーバーラップさせる。 【０００５】次に、図９（ｃ）に示すように、開口部５
ａに金等の金属をメッキにより形成し、その後、図９
（ｄ）に示すように、余分なレジスト５を一括除去す
る。そして、前工程において形成された金属メッキをエ
ッチングマスク代わりとして、バリアメタル４を一括除
去（エッチング）する。以上の工程により、図９（ｅ）
に示すようなバンプ１６が形成される。 【０００６】ここで、図１０に示すように、端子ピッチ
が狭くなって半導体チップ１上の電極パッド２間のスペ
ースが狭くなってくると、バンプ１６間のスペースｊは
さらに狭くなる。例えば、１００μｍピッチで電極パッ
ド２の開口サイズが９０μｍ角（この数値は、ワイヤボ
ンディング仕様での一般的な値）であると、パッシベー
ション３に４〜５μｍオーバーラップさせた場合、数μ
ｍのスペースしかなくなったり、ときには、隣接するバ
ンプ１６間がショートする恐れがある。また、仮に数μ
ｍのスペースがあったとしても、絶縁性低下の問題が発
生したり、導電粒子９を介して接合するＡＣＦ接合で
は、図１１に示すように、隣接するバンプ１６間に導電
粒子９が挟まってショートする恐れがある。 【０００７】この問題は、特に汎用の半導体チップに関
して顕著になると考えられる。その理由は、汎用チップ
の中には、メッキでのバンプ形成を想定して予め電極パ
ッド２ａのサイズを狭く取っているものもあるが、多く
はＱＦＰ等にパッケージングされることが想定されてい
るので、パッケージング内の内部配線がワイヤボンディ
ング接合される仕様になってパッドサイズが広く取られ
ているためである。 【０００８】ここで、前述の問題を回避するためにパッ
シベーション３による開口部５ａのサイズを小さくしよ
うとすると、新たにチップをカスタムで製作しなくては
ならず、コストアップにつながる。 【０００９】 【発明が解決しようとする課題】このように、従来のメ
ッキ法によるバンプ形成では、電極パッドの狭ピッチ化
に伴いバンプ間がショートする恐れがある。また、バン
プ間がショートしていなくても、ＡＣＦ接合などの実装
工法によってはショートする恐れがある。そして、この
ような問題を回避するためには、チップを新たにカスタ
ム製作して電極パッドのサイズを変更しなくてはなら
ず、コストアップにつながる。 【００１０】そこで、本発明は、電極パッドのピッチが
狭くなっても突起電極間の絶縁性の悪化やショートが発
生する恐れのない廉価な突起電極形成方法を提供するこ
とを目的とする。 【００１１】 【課題を解決するための手段】この課題を解決するため
に、本発明の突起電極形成方法は、所定の回路素子が作
り込まれるとともに電極パッドの形成された半導体装置
を用意し、電極パッドを露出する表面保護膜および金属
薄膜を順次形成し、金属薄膜上にレジストを塗布し、レ
ジストを選択的に除去して、第１の幅がこれに沿った表
面保護膜の開口幅である第２の幅よりも狭く、第１の幅
と直交する第３の幅がこれに沿った表面保護膜の開口幅
である第４の幅よりも広い開口部を電極パッドを含んだ
位置に形成し、メッキにより開口部を閉塞して突起電極
を得て、レジストを全て除去し、突起電極をマスクにメ
ッキ部分以外の金属薄膜を除去するものである。 【００１２】これにより、電極パッドのピッチが狭くな
っても突起電極間の絶縁性の悪化やショートが発生する
恐れのない廉価な半導体装置が得られる。 【００１３】 【発明の実施の形態】本発明の請求項１に記載の発明
は、所定の回路素子が作り込まれるとともに電極パッド
の形成された半導体装置を用意し、電極パッドを露出す
る表面保護膜および金属薄膜を順次形成し、金属薄膜上
にレジストを塗布し、レジストを選択的に除去して、第
１の幅がこれに沿った表面保護膜の開口幅である第２の
幅よりも狭く、第１の幅と直交する第３の幅がこれに沿
った表面保護膜の開口幅である第４の幅よりも広い開口
部を電極パッドを含んだ位置に形成し、メッキにより開
口部を閉塞して突起電極を得て、レジストを全て除去
し、突起電極をマスクにメッキ部分以外の金属薄膜を除
去する突起電極形成方法および半導体装置であり、電極
パッドのピッチが狭くなっても突起電極間の絶縁性の悪
化やショートが発生する恐れのない廉価な半導体チップ
が得られるという作用を有する。 【００１４】 【００１５】 【００１６】以下、本発明の実施の形態について、図１
から図８を用いて説明する。なお、これらの図面におい
て同一の部材には同一の符号を付しており、また、重複
した説明は省略されている。 【００１７】（実施の形態１）図１は本発明の実施の形
態１によるバンプの形成工程を説明する図、図２は図１
のバンプ形成工程による隣接するバンプを示す断面図、
図３は図２の矢印Ａ方向の断面図、図４は図１のバンプ
形成工程による隣接バンプのＡＣＦ接合における断面図
である。 【００１８】図１（ａ）に示すように、先ず、所定の回
路素子が作り込まれるとともに電極パッド２の形成され
た半導体チップ１の素子形成面に電極パッド２を露出す
るパッシベーション３およびバリアメタル４を順次形成
し、さらにバリアメタル４上にレジスト５を塗布する。
ここで、金属薄膜の電極パッド２の材質は、一般的には
アルミニウムが用いられるが、たとえば銅など他の金属
を用いることも可能である。また、パッシベーション３
には、たとえば酸化シリコン、シリコンナイトライド、
ポリイミド等が用いられる。さらに、バリアメタル４に
は、たとえばチタン、タングステン、ニッケル、銅など
が用いられる。 【００１９】次に、図１（ｂ）に示すように、レジスト
５をエッチングにより選択的に除去して電極パッド２上
に開口部５ａを形成する。ここで、開口部５ａの幅ｂ
は、これに沿ったパッシベーション３の開口幅ａよりも
狭くなるように形成する。 【００２０】そして、図１（ｃ）に示すように、メッキ
により開口部５ａを閉塞してバンプ６を形成する。ここ
で、バンプ６の材質は、一般的には金が用いられるが、
たとえばアルミニウムや銅など他の金属を用いることも
可能である。 【００２１】バンプ６を形成したならば、図１（ｄ）に
示すように、レジスト５を全て除去する。最後に、図１
（ｅ）に示すように、バンプ６をマスクにメッキ部分以
外のバリアメタル４を一括除去して、突出したバンプ６
を得る。 【００２２】このように電極パッド２に形成された２つ
のバンプ６およびこのバンプ６の下部に位置するバリア
メタル４は、図２に示すように、一方の幅である第１の
幅がこれに沿ったパッシベーション３の開口幅である第
２の幅よりも狭くなっている。また、図３に示すよう
に、バンプ６およびバリアメタル４の第１の幅と直交す
る第３の幅がこれに沿ったパッシベーション３の開口幅
である第４の幅よりも広くなって、パッシベーション３
とオーバーラップしている（図３、Ｂ部）。そして、よ
り近傍に位置する隣接した電極パッド２に対してより広
いスペースｃが確保されるように第１の幅と第３の幅と
が振り向けられている。ここで、第１の幅方向において
はパッシベーション３とのオーバーラップがないが、第
３の幅方向においてはパッシベーション３とオーバーラ
ップしており、オーバーラップ寸法が４〜５μｍの二倍
程度取れるので、バリアメタル４の電極パッド２に対す
る密着強度は十分に確保される。 【００２３】図４において、このようなバンプ６とバリ
アメタル４の形成された半導体チップ１をＡＣＦ実装に
より実装基板７に搭載する場合について説明する。ここ
で、実装基板７上には、バンプ６と電気的に接続される
電極８が形成されている。実装基板７には、感光性のエ
ポキシ樹脂、ガラス繊維の含浸されたエポキシ樹脂、セ
ラミックなどが用いられ、電極８には、銅などが用いら
れている。また、ＡＣＦ中に含まれる導電粒子９には、
樹脂ボールに金属メッキが施されたもの、あるいは金属
粒子などが用いられている。 【００２４】図示するように、本実施の形態の半導体チ
ップ１によれば、より近傍に位置する隣接した電極パッ
ド２に対してより広いスペースが確保されるように第１
の幅と第３の幅とが振り向けられているので、バンプ６
間のピッチが狭く電極パッド２のサイズが大きくても、
絶縁性の悪化や導電粒子９などによるショートの問題は
発生しない。そして、このようなバンプ６が、新たにメ
ッキバンプ用のチップをカスタムで起こすことなく形成
される。これにより、電極パッド２のピッチが狭くなっ
てもバンプ６間の絶縁性の悪化やショートが発生するこ
とのない廉価な半導体チップ１が得られる。 【００２５】（実施の形態２）図５は本発明の実施の形
態２によるバンプの形成工程を説明する図、図６は本発
明の実施の形態２によるバンプの形成工程を説明する
図、図７は図５のバンプ形成工程による隣接するバンプ
の図５の直交方向断面図、図８は図５のバンプ形成工程
による隣接バンプのＡＣＦ接合における断面図である。 【００２６】本実施の形態においても、図５（ａ）に示
すように、先ず、所定の回路素子が作り込まれるととも
に電極パッド２の形成された半導体チップ１の素子形成
面に電極パッド２を露出するパッシベーション３および
バリアメタル４を順次形成し、さらにバリアメタル４上
にレジスト５を塗布する。 【００２７】次に、図５（ｂ）に示すように、電極パッ
ド２上のみにレジスト５が残るように、レジスト５をエ
ッチングにより選択的に除去する。ここで、レジスト５
の幅ｅは、これに沿ったパッシベーション３の開口幅ｄ
よりも広くなるように形成する。そして、図５（ｃ）に
示すように、レジスト５で覆われた部分以外のバリアメ
タル４をエッチングにより除去した後、レジストを除去
する。そして、再びレジスト５を塗布して、バリアメタ
ル４の外周以外が露出するようにこれを選択的に除去
し、図６（ｄ）に示すように、開口部５ａを形成する。
したがって、このときの開口部５ａの幅ｆはパッシベー
ション３の開口幅ｄよりも狭くなる。そして、図６
（ｅ）に示すように、メッキにより開口部５ａを閉塞し
てバンプ６を形成する。最後に、図６（ｆ）に示すよう
に、バンプ６をマスクにメッキ部分以外のバリアメタル
４を一括除去して、突出したバンプ６を得る。 【００２８】このように電極パッド２に形成された２つ
のバンプ６の下部に位置するバリアメタル４は、図６に
示すように、一方の幅である第５の幅がこれに沿ったパ
ッシベーション３の開口幅である第６の幅よりも広くな
っている。また、図７に示すように、バリアメタル４の
第５の幅と直交する第７の幅もまた、これに沿ったパッ
シベーション３の開口幅である第８の幅よりも広くなっ
ている。したがって、バリアメタル４が全周にわたって
パッシベーション３とオーバーラップしている。また、
バンプ６は第５の幅方向および第７の幅方向の何れの方
向でもバリアメタル４より狭い幅となっている。 【００２９】ここで、第５の幅方向および第７の幅方向
においてバリアメタル４がパッシベーション３とオーバ
ーラップしているので、本実施の形態においても、バリ
アメタル４の電極パッド２に対する密着強度は十分に確
保される。 【００３０】図８において、このようなバンプ６とバリ
アメタル４の形成された半導体チップ１をＡＣＦ実装に
より実装基板７に搭載する場合について説明する。図示
するように、本実施の形態の半導体チップ１によれば、
バンプ６間のピッチが狭く電極パッド２のサイズが大き
くても、絶縁性の悪化や導電粒子９などによるショート
の問題は発生しない。そして、このようなバンプ６が、
新たにメッキバンプ用のチップをカスタム製作すること
なく形成される。これにより、本実施の形態において
も、電極パッド２のピッチが狭くなってもバンプ６間の
絶縁性の悪化やショートが発生することのない廉価な半
導体装置１が得られる。 【００３１】また、このような半導体装置１によれば、
バリアメタル４が全周にわたってパッシベーション３と
オーバーラップしており、バリアメタル４が電極パッド
２の全体を覆っているので、フリップチップ用樹脂に電
極パッド２に腐食等の影響を与える物質（特に、臭素等
のハロゲン）を含んだ材料を使用しなければならない場
合でも、電極パッド２を保護することが可能になる。 【００３２】 【発明の効果】以上のように、本発明によれば、電極パ
ッドのピッチが狭くなっても突起電極間の絶縁性の悪化
やショートが発生することのない廉価な半導体装置が得
られるという有効な効果が得られる。 【００３３】また、本発明によれば、金属薄膜を全周に
わたって表面保護膜とオーバーラップさせれば、金属薄
膜が電極パッドの全体を覆うことになるので、フリップ
チップ用樹脂に電極パッドに腐食等の影響を与える物質
を含んだ材料を使用しなければならない場合に電極パッ
ドを保護することが可能になるという有効な効果が得ら
れる。
スダウンで搭載される半導体装置について、その半導体
装置の突起電極形成方法に関するものである。 【０００２】 【従来の技術】半導体装置と実装基板とをフェースダウ
ンで直接接続するフリップチップ実装は、半導体チップ
を樹脂で保護成形した従来のパッケージを実装したもの
に比べ、実装面積を大幅に縮小できるという利点を有し
ており、今後期待されている技術である。 【０００３】以下、従来のフリップチップ実装について
図面を参照しながら説明する。ここで、図９は従来のメ
ッキ方法によるバンプの形成工程を説明する図、図１０
は図９のバンプを形成した場合の問題点を説明する図、
図１１は図１０の影響を説明する図である。 【０００４】メッキ法によるバンプの形成は、先ず、図
９（ａ）に示すように、アルミニウム等からなる薄膜の
電極パッド２およびこの電極パッド２を露出させるよう
にして形成された表面保護膜（以下、「パッシベーショ
ン」という。）３を有する半導体装置１の上に金属薄膜
（以下、「バリアメタル」という。）４およびレジスト
５を順次形成した後、図９（ｂ）に示すように、電極パ
ッド２に相当する箇所のレジスト５をエッチング除去し
て開口部５ａを形成する。このとき、電極パッド２とこ
の上に形成されるバンプとの密着強度を向上させるため
に、開口部５ａの幅ｉをパッシベーション３のパッド開
口幅ａ以上に形成して、パッシベーション３に対して４
〜５μｍ程度オーバーラップさせる。 【０００５】次に、図９（ｃ）に示すように、開口部５
ａに金等の金属をメッキにより形成し、その後、図９
（ｄ）に示すように、余分なレジスト５を一括除去す
る。そして、前工程において形成された金属メッキをエ
ッチングマスク代わりとして、バリアメタル４を一括除
去（エッチング）する。以上の工程により、図９（ｅ）
に示すようなバンプ１６が形成される。 【０００６】ここで、図１０に示すように、端子ピッチ
が狭くなって半導体チップ１上の電極パッド２間のスペ
ースが狭くなってくると、バンプ１６間のスペースｊは
さらに狭くなる。例えば、１００μｍピッチで電極パッ
ド２の開口サイズが９０μｍ角（この数値は、ワイヤボ
ンディング仕様での一般的な値）であると、パッシベー
ション３に４〜５μｍオーバーラップさせた場合、数μ
ｍのスペースしかなくなったり、ときには、隣接するバ
ンプ１６間がショートする恐れがある。また、仮に数μ
ｍのスペースがあったとしても、絶縁性低下の問題が発
生したり、導電粒子９を介して接合するＡＣＦ接合で
は、図１１に示すように、隣接するバンプ１６間に導電
粒子９が挟まってショートする恐れがある。 【０００７】この問題は、特に汎用の半導体チップに関
して顕著になると考えられる。その理由は、汎用チップ
の中には、メッキでのバンプ形成を想定して予め電極パ
ッド２ａのサイズを狭く取っているものもあるが、多く
はＱＦＰ等にパッケージングされることが想定されてい
るので、パッケージング内の内部配線がワイヤボンディ
ング接合される仕様になってパッドサイズが広く取られ
ているためである。 【０００８】ここで、前述の問題を回避するためにパッ
シベーション３による開口部５ａのサイズを小さくしよ
うとすると、新たにチップをカスタムで製作しなくては
ならず、コストアップにつながる。 【０００９】 【発明が解決しようとする課題】このように、従来のメ
ッキ法によるバンプ形成では、電極パッドの狭ピッチ化
に伴いバンプ間がショートする恐れがある。また、バン
プ間がショートしていなくても、ＡＣＦ接合などの実装
工法によってはショートする恐れがある。そして、この
ような問題を回避するためには、チップを新たにカスタ
ム製作して電極パッドのサイズを変更しなくてはなら
ず、コストアップにつながる。 【００１０】そこで、本発明は、電極パッドのピッチが
狭くなっても突起電極間の絶縁性の悪化やショートが発
生する恐れのない廉価な突起電極形成方法を提供するこ
とを目的とする。 【００１１】 【課題を解決するための手段】この課題を解決するため
に、本発明の突起電極形成方法は、所定の回路素子が作
り込まれるとともに電極パッドの形成された半導体装置
を用意し、電極パッドを露出する表面保護膜および金属
薄膜を順次形成し、金属薄膜上にレジストを塗布し、レ
ジストを選択的に除去して、第１の幅がこれに沿った表
面保護膜の開口幅である第２の幅よりも狭く、第１の幅
と直交する第３の幅がこれに沿った表面保護膜の開口幅
である第４の幅よりも広い開口部を電極パッドを含んだ
位置に形成し、メッキにより開口部を閉塞して突起電極
を得て、レジストを全て除去し、突起電極をマスクにメ
ッキ部分以外の金属薄膜を除去するものである。 【００１２】これにより、電極パッドのピッチが狭くな
っても突起電極間の絶縁性の悪化やショートが発生する
恐れのない廉価な半導体装置が得られる。 【００１３】 【発明の実施の形態】本発明の請求項１に記載の発明
は、所定の回路素子が作り込まれるとともに電極パッド
の形成された半導体装置を用意し、電極パッドを露出す
る表面保護膜および金属薄膜を順次形成し、金属薄膜上
にレジストを塗布し、レジストを選択的に除去して、第
１の幅がこれに沿った表面保護膜の開口幅である第２の
幅よりも狭く、第１の幅と直交する第３の幅がこれに沿
った表面保護膜の開口幅である第４の幅よりも広い開口
部を電極パッドを含んだ位置に形成し、メッキにより開
口部を閉塞して突起電極を得て、レジストを全て除去
し、突起電極をマスクにメッキ部分以外の金属薄膜を除
去する突起電極形成方法および半導体装置であり、電極
パッドのピッチが狭くなっても突起電極間の絶縁性の悪
化やショートが発生する恐れのない廉価な半導体チップ
が得られるという作用を有する。 【００１４】 【００１５】 【００１６】以下、本発明の実施の形態について、図１
から図８を用いて説明する。なお、これらの図面におい
て同一の部材には同一の符号を付しており、また、重複
した説明は省略されている。 【００１７】（実施の形態１）図１は本発明の実施の形
態１によるバンプの形成工程を説明する図、図２は図１
のバンプ形成工程による隣接するバンプを示す断面図、
図３は図２の矢印Ａ方向の断面図、図４は図１のバンプ
形成工程による隣接バンプのＡＣＦ接合における断面図
である。 【００１８】図１（ａ）に示すように、先ず、所定の回
路素子が作り込まれるとともに電極パッド２の形成され
た半導体チップ１の素子形成面に電極パッド２を露出す
るパッシベーション３およびバリアメタル４を順次形成
し、さらにバリアメタル４上にレジスト５を塗布する。
ここで、金属薄膜の電極パッド２の材質は、一般的には
アルミニウムが用いられるが、たとえば銅など他の金属
を用いることも可能である。また、パッシベーション３
には、たとえば酸化シリコン、シリコンナイトライド、
ポリイミド等が用いられる。さらに、バリアメタル４に
は、たとえばチタン、タングステン、ニッケル、銅など
が用いられる。 【００１９】次に、図１（ｂ）に示すように、レジスト
５をエッチングにより選択的に除去して電極パッド２上
に開口部５ａを形成する。ここで、開口部５ａの幅ｂ
は、これに沿ったパッシベーション３の開口幅ａよりも
狭くなるように形成する。 【００２０】そして、図１（ｃ）に示すように、メッキ
により開口部５ａを閉塞してバンプ６を形成する。ここ
で、バンプ６の材質は、一般的には金が用いられるが、
たとえばアルミニウムや銅など他の金属を用いることも
可能である。 【００２１】バンプ６を形成したならば、図１（ｄ）に
示すように、レジスト５を全て除去する。最後に、図１
（ｅ）に示すように、バンプ６をマスクにメッキ部分以
外のバリアメタル４を一括除去して、突出したバンプ６
を得る。 【００２２】このように電極パッド２に形成された２つ
のバンプ６およびこのバンプ６の下部に位置するバリア
メタル４は、図２に示すように、一方の幅である第１の
幅がこれに沿ったパッシベーション３の開口幅である第
２の幅よりも狭くなっている。また、図３に示すよう
に、バンプ６およびバリアメタル４の第１の幅と直交す
る第３の幅がこれに沿ったパッシベーション３の開口幅
である第４の幅よりも広くなって、パッシベーション３
とオーバーラップしている（図３、Ｂ部）。そして、よ
り近傍に位置する隣接した電極パッド２に対してより広
いスペースｃが確保されるように第１の幅と第３の幅と
が振り向けられている。ここで、第１の幅方向において
はパッシベーション３とのオーバーラップがないが、第
３の幅方向においてはパッシベーション３とオーバーラ
ップしており、オーバーラップ寸法が４〜５μｍの二倍
程度取れるので、バリアメタル４の電極パッド２に対す
る密着強度は十分に確保される。 【００２３】図４において、このようなバンプ６とバリ
アメタル４の形成された半導体チップ１をＡＣＦ実装に
より実装基板７に搭載する場合について説明する。ここ
で、実装基板７上には、バンプ６と電気的に接続される
電極８が形成されている。実装基板７には、感光性のエ
ポキシ樹脂、ガラス繊維の含浸されたエポキシ樹脂、セ
ラミックなどが用いられ、電極８には、銅などが用いら
れている。また、ＡＣＦ中に含まれる導電粒子９には、
樹脂ボールに金属メッキが施されたもの、あるいは金属
粒子などが用いられている。 【００２４】図示するように、本実施の形態の半導体チ
ップ１によれば、より近傍に位置する隣接した電極パッ
ド２に対してより広いスペースが確保されるように第１
の幅と第３の幅とが振り向けられているので、バンプ６
間のピッチが狭く電極パッド２のサイズが大きくても、
絶縁性の悪化や導電粒子９などによるショートの問題は
発生しない。そして、このようなバンプ６が、新たにメ
ッキバンプ用のチップをカスタムで起こすことなく形成
される。これにより、電極パッド２のピッチが狭くなっ
てもバンプ６間の絶縁性の悪化やショートが発生するこ
とのない廉価な半導体チップ１が得られる。 【００２５】（実施の形態２）図５は本発明の実施の形
態２によるバンプの形成工程を説明する図、図６は本発
明の実施の形態２によるバンプの形成工程を説明する
図、図７は図５のバンプ形成工程による隣接するバンプ
の図５の直交方向断面図、図８は図５のバンプ形成工程
による隣接バンプのＡＣＦ接合における断面図である。 【００２６】本実施の形態においても、図５（ａ）に示
すように、先ず、所定の回路素子が作り込まれるととも
に電極パッド２の形成された半導体チップ１の素子形成
面に電極パッド２を露出するパッシベーション３および
バリアメタル４を順次形成し、さらにバリアメタル４上
にレジスト５を塗布する。 【００２７】次に、図５（ｂ）に示すように、電極パッ
ド２上のみにレジスト５が残るように、レジスト５をエ
ッチングにより選択的に除去する。ここで、レジスト５
の幅ｅは、これに沿ったパッシベーション３の開口幅ｄ
よりも広くなるように形成する。そして、図５（ｃ）に
示すように、レジスト５で覆われた部分以外のバリアメ
タル４をエッチングにより除去した後、レジストを除去
する。そして、再びレジスト５を塗布して、バリアメタ
ル４の外周以外が露出するようにこれを選択的に除去
し、図６（ｄ）に示すように、開口部５ａを形成する。
したがって、このときの開口部５ａの幅ｆはパッシベー
ション３の開口幅ｄよりも狭くなる。そして、図６
（ｅ）に示すように、メッキにより開口部５ａを閉塞し
てバンプ６を形成する。最後に、図６（ｆ）に示すよう
に、バンプ６をマスクにメッキ部分以外のバリアメタル
４を一括除去して、突出したバンプ６を得る。 【００２８】このように電極パッド２に形成された２つ
のバンプ６の下部に位置するバリアメタル４は、図６に
示すように、一方の幅である第５の幅がこれに沿ったパ
ッシベーション３の開口幅である第６の幅よりも広くな
っている。また、図７に示すように、バリアメタル４の
第５の幅と直交する第７の幅もまた、これに沿ったパッ
シベーション３の開口幅である第８の幅よりも広くなっ
ている。したがって、バリアメタル４が全周にわたって
パッシベーション３とオーバーラップしている。また、
バンプ６は第５の幅方向および第７の幅方向の何れの方
向でもバリアメタル４より狭い幅となっている。 【００２９】ここで、第５の幅方向および第７の幅方向
においてバリアメタル４がパッシベーション３とオーバ
ーラップしているので、本実施の形態においても、バリ
アメタル４の電極パッド２に対する密着強度は十分に確
保される。 【００３０】図８において、このようなバンプ６とバリ
アメタル４の形成された半導体チップ１をＡＣＦ実装に
より実装基板７に搭載する場合について説明する。図示
するように、本実施の形態の半導体チップ１によれば、
バンプ６間のピッチが狭く電極パッド２のサイズが大き
くても、絶縁性の悪化や導電粒子９などによるショート
の問題は発生しない。そして、このようなバンプ６が、
新たにメッキバンプ用のチップをカスタム製作すること
なく形成される。これにより、本実施の形態において
も、電極パッド２のピッチが狭くなってもバンプ６間の
絶縁性の悪化やショートが発生することのない廉価な半
導体装置１が得られる。 【００３１】また、このような半導体装置１によれば、
バリアメタル４が全周にわたってパッシベーション３と
オーバーラップしており、バリアメタル４が電極パッド
２の全体を覆っているので、フリップチップ用樹脂に電
極パッド２に腐食等の影響を与える物質（特に、臭素等
のハロゲン）を含んだ材料を使用しなければならない場
合でも、電極パッド２を保護することが可能になる。 【００３２】 【発明の効果】以上のように、本発明によれば、電極パ
ッドのピッチが狭くなっても突起電極間の絶縁性の悪化
やショートが発生することのない廉価な半導体装置が得
られるという有効な効果が得られる。 【００３３】また、本発明によれば、金属薄膜を全周に
わたって表面保護膜とオーバーラップさせれば、金属薄
膜が電極パッドの全体を覆うことになるので、フリップ
チップ用樹脂に電極パッドに腐食等の影響を与える物質
を含んだ材料を使用しなければならない場合に電極パッ
ドを保護することが可能になるという有効な効果が得ら
れる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるバンプの形成工程
を説明する図 【図２】図１のバンプ形成工程による隣接するバンプを
示す断面図 【図３】図２の矢印Ａ方向の断面図 【図４】図１のバンプ形成工程による隣接バンプのＡＣ
Ｆ接合における断面図 【図５】本発明の実施の形態２によるバンプの形成工程
を説明する図 【図６】本発明の実施の形態２によるバンプの形成工程
を説明する図 【図７】図５のバンプ形成工程による隣接するバンプの
図５の直交方向断面図 【図８】図５のバンプ形成工程による隣接バンプのＡＣ
Ｆ接合における断面図 【図９】従来のメッキ法によるバンプの形成工程を説明
する図 【図１０】図８のバンプを形成した場合の問題点を説明
する図 【図１１】図１０の影響を説明する図 【符号の説明】 １ 半導体チップ ２ 電極パッド ３ パッシベーション（表面保護膜） ４ バリアメタル（金属薄膜） ５ レジスト ５ａ 開口部 ６ バンプ（突起電極）
を説明する図 【図２】図１のバンプ形成工程による隣接するバンプを
示す断面図 【図３】図２の矢印Ａ方向の断面図 【図４】図１のバンプ形成工程による隣接バンプのＡＣ
Ｆ接合における断面図 【図５】本発明の実施の形態２によるバンプの形成工程
を説明する図 【図６】本発明の実施の形態２によるバンプの形成工程
を説明する図 【図７】図５のバンプ形成工程による隣接するバンプの
図５の直交方向断面図 【図８】図５のバンプ形成工程による隣接バンプのＡＣ
Ｆ接合における断面図 【図９】従来のメッキ法によるバンプの形成工程を説明
する図 【図１０】図８のバンプを形成した場合の問題点を説明
する図 【図１１】図１０の影響を説明する図 【符号の説明】 １ 半導体チップ ２ 電極パッド ３ パッシベーション（表面保護膜） ４ バリアメタル（金属薄膜） ５ レジスト ５ａ 開口部 ６ バンプ（突起電極）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭64−77950（ＪＰ，Ａ)
特開 平９−94131（ＪＰ，Ａ)
特開 平４−199631（ＪＰ，Ａ)
特開 平６−13382（ＪＰ，Ａ)
特開 平６−323824（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60
Claims (1)
- (57)【特許請求の範囲】 【請求項１】所定の回路素子が作り込まれるとともに電
極パッドの形成された半導体装置を用意し、 前記電極パッドを露出する表面保護膜および金属薄膜を
順次形成し、 前記金属薄膜上にレジストを塗布し、 前記レジストを選択的に除去して、第１の幅がこれに沿
った前記表面保護膜の開口幅である第２の幅よりも狭
く、前記第１の幅と直交する第３の幅がこれに沿った前
記表面保護膜の開口幅である第４の幅よりも広い開口部
を前記電極パッドを含んだ位置に形成し、 メッキにより前記開口部を閉塞して突起電極を得て、 前記レジストを全て除去し、 前記突起電極をマスクにメッキ部分以外の前記金属薄膜
を除去することを特徴とする突起電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179599A JP3514149B2 (ja) | 1999-01-20 | 1999-01-20 | 突起電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179599A JP3514149B2 (ja) | 1999-01-20 | 1999-01-20 | 突起電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216181A JP2000216181A (ja) | 2000-08-04 |
| JP3514149B2 true JP3514149B2 (ja) | 2004-03-31 |
Family
ID=11787840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179599A Expired - Fee Related JP3514149B2 (ja) | 1999-01-20 | 1999-01-20 | 突起電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3514149B2 (ja) |
-
1999
- 1999-01-20 JP JP1179599A patent/JP3514149B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000216181A (ja) | 2000-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940008327B1 (ko) | 반도체 패키지 및 그 실장방법 | |
| JP3640876B2 (ja) | 半導体装置及び半導体装置の実装構造体 | |
| JP4131595B2 (ja) | 半導体装置の製造方法 | |
| US7230326B2 (en) | Semiconductor device and wire bonding chip size package therefor | |
| JP4774248B2 (ja) | 半導体装置 | |
| JPH09330934A (ja) | 半導体装置及びその製造方法 | |
| JP2001332653A (ja) | 半導体装置 | |
| US8169073B2 (en) | Semiconductor device and electronic apparatus of multi-chip packaging | |
| US6475897B1 (en) | Semiconductor device and method of forming semiconductor device | |
| TW200845326A (en) | Semiconductor device with magnetic powder mixed therein and manufacturing method thereof | |
| JP3402086B2 (ja) | 半導体装置およびその製造方法 | |
| JPH053183A (ja) | 半導体装置及びその製造方法 | |
| JP2830351B2 (ja) | 半導体装置の接続方法 | |
| US20040089946A1 (en) | Chip size semiconductor package structure | |
| JP4212255B2 (ja) | 半導体パッケージ | |
| JP3281591B2 (ja) | 半導体装置およびその製造方法 | |
| JPS5988864A (ja) | 半導体装置の製造方法 | |
| JP2003068738A (ja) | 半導体装置及びその製造方法及び半導体チップ及びその実装方法 | |
| JP2001077231A (ja) | 半導体装置、半導体ウエハ及び半導体装置の製造方法 | |
| JP3514149B2 (ja) | 突起電極形成方法 | |
| JPH11214448A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3019065B2 (ja) | 半導体装置の接続方法 | |
| JP3454192B2 (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
| JP2001118957A (ja) | 半導体装置 | |
| JPH10209154A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031224 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040106 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080123 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100123 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |