JP3504919B2 - 2個のmosトランジスタのゲート・ソース電圧間の差を補償する回路 - Google Patents
2個のmosトランジスタのゲート・ソース電圧間の差を補償する回路Info
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Description
【0001】
【発明の属する技術分野】本発明は、集積回路デバイス
の第1のMOSトランジスタ(Mp)と第2のMOSト
ランジスタ(Mn)のゲート・ソース電圧(Vgs)間
の差を補償する回路に関する。
の第1のMOSトランジスタ(Mp)と第2のMOSト
ランジスタ(Mn)のゲート・ソース電圧(Vgs)間
の差を補償する回路に関する。
【0002】“MOSトランジスタ”とは、MOS(金
属・酸化物・半導体)技術によって生成され、一般にア
ナログデジタル集積回路におけるデバイスの基本素子と
して使用されている電界効果トランジスタを定義してい
る。しかしながら、本発明は一般に異なったタイプの電
界効果トランジスタを使用する回路にも適応する。
属・酸化物・半導体)技術によって生成され、一般にア
ナログデジタル集積回路におけるデバイスの基本素子と
して使用されている電界効果トランジスタを定義してい
る。しかしながら、本発明は一般に異なったタイプの電
界効果トランジスタを使用する回路にも適応する。
【従来の技術】集積回路の素子の特性は、生成工程の多
様性のために設計特性に関して大なり小なり変わり易い
ことがよく知られている。同じ回路中に形成されている
異なったタイプまたは寸法のMOSトランジスタは、プ
ロセスの変化に対して異なった応答をする可能性があ
る。多くの適用において、とくにアナログ回路では、M
OSトランジスタのこの異なった性質のために、回路の
動作のバランスが崩れるか、あるいは設計段階で与えら
れた動作からの望ましくない偏差が生じる。
様性のために設計特性に関して大なり小なり変わり易い
ことがよく知られている。同じ回路中に形成されている
異なったタイプまたは寸法のMOSトランジスタは、プ
ロセスの変化に対して異なった応答をする可能性があ
る。多くの適用において、とくにアナログ回路では、M
OSトランジスタのこの異なった性質のために、回路の
動作のバランスが崩れるか、あるいは設計段階で与えら
れた動作からの望ましくない偏差が生じる。
【0003】このような適用の一例は増幅器の入力段で
ある。図1に示されているように、このタイプの段はn
チャンネルトランジスタMnとpチャンネルトランジス
タMpとを含んでおり、それらのソース電極は、接地符
号およびVDDで示されている電源の端子に接続されて
おり、一方それらのゲート電極は、この例では、示され
ているように抵抗Roによってその段の入力ノードNに
それぞれ接続された2個の同じ電流発生器Goを含む各
バイアス回路に接続されている。2個のトランジスタの
ドレイン電極は、その段の2個の出力を構成し、増幅器
の別の素子に接続されている(示されていない)。
ある。図1に示されているように、このタイプの段はn
チャンネルトランジスタMnとpチャンネルトランジス
タMpとを含んでおり、それらのソース電極は、接地符
号およびVDDで示されている電源の端子に接続されて
おり、一方それらのゲート電極は、この例では、示され
ているように抵抗Roによってその段の入力ノードNに
それぞれ接続された2個の同じ電流発生器Goを含む各
バイアス回路に接続されている。2個のトランジスタの
ドレイン電極は、その段の2個の出力を構成し、増幅器
の別の素子に接続されている(示されていない)。
【発明が解決しようとする課題】段が入力ノードNに供
給された入力信号に対する対称的な応答特性を有するこ
とを要求された場合、発生器Goは同じ電流を発生しな
ければならず、抵抗Roは同じ抵抗値を有しなければな
らず、また2個のトランジスタMnとMpのゲートとソ
ースとの間の電圧VgsnおよびVgspは、同じでな
ければならない。はじめの2つの条件は、十分な精度に
よって満たすことができるが、3番目の条件について
は、2個のトランジスタは構造が互いに異なっており、
したがって異なった特性曲線を有するため、一般にこの
条件を満足させることができない。さらに、2個のトラ
ンジスタは動作時の温度変化に対して異なった応答を行
う。
給された入力信号に対する対称的な応答特性を有するこ
とを要求された場合、発生器Goは同じ電流を発生しな
ければならず、抵抗Roは同じ抵抗値を有しなければな
らず、また2個のトランジスタMnとMpのゲートとソ
ースとの間の電圧VgsnおよびVgspは、同じでな
ければならない。はじめの2つの条件は、十分な精度に
よって満たすことができるが、3番目の条件について
は、2個のトランジスタは構造が互いに異なっており、
したがって異なった特性曲線を有するため、一般にこの
条件を満足させることができない。さらに、2個のトラ
ンジスタは動作時の温度変化に対して異なった応答を行
う。
【0004】この例では、2個の相補型MOSトランジ
スタが検討されているが、両者が共にnチャンネルトラ
ンジスタであるか、あるいは共にpチャンネルトランジ
スタであるが、それらの寸法が異なっているか、あるい
はそれらを通る電流が異なるようにバイアスされている
MOSトランジスタ対の使用に関しても類似した問題が
発生する。
スタが検討されているが、両者が共にnチャンネルトラ
ンジスタであるか、あるいは共にpチャンネルトランジ
スタであるが、それらの寸法が異なっているか、あるい
はそれらを通る電流が異なるようにバイアスされている
MOSトランジスタ対の使用に関しても類似した問題が
発生する。
【0005】本発明の目的は、生産プロセスの変化や、
温度の変動等のパラメータの変化のために2個の異なっ
たタイプのMOSトランジスタに生じたゲート・ソース
間電圧の差電圧を補償する回路を提供することである。
温度の変動等のパラメータの変化のために2個の異なっ
たタイプのMOSトランジスタに生じたゲート・ソース
間電圧の差電圧を補償する回路を提供することである。
【課題を解決するための手段】この目的は、本発明の補
償回路によって達成される。本発明は、集積回路デバイ
スの第1のMOSトランジスタと第2のMOSトランジ
スタのゲート・ソース電圧間の差を補償する回路におい
て、第1のMOSトランジスタおよび第2のトランジス
タとそれぞれ同じタイプのものであり、同じデバイス中
に形成されている第3のMOSトランジスタおよび第4
のMOSトランジスタと、第3のトランジスタおよび第
4のトランジスタをバイアスする手段と、第3のトラン
ジスタおよび第4のトランジスタのゲート・ソース電圧
間の差電圧を測定する手段と、この測定された差電圧の
予め定められた関数である補償電流を発生する手段と、
補償電流を使用して第1のMOSトランジスタおよび第
2のMOSトランジスタのバイアスを変更する手段とを
備えており、第3のトランジスタおよび第4のトランジ
スタをバイアスする手段は第3のトランジスタおよび第
4のトランジスタとそれぞれ直列に接続された第1の電
流発生器および第2の電流発生器を備えており、電圧を
測定する手段はそれぞれ入力および出力を有する第1の
減結合段および第2の減結合段を備えており、第1の減
結合段の入力は第3のMOSトランジスタのソース電極
に接続され、第2の減結合段の入力は第4のMOSトラ
ンジスタのドレイン電極に接続され、第1の減結合段お
よび第2の減結合段の出力が補償電流を発生する手段に
接続されていることを特徴とする。
償回路によって達成される。本発明は、集積回路デバイ
スの第1のMOSトランジスタと第2のMOSトランジ
スタのゲート・ソース電圧間の差を補償する回路におい
て、第1のMOSトランジスタおよび第2のトランジス
タとそれぞれ同じタイプのものであり、同じデバイス中
に形成されている第3のMOSトランジスタおよび第4
のMOSトランジスタと、第3のトランジスタおよび第
4のトランジスタをバイアスする手段と、第3のトラン
ジスタおよび第4のトランジスタのゲート・ソース電圧
間の差電圧を測定する手段と、この測定された差電圧の
予め定められた関数である補償電流を発生する手段と、
補償電流を使用して第1のMOSトランジスタおよび第
2のMOSトランジスタのバイアスを変更する手段とを
備えており、第3のトランジスタおよび第4のトランジ
スタをバイアスする手段は第3のトランジスタおよび第
4のトランジスタとそれぞれ直列に接続された第1の電
流発生器および第2の電流発生器を備えており、電圧を
測定する手段はそれぞれ入力および出力を有する第1の
減結合段および第2の減結合段を備えており、第1の減
結合段の入力は第3のMOSトランジスタのソース電極
に接続され、第2の減結合段の入力は第4のMOSトラ
ンジスタのドレイン電極に接続され、第1の減結合段お
よび第2の減結合段の出力が補償電流を発生する手段に
接続されていることを特徴とする。
【0006】
【発明の実施の形態】本発明は、以下の非限定的な例に
よって示されている好ましい実施形態の詳細な説明およ
び添付図面からさらによく理解されるであろう。図2
は、電圧VgsnおよびVgsp間の差を補償する回路
が追加された図1の増幅器段を概略的に示している。以
下に説明するように、ブロック10によって表されている
補償回路はノードN中に注入される補償電流Ioを発生
する。
よって示されている好ましい実施形態の詳細な説明およ
び添付図面からさらによく理解されるであろう。図2
は、電圧VgsnおよびVgsp間の差を補償する回路
が追加された図1の増幅器段を概略的に示している。以
下に説明するように、ブロック10によって表されている
補償回路はノードN中に注入される補償電流Ioを発生
する。
【0007】図3に認められるように、補償回路10は、
Mp1で示されたpチャンネルトランジスタおよびMn
1で示されたnチャンネルトランジスタの2個のMOS
トランジスタを含み、これらは図2のトランジスタMp
およびMnと同じタイプのものである。すなわち、これ
らは同じデバイス中に同じ処理段階により製造されたも
のである。この実施形態において、トランジスタMp1
およびMn1の寸法はそれぞれ図2のトランジスタMp
およびMnと同じであるが、一般にそれらの寸法は異な
っていることが可能である。2個のトランジスタMP1
およびMn1のそれぞれは、そのゲートおよびドレイン
電極が互いに接続され、また、トランジスタMP1およ
びMn1はそれぞれ、定電流発生器によって電源端子間
に接続されている。この実施形態では、定電流発生器は
2個のpチャンネルトランジスタMp2およびMp3に
よって構成されており、これらトランジスタのソース電
極は共に端子VDDに接続され、ゲート電極は共に定電
圧源の端子VB2に接続され、一方のドレイン電極がノ
ードA1でトランジスタMp1のソース電極に接続さ
れ、他方のドレイン電極がノードA2でトランジスタM
n1のドレイン電極に接続されている。トランジスタM
p1の本体領域はそのソース電極に接続されている。
Mp1で示されたpチャンネルトランジスタおよびMn
1で示されたnチャンネルトランジスタの2個のMOS
トランジスタを含み、これらは図2のトランジスタMp
およびMnと同じタイプのものである。すなわち、これ
らは同じデバイス中に同じ処理段階により製造されたも
のである。この実施形態において、トランジスタMp1
およびMn1の寸法はそれぞれ図2のトランジスタMp
およびMnと同じであるが、一般にそれらの寸法は異な
っていることが可能である。2個のトランジスタMP1
およびMn1のそれぞれは、そのゲートおよびドレイン
電極が互いに接続され、また、トランジスタMP1およ
びMn1はそれぞれ、定電流発生器によって電源端子間
に接続されている。この実施形態では、定電流発生器は
2個のpチャンネルトランジスタMp2およびMp3に
よって構成されており、これらトランジスタのソース電
極は共に端子VDDに接続され、ゲート電極は共に定電
圧源の端子VB2に接続され、一方のドレイン電極がノ
ードA1でトランジスタMp1のソース電極に接続さ
れ、他方のドレイン電極がノードA2でトランジスタM
n1のドレイン電極に接続されている。トランジスタM
p1の本体領域はそのソース電極に接続されている。
【0008】各ノードA1およびA2は減結合段の入力
に接続され、減結合段の出力は抵抗R1によって互いに
接続されている。この実施形態において、減結合段は、
2個のPチャンネルMOSトランジスタMp4およびM
p5から構成されており、それらのゲート電極はそれぞ
れノードA1およびA2に接続され、それらのソース電
極は各定電流発生器を介して端子VDDに接続され、そ
れらのドレイン電極は各電流ミラーSp1およびSp3
の入力分枝を介して接地点に接続されている。定電流発
生器は、2個のpチャンネルトランジスタMp6および
Mp7によってそれぞれ構成されており、これらトラン
ジスタのソース電極は共に端子VDDに接続され、それ
らのゲート電極は共に定電圧源端子VB1に接続され、
それらのドレイン電極はトランジスタMp4およびMp
5のソース電極にそれぞれ接続されている。ミラーSp
1およびSp3の出力分枝は、図3に示されているよう
に別の電流ミラーSp2の入力および出力分枝とそれぞ
れ直列である。
に接続され、減結合段の出力は抵抗R1によって互いに
接続されている。この実施形態において、減結合段は、
2個のPチャンネルMOSトランジスタMp4およびM
p5から構成されており、それらのゲート電極はそれぞ
れノードA1およびA2に接続され、それらのソース電
極は各定電流発生器を介して端子VDDに接続され、そ
れらのドレイン電極は各電流ミラーSp1およびSp3
の入力分枝を介して接地点に接続されている。定電流発
生器は、2個のpチャンネルトランジスタMp6および
Mp7によってそれぞれ構成されており、これらトラン
ジスタのソース電極は共に端子VDDに接続され、それ
らのゲート電極は共に定電圧源端子VB1に接続され、
それらのドレイン電極はトランジスタMp4およびMp
5のソース電極にそれぞれ接続されている。ミラーSp
1およびSp3の出力分枝は、図3に示されているよう
に別の電流ミラーSp2の入力および出力分枝とそれぞ
れ直列である。
【0009】トランジスタMp2およびMp3を含む回
路の組合せは、トランジスタMp1およびMn1をバイ
アスする機能を有し、減結合段Mp4およびMp5なら
びに各電流発生器Mp6およびMp7を含む回路の組合
せは、2個のトランジスタMp1とMn1のゲート・ソ
ース電圧VgspおよびVgsn間の差を測定する機能
を有している。
路の組合せは、トランジスタMp1およびMn1をバイ
アスする機能を有し、減結合段Mp4およびMp5なら
びに各電流発生器Mp6およびMp7を含む回路の組合
せは、2個のトランジスタMp1とMn1のゲート・ソ
ース電圧VgspおよびVgsn間の差を測定する機能
を有している。
【0010】接地電位に関するノードA1およびA2の
電圧、すなわち電圧VgspおよびVgsnは、抵抗R
1の端子において減結合段により実質的に不変のまま再
生されるので、電圧VgsnおよびVgsp間の差に比
例した電流Idがこの抵抗を通って流れる。
電圧、すなわち電圧VgspおよびVgsnは、抵抗R
1の端子において減結合段により実質的に不変のまま再
生されるので、電圧VgsnおよびVgsp間の差に比
例した電流Idがこの抵抗を通って流れる。
【0011】全てのミラーが1に等しい利得を有してい
ると仮定すると、図3において破線で示されているよう
に、ミラーSp2およびSp3の出力分枝と接地端子と
の間の接続ノード間に接続された負荷RLに対して電流
Io=2Idが供給される。これは、抵抗R1を通過し
た電流はId=(Vgsn−Vgsp)/R1であり、
R1が抵抗R1の抵抗値であり、トランジスタMP4お
よびMp5を通過した電流Ip4およびIp5はそれぞ
れ互いに2Id異なっており、ミラーSp2の入力およ
び出力分枝における電流はIp4に等しく、ミラーSp
3の出力分枝における電流はIp5に等しいことに注目
すると容易に確認できる。このようにして得られた電流
を、抵抗R1と同じ抵抗値を有する2個の抵抗Roが補
償電圧発生器として使用されている図2の回路のノード
Nに注入することにより、電圧が2個のトランジスタM
nおよびMpの電圧Vgsに対して加算またはこれから
減算されて2個のトランジスタのドレイン電流を互いに
等しくする。換言すれば、これは2個のトランジスタの
Vgs間の全ての差を補償する。
ると仮定すると、図3において破線で示されているよう
に、ミラーSp2およびSp3の出力分枝と接地端子と
の間の接続ノード間に接続された負荷RLに対して電流
Io=2Idが供給される。これは、抵抗R1を通過し
た電流はId=(Vgsn−Vgsp)/R1であり、
R1が抵抗R1の抵抗値であり、トランジスタMP4お
よびMp5を通過した電流Ip4およびIp5はそれぞ
れ互いに2Id異なっており、ミラーSp2の入力およ
び出力分枝における電流はIp4に等しく、ミラーSp
3の出力分枝における電流はIp5に等しいことに注目
すると容易に確認できる。このようにして得られた電流
を、抵抗R1と同じ抵抗値を有する2個の抵抗Roが補
償電圧発生器として使用されている図2の回路のノード
Nに注入することにより、電圧が2個のトランジスタM
nおよびMpの電圧Vgsに対して加算またはこれから
減算されて2個のトランジスタのドレイン電流を互いに
等しくする。換言すれば、これは2個のトランジスタの
Vgs間の全ての差を補償する。
【0012】トランジスタMp1およびMn1が補償さ
れるべきトランジスタMpおよびMnと同じではなく、
たとえば寸法が異なっている場合には、補償されるべき
トランジスタの寸法と補償回路10のトランジスタMn1
およびMp1の寸法との間の比率に依存した比例係数に
より、電流および電流ミラーの電流比もまた考慮して、
抵抗R1の抵抗値に比例した抵抗値を有する抵抗Roを
選択し、所望の補償を行う必要があることは明らかであ
る。
れるべきトランジスタMpおよびMnと同じではなく、
たとえば寸法が異なっている場合には、補償されるべき
トランジスタの寸法と補償回路10のトランジスタMn1
およびMp1の寸法との間の比率に依存した比例係数に
より、電流および電流ミラーの電流比もまた考慮して、
抵抗R1の抵抗値に比例した抵抗値を有する抵抗Roを
選択し、所望の補償を行う必要があることは明らかであ
る。
【0013】同じ回路10により、あるいはこれに類似し
た回路により、図2に示されている回路構成以外の構成
でnチャンネルおよびpチャンネルトランジスタのゲー
ト・ソース電圧を補償することもできる。たとえば、図
4のaおよびbに示されているように、トランジスタM
n´およびMp´は、それらのゲート電極がそれらのド
レイン電極に接続され、それらのドレイン電極と各電源
端子Vddと接地端子との間に接続されている発生器G
nおよびGpによってそれぞれバイアスされてもよい。
補償電流Ioは、各トランジスタMn´、Mp´のドレ
イン電極中に抵抗Ro´を介して注入される。トランジ
スタMn´およびMp´がそれぞれトランジスタMn1
およびMp1と同じである場合、抵抗R1と同じ抵抗値
を有する抵抗Ro´を使用することによって補償が行わ
れる。そうでない場合には、補償されるべきトランジス
タMn´およびMp´の寸法と補償回路10のトランジス
タMn1およびMp1の寸法との間の比率に依存した比
例係数で、その抵抗値が抵抗R1の抵抗値に比例するよ
うに選択される。補償された電圧VnおよびVpは、ト
ランジスタMn´およびMp´それぞれのゲート・ソー
ス電圧VgsnおよびVgspの和と、抵抗Ro´にお
ける電圧降下とによって与えられる。
た回路により、図2に示されている回路構成以外の構成
でnチャンネルおよびpチャンネルトランジスタのゲー
ト・ソース電圧を補償することもできる。たとえば、図
4のaおよびbに示されているように、トランジスタM
n´およびMp´は、それらのゲート電極がそれらのド
レイン電極に接続され、それらのドレイン電極と各電源
端子Vddと接地端子との間に接続されている発生器G
nおよびGpによってそれぞれバイアスされてもよい。
補償電流Ioは、各トランジスタMn´、Mp´のドレ
イン電極中に抵抗Ro´を介して注入される。トランジ
スタMn´およびMp´がそれぞれトランジスタMn1
およびMp1と同じである場合、抵抗R1と同じ抵抗値
を有する抵抗Ro´を使用することによって補償が行わ
れる。そうでない場合には、補償されるべきトランジス
タMn´およびMp´の寸法と補償回路10のトランジス
タMn1およびMp1の寸法との間の比率に依存した比
例係数で、その抵抗値が抵抗R1の抵抗値に比例するよ
うに選択される。補償された電圧VnおよびVpは、ト
ランジスタMn´およびMp´それぞれのゲート・ソー
ス電圧VgsnおよびVgspの和と、抵抗Ro´にお
ける電圧降下とによって与えられる。
【0014】図4のaおよびbに示されているように、
補償されるべきトランジスタが分離回路に属している場
合には、ミラーSp2およびSp3は図5に示されてい
るように2個の別々の出力分枝を有していなければなら
ない。さらに、補償されるべきトランジスタが3個以上
ある場合、ミラーSp2およびSp3が互いに独立して
補償されるべきトランジスタと同じ個数の出力分枝を有
するように、これらのミラーSp2およびSp3を修正
する必要があることは明らかである。
補償されるべきトランジスタが分離回路に属している場
合には、ミラーSp2およびSp3は図5に示されてい
るように2個の別々の出力分枝を有していなければなら
ない。さらに、補償されるべきトランジスタが3個以上
ある場合、ミラーSp2およびSp3が互いに独立して
補償されるべきトランジスタと同じ個数の出力分枝を有
するように、これらのミラーSp2およびSp3を修正
する必要があることは明らかである。
【0015】以上、本発明の1実施形態だけを説明およ
び図示したが、本発明の技術的範囲内において多数の変
形を行うことができることは明らかである。たとえば、
抵抗の代りに、線形ゾーンにバイアスされたMOSトラ
ンジスタのような別の素子が補償電流発生器として使用
されてもよい。
び図示したが、本発明の技術的範囲内において多数の変
形を行うことができることは明らかである。たとえば、
抵抗の代りに、線形ゾーンにバイアスされたMOSトラ
ンジスタのような別の素子が補償電流発生器として使用
されてもよい。
【図1】増幅器の入力段の簡単化した回路図。
【図2】図1のものに類似しているが、本発明による回
路を付加することによって修正された回路図。
路を付加することによって修正された回路図。
【図3】本発明による回路の回路図。
【図4】本発明による回路の2つの可能な適用を示す回
路図。
路図。
【図5】図3の本発明による回路の変形を示す回路図。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 イェーズス・ギュイネア
イタリア国、24041 ブレムバーテ(ベ
ルガモ)、ビア・アルニーキ、2
(56)参考文献 特開 平8−288754(JP,A)
特開 平10−49244(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H03F 1/30
H03F 3/343
H03F 3/45
Claims (4)
- 【請求項1】 集積回路デバイスの第1のMOSトラン
ジスタ(Mp)と第2のMOSトランジスタ(Mn)の
ゲート・ソース電圧間の差を補償する回路において、 第1のMOSトランジスタ(Mp)および第2のトラン
ジスタ(Mn)とそれぞれ同じタイプのものであり、同
じデバイス中に形成されている第3のMOSトランジス
タ(Mp1)および第4のMOSトランジスタ(Mn1)
と、 第3のトランジスタ(Mp1)および第4のトランジスタ
(Mn1)をバイアスする手段(VDD、Mp2 、Mp3)
と、 第3のトランジスタ(Mp1)および第4のトランジスタ
(Mn1)のゲート・ソース電圧間の差電圧を測定する手
段(Mp4 〜Mp7 )と、 測定された差電圧の予め定められた関数である補償電流
(Io)を発生する手段(R1)と、 補償電流(Io)を使用して第1のMOSトランジスタ
(Mp)および第2のMOSトランジスタ(Mn)のバ
イアスを変更する手段(Sp1 〜Sp3 、Ro))とを具
備し、 前記第3のトランジスタ(Mp1)および第4のトランジ
スタ(Mn1)をバイアスする手段は、前記第3のトラン
ジスタ(Mp1)および前記第4のトランジスタ(Mn1)
とそれぞれ直列に接続された第1の電流発生器(Mp2)
および第2の電流発生器(Mp3)を含んでおり、 前記差電圧を測定する手段は、それぞれ入力(A1 、A
2)および出力を有する第1の減結合段(Mp4)および第
2の減結合段(Mp5)を含んでおり、第1の減結合段
(Mp4)の入力(A1)は第3のMOSトランジスタ(M
p1)のソース電極(またはドレイン電極)に接続され、
第2の減結合段(Mp5)の入力(A2)は第4のMOSト
ランジスタ(Mn1)のドレイン電極(またはソース電
極)に接続され、第1の減結合段(Mp4)および第2の
減結合段(Mp5)の出力が補償電流(Io)を発生する手
段(R1)に接続されていることを特徴とする回路。 - 【請求項2】 前記バイアスを変更する手段は、第1の
電流ミラー(Sp1)と、第2の電流ミラー(Sp2)と、
第3の電流ミラー(Sp3)と、ならびに補償電圧を発生
する手段(Ro 、Ro')とを含んでおり、第1の電流ミ
ラー(Sp1)は、第1の減結合段(Mp4)に接続された
入力分枝と、第2の電流ミラー(Sp2)の入力分枝と直
列に接続されている出力分枝とを有し、第3の電流ミラ
ー(Sp3)は、第2の減結合段(Mp5)に接続された入
力分枝と、第2の電流ミラー(Sp2)の出力分枝と直列
に接続されている出力分枝とを有し、補償電圧を発生す
る手段(Ro 、Ro')は、第3のミラー(Sp3)の出力
分枝と第1および第2のMOSトランジスタ(Mp、M
n)のそれぞれの予め定められた電極との間に接続され
ている請求項1記載の回路。 - 【請求項3】 前記第1および第2のMOSトランジス
タは、増幅器の入力段のpチャンネルMOSトランジス
タ(Mp)およびnチャンネルMOSトランジスタ(M
n)であり、前記第3および第4のMOSトランジスタ
は、それぞれpチャンネルMOSトランジスタ(Mp1)
およびnチャンネルMOSトランジスタ(Mn1)であ
り、前記補償電圧を発生する手段は2個の抵抗(Ro )
を含んでおり、前記予め定められた電極はゲート電極で
ある請求項2記載の回路。 - 【請求項4】 前記第1および第2のMOSトランジス
タは、pチャンネルMOSトランジスタ(Mp')および
nチャンネルMOSトランジスタ(Mn')であり、これ
らの各トランジスタのゲート電極とドレイン電極は互い
に接続されており、補償電圧を発生する手段は2個の抵
抗(Ro') を含んでおり、予め定められた電極はドレイ
ン電極である請求項2記載の回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP99830662A EP1094599B1 (en) | 1999-10-21 | 1999-10-21 | A circuit for compensating for the difference between the Vgs voltages of two MOS transistors |
EP99830662.5 | 1999-10-21 | ||
US09/693,182 US6448839B1 (en) | 1999-10-21 | 2000-10-20 | Circuit for compensating for the difference between the Vgs voltages of two MOS transistors |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001177349A JP2001177349A (ja) | 2001-06-29 |
JP3504919B2 true JP3504919B2 (ja) | 2004-03-08 |
Family
ID=26153807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000321411A Expired - Fee Related JP3504919B2 (ja) | 1999-10-21 | 2000-10-20 | 2個のmosトランジスタのゲート・ソース電圧間の差を補償する回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6448839B1 (ja) |
EP (1) | EP1094599B1 (ja) |
JP (1) | JP3504919B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7512848B1 (en) * | 2004-09-29 | 2009-03-31 | Xilinx, Inc. | Clock and data recovery circuit having operating parameter compensation circuitry |
FR3059492A1 (fr) * | 2016-11-29 | 2018-06-01 | Stmicroelectronics (Grenoble 2) Sas | Procede et dispositif d'amplification en mode commun autopolarise et autoregule. |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
JPS59196613A (ja) * | 1983-04-21 | 1984-11-08 | Toshiba Corp | 演算増幅回路 |
DE4036115C2 (de) * | 1990-11-13 | 1997-12-11 | Max Planck Gesellschaft | Verfahren und Einrichtung zur quantitativen nichtresonanten Photoionisation von Neutralteilchen und Verwendung einer solchen Einrichtung |
-
1999
- 1999-10-21 EP EP99830662A patent/EP1094599B1/en not_active Expired - Lifetime
-
2000
- 2000-10-20 US US09/693,182 patent/US6448839B1/en not_active Expired - Lifetime
- 2000-10-20 JP JP2000321411A patent/JP3504919B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP1094599B1 (en) | 2004-12-22 |
EP1094599A1 (en) | 2001-04-25 |
US6448839B1 (en) | 2002-09-10 |
JP2001177349A (ja) | 2001-06-29 |
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A61 | First payment of annual fees (during grant procedure) |
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