TWI389321B - 程式化非揮發性記憶體之方法 - Google Patents

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Description

程式化非揮發性記憶體之方法
本發明係關於一種程式化一非揮發性記憶體之方法，特別是關於一種可減少寫入記憶體之電壓、時間以及功率之基板熱載子寫入方式。
非揮發性記憶體在電源關閉後，可持續保存資料，亦可通電重複修改其內容。但由於其本身之物理極限，當元件尺寸持續微小化時，穿隧氧化層(tunneling oxide)也將微小化，且穿隧氧化層需要多次且快速的讀寫，一旦穿隧氧化層產生漏電流路徑，所有在浮停閘(floating gate)儲存的電荷將會全數流失，造成資料毀損。因此當元件具有較薄的氧化層時，記憶體的保存能力(Retention)將劣化。另一方面，若提高穿隧氧化層厚度，以改善電荷儲存能力，則電荷寫入速度變慢。因此，必須在記憶體元件的速度、可靠度以及保存能力間取捨。
目前，傳統的非揮發性記憶體寫入(program)方式主要有兩種，即FN穿隧寫入(Fowler-Nordheim tunneling)以及通道熱電子(channel-hot-electron，CHE)寫入方式。通道熱電子寫入方式速度較快，但消耗大量能量，當同時寫入多個記憶胞(cell)，功率消耗是一個大問題。又，FN穿隧寫入方式消耗較少的能量，可同時寫入多個記憶胞，但寫入電壓較大，且寫入速度較慢。為改善FN穿隧寫入速度及電壓，須減少穿隧氧化層厚度，但其記憶體保存能力又會劣化。
因此有必要提供一種程式化一非揮發性記憶體之方法，以解決上述問題。
鑑於上述需求，本發明之目的在提供一種程式化一非揮發性記憶體之方法，此非揮發性記憶體具有設置於一基板上之一源極、一汲極、一電荷儲存元件、存在於基板與電荷儲存元件間之一氧化層以及一閘極。此方法包括：施加至少一電壓於源極或汲極，以使於源極或汲極中之一載子由源極或汲極注入至基板中；以及施加一第三電壓於閘極或基板，以使基板中之載子具有足夠之能量越過氧化層之能障，以到達電荷儲存元件。
為使本發明之目的與特徵更為明顯，配合所附圖式詳細說明實施例於下。
本發明揭露一種程式化一非揮發性記憶體之方法。此方法係結合FN (Fowler-Nordheim)穿隧寫入，消耗能量較少，以及通道熱電子寫入速度快之優點，形成一種新穎的非揮發性記憶體寫入方式。為了使本發明之敘述更加詳盡與完備，可參照下列描述並配合圖1至圖4B之圖式。
圖1係本發明一較佳實施例之程式化一非揮發性記憶體(nonvolatile memory)100之方法(即稱為：基板熱載子寫入方法) 之示意圖。利用此基板熱載子寫入方法，可減少寫入非揮發性記憶體100所需之電壓及時間，且操作方式亦可減少記憶體的功率消耗。另外，基板熱載子之寫入方法與氧化層112的厚度關係較小，因此，可採用較厚的氧化層112，兼顧非揮發性記憶體100之寫入特性，與維持記憶體的保存能力(retention)。
本實施例係提供一n型非揮發性記憶體100，其具有設置於p型基板102上之104源極(source)、汲極(drain)106、電荷儲存元件108、存在於基板102與電荷儲存元件108間之氧化層112，以及閘極110。其中，非揮發性記憶體係為n型浮停閘記憶體或n型SONOS記憶體。
參考圖1，於此實施例中，基板熱載子寫入方法係結合FN穿隧寫入以及熱電子寫入的優點，將基板之載子120(即熱載子)引入作為非揮發性記憶體100的寫入方法。在一實施例中，非揮發性記憶體100以基板熱載子寫入方法如下：(1)施加-6伏特之電壓於源極104(即源極104順向偏壓)，以及施加-6伏特之電壓於汲極106(即汲極106順向偏壓)，此時閘極110偏壓0伏特，則載子120由源極104以及汲極106注入基板102。(2)施加7伏特之電壓於閘極110且將基板102浮接(floating)或接地，以使基板102瞬間處於深空乏狀態，形成一較大電場以增加載子120(於此實施例即為電子)速度。需說明的是，閘極110亦可接地且將基板102施加-7伏特之電壓(未圖示)。因此，基板102之載子120藉電場加速而獲得足夠之能量，而直接越過穿隧氧化層112的能障(未圖示)，或穿隧過較低的氧化層112。最後(3)載子120到達電荷儲存元件108完成寫入之步驟。其中電荷儲存元件108係一浮停閘 (floating gate)。
參考圖2A，圖2A係本發明一實施例源極104以及汲極106偏壓與時間關係圖。於此步驟中，源極104以及汲極106之電壓係一負脈衝電壓，將源極104/汲極106偏壓-6伏特時間t。
參考圖2B，圖2B係本發明一實施例閘極110偏壓與時間關係圖。於步驟(2)中，施加於閘極110之電壓係一正脈衝電壓，於此實施例，非揮發性記憶體具有n通道，其中閘極110之正脈衝電壓係，先將閘極110偏壓0伏特時間1us，等待源極104與汲極106將載子120(即電子)注入至基板102。接著，立刻偏壓7伏特時間1us，以將載子120加速穿隧過較低的氧化層112能障，而到達電荷儲存元件108完成寫入之步驟。
於另一實施例，圖3A係本發明另一實施例之程式化一非揮發性記憶體300方法(即稱為：基板熱載子寫入方法)之示意圖。非揮發性記憶體300以基板熱載子寫入方法，係(1)施加-6伏特之電壓於源極304(即源極304順向偏壓)，且將汲極306浮接(floating)，此時閘極310偏壓0伏特，則載子320由源極304注入基板302。參考圖4A，圖4A係本發明一實施例源極304偏壓與時間關係圖。於此步驟中，源極304之電壓係一負脈衝電壓。需說明的是，汲極306亦可接地(未圖示)。(2)施加7伏特之電壓於閘極310且將基板302浮接或接地，以使基板302瞬間處於深空乏狀態(deep depletion)，形成一較大電場以增加載子320(於此實施例即為電子)的速度。需說明的是，閘極310亦可接地且將 基板302施加-7伏特之電壓(未圖示)。因此，基板302中之載子320藉由電場之加速獲得足夠之能量，而直接越過穿隧氧化層312的能障(未圖示)，或穿隧過較低的氧化層312能障。最後(3)載子320到達電荷儲存元件308完成寫入之步驟。
參考圖4B，圖4B係本發明另一實施例閘極310偏壓與時間關係圖。於步驟(2)中，施加於閘極310之電壓係一正脈衝電壓，於此實施例，非揮發記憶體係具有n通道，其中閘極310之正脈衝電壓係，先將閘極310偏壓0伏特時間1us，等待源極304將載子320(即電子)注入至基板302。接著，立刻偏壓7伏特時間1us，以將載子320加速穿隧過較低的氧化層312，而到達電荷儲存元件308完成寫入之步驟。其中電荷儲存元件308係一浮停閘(floating gate)。
參考圖3B，於另一實施例，步驟(2)、(3)皆與上一實施例相同，僅更改步驟(1)為，施加-6伏特之電壓於汲極306(即汲極306順向偏壓)，且將源極304浮接(floating)，則載子320由汲極306注入基板302。需說明的是，源極304亦可接地(未圖示)。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
100‧‧‧非揮發性記憶體
102‧‧‧基板
104‧‧‧源極
106‧‧‧汲極
108‧‧‧電荷儲存元件
110‧‧‧閘極
112‧‧‧氧化層
120‧‧‧載子
300‧‧‧非揮發性記憶體
302‧‧‧基板
304‧‧‧源極
306‧‧‧汲極
308‧‧‧電荷儲存元件
310‧‧‧閘極
312‧‧‧氧化層
320‧‧‧載子
圖1顯示本發明一實施例之程式化一非揮發性記憶體方法示 意圖；圖2A係本發明一實施例源極/汲極偏壓與時間關係圖；圖2B係本發明一實施例閘極偏壓與時間關係圖；圖3A顯示本發明另一實施例之程式化一非揮發性記憶體方法示意圖；圖3B顯示本發明另一實施例之程式化一非揮發性記憶體方法示意圖；圖4A係本發明另一實施例源極/汲極偏壓與時間關係圖；以及圖4B係本發明另一實施例閘極偏壓與時間關係圖。
100‧‧‧非揮發性記憶體
102‧‧‧基板
104‧‧‧源極
106‧‧‧汲極
108‧‧‧電荷儲存元件
110‧‧‧閘極
112‧‧‧氧化層
120‧‧‧載子

Claims (12)

  1. 一種程式化一非揮發性記憶體之方法，該非揮發性記憶體具有設置於一基板上之一源極、一汲極、一電荷儲存元件、存在於該基板與該電荷儲存元件間之一氧化層以及一閘極，該方法包括：施加一順向偏壓於該源極及該汲極之至少其中之一，另將該基板接地，以使於該源極或該汲極中之一載子注入至該基板中；以及施加一閘極電壓於該閘極，另施加一基板電壓於該基板使其瞬間處於深空乏狀態，以使該基板中之該載子具有足夠之能量越過該氧化層之能障，以到達該電荷儲存元件。
  2. 如申請專利範圍第1項所述之方法，其中該施加一順向偏壓於該源極及該汲極之至少其中之一，另將該基板接地之步驟，更包含：施加該順向偏壓至該源極及該汲極，另將該基板接地，以使於該源極或該汲極中之該載子注入至該基板。
  3. 如申請專利範圍第1項所述之方法，其中該施加一順向偏壓於該源極及該汲極之至少其中之一，另將該基板接地之步驟，更包含：施加該順向偏壓至該源極並將該汲極接地，另將該基板接地，以使於該源極中之該載子注入至該基板。
  4. 如申請專利範圍第1項所述之方法，其中該施加一順向偏壓於該源極及該汲極之至少其中之一，另將該基板接地之步 驟，更包含：施加該順向偏壓至該汲極並將該源極接地，另將該基板接地，以使於該汲極中之該載子注入至該基板。
  5. 如申請專利範圍第1項所述之方法，其中該閘極電壓為一正脈衝電壓，且該基板電壓為一接地電壓。
  6. 如申請專利範圍第5項所述之方法，其中該正脈衝電壓係維持在一低邏輯位準約1微秒，並接著切換至一高邏輯位準約1微秒。
  7. 如申請專利範圍第6項所述之方法，其中該低邏輯位準為0伏特，且該高邏輯位準為7伏特。
  8. 如申請專利範圍第1項所述之方法，其中該閘極電壓為一接地電壓，且該基板電壓為一負電壓。
  9. 如申請專利範圍第1項所述之方法，其中該載子為一電子或一電洞。
  10. 如申請專利範圍第1項所述之方法，其中該非揮發性記憶體為n型，且所述施加於該源極及該汲極之至少其中之一的該順向偏壓為一負順向偏壓。
  11. 如申請專利範圍第1項所述之方法，其中該電荷儲存元件為一浮停閘或一電荷陷捕層。
  12. 如申請專利範圍第1項所述之方法，其中該非揮發性記憶體為p型，且所述施加於該源極及該汲極之至少其中之一的該順向偏壓為一正順向偏壓。
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