KR100221026B1

KR100221026B1 - 노어형 플래시 메모리 반도체 장치

Info

Publication number: KR100221026B1
Application number: KR1019970014270A
Authority: KR
Inventors: 박종민
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-04-17
Filing date: 1997-04-17
Publication date: 1999-09-15
Also published as: KR19980077241A

Abstract

본 발명은 반도체 장치의 칩 사이즈를 감소시킬 수 있는 노어형 플래시 메모리 반도체 장치에 관한 것으로, 메모리 셀 유니트의 컨트롤 게이트 전극을 연결하는 복수 개의 행 유니트로 구성된 복수 개의 섹터 행 블록과, 상기 메모리 셀 유니트의 드레인 영역을 연결하는 복수 개의 열 유니트를 구비하는 복수 개의 I/O 블록을 갖는 복수 개의 섹터 블록을 포함하는 노어형 플래시 메모리 반도체 장치에 있어서, 상기 복수 개의 섹터 블록은, 각각 복수 개의 행 유니트 및 복수 개의 I/O 블록을 갖는 메모리 셀 유니트 조합 및 복수 개의 섹터 블록의 사이를 전기적으로 절연하는 비트 라인 아이솔레이션 영역을 갖되, 메모리 셀 유니트 조합과 비트 라인 아이솔레이션 영역은 동일한 벌크 영역을 공유하는 것을 특징으로 한다. 이와 같은 노어형 플래시 메모리 반도체 장치에 의해서, 반도체 장치의 레이 아웃을 단순화할 수 있고, 따라서 노어형 플래시 메모리 반도체 장치의 칩 사이즈를 감소시킬 수 있다.

Description

노어형 플래시 메모리 반도체 장치(A NOR TYPE FLASH MEMORY SEMICONDUCTOR DEVICE)

본 발명은 플래시 메모리 반도체 장치에 관한 것으로, 좀 더 구체적으로는, 노어형 플래시 메모리 반도체 장치의 칩 사이즈를 감소시키는 노어형 플래시 메모리 반도체 장치에 관한 것이다.

노어 형 플래시 메모리 반도체 장치는 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성(non-volatile) 반도체 메모리 장치들과 비교할 때, 프로그램 및 읽기 동작에 있어서 월등하게 빠른 속도를 갖기 때문에 빠른 속도를 요구하는 많은 사용자들로부터 널리 호응받고 있다.

도 1에는 노어형 플래시 메모리 반도체 장치의 단위 셀 구조가 도시되어 있다.

도 1을 참조하면, 노어 형 플래시 메모리 반도체 장치의 단위 셀은, p형 반도체 기판(10)에 n형의 소오스 영역(12)이 형성되고, 상기 소오스 영역(12)과 p형 채널 영역을 사이에 두고 소정 거리로 이격되어 n형의 드레인 영역(14)이 형성된다. 그리고, 상기 반도체 기판(10)의 p형 채널 영역 상에는 약 100Å 범위내의 얇은 절연막(도면에는 미도시)에 의해 절연된 플로팅 게이트(floating gate ;16) 전극이 형성되고, 상기 플로팅 게이트 전극(16)상에는 또 다른 절연막(도면에 미도시)에 의해 절연된 컨트롤 게이트(control gate ;18) 전극이 형성된 구조를 갖는다..

이와 같은 노어 형 플래시 메모리 반도체 장치의 동작에 의하면, 메모리 셀의 프로그램은 드레인 영역(14)과 인접한 채널 영역으로부터 플로팅 게이트(16)로 핫 일렉트론이 주입(hot electron injection)됨으로써 이루어진다.

하기한 표 1을 참조하면, 상술한 핫 일렉트론 인젝션은, 소오스 영역(12)과 반도체 기판(10)을 접지(0V)하고, 컨트롤 게이트(18) 전극에는 높은 고전압(+12V)을 인가하며, 드레인 영역(14)에는 핫 일렉트론을 발생시키기 위한 소정의 양의 전압(+6V - +9V)을 인가함으로써 이루어진다.

이와 같이 음(-)의 전하가 축적된 상기 플로팅 게이트 전극(12)의 음(-)의 전위는 일련의 읽기(read) 동작이 발생하는 동안, 상기 메모리 셀의 문턱 전압(threshold voltage)을 높이는 역할을 한다.

읽기 동작은 드레인 영역(14)에 +1V - +2V를 인가하고, 컨트롤 게이트 전극(18)에는 일정한 전압 또는 전원 전압을 인가하며, 소오스 영역(12)에는 0V를 인가하여 이루어진다. 이러한 읽기 동작이 발생되면, 상기한 프로그램 동작에 의해 문턱 전압이 높아진 메모리 셀은 드레인 영역(14)으로부터 소오스 영역(12)으로 전류가 주입되는 것을 방지하게 되는데, 이 상태의 메모리 셀을 "오프(off)"되었다고 한다.

그리고, 컨트롤 게이트 전극(18)에 소정의 음의 고전압(-10V)을 인가하고, 소오스 영역(12)에는 소정의 양의 전압(+5V)을 인가하면, 컨트롤 게이트 전극(18)과 소오스 영역(12) 사이의 절연막에는 약 6 - 7MV/cm 정도의 강한 전계(electric field)가 형성되고, 이로 인해 소오스 영역(12)에서 컨트롤 게이트 전극(18)으로 F-N 터널링(Fowler-Nordheim tunneling)이 발생하여 플로팅 게이트 전극(16)에 축적된 음의 전하가 소오스 영역(12)으로 방출되어 메모리 셀의 소거(erase)동작이 이루어진다. 이때, 드레인 영역(14)은 메모리 셀의 소거 효과를 극대화시키기 위해 하이 임피던스(high impedance) 상태 즉, 플로팅 상태를 갖는다. 그리고, 음의 전하가 플로팅 게이트 전극(16)으로부터 소오스 영역(12)으로 방전되어 일련의 읽기 동작이 발생하는 동안, 상기 메모리 셀의 문턱 전압은 낮아진다.

읽기 동작이 발생하는 동안 소거 동작에 의해 문턱 전압이 낮아진 메모리 셀의 컨트롤 게이트 전극(18)에 일정 전압을 인가하게 되면, 드레인 영역(14)으로부터 소오스 영역(12)으로 전류 경로(current path)가 형성되고, 이 상태의 메모리 셀은 "온(on)" 되었다고 한다.

통상의 플래시 메모리 어레이 구성에 있어서, 각각의 소오스 영역은 메모리 셀의 고집적화를 위해 함께 연결되고, 이로 인해 상기한 소거 방법에 따른 소거 동작시 복수 개의 셀들이 동시에 소거되며, 소거 단위는 각각의 소오스 영역이 연결된 영역에 따라 결정된다(64K byte ;이하 "섹터"라 칭함).

[표]

동작 모드	Vg	Vd	Vs	Vb
프로그램	+10V	+6V - +9V	0V	0V
소거	-10V	플로팅	+5V	0V
읽기	+5V	+1V - +2V	0V	0V

하지만, 1988년 11월에 "IEEE Electron Device Letters"에 게재된 치 창(Chi Chang)의 "Drainholes Avalanche and Hole-Trapping Induced Gate Leakage in Thin Oxide MOS Devices"에 따르면, 소정의 양의 전압(+5V)이 인가되는 소오스 영역(12)에서 높은 에너지의 홀("핫 홀(hot hole)"은 소위 "애벌런치 효과(avalanche effect)" 또는 "밴드 대 밴드 전도(band-to-band conduction)" 메커니즘에 의해 발생)이 발생되고, 이들 홀은 플로팅 게이트 전극(16) 아래의 얇은 절연막에 포획된다.

이와 같은, 핫 홀 발생 현상에 의해 플로팅 게이트 전극(16) 아래의 얇은 절연막에 포획된 정공은 일련의 프로그램 및 읽기, 그리고 소거 동작에 의해 플로팅 게이트 전극(16)으로 이동한다. 그리고 플로팅 게이트 전극(16)에 축적된 음의 전하를 중성화시켜서 메모리 셀의 문턱 전압을 음의 방향을 이동시키게 하는 간섭을 일으킨다(이를 게이트 디스터브(gate disturb)현상 또는 챠아지 로스(charge loss)현상이라 한다.) 만일, 이와 같은 핫 홀이 특정 메모리 셀의 절연막에 포획되면 복수 개의 메모리 셀을 동시에 소거하는 소거 동작에서 균일하지 않은 소거 결과가 초래된다.

다시 말하면, 핫 홀에 의해 플로팅 게이트 전극(16)내의 음의 전하가 중성화되면 플로팅 게이트 전극(16)의 챠아지 리텐션 타임(charge retention time)이 감소되고, 절연막에 핫 홀을 가지고 있는 메모리 셀은 인접 메모리 셀의 프로그램 동작시 절연막에 핫 홀이 포획되어 있지 않은 메모리 셀에 비해 쉽게 간섭을 받게 된다.

상술한 문제점을 해결하기 위해 근래에는 음의 고전압(-10V)을 컨트롤 게이트 전극(18)에 인가하고, F-N 터널링을 발생시키기 위한 소정의 양의 전압(+5V)을 벌크 영역(bulk region)에 인가하여 소거 동작을 수행하는 방법이 일부 채택되고 있다.

도 2에는 본 발명의 실시예에 따른 노어 형 플래시 메모리의 셀 어레이 구성 및 읽기/쓰기 동작에 관한 개략적 블록 다이아그램이 도시되어 있다.

도 2를 참조하면, 메모리 셀 어레이(44)는 16개의 섹터 블록(S#1 - S#15)과 16개의 데이터 입출력 핀(I/O 0 - I/O 15)에 각각 대응하는 16개의 I/O 블록(Q0 - Q15)으로 구성된다. 섹터 블록(S#1 - S#15)은 소거 동작시 일괄 소거되는 최소한의 단위로서 각각 복수 개의 행 유니트(W/L#0 - #511)로 구성되고, I/O 블록(Q0 - Q15)은 각각 복수 개의 열 유니트(B/L#0 - B/L#127)로 구성된다.

이때, 메모리 셀 어레이(44)의 행 유니트(W/L#0 - #511)의 구동은 행 디코더(24)에 의해 제어되고, 행 디코더(24)는 외부로부터 어드레스 신호(A6 - A18)를 입력받는 행 어드레스 버퍼(20)에 의해 제어되는 행 프리 디코더(22)의 행 선택 신호에 응답하여 각각의 섹터 블록(S#1 - S#15)에 대응되는 행 유니트(W/L#0 - #511)중 선택된 행을 활성화시킨다. 또한, 메모리 셀 어레이(44)의 열 유니트(B/L#0 - B/L#127)의 구동은 열 선택 회로(38)에 의해 제어되고, 열 선택 회로(38)는 외부로부터 어드레스 신호(A0 - A5)를 입력받는 열 어드레스 버퍼(34)에 의해 제어되는 열 프리 디코더(36)의 열 선택 신호에 따라 각각의 I/O 블록(Q0 - Q15)에 대응되는 열 유니트(B/L#0 - #127)중 선택된 열을 활성화시킨다.

그리고, 컨트롤 버퍼(26)는 외부로부터 입력되는 커맨드 신호 및 어드레스 신호, 그리고 데이터의 입출력을 제어한다. 즉, 쓰기 인에이블 신호(

)가 하이 레벨(high level)에서 로우 레벨(low level)로 천이된 후 다시 하이 레벨로 천이되는 동작을 하면, 컨트롤 버퍼(26)는 커맨드를 입력하기 위한 수단으로 동작하며, 이때 어드레스 핀(A0 - A18) 및 입출력 핀(I/O0 - I/O15)을 통하여 커맨드 신호가 커맨드 레지스터(32)에 입력된다. 또한, 상기 커맨드 레지스터(32)에 저장된 정보는 일련의 읽기 및 소거, 그리고 프로그램 동작 등의 수행을 알리는 수단으로 사용된다.

메모리 셀 어레이(44)내의 B/L 아이솔레이션 영역(B/L#0 - B/L#15)은 크게 다음과 같은 두가지 목적으로 사용된다. 하나는 열 선택 회로(38)와 연결된 GBL(global bit line)과 메모리 셀 유니트의 드레인 영역과 연결된 SBL(sub bit line)과의 사이에서 GBL의 기생 부하(parasitic loading)를 감소시켜 읽기 동작시 센스 앰프(40)를 통한 센싱 동작을 원활하게 하는 역할이다.

그리고, 다른 목적의 하나는, 소거 동작시 상기 16개의 섹터(S#0 - S#15)중 소거하고자 하는 섹터에는 컨트롤 게이트간의 F-N 터널링을 발생시키기 위해 벌크 영역에 소정의 양의 전압(+5V)을 인가하여야 하는데, 이때 선택된 섹터내의 벌크 영역에만 소정의 양의 전압을 인가하기 위해서 소거 단위(64K byte)별로 벌크 영역을 분리하는 역할이다.

즉, 소거 동작시 선택된 섹터의 메모리 셀 유니트의 컨트롤 게이트 전극에는 음의 고전압(-10V)을 인가하고, 벌크 영역에는 소정의 양의 전압(+5V)을 인가하고, 선택되지 않은 섹터의 메모리 셀 유니트의 컨트롤 게이트 전극에는 접지 전압(0V)을 인가하며, 벌크 영역에는 접지 전압(0V)을 인가하여 간섭을 없애는데, 이와 같은 소거 동작을 위해서는 소거 블록인 섹터별로 벌크 영역 및 드레인 영역, 그리고 소오스 영역이 분리되어야 한다.

도 3에는 B/L 아이솔레이션 영역(44b-1, 44b-2, 44b-3)의 구성이 개략적으로 도시되어 있다.

도 3을 참조하면, B/L 아이솔레이션 영역(44b-1, 44b-2, 44b-3)은 GBL 라인(GBL#0, ..., GBL#63)과 SBL 라인을 전기적으로 절연하는 구실을 한다. 즉 섹터 #1(44a-2)이 선택되었을 경우 B/L 아이솔레이션 영역(44b-2)만이 활성화되어서 GBL 라인(GBL#0, ..., GBL#63)과 상기 섹터 #1(44a-2)내의 SBL 라인을 전기적으로 연결한다.

도 4 및 도 5에는 종래 메모리 셀 어레이내의 비트 라인 아이솔레이션 영역과 단위 셀과의 구조가 개략적으로 도시되어 있다.

도 4를 참조하면, 메모리 셀 어레이 영역(A)의 섹터의 벌크 영역은 벌크 전압(Vbulk)이 인가되고, B/L 아이솔레이션 영역(B)의 벌크 영역은 접지 단자(0V)와 연결되어 있다. 여기에서 벌크 전압(Vbulk)은 읽기 및 프로그램 동작시에는 "0V"의 접지 전압이 되고, 소거 동작시에는 선택적으로 "0V"의 접지 전압 및 소정의 양의 전압(+5V)이 인가된다.

그리고, 이때, 소거 동작시 선택된 섹터내의 메모리 셀 어레이(A)의 벌크 영역에 인가되는 소정의 양의 전압(+5V)을 GBL 라인과 전기적으로 절연하기 위해서는 상기 섹터내의 B/L 아이솔레이션 영역(B)의 벌크 영역에 접지 전압을 인가하여야 한다. 즉, 도 3의 B/L 아이솔레이션 영역(44b-1)내의 증가형 NMOS 트랜지스터(MN10, MN15, MN20, MN25)의 벌크 영역에 "0V"의 접지 전압이 인가되어야 트랜지스터가 활성화되어 상기 증가형 NMOS 트랜지스터(MN10, MN15, MN20, MN25)의 게이트 단자(YB0, YB1)에 "0V"가 인가되었을 때, GBL 라인과 양호한 절연 특성을 가질 수 있다.

그러나, 이와 같은 노어형 플래시 메모리 반도체 장치에 의하면, 소거 블록의 크기가 작거나 소거 블록의 수가 상기 메모리 셀 어레이내에 다수 존재하는 경우 반도체 장치의 레이 아웃이 커지게 되어 칩 사이즈를 증가시키는 문제점이 발생된다.

상술한 문제점을 해결하기 위해 제안된 본 발명은, 반도체 장치의 칩 사이즈를 감소시킬 수 있는 노어형 플래시 메모리 반도체 장치를 제공하는 데 그 목적이 있다.

도 1은 통상의 노어형 플래시 메모리 반도체 장치의 단위 셀 구조를 개략적으로 보이는 수직 단면도;

도 2는 종래 노어형 플래시 메모리 반도체 장치의 메모리 셀 어레이 구성 및 동작을 설명하기 위한 블록도;

도 3은 도 2에 도시된 노어형 플래시 메모리 반도체 장치의 메모리 셀 어레이의 구성을 개략적으로 보이는 블록도;

도 4 및 도 5는 종래 메모리 셀 어레이내의 비트 라인 아이솔레이션 영역과 단위 셀과의 구조를 개략적으로 보이는 수직 단면도;

도 6 및 도 7은 본 발명의 실시예에 따른 메모리 셀 어레이내의 비트 라인 아이솔레이션 영역과 단위 셀과의 구조를 개략적으로 보이는 수직 단면도.

* 도면의 주요부분에 대한 부호 설명

10 : 반도체 기판 12, 14 : 소오스/드레인 영역

16 : 플로팅 게이트 18 : 컨트롤 게이트

20 : 행 어드레스 버퍼 22 : 행 프리 디코더

24 : 행 디코더 26 : 컨트롤 버퍼

28 : 고전압 발생기 30 : 읽기 및 쓰기 클럭 체인

32 : 커맨드 레지스터 34 : 열 어드레스 버퍼

36 : 열 프리 디코더 38 : 열 선택 회로

42 : 데이터 입출력 버퍼 44 : 메모리 셀 어레이

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 노어형 플래시 메모리 반도체 장치는, 메모리 셀 유니트의 컨트롤 게이트 전극을 연결하는 복수 개의 행 유니트로 구성된 복수 개의 섹터 행 블록과, 상기 메모리 셀 유니트의 드레인 영역을 연결하는 복수 개의 열 유니트를 구비하는 복수 개의 I/O 블록을 갖는 복수 개의 섹터 블록을 포함하는 노어형 플래시 메모리 반도체 장치에 있어서, 상기 복수 개의 섹터 블록은, 각각 복수 개의 행 유니트 및 복수 개의 I/O 블록을 갖는 메모리 셀 유니트 조합 및 복수 개의 섹터 블록의 사이를 전기적으로 절연하는 비트 라인 아이솔레이션 영역을 갖되, 메모리 셀 유니트 조합과 비트 라인 아이솔레이션 영역은 동일한 벌크 영역을 공유하는 것을 특징으로 한다.

이 특징의 바람직한 실시예에 있어서, 상기 벌크 영역은 접지 전압과 소정의 양의 전압 중, 어느 하나가 인가된다.

이 특징의 바람직한 실시예에 있어서, 소정의 양의 전압은 +3V - +7V 범위내의 전압이다.

(작용)

이와 같은 노어형 플래시 메모리 반도체 장치에 의해서, 반도체 장치의 레이 아웃을 단순화할 수 있고, 따라서 노어형 플래시 메모리 반도체 장치의 칩 사이즈를 감소시킬 수 있다.

(실시예)

이하, 본 발명의 바람직한 실시예를 첨부 도면 도 6 및 도 7에 의거해서 상세히 설명한다.

도 6 및 도 7에는 본 발명의 실시예에 따른 메모리 셀 어레이 영역 및 B/L 아이솔레이션 영역의 수직 단면 구조가 상세하게 도시되어 있다.

도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 반도체 장치는, 메모리 셀 어레이 영역(A)과 B/L 아이솔레이션 영역(B)이 동일한 벌크 영역(110)을 공유한다.

다시 말하면, 복수 개의 섹터 블록은, 메모리 셀 유니트의 컨트롤 게이트 전극(180)을 연결하는 복수 개의 워드라인(W/L#0, W/L#1, ..., W/L#510, W/L#511)으로 구성된 복수 개의 섹터 행 블록(S#0, S#2, ..., S#14, S#15) 및 상기 메모리 셀 유니트의 드레인 영역(140)을 연결하는 복수 개의 비트 라인(B/L#0, B/L#1, ..., B/L#126, B/L#127)을 구비하는 복수 개의 I/O 블록(Q#0, Q#1, ..., Q#14, Q#15)으로 구성된 메모리 셀 유니트의 조합과 비트 라인 아이솔레이션 영역을 포함하고, 이때, 상기 복수 개의 섹터 블록의 사이를 전기적으로 절연하는 비트 라인 아이솔레이션 영역(B/L I.A#1, B/L I.A#2, ..., B/L I.A#14, B/L I.A#15)은 상기 메모리 셀 유니트 조합과 동일한 벌크 영역(110)을 공유한다.

상술한 바와 같은 노어형 플래시 메모리 반도체 장치의 동작을 도 7을 참조하여 상세히 설명하면 다음과 같다. 여기에서, 노어형 플래시 메모리 반도체 장치의 읽기 및 프로그램 동작에서는 메모리 셀 어레이 영역(A) 및 B/L 아이솔레이션 영역(B)의 벌크 영역에 모두 "0V"의 접지 전압이 인가되기 때문에 소거 동작에 대해서만 설명한다. 그리고, 본 발명의 설명에 있어서는 도 7에 참조 번호 280으로 도시된 블록을 선택된 소거 블록으로 가정한다.

일반적으로, 노어형 플래시 메모리 반도체 장치의 소거 동작에 있어서 선택된 소거 블록내의 메모리 셀 어레이 영역(A)의 벌크 영역에는 소정의 양의 전압(+5V)이 인가되고, B/L 아이솔레이션 영역(B)은 다른 소거 블록과의 간섭을 없애기 위해 전기적으로 절연이 되어야 한다.

그러나, 본 발명의 실시예에 따른 노어형 플래시 메모리 반도체 장치에서는, 선택된 소거 블록(280)내의 메모리 셀 어레이 영역(S#1)의 벌크 영역(250) 및 B/L 아이솔레이션 영역(B/L I.A#1)의 벌크 영역(250)에는 모두 소정의 양의 전압(+5V)이 인가되고, 선택되지 않은 소거 블록(270, 290)내의 메모리 셀 어레이 영역(S#0, S#2) 및 B/L 아이솔레이션 영역(B/L I.A#0, B/L I.A#2)의 벌크 영역(240, 260)에는 모두 접지 전압(0V)이 인가된다.

따라서, 상기 선택된 소거 블록(280)내의 B/L 아이솔레이션 영역(B/L I.A#1)은 전기적으로 절연되는 특성을 갖지 못한다. 왜냐하면, 상기한 도 3과 같은 B/L 아이솔레이션 영역의 구성에 있어서 상기 트랜지스터(MN10, MN15, MN20, MN25)에 의해 B/L 아이솔레이션 영역이 전기적으로 절연 특성을 갖기 위해서는 벌크 영역에 "0V"의 접지 전압이 인가되어야 하기 때문이다.

즉, 선택된 소거 블록(280)내의 벌크 영역(250)에 인가된 소정의 양의 전압(+5V)으로 인해 벌크 영역(250)과 GBL 라인 사이에는 PN 다이오드가 형성되고, GBL 라인에는 적당한 양의 전압 보다 약간 낮은 전압(+5V - PN 다이오드의 빌트 인(built in)전압)이 인가된다.

그러나, 본 발명에 따른 노어형 플래시 메모리 장치에 의하면, 비선택된 소거 블록(270, 290)내의 B/L 아이솔레이션 영역(B/L I.A#0, B/L I.A#2)의 벌크 영역(240, 260)은 "0V"의 접지 전압을 유지하기 때문에 상기 B/L 아이솔레이션 영역은 소거 블록간의 전기적으로 절연 특성을 갖는다.

따라서, 소거 블록(270, 280, 290)내의 메모리 셀 어레이 영역(S#0, S#1, S#2)과 B/L 아이솔레이션 영역(B/L I.A#0, B/L I.A#1, B/L I.A#2)이 동일한 벌크 영역(240, 250, 260)을 공유하더라도 소거 동작시 선택된 소거 블록(280)과 다른 소거 블록(270, 290)과는 전기적으로 절연이 되어 소거 동작을 원활히 수행할 수 있다.

상술한 바와 같은 노어형 플래시 메모리 반도체 장치에 의해서, 반도체 장치의 레이 아웃을 단순화할 수 있고, 따라서 노어형 플래시 메모리 반도체 장치의 칩 사이즈를 감소시킬 수 있다.

Claims

메모리 셀 유니트의 컨트롤 게이트 전극을 연결하는 복수 개의 행 유니트로 구성된 복수 개의 섹터 행 블록과, 상기 메모리 셀 유니트의 드레인 영역을 연결하는 복수 개의 열 유니트를 구비하는 복수 개의 I/O 블록을 갖는 복수 개의 섹터 블록을 포함하는 노어형 플래시 메모리 반도체 장치에 있어서,

상기 복수 개의 섹터 블록은, 각각 복수 개의 행 유니트 및 복수 개의 I/O 블록을 갖는 메모리 셀 유니트 조합 및 복수 개의 섹터 블록의 사이를 전기적으로 절연하는 비트 라인 아이솔레이션 영역을 갖되, 메모리 셀 유니트 조합과 비트 라인 아이솔레이션 영역은 동일한 벌크 영역을 공유하는 것을 특징으로 하는 노어형 플래시 메모리 반도체 장치.
제 1 항에 있어서,

벌크 영역은 접지 전압과 소정의 양의 전압 중, 어느 하나가 인가되는 것을 특징으로 하는 노어형 플래시 메모리 반도체 장치.
제 2 항에 있어서,

소정의 양의 전압은 +3V - +7V 범위내의 전압인 것을 특징으로 하는 노어형 플래시 메모리 반도체 장치.