JP3493939B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スプリットゲート
型不揮発性メモリ素子を集積した半導体装置と、その製
造方法に関する。

【０００２】

【従来の技術】電源を切ってもその記憶内容が保持され
るメモリ素子、即ち、不揮発性メモリ素子の構造とし
て、MOSFETのゲート金属を２層に形成し、第１層のゲー
ト金属をシリコン酸化物などの絶縁物で周囲から電気的
に絶縁された、いわゆるフローティングゲートとして構
成したものが古くから用いられている。第２層のゲート
金属であるコントロールゲートの電位を制御し、ホット
エレクトロンやトンネル電流などを発生させることで絶
縁物を通過する電子をフローティングゲートに蓄積、ま
たは除去することによって、このMOSFETの閾値電圧を変
化させ、この変化を記憶機能として利用するものであ
る。

【０００３】不揮発性メモリ素子をアレイ状に並べる方
法としては、読み出し方法との関連で、大きく分けて直
列配置と並列配置の二つの方式があり、さらに細かなバ
リエーションがある。このうち並列配置の場合において
は、フローティングゲートから電子を除去してメモリ素
子の閾値電圧を下げる際に、読み出し可能な閾値の下限
値を越えて、閾値電圧が下がり過ぎて誤動作する、いわ
ゆる過剰消去（オーバーイレース）がしばしば問題とな
ってきた。

【０００４】これを回避する手段として、コントロール
ゲートと同電位となるゲートを有する、セレクトゲート
と称する固定閾値を持った通常のMOSFETをメモリ素子と
直列に接続し、このセレクトゲートの閾値電圧を製造過
程において前述の読み出し可能な閾値の下限値より大き
な値に制御することで、セルの非選択時（コントロール
ゲート電位が閾値より低い時）にはセレクトゲート側で
電流を止め、かつ、選択時（コントロールゲート電位が
閾値より高い時）にはセレクトゲート側は導通状態とな
ってメモリ素子の読み出しを妨げない構成をとることに
よって、過剰消去（オーバーイレース）のためにメモリ
素子の閾値が下がり過ぎてもこれを無害化するという方
法が採られてきた。

【０００５】さらに、集積度の改善などの目的で、セレ
クトゲートとメモリ素子をひとつの素子内に集積する、
スプリットゲート方式が、米国特許番号4,949,140（8/1
990）にて公開され、特開平H07142617、H07147336、H07
202042や米国特許番号5,045,488（9/1991）、5,231,299
（6/1993）、5,274,588（12/1993）などでその改良版が
公開されている。

【０００６】図４(i)は、これら従来技術に基づく、ス
プリットゲート型の不揮発性メモリ素子の構造を、ま
た、図４(a)〜図４(h)はその代表的製造方法を、MOSFET
チャネル方向の断面図として表したものである。図にお
いて、１は半導体基板、３は不純物拡散層で、３ａはド
レイン、３ｂはソースを表す。また、４は第１の絶縁
膜、５は第１のゲート金属（フローティングゲート）、
６は第２の絶縁膜、７は第２のゲート金属（コントロー
ルゲート）、８ａは不揮発性メモリ素子のチャネル部、
８ｂはセレクトゲートのチャネル部、１０はフォトレジ
ストをそれぞれ表す。以下、図に沿って従来のスプリッ
トゲート型不揮発性メモリを集積した半導体装置の製造
方法を簡単に説明する。

【０００７】通常の集積回路における、WELL形成工程や
素子分離形成工程を必要に応じて経た後、素子形成領域
の半導体基板１上を熱酸化するなどして、図４(a)に示
すように第１の絶縁膜４を形成する。次に、図４(b)の
ように気相成長法などで第１のゲート金属層５であるポ
リシリコン膜を第１の絶縁膜上に形成して必要な不純物
導入を行い、図４(c)、図４(d)に示すようにフォトエッ
チング工程で第１のゲート金属（フローティングゲー
ト）５を形成する。続いて、熱酸化または気相成長、も
しくはその両方によって、図４(e)のように第２の絶縁
膜６を形成した後、図４(f)に示したように第２のゲー
ト金属層７であるポリシリコン膜または金属シリサイド
膜を形成する。これを、フォトエッチングによって第２
のゲート金属７に成形した様子を図４(g)に示す。さら
に、必要に応じてゲート側壁形成などを行った後、ゲー
ト金属の位置と自己整合する形で、図４(h)に示すよう
にソース３ｂ・ドレイン３ａ領域に不純物導入を行う。

【０００８】この後、通常の集積回路であれば、層間絶
縁膜形成・接続孔形成・金属配線形成・保護膜形成など
の工程へと進むが、不揮発性メモリ素子の部分は、以上
説明した工程で構造が決定される。

【０００９】図４(i)に示したように、フローティング
ゲート５に注入された電子による電荷量に応じて閾値電
圧が変化する不揮発性メモリ素子チャネル部８ａと、固
定閾値電圧を有するセレクトゲートのチャネル部８ｂ
が、電気的に直列に接続された形でひとつの複合素子に
集積されていることがわかる。この構造によって、前述
したとおり、過剰消去（オーバーイレース）によって不
揮発性メモリ素子部の閾値電圧が下がり過ぎた場合で
も、複合素子全体では電流を流さないようにすることが
できるため、読み出し動作時の電源電圧の低電圧化や、
メモリ消去回路系の簡略化などに有利となり、同時に、
セレクトゲートと不揮発性メモリ素子との間に余分な接
続配線がないため、セレクトゲートの存在による集積度
の低下を最小限に抑えることができるなどの利点を有し
ていた。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来のスプリットゲート型不揮発性メモリ素子において
は、フローティングゲートのパターン形成を行うフォト
工程とコントロールゲートのそれとが独立であるため
に、両者の位置合わせのバラツキの影響を受けてセレク
トゲート部のチャネル部８ｂの長さが変動しやすく、長
くなった場合のセレクトゲート部の電流駆動能力の低
下、もしくは短くなった場合の短チャネル効果によるリ
ーク電流やパンチスルー現象の発生で、セレクトゲート
本来の機能を損なって、歩留り低下を招いてしまうとい
う問題点を有していた。

【００１１】そこで、本発明は、セレクトゲート部のゲ
ート長の変動をなくしたスプリットゲート型不揮発性メ
モリ素子を集積した半導体装置、及びその製造方法を提
供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板に形成された開口部を備
える第１絶縁膜と、前記開口部下方の前記半導体基板に
形成されたドレイン補助拡散部と、前記半導体基板に形
成され、前記ドレイン補助拡散部と接続されているドレ
インと、前記半導体基板に形成され、前記ドレイン補助
拡散部から離間して形成されたソースと、前記ドレイン
補助拡散部上に形成され、該ドレイン補助拡散部と接触
するポリシリコン層と、前記ポリシリコン層から離間さ
れ、且つ、前記第１絶縁膜上に形成されたフローティン
グゲートと、前記フローティングゲートと前記ポリシリ
コン層とを覆うように形成された第２絶縁層と、前記フ
ローティングゲート上方から前記ポリシリコン層上方に
わたる領域、且つ、該フローティングゲートと該ポリシ
リコン層とに挟まれる領域を含む領域に形成されたコン
トロールゲートと、を含むことを特徴とする。また、本
発明の半導体装置は、前記半導体装置において、前記フ
ローティングゲートと前記第２絶縁層および前記ポリシ
リコン層と該第２絶縁層との間に形成された選択酸化膜
をさらに有することを特徴とする。

【００１３】この発明によれば、コントロールゲートが
半導体基板に接する部分の長さ、即ち、セレクトゲート
部の実効的な長さが、少なくともフローティングゲート
とポリシリコン層との間隙の大きさによって決定される
構造となるため、コントロールゲートとフローティング
ゲートの位置合わせ精度に起因するセレクトゲートの特
性変動を回避できるという効果を奏する。

【００１４】また、本発明の半導体装置の製造方法は、
以下の工程（ａ）〜（ｄ）を備えることを特徴とする半
導体装置の製造方法。（ａ）半導体基板上に、所定領域
に開口部を有する第１絶縁層を形成する工程と、（ｂ）
前記半導体基板の前記開口部が形成されている領域に、
不純物を導入する工程と、（ｃ）前記第１絶縁層上にフ
ローティングゲートを形成するとともに、前記開口部が
形成された領域にポリシリコン層を形成する工程と、
（ｄ）前記フローティングゲート及び前記ポリシリコン
層上を含む前記半導体基板上に第２絶縁層を形成する工
程と、（ｅ）前記フローティングゲートの上方から前記
ポリシリコン層の上方にわたる領域であって、かつ前記
フローティングゲートと前記ポリシリコン層とに挟まれ
る領域を含む領域にコントロールゲートを形成する工程
と、（ｆ）前記半導体基板にソース及びドレインを形成
する工程と、を備え、前記ポリシリコン層は前記ドレイ
ン補助拡散部によって前記ドレインに接続されているこ
とを特徴とする。また、本発明の半導体装置の製造方法
は、前記半導体装置の製造方法において、前記工程
（ｃ）において、前記フローティングゲートと前記ポリ
シリコン層とは同一工程で形成されることを特徴とす
る。さらに、本発明の半導体装置の製造方法は、前記半
導体装置の製造方法において、前記工程（ｂ）と前記工
程（ｃ）の間に、以下の工程（ｃ−１）〜（ｃ−３）を
さらに含むことを特徴とする。（ｃ−１）前記開口部を
含む前記第１絶縁層上にポリシリコンを形成する工程、
（ｃ−２）前記フローティングゲート及び前記ポリシリ
コン層に対応する領域に開口部を有する酸化防止膜を、
前記ポリシリコン上に形成する工程、（ｃ−３）前記酸
化防止膜をマスクとして、前記ポリシリコン上に選択酸
化膜を形成する工程。

【００１５】この発明によれば、第１の絶縁膜に予めあ
けた穴の上を覆う位置に形成されたポリシリコン層が半
導体基板内の不純物拡散層と接続されることでセレクト
ゲートのドレインの一部となり、ポリシリコン層とフロ
ーティングゲートとが同時に形成されるため、後に上層
に重なるコントロールゲートが第１の絶縁膜を挟んで半
導体基板に接する長さ、即ち、セレクトゲートのゲート
長を自己整合的に決定でき、フォト工程の位置合わせの
バラツキによるセレクトゲートの特性変動を回避する構
造を製造できるという効果を奏する。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００１７】図１は、請求項１記載の発明に係る半導体
装置の実施の形態の構造を示す図である。図１(a)は構
造のチャネル方向に沿った断面図、図１(b)は平面図で
ある。図において、１は半導体基板、２はドレイン補助
拡散部、３は不純物拡散層で、３ａはドレイン、３ｂは
ソースを表す。また、４は第１の絶縁膜、５ａ・５ｂは
第１のゲート金属（フローティングゲート）、６は第２
の絶縁膜、７は第２のゲート金属（コントロールゲー
ト）、８ａは不揮発性メモリ素子のチャネル部、８ｂは
セレクトゲートのチャネル部、９は素子能動領域境界を
それぞれ表す。

【００１８】図１(a)から明らかなように、フローティ
ングゲート５ａに注入された電子による電荷量に応じて
閾値電圧が変化する不揮発性メモリ素子チャネル部８ａ
と、固定閾値電圧を有するセレクトゲートのチャネル部
８ｂが、電気的に直列に接続された形でひとつの複合素
子に集積されている点は、前述の従来技術の説明に用い
た図４(i)と同じであることが分かる。但し、図１(a)に
示した構造においては、通常のフローティングゲートで
ある第１のゲート金属５ａとは別に、ドレイン３ａ近傍
のもう一つの第１のゲート金属５ｂの存在によって、コ
ントロールゲート７のドレイン３ａ側（図中右側）の端
が半導体基板１から遠ざかる方向に持ち上げられること
で、コントロールゲート７の電位変化が半導体基板１の
キャリア濃度に直接影響する領域、即ち、セレクトゲー
トのチャネル部８ｂの実効的な長さが、二つの第１のゲ
ート金属５ａと５ｂの間隙の長さによって自己整合的に
決定される構造となっている点が、従来の構造と大きく
異なっている。この自己整合的構造によって、従来コン
トロールゲート７とフローティングゲート５ａとの位置
合わせのバラツキの影響で大きく変動していたセレクト
ゲートのチャネル部８ｂの長さを、変動の小さい、安定
した状態に制御できるという効果が得られる。さらに、
上述の位置合わせバラツキによる特性変動分の余裕を見
込む必要が無くなる分だけ、セレクトゲートのサイズを
従来より小さくすることができ、セレクトゲート電流駆
動能力の向上による読み出し応答速度の向上や、集積度
向上の効果も奏する。

【００１９】また、このドレイン３ａ近傍のもう一つの
第１のゲート金属５ｂは、ドレイン補助拡散部２によっ
てドレイン３ａに接続されており、電気的にドレインの
一部となっているため、非選択状態（コントロールゲー
ト電位が閾値より低い状態）の不揮発性メモリのリーク
電流を抑え、かつ、選択状態（コントロールゲート電位
が閾値より高い状態）では導通状態となってメモリ素子
の読み出しを妨げない、というセレクトゲート本来の機
能や特性を損なわない。

【００２０】図２(a)〜図２(i)は、請求項２記載の発明
に係る半導体装置の製造方法の第１の実施の形態を示す
図である。図において、１は半導体基板、２はドレイン
補助拡散部、３は不純物拡散層で、３ａはドレイン、３
ｂはソースを表す。また、４は第１の絶縁膜、５ａと５
ｂは第１のゲート金属（フローティングゲートとドレイ
ン短絡ゲート金属）、６は第２の絶縁膜、７は第２のゲ
ート金属（コントロールゲート）、８ａは不揮発性メモ
リ素子のチャネル部、８ｂはセレクトゲートのチャネル
部、１０はフォトレジストをそれぞれ表す。以下、図に
沿って請求項２記載の発明に係る半導体装置の製造方法
の第１の実施の形態を簡単に説明する。

【００２１】従来技術によるプロセスと同様に、必要に
応じて通常の集積回路におけるWELL形成工程や素子分離
形成工程を経た後、素子形成領域の半導体基板１上を熱
酸化するなどして、図２(a)に示すように第１の絶縁膜
４を形成する。次に、図２(b)に示したようにフォトエ
ッチングによって第１の絶縁膜４のドレイン補助拡散部
２となる位置に穴をあけ、フォトレジスト１０をマスク
としたイオン注入などの方法で不純物を導入する。図２
(c)のように気相成長法などで第１のゲート金属層５で
あるポリシリコン膜を第１の絶縁膜上に形成して必要な
不純物導入を行い、図４(d)に示すようにフォトエッチ
ング工程で第１のゲート金属５ａ（フローティングゲー
ト）と５ｂ（ドレイン短絡ゲート金属）を形成する。こ
の時の寸法制御によって、第１のゲート金属５ａと５ｂ
の間隙の距離が決まり、これを後のセレクトゲートの自
己整合に利用する。続いて、熱酸化または気相成長、も
しくはその両方によって、図２(e)のように第２の絶縁
膜６を形成し、併せてドレイン補助拡散部２を拡散させ
た後、図２(f)に示したように第２のゲート金属層７で
あるポリシリコン膜または金属シリサイド膜を形成す
る。これを、フォトエッチングによって第２のゲート金
属７に成形した様子を図２(g)に示す。この時、セレク
トゲート部８ｂの有効長は、フォト工程の合わせ精度に
関わり無く、図２(d)における第１のゲート金属５ａと
５ｂの間隙の距離によって自己整合的に決定されること
が分かる。さらに、必要に応じてゲート側壁形成などを
行った後、ゲート金属の位置と自己整合する形で、図２
(h)・図２(i)に示すようにソース３ｂ・ドレイン３ａ領
域に不純物導入を行う。

【００２２】この後、従来技術によるプロセスと同様
に、通常の集積回路であれば、層間絶縁膜形成・接続孔
形成・金属配線形成・保護膜形成などの工程へと進む
が、不揮発性メモリ素子の部分は、以上説明した工程で
構造が決定される。

【００２３】このように、図２(b)で示したドレイン補
助拡散部２の位置の第１の絶縁膜に予めあけた穴の上を
覆う位置に形成された第１のゲート金属５ｂが半導体基
板内の不純物拡散層であるドレイン補助拡散部２及びド
レイン３ａと接続されることでセレクトゲートのドレイ
ンの一部となり、かつもう一方の第１のゲート金属３ｂ
は周囲から絶縁されて従来と同様のフローティングゲー
トとなり、かつこの両者が図２(d)に示したフォトエッ
チング工程において同時に形成されるため、図１に示し
た自己整合によるセレクトゲート長を有するスプリット
型不揮発性メモリを集積した半導体装置を容易に無理な
く製造できる製造方法を提供することができる。

【００２４】図３(a)〜図３(i)に請求項２記載の発明に
係る半導体装置の製造方法の第２の実施の形態を示す。
図において、１は半導体基板、２はドレイン補助拡散
部、３は不純物拡散層で、３ａはドレイン、３ｂはソー
スを表す。また、４は第１の絶縁膜、５ａと５ｂは第１
のゲート金属（フローティングゲートとドレイン短絡ゲ
ート金属）、６は第２の絶縁膜、７は第２のゲート金属
（コントロールゲート）、８ａは不揮発性メモリ素子の
チャネル部、８ｂはセレクトゲートのチャネル部、１０
はフォトレジスト、１１は酸化阻止膜、１２は選択酸化
膜をそれぞれ表す。以下、図に沿って請求項２記載の発
明に係る半導体装置の製造方法の第２の実施の形態を簡
単に説明する。

【００２５】この第２の実施の形態においては、第１の
ゲート金属５ａ・５ｂをパターン形成する際に、通常の
フォトエッチングではなく、ポリシリコン膜５上の酸化
阻止膜１１を一旦フォトエッチングによって穴あけし、
その穴の部分のポリシリコンを選択酸化することによっ
て得られる選択酸化膜１２をエッチングマスクとして第
１のゲート金属５ａ・５ｂをパターン形成することが大
きな相違点であるほかは、前述の第１の実施の形態と全
く同じ製造工程を経る。

【００２６】即ち、前述の第１の実施の形態と同様に、
必要に応じて通常の集積回路におけるWELL形成工程や素
子分離形成工程を経た後、素子形成領域の半導体基板１
上を熱酸化するなどして第１の絶縁膜４を形成し、フォ
トエッチングによって第１の絶縁膜４のドレイン補助拡
散部２となる位置に穴をあけ、イオン注入などの方法で
不純物を導入すした後、気相成長法などで第１のゲート
金属層５であるポリシリコン膜５を第１の絶縁膜上に形
成して必要な不純物導入を行った状態を図３(a)に示
す。次に、やはり気相成長などによってシリコンナイト
ライドなどの酸化阻止膜１１をポリシリコン膜５の上に
形成して、フォトレジスト膜１０を塗布し、フォト工程
にて第１のゲート金属を形成する位置に穴あけを行った
直後の状態を図３(b)に示す。この後、酸化阻止膜１１
のみをエッチングしてフォトレジストを除去し、熱酸化
を実施すると酸化阻止膜の穴の底のポリシリコンのみが
酸化されて、図３(c)のように選択酸化膜１２が成長す
る。酸化阻止膜１１を除去後、選択酸化膜１２をマスク
としてポリシリコン膜をエッチングすれば、図３(d)の
ように、ふたつの第１のゲート金属５ａ・５ｂをパター
ン形成できる。以降、前述の第１の実施の形態と全く同
様に、図３(e)に示すように第２の絶縁膜６を形成し、
併せてドレイン補助拡散部２を拡散させた後、図３(f)
に示したように第２のゲート金属層７であるポリシリコ
ン膜または金属シリサイド膜を形成し、これをフォトエ
ッチングによって図２(g)のように第２のゲート金属７
に成形し、さらに必要に応じてゲート側壁形成などを行
った後、図３(h)・図３(i)に示すようにソース３ｂ・ド
レイン３ａ領域に不純物導入を行う。この後、必要に応
じて層間絶縁膜形成・接続孔形成・金属配線形成・保護
膜形成などの工程へと進む点も、前述の通りである。

【００２７】このようにして得られた図３(i)のような
スプリットゲート型不揮発性メモリ素子構造は、選択酸
化膜１２の存在によって、尖った第１のゲート金属５ａ
の両端に電界集中が起こることでメモリ消去効率が上が
る点と、同じく選択酸化膜１２の存在によって、厚くな
ったフローティングゲート５ａとコントロールゲート７
間の絶縁膜の総厚のためにゲート間容量が低下して、容
量の点でもフォトプロセスの位置合わせバラツキの影響
が小さくなる点などの他は、前述の第１の実施の形態と
全く同様に、図１に示した自己整合によるセレクトゲー
ト長を有するスプリット型不揮発性メモリを集積した半
導体装置を容易に無理なく製造できる製造方法を提供す
る効果を奏する。

【００２８】

【発明の効果】以上述べたように、本発明の半導体装置
は、フローティングゲートに注入された電子による電荷
量に応じて閾値電圧が変化する不揮発性メモリ素子チャ
ネル部と、固定閾値電圧を有するセレクトゲートのチャ
ネル部が、電気的に直列に接続された形でひとつの複合
素子に集積されているスプリットゲート型不揮発性メモ
リ素子において、セレクトゲート部の実効的な長さが、
少なくとも二つある第１のゲート金属同士の間隙の大き
さによって決定される構造となるため、コントロールゲ
ートとフローティングゲートの位置合わせ精度に起因す
るセレクトゲートの特性変動を回避できるという効果が
ある。

【００２９】また、本発明による半導体装置の製造方法
によれば、フローティングゲートに注入された電子によ
る電荷量に応じて閾値電圧が変化する不揮発性メモリ素
子チャネル部と、固定閾値電圧を有するセレクトゲート
のチャネル部が、電気的に直列に接続された形でひとつ
の複合素子に集積されているスプリット型不揮発性メモ
リ素子において、第１の絶縁膜に予めあけた穴の上を覆
う位置に形成された少なくともひとつの第１のゲート金
属が半導体基板内の不純物拡散層と接続されることでセ
レクトゲートのドレインの一部となり、かつもう一方の
第１のゲート金属は周囲から絶縁されて従来と同様のフ
ローティングゲートとなり、かつこの両者が同時に形成
されるため、後に上層に重なるセレクトゲートのゲート
長を自己整合的に決定でき、フォト工程の位置合わせの
バラツキによるセレクトゲートの特性変動を回避するよ
うな構造の製造が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構造を示す断面
図、及び平面図であり、(a)は断面図、(b)は平面図であ
る。

【図２】本発明の第１の実施の形態の製造方法を工程順
に(a)から(i)まで並べた断面図であり、(a)は第１の絶
縁膜形成直後、(b)はドレイン補助拡散部の不純物導入
直後、(c)は第１のゲート金属膜形成直後、(d)は第１の
ゲート金属パターン形成直後、(e)は第２の絶縁膜形成
直後、(f)は第２のゲート金属膜形成直後、(g)は第２の
ゲート金属パターン形成直後、(h)はソース・ドレイン
不純物層形成直後、(i)は不揮発性メモリ素子構造決定
後の断面図をそれぞれ表す。

【図３】本発明の第２の実施の形態の製造方法を工程順
に(a)から(i)まで並べた断面図であり、(a)は第１の絶
縁膜形成とドレイン補助拡散部の不純物導入と第１のゲ
ート金属膜形成の後、(b)は酸化阻止膜形成とそのフォ
トレジストパターンの形成直後、(c)は選択酸化膜形成
直後、(d)は第１のゲート金属パターン形成直後、(e)は
第２の絶縁膜形成直後、(f)は第２のゲート金属膜形成
直後、(g)は第２のゲート金属パターン形成直後、(h)は
ソース・ドレイン不純物層形成直後、(i)は不揮発性メ
モリ素子構造決定後の断面図をそれぞれ表す。

【図４】従来の半導体装置の製造方法を工程順に(a)か
ら(h)まで並べた断面図と、従来の半導体装置の構造を
示す断面図であり、(a)は第１の絶縁膜形成直後、(b)は
第１のゲート金属膜形成直後、(c)は第１のゲート金属
パターンのフォトエッチング直後、(d)は第１のゲート
金属パターン形成フォトレジスト除去直後、(e)は第２
の絶縁膜形成直後、(f)は第２のゲート金属膜形成直
後、(g)は第２のゲート金属パターン形成直後、(h)はソ
ース・ドレイン不純物層形成直後をそれぞれ表し、(i)
は従来の構造を示す断面図である。

【符号の説明】

１． 半導体基板 ２． ドレイン補助拡散部（平面図上は、ドレイン補助
拡散部注入孔） ３． 不純物拡散層 ３ａ． ドレイン ３ｂ． ソース ４． 第１の絶縁膜 ５． 第１のゲート金属（フローティングゲート） ６． 第２の絶縁膜 ７． 第２のゲート金属（コントロールゲート） ８． MOSFETのチャネル部 ８ａ． 不揮発性メモリ素子のチャネル部 ８ｂ． セレクトゲートのチャネル部 ９． 素子能動領域境界 １０． フォトレジスト １１． 酸化阻止膜 １２． 選択酸化膜

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板と、 前記半導体基板に形成された開口部を備える第１絶縁膜
   と、 前記開口部下方の前記半導体基板に形成されたドレイン
   補助拡散部と、 前記半導体基板に形成され、前記ドレイン補助拡散部と
   接続されているドレインと、 前記半導体基板に形成され、前記ドレイン補助拡散部か
   ら離間して形成されたソースと、 前記ドレイン補助拡散部上に形成され、該ドレイン補助
   拡散部と接触するポリシリコン層と、 前記ポリシリコン層から離間され、且つ、前記第１絶縁
   膜上に形成されたフローティングゲートと、 前記フローティングゲートと前記ポリシリコン層とを覆
   うように形成された第２絶縁層と、 前記フローティングゲート上方から前記ポリシリコン層
   上方にわたる領域、且つ、該フローティングゲートと該
   ポリシリコン層とに挟まれる領域を含む領域に形成され
   たコントロールゲートと、を含むことを特徴とする半導
   体装置。
2. 【請求項２】請求項１において、 前記フローティングゲートと前記第２絶縁層および前記
   ポリシリコン層と該第２絶縁層との間に形成された選択
   酸化膜をさらに有することを特徴とする半導体装置。
3. 【請求項３】以下の工程（ａ）〜（ｄ）を備えることを
   特徴とする半導体装置の製造方法。 （ａ）半導体基板上に、所定領域に開口部を有する第１
   絶縁層を形成する工程と、 （ｂ）前記半導体基板の前記開口部が形成されている領
   域に、不純物を導入する工程と、 （ｃ）前記第１絶縁層上にフローティングゲートを形成
   するとともに、前記開口部が形成された領域にポリシリ
   コン層を形成する工程と、 （ｄ）前記フローティングゲート及び前記ポリシリコン
   層上を含む前記半導体基板上に第２絶縁層を形成する工
   程と、 （ｅ）前記フローティングゲートの上方から前記ポリシ
   リコン層の上方にわたる領域 であって、かつ前記フローティングゲートと前記ポリシ
   リコン層とに挟まれる領域を含む領域にコントロールゲ
   ートを形成する工程と、 （ｆ）前記半導体基板にソース及びドレインを形成する
   工程と、 を備え、前記ポリシリコン層は前記ドレイン補助拡散部
   によって前記ドレインに接続されていることを特徴とす
   る半導体装置の製造方法。
4. 【請求項４】請求項３において、 前記工程（ｃ）において、前記フローティングゲートと
   前記ポリシリコン層とは同一工程で形成されることを特
   徴とする半導体装置の製造方法 。
5. 【請求項５】請求項３又は４において、 前記工程（ｂ）と前記工程（ｃ）の間に、以下の工程
   （ｃ−１）〜（ｃ−３）をさらに含むことを特徴とする
   半導体装置の製造方法。 （ｃ−１）前記開口部を含む前記第１絶縁層上にポリシ
   リコンを形成する工程、 （ｃ−２）前記フローティングゲート及び前記ポリシリ
   コン層に対応する領域に開口部を有する酸化防止膜を、
   前記ポリシリコン上に形成する工程、 （ｃ−３）前記酸化防止膜をマスクとして、前記ポリシ
   リコン上に選択酸化膜を形成する工程。