JPH11354783A

JPH11354783A - 半導体装置

Info

Publication number: JPH11354783A
Application number: JP15920598A
Authority: JP
Inventors: Seiichi Mori; 誠一森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-06-08
Filing date: 1998-06-08
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】ＳＡＣによる集積度の向上と、高耐圧素子の
耐圧の確保を図る。【解決手段】ゲート電極２３ａ，２３ｂの側壁には、
側壁膜２４ａ，２４ｂ，２５ａ，２５ｂが配置され、そ
の上部には、キャップ絶縁膜３２ａ，３２ｂが配置され
る。側壁膜２４ａ，２４ｂ及びキャップ絶縁膜３２ａ，
３２ｂは、層間絶縁膜２８に対してエッチング選択比を
有し、側壁膜２５ａ，２５ｂは、層間絶縁膜２８と実質
的に同じエッチング速度を有する。通常トランジスタで
は、ゲート電極２３ａとコンタクトホール２９ａの間に
は、側壁膜２５ａは存在せず、側壁膜２４ａが存在す
る。高耐圧トランジスタでは、ゲート電極２３ｂとコン
タクトホール２９ｂの間には、側壁膜２４ａ，２５ａが
共に存在する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート電極の側壁
にサイドウォールが配置されたＭＩＳＦＥＴを有する半
導体装置に関し、特に２種類以上の動作電圧を必要とす
る半導体装置、例えば、メモリセルの動作に関しては、
高い電圧を必要とし、周辺回路の一部では、通常の低い
電圧で動作するフラッシュＥＥＰＲＯＭに使用されるも
のである。

【０００２】

【従来の技術】図１４は、従来のＭＩＳＦＥＴを示して
いる。半導体基板１１上には、ゲート絶縁膜１２が形成
され、ゲート絶縁膜１２上には、ゲート電極１３が形成
されている。ゲート電極１３の側壁には、サイドウォー
ルと呼ばれる側壁絶縁膜１４が形成されている。側壁絶
縁膜１４直下の半導体基板１１中には、ＬＤＤ（Lightl
y Doped Drain ）と呼ばれる低い不純物濃度を有する拡
散層１５ａが形成されている。

【０００３】また、拡散層１５ａに隣接して、拡散層１
５ａよりも高い不純物濃度を有する拡散層１５ｂが形成
されている。半導体基板１１上には、ＭＩＳＦＥＴを完
全に覆う層間絶縁膜１６が形成されている。層間絶縁膜
１６には、拡散層１５ｂに達するコンタクトホール１７
が形成されている。

【０００４】コンタクトホール１７内には、例えば、タ
ングステン（Ｗ）からなるコンタクトプラグ１８が形成
されている。コンタクトプラグ１８上には、金属配線１
９が形成されている。

【０００５】上記構成のＭＩＳＦＥＴを有するＬＳＩに
おいては、ゲート電極１３とコンタクトホール１７の合
せ余裕（間隔）Ａは、ＬＳＩの集積度を向上させるに当
たっての制約の一つとなっている。そこで、ＬＳＩの集
積度の向上に際し、ゲート電極１３とコンタクトホール
１７の合せ余裕に関する制約を緩和することができるセ
ルフアラインコンタクト（ＳＡＣ）技術が提案されてい
る。

【０００６】図１５は、セルフアラインコンタクト技術
を適用した従来のＭＩＳＦＥＴを示している。半導体基
板１１上には、ゲート絶縁膜１２が形成され、ゲート絶
縁膜１２上には、ゲート電極１３が形成されている。ゲ
ート電極１３上には、コンタクトホール１７の形成時の
マスクとして機能するキャップ絶縁膜２０が形成されて
いる。ゲート電極１３及びキャップ絶縁膜２０の側壁に
は、サイドウォールと呼ばれる側壁絶縁膜１４が形成さ
れている。この側壁絶縁膜１４も、コンタクトホール１
７の形成時のマスクとして機能する。

【０００７】また、側壁絶縁膜１４直下の半導体基板１
１中には、ＬＤＤと呼ばれる低い不純物濃度を有する拡
散層１５ａが形成されている。拡散層１５ａに隣接し
て、拡散層１５ａよりも高い不純物濃度を有する拡散層
１５ｂが形成されている。半導体基板１１上には、ＭＩ
ＳＦＥＴを完全に覆う層間絶縁膜１６が形成されてい
る。層間絶縁膜１６には、拡散層１５ｂに達するコンタ
クトホール１７が形成されている。

【０００８】コンタクトホール１７内には、例えば、タ
ングステン（Ｗ）からなるコンタクトプラグ１８が形成
されている。コンタクトプラグ１８上には、金属配線１
９が形成されている。

【０００９】上記構成を有するＭＩＳＦＥＴの特徴は、
第一に、側壁絶縁膜１４及びキャップ絶縁膜２０がコン
タクトホール１７の形成時のマスクとして機能している
点にある。即ち、側壁絶縁膜１４及びキャップ絶縁膜２
０は、層間絶縁膜１６に対してエッチング選択比を有す
る材料から構成される。例えば、層間絶縁膜１６がシリ
コン酸化膜（ＢＰＳＧ膜など）から構成される場合に
は、側壁絶縁膜１４及びキャップ絶縁膜２０は、シリコ
ン窒化膜から構成される。

【００１０】第二に、ゲート電極１３とコンタクトホー
ル１７がオーバーラップしても、側壁絶縁膜１４及びキ
ャップ絶縁膜２０が存在するために、ゲート電極１３と
コンタクトホール１７内のコンタクトプラグ１８との絶
縁性が保たれる点にある。つまり、本例のＭＩＳＦＥＴ
では、ゲート電極１３とコンタクトホール１７の合せ余
裕を緩和できるため、ＬＳＩの集積度の向上に貢献でき
る。

【００１１】

【発明が解決しようとする課題】図１５に示すようなセ
ルフアラインコンタクト技術を用いたＭＩＳＦＥＴを有
するＬＳＩにおいて、ＬＳＩの集積度を向上させる場合
の注意点は、側壁絶縁膜（サイドウォール）１４の厚さ
を、ゲート電極１３とコンタクトホール１７内のコンタ
クトプラグ１８との絶縁性を保つための最小限の厚さに
設定することにある。これにより、図１６に示すよう
に、コンタクトホール１７をゲート電極１３に十分に接
近させることができると共に、拡散層１５ｂとコンタク
トプラグ１８のコンタクト面積Ｓａを十分に確保できる
からである。

【００１２】しかし、図１７に示すように、側壁絶縁膜
（サイドウォール）１４が必要以上に厚くなると、コン
タクトホール１７をゲート電極１３に十分に接近させた
場合に、拡散層１５ｂとコンタクトプラグ１８のコンタ
クト面積Ｓｂが非常に小さくなり、コンタクト抵抗の上
昇という問題を生じさせる。

【００１３】また、図１８に示すような、互いに近接
し、二つの拡散層のうちの一方を共有する二つのＭＩＳ
ＦＥＴを考えた場合、二つのＭＩＳＦＥＴのゲート電極
１３の間隔が狭まってくると、拡散層１５ｂとコンタク
トプラグ１８のコンタクト面積Ｓｃも小さくなってく
る。ここで、図１９に示すように、互いに隣接するゲー
ト電極１３の側壁絶縁膜（サイドウォール）１４が接触
すると、コンタクトホール１７が半導体基板１１の表面
に到達することができなくなる。

【００１４】ところで、ＭＩＳＦＥＴのゲート電極１３
の側壁に配置されるサイドウォールは、セルフアライン
コンタクトを実現する役割の他に、ＬＤＤ構造の拡散層
１５ａ，１５ｂを形成する役割も担っている。ＬＤＤ構
造の拡散層１５ａ，１５ｂは、ＭＩＳＦＥＴの接合耐圧
の向上、ホットキャリア効果の緩和、ショートチャネル
効果の緩和などに寄与する。

【００１５】ここで、ＬＳＩ内部において低い電圧と高
い電圧を使用する半導体装置においては、低い電圧で動
作するＭＩＳＦＥＴのゲート電極のサイドウォールをで
きるだけ薄くし（短いＬＤＤとし）、かつ、コンタクト
ホールをできるだけゲート電極に近づけて、ＬＳＩの集
積度の向上を図りたいという要求がある。一方で、高い
電圧で動作するＭＩＳＦＥＴのゲート電極のサイドウォ
ールを耐圧確保に十分な程度まで厚くし、高い電圧でも
十分な耐圧が得られる長いＬＤＤ長を確保したいという
要求も存在する。

【００１６】つまり、この二つの要求を同時に満たすた
めには、１チップ内にＬＤＤ長が異なる二つの構造のＭ
ＩＳＦＥＴを形成することが必要である。しかし、従来
は、このようなＬＤＤ長が異なる二つの構造のＭＩＳＦ
ＥＴを１チップ内に形成する場合、そのために別途新た
なマスク形成工程を追加する必要が生じるといった事情
があり、実現が困難であった。

【００１７】本発明は、上記事情を解決すべくなされた
もので、その目的は、低電圧で動作するＭＩＳＦＥＴに
ついては、セルフアラインコンタクト技術と短いＬＤＤ
によりコンタクト抵抗の増加なしにＬＳＩの集積度の向
上を達成し、同時に、高電圧で動作するＭＩＳＦＥＴに
ついては、長いＬＤＤと、ゲート電極とコンタクトホー
ルの十分な合せ余裕とを確保することで、十分な耐圧を
得ることである。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板上に形成された
ＭＩＳＦＥＴと、このＭＩＳＦＥＴ上に形成され、前記
ＭＩＳＦＥＴの拡散層に達するコンタクトホールを有す
る層間絶縁膜とを備えており、前記ＭＩＳＦＥＴのゲー
ト電極の側壁には、前記ゲート電極に隣接し、前記コン
タクトホールの開口時に前記層間絶縁膜よりもエッチン
グ速度が実質的に遅い第１側壁膜と、前記第１側壁膜に
隣接し、前記第１側壁膜よりもエッチング速度が実質的
に早い第２側壁膜とが配置され、前記コンタクトホール
の開口部分で前記第２側壁膜が除去されている。

【００１９】前記ＭＩＳＦＥＴは、第１拡散層と、前記
第１拡散層よりも高い不純物濃度を有する第２拡散層と
を有し、前記第１拡散層は、前記第１側壁膜の直下に対
応して配置されている。

【００２０】前記ゲート電極上には、前記第１側壁膜と
実質的に同じエッチング速度を有するキャップ絶縁膜が
配置されている。前記第２側壁膜は、前記層間絶縁膜と
実質的に同じエッチング速度を有する。前記コンタクト
ホールの開口部分に、前記第１側壁膜が残存している。

【００２１】本発明の半導体装置は、半導体基板上に形
成された積層ゲート電極を有するメモリセルと、このメ
モリセル上に形成され、前記メモリセルの拡散層に達す
るコンタクトホールを有する層間絶縁膜とを備えてお
り、前記メモリセルの積層ゲート電極の側壁には、前記
積層ゲート電極に隣接し、前記コンタクトホールの開口
時に前記層間絶縁膜よりもエッチング速度が実質的に遅
い第１側壁膜と、前記第１側壁膜に隣接し、前記第１側
壁膜よりもエッチング速度が実質的に早い第２側壁膜と
が配置され、前記コンタクトホールの開口部分で前記第
２側壁膜が除去されている。

【００２２】前記積層ゲート電極上には、前記第１側壁
膜と実質的に同じエッチング速度を有するキャップ絶縁
膜が配置されている。前記第２側壁膜は、前記層間絶縁
膜と実質的に同じエッチング速度を有する。前記コンタ
クトホールの開口部分に、前記第１側壁膜が残存してい
る。

【００２３】本発明の半導体装置は、第１ＭＩＳＦＥＴ
と、第１ＭＩＳＦＥＴよりも高い動作電圧で動作する第
２ＭＩＳＦＥＴとを備えており、前記第１及び第２ＭＩ
ＳＦＥＴは、それぞれ第１拡散層と、前記第１拡散層よ
りも高い不純物濃度を有する第２拡散層とを有し、前記
第１及び第２ＭＩＳＦＥＴのゲート電極の側壁には、そ
れぞれ前記ゲート電極に隣接する第１側壁膜と、前記第
１側壁膜に隣接する第２側壁膜とが配置され、前記第１
ＭＩＳＦＥＴにおける前記第１拡散層は、前記第１側壁
膜の直下に対応して配置され、前記第２ＭＩＳＦＥＴに
おける前記第１拡散層は、前記第１及び第２側壁膜の直
下に対応して配置されている。

【００２４】前記第１及び第２ＭＩＳＦＥＴ上には、前
記第１ＭＩＳＦＥＴの第２拡散層に達する第１コンタク
トホールと前記第２ＭＩＳＦＥＴの第２拡散層に達する
第２コンタクトホールとを有する層間絶縁膜が形成さ
れ、前記第２ＭＩＳＦＥＴのゲート電極から前記第２コ
ンタクトホールまでの距離は、前記第１ＭＩＳＦＥＴの
ゲート電極から前記第１コンタクトホールまでの距離よ
りも長い。

【００２５】前記第１側壁膜は、前記第１及び第２コン
タクトホールの開口時に前記層間絶縁膜よりもエッチン
グ速度が実質的に遅く、前記第２側壁膜は、前記第１側
壁膜よりもエッチング速度が実質的に早い。

【００２６】前記第１及び第２ＭＩＳＦＥＴのゲート電
極上には、それぞれ前記第１側壁膜と実質的に同じエッ
チング速度を有するキャップ絶縁膜が配置されている。
前記第２側壁膜は、前記層間絶縁膜と実質的に同じエッ
チング速度を有する。

【００２７】前記第１ＭＩＳＦＥＴのゲート電極と前記
第１コンタクトホールの間に、前記第１側壁膜が存在
し、前記第２側壁膜は存在せず、前記第２ＭＩＳＦＥＴ
のゲート電極と前記第２コンタクトホールの間に、前記
第１及び第２側壁膜が存在している。

【００２８】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置について詳細に説明する。図１は、本発
明の第１実施の形態に関わるセルフアラインコンタクト
技術を適用したＭＩＳＦＥＴを有する半導体装置を示し
ている。

【００２９】この半導体装置は、低い電圧（例えば、電
源電圧）で動作する通常のＭＩＳＦＥＴ（通常トランジ
スタ）と、高い電圧（例えば、昇圧電圧）で動作する高
耐圧のＭＩＳＦＥＴ（高耐圧トランジスタ）とを有して
いる。

【００３０】まず、通常トランジスタの構成について述
べる。半導体基板２１上には、ゲート絶縁膜２２ａが形
成され、ゲート絶縁膜２２ａ上には、ゲート電極２３ａ
が形成されている。ゲート電極２３ａ上には、コンタク
トホール２９ａの形成時のマスクとして機能するキャッ
プ絶縁膜３２ａが形成されている。ゲート電極２３ａ及
びキャップ絶縁膜３２ａの側壁には、サイドウォールが
形成されている。

【００３１】サイドウォールは、互いに異なる材料から
構成される２種類の側壁膜２４ａ，２５ａを有してい
る。側壁膜２４ａは、ゲート電極２３ａ及びキャップ絶
縁膜３２ａに隣接して配置され、層間絶縁膜２８に対し
てエッチング選択比を有する材料から構成される。つま
り、側壁膜２４ａは、コンタクトホール２９ａの形成時
にほとんどエッチングされることがないような材料、例
えば、層間絶縁膜２８がシリコン酸化膜から構成される
場合にはシリコン窒化膜から構成される。

【００３２】側壁膜２５ａは、側壁膜２４ａに隣接して
配置され、層間絶縁膜２８と実質的に同一のエッチング
速度を有する材料から構成される。つまり、側壁膜２５
ａは、コンタクトホール２９ａの形成時に、層間絶縁膜
２８と一緒にエッチングされてしまうような材料、例え
ば、層間絶縁膜２８と同じ材料（例えば、シリコン酸化
膜）から構成される。

【００３３】なお、側壁膜２５ａは、導電体及び絶縁体
のいずれから構成されていてもよいが、側壁膜２４ａ
は、絶縁体から構成されるのがよい。ゲート電極２３ａ
とコンタクトプラグ３０ａの絶縁性を確保するためであ
る。また、コンタクトホール２９ａが形成される部分に
おいて、側壁膜２５ａは存在しないが、少なくとも側壁
膜２４ａは存在する。即ち、ゲート電極２３ａとコンタ
クトプラグ３０ａの絶縁性は、側壁膜２４ａにより確保
されている。

【００３４】側壁膜２４ａ直下の半導体基板１１中に
は、ＬＤＤと呼ばれる低い不純物濃度を有する拡散層２
６ａが形成されている。つまり、通常トランジスタのＬ
ＤＤ長は、側壁膜２４ａの厚さにほぼ等しくなる。拡散
層２６ａに隣接して、拡散層２６ａよりも高い不純物濃
度を有する拡散層２７ａが形成されている。半導体基板
１１上には、ＭＩＳＦＥＴを完全に覆う層間絶縁膜２８
が形成されている。

【００３５】層間絶縁膜２８には、拡散層２７ａに達す
るコンタクトホール２９ａが形成されている。コンタク
トホール２９ａは、側壁膜２４ａとオーバーラップして
いても、逆に、オーバーラップしていなくてもよい。同
様に、コンタクトホール２９ａは、ゲート電極２３ａと
オーバーラップしていても、逆に、オーバーラップして
いなくてもよい。コンタクトホール２９ａ内において
は、側壁膜２５ａが存在することはない。

【００３６】コンタクトホール１７内には、例えば、タ
ングステン（Ｗ）からなるコンタクトプラグ３０ａが形
成されている。コンタクトプラグ３０ａ上には、金属配
線３１ａが形成されている。

【００３７】次に、高耐圧トランジスタの構成について
述べる。半導体基板２１上には、ゲート絶縁膜２２ｂが
形成され、ゲート絶縁膜２２ｂ上には、ゲート電極２３
ｂが形成されている。ゲート電極２３ｂ上には、キャッ
プ絶縁膜３２ｂが形成されている。ゲート電極２３ｂ及
びキャップ絶縁膜３２ｂの側壁には、サイドウォールが
形成されている。

【００３８】サイドウォールは、互いに異なる材料から
構成される２種類の側壁膜２４ｂ，２５ｂを有してい
る。側壁膜２４ｂは、ゲート電極２３ｂ及びキャップ絶
縁膜３２ｂに隣接して配置され、層間絶縁膜２８に対し
てエッチング選択比を有する材料から構成される。層間
絶縁膜２８がシリコン酸化膜から構成される場合、側壁
膜２４ｂは、例えば、シリコン窒化膜から構成される。
側壁膜２５ｂは、側壁膜２４ｂに隣接して配置され、層
間絶縁膜２８と実質的に同一のエッチング速度を有する
材料から構成される。側壁膜２５ｂは、例えば、層間絶
縁膜２８と同じ材料（例えば、シリコン酸化膜）から構
成される。

【００３９】なお、高耐圧トランジスタにおいては、コ
ンタクトホール２９ｂが、ゲート電極２３ｂ及び側壁膜
２４ｂ，２５ｂのいずれともオーバーラップしないよう
に、ゲート電極２３ｂとコンタクトホール２９ｂの合せ
余裕は、十分に確保されている。つまり、高耐圧トラン
ジスタについては、セルフアラインコンタクト技術を適
用しない。

【００４０】側壁膜２４ｂ，２５ｂ直下の半導体基板１
１中には、ＬＤＤと呼ばれる低い不純物濃度を有する拡
散層２６ｂが形成されている。即ち、高耐圧トランジス
タのＬＤＤ長は、通常トランジスタのＬＤＤ長に比べ
て、側壁膜２５ｂの厚さ分だけ長くなっている。また、
拡散層２６ｂに隣接して、拡散層２６ｂよりも高い不純
物濃度を有する拡散層２７ｂが形成されている。

【００４１】半導体基板１１上には、ＭＩＳＦＥＴを完
全に覆う層間絶縁膜２８が形成されている。層間絶縁膜
２８には、拡散層２７ｂに達するコンタクトホール２９
ｂが形成されている。コンタクトホール２９ｂは、側壁
膜２４ｂ，２５ｂとオーバーラップしないように形成さ
れる。

【００４２】コンタクトホール２９ｂ内には、例えば、
タングステン（Ｗ）からなるコンタクトプラグ３０ｂが
形成されている。コンタクトプラグ３０ｂ上には、金属
配線３１ｂが形成されている。

【００４３】上記構成を有する半導体装置によれば、Ｍ
ＩＳＦＥＴのゲート電極の側壁には、２種類の異なる材
料から構成されるサイドウォールが形成されている。即
ち、サイドウォールは、層間絶縁膜２８に対してエッチ
ング選択比を有する側壁膜２４ａ，２４ｂと、層間絶縁
膜２８と実質的に同じエッチング速度を有する側壁膜２
５ａ，２５ｂとから構成されている。

【００４４】そして、低い電圧で動作する通常トランジ
スタにおいては、ゲート電極２３ａとコンタクトホール
２９ａの間には、側壁膜２４ａが存在し、側壁膜２５ａ
は存在しない。当然、ゲート電極２３ａとコンタクトホ
ール２９ａの間以外のゲート電極２３ａの周囲において
は、側壁膜２４ａ，２５ａが共に存在する。また、側壁
膜２４ａの直下のみにＬＤＤとして機能する拡散層２６
ａが形成されている。

【００４５】よって、セルフアラインコンタクトと短い
ＬＤＤにより、コンタクト抵抗を増加させることなく、
ＬＳＩの集積度の向上を図ることができる。また、高い
電圧で動作する高耐圧トランジスタにおいては、コンタ
クトホール２９ｂは、側壁膜２４ｂ，２５ｂのいずれと
もオーバーラップしていない。また、側壁膜２４ｂ，２
５ｂの直下にＬＤＤとして機能する拡散層２６ｂが形成
されている。

【００４６】よって、長いＬＤＤにより、高耐圧トラン
ジスタの拡散層（ドレイン）の耐圧を確保することがで
きる。このように、セルフアラインコンタクト技術によ
り集積度の向上を図りたいＭＩＳＦＥＴとドレイン拡散
層の耐圧を十分に確保したいＭＩＳＦＥＴとを同一基板
に形成する場合において、ＬＳＩの集積度の向上と高耐
圧トランジスタのドレイン耐圧の向上を同時に達成する
ことができる。

【００４７】図２は、本発明の第２実施の形態に関わる
セルフアラインコンタクト技術を適用したＭＩＳＦＥＴ
を有する半導体装置を示している。図３は、図２のＩＩ
Ｉ−ＩＩＩ線に沿う断面図である。

【００４８】この半導体装置は、２層の積層（スタッ
ク）ゲート構造を有するメモリセルからなるメモリセル
部、低い電圧（例えば、電源電圧）で動作する通常のＭ
ＩＳＦＥＴ（通常トランジスタ）からなる周辺回路部、
及び、高い電圧（例えば、昇圧電圧）で動作する高耐圧
のＭＩＳＦＥＴ（高耐圧トランジスタ）からなる周辺回
路部とを備えるフラッシュＥＥＰＲＲＯＭである。

【００４９】まず、周辺回路部の通常トランジスタの構
成について述べる。Ｐ型半導体基板（ウェル領域でも構
わない。）２１上には、ゲート絶縁膜２２ａが形成さ
れ、ゲート絶縁膜２２ａ上には、ゲート電極２３ａが形
成されている。ゲート電極２３ａ上には、コンタクトホ
ール２９ａの形成時のマスクとして機能するキャップ絶
縁膜３２ａが形成されている。ゲート電極２３ａ及びキ
ャップ絶縁膜３２ａの側壁には、サイドウォールが形成
されている。

【００５０】サイドウォールは、互いに異なる材料から
構成される２種類の側壁膜２４ａ，２５ａを有してい
る。側壁膜２４ａは、ゲート電極２３ａ及びキャップ絶
縁膜３２ａに隣接して配置され、層間絶縁膜２８に対し
てエッチング選択比を有する材料から構成される。つま
り、側壁膜２４ａは、コンタクトホール２９ａの形成時
にほとんどエッチングされることがないような材料、例
えば、層間絶縁膜２８がシリコン酸化膜から構成される
場合にはシリコン窒化膜から構成される。

【００５１】側壁膜２５ａは、側壁膜２４ａに隣接して
配置され、層間絶縁膜２８と実質的に同一のエッチング
速度を有する材料から構成される。つまり、側壁膜２５
ａは、コンタクトホール２９ａの形成時に、層間絶縁膜
２８と一緒にエッチングされてしまうような材料、例え
ば、層間絶縁膜２８と同じ材料（例えば、シリコン酸化
膜）から構成される。

【００５２】なお、側壁膜２５ａは、導電体及び絶縁体
のいずれから構成されていてもよいが、側壁膜２４ａ
は、絶縁体から構成されるのがよい。ゲート電極２３ａ
とコンタクトプラグ３０ａの絶縁性を確保するためであ
る。また、コンタクトホール２９ａが形成される部分に
おいて、側壁膜２５ａは存在しないが、少なくとも側壁
膜２４ａは存在する。即ち、ゲート電極２３ａとコンタ
クトプラグ３０ａの絶縁性は、側壁膜２４ａにより確保
されている。

【００５３】側壁膜２４ａ直下の半導体基板１１中に
は、ＬＤＤと呼ばれる低い不純物濃度を有するＮ^- 型拡
散層２６ａが形成されている。つまり、通常トランジス
タのＬＤＤ長は、側壁膜２４ａの厚さにほぼ等しくな
る。Ｎ^- 型拡散層２６ａに隣接して、Ｎ^- 型拡散層２６
ａよりも高い不純物濃度を有するＮ⁺ 型拡散層２７ａが
形成されている。半導体基板１１上には、ＭＩＳＦＥＴ
を完全に覆う層間絶縁膜２８が形成されている。

【００５４】層間絶縁膜２８には、Ｎ⁺ 型拡散層２７ａ
に達するコンタクトホール２９ａが形成されている。コ
ンタクトホール２９ａは、側壁膜２４ａとオーバーラッ
プしていても、逆に、オーバーラップしていなくてもよ
い。同様に、コンタクトホール２９ａは、ゲート電極２
３ａとオーバーラップしていても、逆に、オーバーラッ
プしていなくてもよい。コンタクトホール２９ａ内にお
いては、側壁膜２５ａが存在することはない。

【００５５】コンタクトホール１７内には、例えば、タ
ングステン（Ｗ）からなるコンタクトプラグ３０ａが形
成されている。コンタクトプラグ３０ａ上には、金属配
線３１ａが形成されている。層間絶縁膜２８上には、金
属配線３１ａを完全に覆う層間絶縁膜３４が形成されて
いる。

【００５６】次に、周辺回路部の高耐圧トランジスタの
構成について述べる。Ｐ型半導体基板（ウェル領域でも
構わない。）２１上には、ゲート絶縁膜２２ｂが形成さ
れ、ゲート絶縁膜２２ｂ上には、ゲート電極２３ｂが形
成されている。ゲート電極２３ｂ上には、キャップ絶縁
膜３２ｂが形成されている。ゲート電極２３ｂ及びキャ
ップ絶縁膜３２ｂの側壁には、サイドウォールが形成さ
れている。

【００５７】サイドウォールは、互いに異なる材料から
構成される２種類の側壁膜２４ｂ，２５ｂを有してい
る。側壁膜２４ｂは、ゲート電極２３ｂ及びキャップ絶
縁膜３２ｂに隣接して配置され、層間絶縁膜２８に対し
てエッチング選択比を有する材料から構成される。層間
絶縁膜２８がシリコン酸化膜から構成される場合、側壁
膜２４ｂは、例えば、シリコン窒化膜から構成される。
側壁膜２５ｂは、側壁膜２４ｂに隣接して配置され、層
間絶縁膜２８と実質的に同一のエッチング速度を有する
材料から構成される。側壁膜２５ｂは、例えば、層間絶
縁膜２８と同じ材料（例えば、シリコン酸化膜）から構
成される。

【００５８】なお、高耐圧トランジスタにおいては、コ
ンタクトホール２９ｂが、ゲート電極２３ｂ及び側壁膜
２４ｂ，２５ｂのいずれともオーバーラップしないよう
に、ゲート電極２３ｂとコンタクトホール２９ｂの合せ
余裕は、十分に確保されている。つまり、高耐圧トラン
ジスタについては、セルフアラインコンタクト技術を適
用しない。

【００５９】側壁膜２４ｂ，２５ｂ直下の半導体基板１
１中には、ＬＤＤと呼ばれる低い不純物濃度を有するＮ
^- 型拡散層２６ｂが形成されている。即ち、高耐圧トラ
ンジスタのＬＤＤ長は、通常トランジスタのＬＤＤ長に
比べて、側壁膜２５ｂの厚さ分だけ長くなっている。ま
た、Ｎ^- 型拡散層２６ｂに隣接して、Ｎ^- 型拡散層２６
ｂよりも高い不純物濃度を有するＮ⁺ 型拡散層２７ｂが
形成されている。

【００６０】半導体基板１１上には、ＭＩＳＦＥＴを完
全に覆う層間絶縁膜２８が形成されている。層間絶縁膜
２８には、Ｎ⁺ 型拡散層２７ｂに達するコンタクトホー
ル２９ｂが形成されている。コンタクトホール２９ｂ
は、側壁膜２４ｂ，２５ｂとオーバーラップしないよう
に形成される。

【００６１】コンタクトホール１７内には、例えば、タ
ングステン（Ｗ）からなるコンタクトプラグ３０ｂが形
成されている。コンタクトプラグ３０ｂ上には、金属配
線３１ｂが形成されている。層間絶縁膜２８上には、金
属配線３１ｂを完全に覆う層間絶縁膜３４が形成されて
いる。

【００６２】次に、メモリセル部のメモリセルの構成に
ついて述べる。Ｐ型半導体基板（ウェル領域でも構わな
い。）２１上には、ゲート絶縁膜２２ｃが形成され、ゲ
ート絶縁膜２２ｃ上には、フローティングゲート電極２
３Ａｃが形成されている。フローティングゲート電極２
３Ａｃ上には、絶縁膜（例えば、いわゆるＯＮＯ膜）３
３を経由してコントロールゲート電極２３Ｂｃが形成さ
れている。

【００６３】コントロールゲート電極２３Ｂｃ上には、
コンタクトホール２９ｃの形成時のマスクとして機能す
るキャップ絶縁膜３２ｃが形成されている。フローティ
ングゲート電極２３Ａｃ、コントロールゲート電極２３
Ｂｃ及びキャップ絶縁膜３２ｃの側壁には、サイドウォ
ールが形成されている。

【００６４】サイドウォールは、互いに異なる材料から
構成される２種類の側壁膜２４ｃ，２５ｃを有してい
る。側壁膜２４ｃは、フローティングゲート電極２３Ａ
ｃ、コントロールゲート電極２３Ｂｃ及びキャップ絶縁
膜３２ｃに隣接して配置され、層間絶縁膜２８に対して
エッチング選択比を有する材料から構成される。つま
り、側壁膜２４ｃは、コンタクトホール２９ｃの形成時
にほとんどエッチングされることがないような材料、例
えば、層間絶縁膜２８がシリコン酸化膜から構成される
場合にはシリコン窒化膜から構成される。

【００６５】側壁膜２５ｃは、側壁膜２４ｃに隣接して
配置され、層間絶縁膜２８と実質的に同一のエッチング
速度を有する材料から構成される。つまり、側壁膜２５
ｃは、コンタクトホール２９ｃの形成時に、層間絶縁膜
２８と一緒にエッチングされてしまうような材料、例え
ば、層間絶縁膜２８と同じ材料（例えば、シリコン酸化
膜）から構成される。

【００６６】なお、側壁膜２５ｃは、導電体及び絶縁体
のいずれから構成されていてもよいが、側壁膜２４ｃ
は、絶縁体から構成されるのがよい。各ゲート電極２３
Ａｃ，２３Ｂｃとコンタクトプラグ３０ｃの絶縁性を確
保するためである。また、コンタクトホール２９ｃが形
成される部分において、側壁膜２５ｃは存在しないが、
少なくとも側壁膜２４ｃは存在する。即ち、各ゲート電
極２３Ａｃ，２３Ｂｃとコンタクトプラグ３０ｃの絶縁
性は、側壁膜２４ｃにより確保されている。

【００６７】側壁膜２４ｃ，２５ｃの直下を含む半導体
基板１１中には、低い不純物濃度を有する拡散層２６ｃ
Ｎ，２６ｃＰ及び高い不純物濃度を有する拡散層２７ｃ
が形成されている。なお、メモリセルのドレインは、Ｎ
⁺ 拡散層２７ｃとＰ^- 拡散層２６ｃＰから構成され、ソ
ースは、Ｎ⁺ 拡散層２７ｃとＮ^- 拡散層２６ｃＮから構
成される。

【００６８】半導体基板１１上には、ＭＩＳＦＥＴを完
全に覆う層間絶縁膜２８が形成されている。層間絶縁膜
２８には、拡散層２７ｃに達するコンタクトホール２９
ｃが形成される。コンタクトホール２９ｃは、側壁膜２
４ｃとオーバーラップしていても、逆に、オーバーラッ
プしていなくてもよい。同様に、コンタクトホール２９
ｃは、コントロールゲート電極２３Ｂｃ及びフローティ
ングゲート電極２３Ａｃとオーバーラップしていても、
逆に、オーバーラップしていなくてもよい。コンタクト
ホール２９ｃ内には、側壁膜２５ｃが配置されることは
ない。

【００６９】コンタクトホール２９ｃ内には、例えば、
タングステン（Ｗ）からなるコンタクトプラグ３０ｃが
形成されている。コンタクトプラグ３０ｃ上には、金属
配線３１ｃが形成されている。層間絶縁膜２８上には、
金属配線３１ｃを完全に覆う層間絶縁膜３４が形成され
ている。

【００７０】上記構成を有する半導体装置によれば、Ｍ
ＩＳＦＥＴのゲート電極の側壁には、２種類の異なる材
料から構成されるサイドウォールが形成されている。即
ち、サイドウォールは、層間絶縁膜２８に対してエッチ
ング選択比を有する側壁膜２４ａ，２４ｂ，２４ｃと、
層間絶縁膜２８と実質的に同じエッチング速度を有する
側壁膜２５ａ，２５ｂ，２５ｃとから構成されている。

【００７１】そして、低い電圧で動作する通常トランジ
スタにおいては、ゲート電極２３ａとコンタクトホール
２９ａの間には、側壁膜２４ａが存在し、側壁膜２５ａ
は存在しない。当然、ゲート電極２３ａとコンタクトホ
ール２９ａの間以外のゲート電極２３ａの周囲には、側
壁膜２４ａ，２５ａの双方が存在する。また、通常トラ
ンジスタでは、側壁膜２４ａの直下のみにＬＤＤとして
機能する拡散層２６ａが形成されている。

【００７２】よって、低い電圧で動作する通常トランジ
スタからなる周辺回路部では、セルフアラインコンタク
ト技術により、コンタクト抵抗の増加なく、通常トラン
ジスタの占有面積の縮小などを達成できる。また、通常
トランジスタにおいては、短いＬＤＤにより、さらに、
ＬＳＩの集積度の向上を図ることができる。

【００７３】また、高い電圧で動作する高耐圧トランジ
スタにおいては、コンタクトホール２９ｂは、側壁膜２
４ｂ，２５ｂのいずれともオーバーラップしていない。
また、側壁膜２４ｂ，２５ｂの直下にＬＤＤとして機能
する拡散層２６ｂが形成されている。

【００７４】よって、高い電圧で動作する高耐圧トラン
ジスタからなる周辺回路では、長いＬＤＤにより、高耐
圧トランジスタのドレイン拡散層の耐圧を例えば１０Ｖ
以上確保することができる。

【００７５】また、メモリセル部のメモリセルにおいて
は、フローティングゲート電極２３Ａｃ及びコントロー
ルゲート電極２３Ｂｃとコンタクトホール２９ｃとの間
には、側壁膜２４ｃが存在し、側壁膜２５ｃは存在しな
い。フローティングゲート電極２３Ａｃ及びコントロー
ルゲート電極２３Ｂｃとコンタクトホール２９ｃとの間
以外のその他の部分では、側壁膜２４ｃ，２５ｃの双方
が残存している。

【００７６】よって、メモリセル部では、セルフアライ
ンコンタクト技術により、コンタクト抵抗の増加なく、
フラッシュＥＥＰＲＯＭのメモリセルの占有面積の縮小
などを達成できる。

【００７７】このように、セルフアラインコンタクト技
術により集積度の向上を図りたいＭＩＳＦＥＴとドレイ
ン拡散層の耐圧を十分に確保したいＭＩＳＦＥＴとを同
一基板に形成する場合において、ＬＳＩの集積度の向上
と高耐圧トランジスタのドレイン耐圧の向上を同時に達
成することができる。

【００７８】なお、上述の半導体装置では、Ｎチャネル
型ＭＩＳＦＥＴについて説明したが、本発明がＰチャネ
ル型ＭＩＳＦＥＴにも適用できることは明白である。次
に、図２及び図３に示すフラッシュＥＥＰＲＯＭの製造
方法について説明する。

【００７９】まず、図４に示すように、周辺回路部にお
ける通常トランジスタのゲート電極２３ａ及び高耐圧ト
ランジスタのゲート電極２３ｂを形成し、かつ、メモリ
セル部におけるメモリセルのフローティングゲート電極
２３Ａｃ及びコントロールゲート電極２３Ｂｃを形成す
る。

【００８０】ここで、ゲート電極２３ａ，２３ｂ、フロ
ーティングゲート電極２３Ａｃ及びコントロールゲート
電極２３Ｂｃの形成手法としては、周知の技術を適用す
る。例えば、周辺回路部では、各層を形成した後にＰＥ
ＰとＲＩＥを行うことでゲート電極２３ａ，２３ｂが形
成される。メモリセル部では、第１層目のポリシリコン
を形成し、スリットを形成した後、第２層目のポリシリ
コンを形成し、この後、ＰＥＰとＲＩＥを行うことでフ
ローティングゲート電極２３Ａｃ及びコントロールゲー
ト電極２３Ｂｃが形成される。

【００８１】なお、２２ａ〜２２ｃは、ゲート絶縁膜
（例えば、シリコン酸化膜）、３３は、絶縁膜（例え
ば、いわゆるＯＮＯ膜）、３２ａ〜３２ｃは、キャップ
絶縁膜（例えば、シリコン窒化膜）である。

【００８２】次に、図５に示すように、熱酸化を行い、
Ｐ型半導体基板２１、ゲート電極２３ａ，２３ｂ、フロ
ーティングゲート電極２３Ａｃ及びコントロールゲート
電極２３Ｂｃの表面にそれぞれ酸化膜３５を形成する。
この後、イオン注入工程が行われる。

【００８３】周辺回路部の通常トランジスタ（例えば、
２．５Ｖで動作するＣＭＯＳ回路を構成するＮチャネル
型ＭＩＳＦＥＴ）に対しては、ＬＤＤを形成するため
に、ゲート電極２３ａをマスクにしてセルフアラインに
よりリン（Ｐ）とヒ素（Ａｓ）をイオン注入する。ヒ素
のドーズ量は、１×１０¹⁴ｃｍ^-2以上が適当であり、リ
ンのドーズ量は、ヒ素のドーズ量よりも一桁程度少ない
値とするのがよい。これら不純物は、後に行われるアニ
ール工程によって活性化され、拡散層２６ａとなる。

【００８４】周辺回路部の高耐圧トランジスタ（例え
ば、メモリセルを駆動する回路を構成するドレイン耐圧
が１０Ｖ以上のＮチャネル型ＭＩＳＦＥＴ）に対して
は、ＬＤＤを形成するために、ゲート電極２３ｂをマス
クにしてセルフアラインによりリン（Ｐ）をイオン注入
する。このときのリンのドーズ量は、通常トランジスタ
の場合よりも低濃度の例えば５×１０¹³ｃｍ^-2程度とす
る。この不純物は、後に行われるアニール工程により活
性化され、拡散層２６ｂとなる。

【００８５】メモリセル部のメモリセル（例えば、ＮＯ
Ｒ型フラッシュＥＥＰＲＯＭの各メモリセル）に対して
は、ソース拡散層及びドレイン拡散層を形成するための
イオン注入を行う。例えば、ソース拡散層となる部分に
は、ヒ素とリンをイオン注入し、ドレイン拡散層となる
部分には、ヒ素とボロン（Ｂ）をイオン注入する。これ
ら不純物は、後に行われるアニール工程により活性化さ
れ、ソース拡散層２６ｃＮ，２７ｃ及びドレイン拡散層
２６ｃＰ，２７ｃとなる。

【００８６】次に、図６に示すように、ＬＰＣＶＤ法を
用いて、半導体基板２１上の全面に、シリコン窒化膜
（層間絶縁膜に対してエッチング選択比を有する材料）
２４を厚さＴ１（例えば、１００ｎｍ程度）で形成す
る。この後、ＲＩＥ法を用いて、シリコン窒化膜２４を
エッチバックする。

【００８７】その結果、図７に示すように、周辺回路部
の通常トランジスタのゲート電極２３ａの側壁には、側
壁膜２４ａが形成され、周辺回路部の高耐圧トランジス
タのゲート電極２３ｂの側壁には、側壁膜２４ｂが形成
され、メモリセル部のフローティングゲート電極２３Ａ
ｃ及びコントロールゲート電極２３Ｂｃの側壁には、側
壁膜２４ｃが形成される。

【００８８】なお、シリコン窒化膜２４の厚さＴ１は、
側壁膜２４ａ，２４ｂ，２４ｃの厚さ（幅）にほぼ等し
くなる。次に、図８に示すように、周辺回路部の通常ト
ランジスタに対して、高い不純物濃度を有する拡散層を
形成するために、半導体基板２１上にレジストパターン
３６を形成する。このレジストパターン３６は、通常ト
ランジスタが形成される周辺回路部のみに開口を有する
ように形成される。

【００８９】そして、ゲート電極２３ａ、側壁膜２４ａ
及びレジストパターン３６をマスクにして、セルフアラ
インにより、ヒ素をドーズ量５×１０¹⁵ｃｍ^-2程度でイ
オン注入する。この後、レジストパターン３６は、除去
される。この不純物は、後に行われるアニール工程によ
って活性化され、拡散層２７ａとなる。

【００９０】よって、周辺回路部の通常トランジスタ
は、ＬＤＤ長が側壁膜２４ａの厚さＴ１（例えば、１０
０ｎｍ）にほぼ等しく、寄生抵抗が小さい高性能なＭＩ
ＳＦＥＴとなる。

【００９１】次に、図９に示すように、ＬＰＣＶＤ法を
用いて、半導体基板２１上の全面に、シリコン酸化膜
（層間絶縁膜とエッチング速度が同じになる材料）を厚
さＴ２（例えば、１００ｎｍ程度）で形成する。

【００９２】この後、ＲＩＥ法を用いて、シリコン酸化
膜をエッチバックすると、周辺回路部の通常トランジス
タの側壁膜２４ａの側壁には、側壁膜２５ａが形成さ
れ、周辺回路部の高耐圧トランジスタの側壁膜２４ｂの
側壁には、側壁膜２５ｂが形成され、メモリセル部のメ
モリセルの側壁膜２４ｃの側壁には、側壁膜２５ｃが形
成される。

【００９３】なお、シリコン酸化膜の厚さＴ２は、側壁
膜２５ａ，２５ｂ，２５ｃの厚さ（幅）にほぼ等しくな
る。また、シリコン酸化膜中にリンをドープし、シリコ
ン酸化膜中の可動イオンの影響を少なくしてもよい。

【００９４】次に、図１０に示すように、周辺回路部の
高耐圧トランジスタに対して、高い不純物濃度を有する
拡散層を形成するために、半導体基板２１上にレジスト
パターン３７を形成する。このレジストパターン３７
は、高耐圧トランジスタが形成される周辺回路部のみに
開口を有するように形成される。

【００９５】そして、ゲート電極２３ｂ、側壁膜２４
ｂ，２５ｂ及びレジストパターン３７をマスクにして、
セルフアラインにより、ヒ素をドーズ量５×１０¹⁵ｃｍ
^-2程度でイオン注入する。この後、レジストパターン３
７は、除去される。この不純物は、後に行われるアニー
ル工程によって活性化され、拡散層２７ｂとなる。

【００９６】よって、周辺回路部の高耐圧トランジスタ
は、ＬＤＤ長が側壁膜２４ｂ，２５ｂの厚さＴ１＋Ｔ２
（例えば、２００ｎｍ）にほぼ等しく、ドレイン耐圧が
１０Ｖ以上の高性能なＭＩＳＦＥＴとなる。

【００９７】次に、図１１に示すように、ＬＰＣＶＤ法
を用いて、半導体基板２１上の全面に、メモリセル及び
ＭＩＳＦＥＴを覆う層間絶縁膜２８を形成する。層間絶
縁膜２８は、例えば、ボロンとリンを含むシリコン酸化
膜（ＢＰＳＧ膜）から構成される。この後、平坦化プロ
セス（例えば、ＣＭＰプロセス）を用いて、層間絶縁膜
２８の表面を平坦にする。

【００９８】また、ＰＥＰにより、層間絶縁膜２８上に
レジストパターン３８を形成する。レジストパターン３
８は、メモリセルのドレイン拡散層に対するコンタクト
ホールのパターンと周辺回路部のＭＩＳＦＥＴの拡散層
に対するコンタクトホールのパターンとを含んでいる。

【００９９】周辺回路部の通常トランジスタにおいて、
レジストの開口部３８ａとゲート電極２３ａの設計上の
間隔は、例えば、約１００ｎｍ（側壁膜２４ａの厚さＴ
１と同じ程度）にする。周辺回路部の高耐圧トランジス
タにおいて、レジストの開口部３８ｂとゲート電極２３
ｂの設計上の間隔は、Ｔ（＝Ｔ１＋Ｔ２＋α）にする。
なお、αは、フォトリソグラフィ時の合せずれを考慮し
たマージンである。また、メモリセル部のメモリセルに
おいて、レジストの開口部３８ｃとコントロールゲート
電極２３Ｂｃの設計上の間隔は、例えば、約１００ｎｍ
（側壁膜２４ｃの厚さＴ１と同じ程度）にする。

【０１００】そして、レジストパターン３８をマスクに
して、ＲＩＥにより層間絶縁膜２８をエッチングする。
この後、レジストパターン３８は、除去される。その結
果、図１２に示すように、層間絶縁膜２８には、コンタ
クトホール２９ａ，２９ｂ，２９ｃが形成される。

【０１０１】周辺回路部の通常トランジスタにおいて
は、フォトリソグラフィ時の合せずれにより、レジスト
の開口部３８ａがゲート電極２３ａ側に１００ｎｍ程度
ずれたとしても、側壁膜２４ａが存在するため、コンタ
クトホール２９ａ内にゲート電極２３ａが露出すること
はない。

【０１０２】一方、側壁膜２５ａは、層間絶縁膜２８と
同じエッチング速度を有するため、ほぼ完全に除去され
る。つまり、コンタクトホール２９ａの底面に露出する
半導体基板２１の面積（コンタクト面積）が大きくなる
ため、コンタクト抵抗が低減される。

【０１０３】周辺回路部の高耐圧トランジスタにおいて
は、フォトリソグラフィ時の合せずれにより、レジスト
の開口部３８ｂがゲート電極２３ｂ側に１００ｎｍ程度
ずれたとしても、予め合せずれのマージンαを確保して
いるため、側壁膜２４ｂ，２５ｂがエッチングされるこ
とはない。

【０１０４】メモリセル部のメモリセルにおいては、フ
ォトリソグラフィ時の合せずれにより、レジストの開口
部３８ｃがゲート電極２３ｃ側に１００ｎｍ程度ずれた
としても、側壁膜２４ｃが存在するため、コンタクトホ
ール２９ｃ内にフローティングゲート電極２３Ａｃ及び
コントロールゲート電極２３Ｂｃが露出することはな
い。

【０１０５】一方、側壁膜２５ｃは、層間絶縁膜２８と
同じエッチング速度を有するため、ほぼ完全に除去され
る。つまり、コンタクトホール２９ｃの底面に露出する
半導体基板２１の面積（コンタクト面積）が大きくなる
ため、コンタクト抵抗が低減される。

【０１０６】次に、図１３に示すように、コンタクトホ
ール２９ａ，２９ｂ，２９ｃ内に、例えば、タングステ
ンからなるコンタクトプラグ３０ａ，３０ｂ，３０ｃを
形成する。具体的には、コンタクトプラグ３０ａ，３０
ｂ，３０ｃは、ＣＶＤ法とＣＭＰ法の適用により、コン
タクトホール２９ａ，２９ｂ，２９ｃ内のみに満たされ
る。

【０１０７】コンタクトプラグ３０ａ，３０ｂ，３０ｃ
上には、金属配線３１ａ，３１ｂ，３１ｃが形成され
る。層間絶縁膜２８上には、さらに、金属配線３１ａ，
３１ｂ，３１ｃを覆う層間絶縁膜３４が形成される。

【０１０８】なお、本実施の形態では、２種類の異なる
材料から構成されるサイドウォールの境界と２種類の拡
散層の境界がほぼ一致するものとして説明しているが、
本発明において、熱工程による活性化時に濃度の高い拡
散層が延びて、両境界が完全には一致しなくなっても何
ら差し支えない。

【０１０９】

【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。ＭＩＳＦＥＴ
のゲート電極の側壁には、２種類の異なる材料から構成
されるサイドウォールが形成されている。即ち、サイド
ウォールは、層間絶縁膜に対してエッチング選択比を有
する第１側壁膜と、層間絶縁膜と実質的に同じエッチン
グ速度を有する第２側壁膜とから構成されている。

【０１１０】そして、低い電圧で動作する通常トランジ
スタにおいては、ゲート電極とコンタクトホールの間に
は、第１側壁膜が存在し、第２側壁膜は存在しない。ま
た、第１側壁膜の直下のみにＬＤＤとして機能する拡散
層が形成されている。

【０１１１】よって、セルフアラインコンタクトと短い
ＬＤＤにより、コンタクト抵抗の増加なく、ＬＳＩの集
積度の向上を図ることができる。また、高い電圧で動作
する高耐圧トランジスタにおいては、コンタクトホール
は、第１及び第２側壁膜のいずれともオーバーラップし
ていない。また、第１及び第２側壁膜の直下にＬＤＤと
して機能する拡散層が形成されている。

【０１１２】よって、長いＬＤＤにより、高耐圧トラン
ジスタのドレイン拡散層の耐圧を１０Ｖ以上確保するこ
とができる。また、メモリセル部のメモリセルにおいて
は、フローティングゲート電極及びコントロールゲート
電極とコンタクトホールとの間には、第１側壁膜が存在
し、第２側壁膜は存在しない。また、第１側壁膜の直下
のみにＬＤＤとして機能する拡散層が形成されている。

【０１１３】よって、セルフアラインコンタクトによ
り、コンタクト抵抗の増加なく、メモリセルアレイの集
積度の向上を図ることができる。このように、セルフア
ラインコンタクト技術により集積度の向上を図りたいＭ
ＩＳＦＥＴ（メモリセルを含む）と、拡散層の耐圧を十
分に確保したいＭＩＳＦＥＴとを同一基板に形成する場
合において、コンタクト抵抗の増加なく、ＬＳＩ（又は
メモリセルアレイ）の集積度の向上と高耐圧トランジス
タのドレイン耐圧の向上を同時に達成することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施の形態に関わる半導体装置を
示す断面図。

【図２】本発明の第２実施の形態に関わる半導体装置を
示す平面図。

【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。

【図４】図２及び図３の半導体装置の製造方法の一工程
を示す断面図。

【図５】図２及び図３の半導体装置の製造方法の一工程
を示す断面図。

【図６】図２及び図３の半導体装置の製造方法の一工程
を示す断面図。

【図７】図２及び図３の半導体装置の製造方法の一工程
を示す断面図。

【図８】図２及び図３の半導体装置の製造方法の一工程
を示す断面図。

【図９】図２及び図３の半導体装置の製造方法の一工程
を示す断面図。

【図１０】図２及び図３の半導体装置の製造方法の一工
程を示す断面図。

【図１１】図２及び図３の半導体装置の製造方法の一工
程を示す断面図。

【図１２】図２及び図３の半導体装置の製造方法の一工
程を示す断面図。

【図１３】図２及び図３の半導体装置の製造方法の一工
程を示す断面図。

【図１４】従来の半導体装置を示す断面図。

【図１５】従来の半導体装置を示す断面図。

【図１６】従来の半導体装置を示す断面図。

【図１７】従来の半導体装置の問題点を示す断面図。

【図１８】従来の半導体装置を示す断面図。

【図１９】従来の半導体装置の問題点を示す断面図。

【符号の説明】

１１，２１：半導体基板、１２，２２ａ，２２ｂ，２２ｃ：ゲート絶縁膜、１３，２３ａ，２３ｂ：ゲート電極、１４：側壁絶縁膜、１５ａ，２６ａ，２６ｂ，２６ｃ：低濃度拡散層（Ｌ
ＤＤ）、１５ｂ，２７ａ，２７ｂ，２７ｃ：高濃度拡散層、１６，２８，３４：層間絶縁膜、１７，２９ａ，２９ｂ，２９ｃ：コンタクトホー
ル、１８，３０ａ，３０ｂ，３０ｃ：コンタクトプラ
グ、１９，３１ａ，３１ｂ，３１ｃ：金属配線、２０，３２ａ，３２ｂ，３２ｃ：キャップ絶縁膜、２３Ａｃ：フローティングゲ
ート電極、２３Ｂｃ：コントロールゲー
ト電極、２４ａ，２４ｂ，２４ｃ：第１側壁膜、２５ａ，２５ｂ，２５ｃ：第２側壁膜、３３：絶縁膜（ＯＮＯ
膜）、３５：酸化膜、３６，３７，３８：レジストパター
ン。

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成されたＭＩＳＦＥＴ
と、このＭＩＳＦＥＴ上に形成され、前記ＭＩＳＦＥＴ
の拡散層に達するコンタクトホールを有する層間絶縁膜
とを備えた半導体装置において、前記ＭＩＳＦＥＴのゲ
ート電極の側壁には、前記ゲート電極に隣接し、前記コ
ンタクトホールの開口時に前記層間絶縁膜よりもエッチ
ング速度が実質的に遅い第１側壁膜と、前記第１側壁膜
に隣接し、前記第１側壁膜よりもエッチング速度が実質
的に早い第２側壁膜とが配置され、前記コンタクトホー
ルの開口部分で前記第２側壁膜が除去されていることを
特徴とする半導体装置。
【請求項２】前記ＭＩＳＦＥＴは、第１拡散層と、前
記第１拡散層よりも高い不純物濃度を有する第２拡散層
とを有し、前記第１拡散層は、前記第１側壁膜の直下に
対応して配置されていることを特徴とする請求項１記載
の半導体装置。
【請求項３】前記ゲート電極上には、前記第１側壁膜
と実質的に同じエッチング速度を有するキャップ絶縁膜
が配置されていることを特徴とする請求項１記載の半導
体装置。
【請求項４】前記第２側壁膜は、前記層間絶縁膜と実
質的に同じエッチング速度を有することを特徴とする請
求項１記載の半導体装置。
【請求項５】前記コンタクトホールの開口部分に、前
記第１側壁膜が残存していることを特徴とする請求項１
記載の半導体装置。
【請求項６】半導体基板上に形成された積層ゲート電
極を有するメモリセルと、このメモリセル上に形成さ
れ、前記メモリセルの拡散層に達するコンタクトホール
を有する層間絶縁膜とを備えた半導体装置において、前
記メモリセルの積層ゲート電極の側壁には、前記積層ゲ
ート電極に隣接し、前記コンタクトホールの開口時に前
記層間絶縁膜よりもエッチング速度が実質的に遅い第１
側壁膜と、前記第１側壁膜に隣接し、前記第１側壁膜よ
りもエッチング速度が実質的に早い第２側壁膜とが配置
され、前記コンタクトホールの開口部分で前記第２側壁
膜が除去されていることを特徴とする半導体装置。
【請求項７】前記積層ゲート電極上には、前記第１側
壁膜と実質的に同じエッチング速度を有するキャップ絶
縁膜が配置されていることを特徴とする請求項６記載の
半導体装置。
【請求項８】前記第２側壁膜は、前記層間絶縁膜と実
質的に同じエッチング速度を有することを特徴とする請
求項６記載の半導体装置。
【請求項９】前記コンタクトホールの開口部分に、前
記第１側壁膜が残存していることを特徴とする請求項６
記載の半導体装置。
【請求項１０】第１ＭＩＳＦＥＴと、第１ＭＩＳＦＥ
Ｔよりも高い動作電圧で動作する第２ＭＩＳＦＥＴとを
有する半導体装置において、前記第１及び第２ＭＩＳＦ
ＥＴは、それぞれ第１拡散層と、前記第１拡散層よりも
高い不純物濃度を有する第２拡散層とを有し、前記第１
及び第２ＭＩＳＦＥＴのゲート電極の側壁には、それぞ
れ前記ゲート電極に隣接する第１側壁膜と、前記第１側
壁膜に隣接する第２側壁膜とが配置され、前記第１ＭＩ
ＳＦＥＴにおける前記第１拡散層は、前記第１側壁膜の
直下に対応して配置され、前記第２ＭＩＳＦＥＴにおけ
る前記第１拡散層は、前記第１及び第２側壁膜の直下に
対応して配置されていることを特徴とする半導体装置。
【請求項１１】前記第１及び第２ＭＩＳＦＥＴ上に
は、前記第１ＭＩＳＦＥＴの第２拡散層に達する第１コ
ンタクトホールと前記第２ＭＩＳＦＥＴの第２拡散層に
達する第２コンタクトホールとを有する層間絶縁膜が形
成され、前記第２ＭＩＳＦＥＴのゲート電極から前記第
２コンタクトホールまでの距離は、前記第１ＭＩＳＦＥ
Ｔのゲート電極から前記第１コンタクトホールまでの距
離よりも長いことを特徴とする請求項１０記載の半導体
装置。
【請求項１２】前記第１側壁膜は、前記第１及び第２
コンタクトホールの開口時に前記層間絶縁膜よりもエッ
チング速度が実質的に遅く、前記第２側壁膜は、前記第
１側壁膜よりもエッチング速度が実質的に早いことを特
徴とする請求項１１記載の半導体装置。
【請求項１３】前記第１及び第２ＭＩＳＦＥＴのゲー
ト電極上には、それぞれ前記第１側壁膜と実質的に同じ
エッチング速度を有するキャップ絶縁膜が配置されてい
ることを特徴とする請求項１２記載の半導体装置。
【請求項１４】前記第２側壁膜は、前記層間絶縁膜と
実質的に同じエッチング速度を有することを特徴とする
請求項１２記載の半導体装置。
【請求項１５】前記第１ＭＩＳＦＥＴのゲート電極と
前記第１コンタクトホールの間に、前記第１側壁膜が存
在し、前記第２側壁膜は存在せず、前記第２ＭＩＳＦＥ
Ｔのゲート電極と前記第２コンタクトホールの間に、前
記第１及び第２側壁膜が存在することを特徴とする請求
項１２記載の半導体装置。