JP3493939B2 - Semiconductor device and method of manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、スプリットゲート
型不揮発性メモリ素子を集積した半導体装置と、その製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which a split gate type nonvolatile memory element is integrated and a manufacturing method thereof.

【０００２】[0002]

【従来の技術】電源を切ってもその記憶内容が保持され
るメモリ素子、即ち、不揮発性メモリ素子の構造とし
て、MOSFETのゲート金属を２層に形成し、第１層のゲー
ト金属をシリコン酸化物などの絶縁物で周囲から電気的
に絶縁された、いわゆるフローティングゲートとして構
成したものが古くから用いられている。第２層のゲート
金属であるコントロールゲートの電位を制御し、ホット
エレクトロンやトンネル電流などを発生させることで絶
縁物を通過する電子をフローティングゲートに蓄積、ま
たは除去することによって、このMOSFETの閾値電圧を変
化させ、この変化を記憶機能として利用するものであ
る。2. Description of the Related Art As a structure of a memory element that retains its stored contents even when the power is turned off, that is, a non-volatile memory element, the gate metal of MOSFET is formed in two layers and the gate metal of the first layer is silicon oxide. A so-called floating gate, which is electrically insulated from the surroundings by an insulator such as an object, has been used for a long time. The threshold voltage of this MOSFET is controlled by controlling the potential of the control gate, which is the gate metal of the second layer, and generating or generating hot electrons or tunnel current to accumulate or remove electrons passing through the insulator in the floating gate. Is changed and this change is used as a memory function.

【０００３】不揮発性メモリ素子をアレイ状に並べる方
法としては、読み出し方法との関連で、大きく分けて直
列配置と並列配置の二つの方式があり、さらに細かなバ
リエーションがある。このうち並列配置の場合において
は、フローティングゲートから電子を除去してメモリ素
子の閾値電圧を下げる際に、読み出し可能な閾値の下限
値を越えて、閾値電圧が下がり過ぎて誤動作する、いわ
ゆる過剰消去（オーバーイレース）がしばしば問題とな
ってきた。As a method of arranging the non-volatile memory elements in an array, there are roughly two methods, a serial arrangement and a parallel arrangement, in relation to the reading method, and there are further variations. In the case of the parallel arrangement, when electrons are removed from the floating gate to lower the threshold voltage of the memory element, the threshold voltage exceeds the lower limit of the readable threshold value, and the threshold voltage drops too much to cause malfunction. (Over erase) has often been a problem.

【０００４】これを回避する手段として、コントロール
ゲートと同電位となるゲートを有する、セレクトゲート
と称する固定閾値を持った通常のMOSFETをメモリ素子と
直列に接続し、このセレクトゲートの閾値電圧を製造過
程において前述の読み出し可能な閾値の下限値より大き
な値に制御することで、セルの非選択時（コントロール
ゲート電位が閾値より低い時）にはセレクトゲート側で
電流を止め、かつ、選択時（コントロールゲート電位が
閾値より高い時）にはセレクトゲート側は導通状態とな
ってメモリ素子の読み出しを妨げない構成をとることに
よって、過剰消去（オーバーイレース）のためにメモリ
素子の閾値が下がり過ぎてもこれを無害化するという方
法が採られてきた。As a means for avoiding this, a normal MOSFET having a fixed threshold value called a select gate, which has a gate having the same potential as the control gate, is connected in series with the memory element, and the threshold voltage of this select gate is manufactured. By controlling to a value larger than the lower limit of the readable threshold value in the process, the current is stopped on the select gate side when the cell is not selected (when the control gate potential is lower than the threshold value), and when the cell is selected ( When the control gate potential is higher than the threshold value), the select gate side becomes conductive so that the reading of the memory element is not hindered. Therefore, the threshold value of the memory element falls too much due to overerasure. The method of making this harmless has also been adopted.

【０００５】さらに、集積度の改善などの目的で、セレ
クトゲートとメモリ素子をひとつの素子内に集積する、
スプリットゲート方式が、米国特許番号4,949,140（8/1
990）にて公開され、特開平H07142617、H07147336、H07
202042や米国特許番号5,045,488（9/1991）、5,231,299
（6/1993）、5,274,588（12/1993）などでその改良版が
公開されている。Furthermore, for the purpose of improving the degree of integration, a select gate and a memory element are integrated in one element,
The split gate method is based on U.S. Patent No. 4,949,140 (8/1
990) and published in JP-A H07142617, H07147336, H07.
202042 and U.S. Patent Nos. 5,045,488 (9/1991), 5,231,299
(6/1993), 5,274,588 (12/1993) and the improved version is published.

【０００６】図４(i)は、これら従来技術に基づく、ス
プリットゲート型の不揮発性メモリ素子の構造を、ま
た、図４(a)〜図４(h)はその代表的製造方法を、MOSFET
チャネル方向の断面図として表したものである。図にお
いて、１は半導体基板、３は不純物拡散層で、３ａはド
レイン、３ｂはソースを表す。また、４は第１の絶縁
膜、５は第１のゲート金属（フローティングゲート）、
６は第２の絶縁膜、７は第２のゲート金属（コントロー
ルゲート）、８ａは不揮発性メモリ素子のチャネル部、
８ｂはセレクトゲートのチャネル部、１０はフォトレジ
ストをそれぞれ表す。以下、図に沿って従来のスプリッ
トゲート型不揮発性メモリを集積した半導体装置の製造
方法を簡単に説明する。FIG. 4 (i) shows the structure of a split gate type non-volatile memory device based on these conventional techniques, and FIGS. 4 (a) to 4 (h) show a typical manufacturing method thereof.
It is shown as a cross-sectional view in the channel direction. In the figure, 1 is a semiconductor substrate, 3 is an impurity diffusion layer, 3a is a drain, and 3b is a source. Further, 4 is a first insulating film, 5 is a first gate metal (floating gate),
6 is a second insulating film, 7 is a second gate metal (control gate), 8a is a channel portion of the non-volatile memory element,
Reference numeral 8b represents a channel portion of the select gate, and 10 represents a photoresist. Hereinafter, a method of manufacturing a semiconductor device in which a conventional split gate nonvolatile memory is integrated will be briefly described with reference to the drawings.

【０００７】通常の集積回路における、WELL形成工程や
素子分離形成工程を必要に応じて経た後、素子形成領域
の半導体基板１上を熱酸化するなどして、図４(a)に示
すように第１の絶縁膜４を形成する。次に、図４(b)の
ように気相成長法などで第１のゲート金属層５であるポ
リシリコン膜を第１の絶縁膜上に形成して必要な不純物
導入を行い、図４(c)、図４(d)に示すようにフォトエッ
チング工程で第１のゲート金属（フローティングゲー
ト）５を形成する。続いて、熱酸化または気相成長、も
しくはその両方によって、図４(e)のように第２の絶縁
膜６を形成した後、図４(f)に示したように第２のゲー
ト金属層７であるポリシリコン膜または金属シリサイド
膜を形成する。これを、フォトエッチングによって第２
のゲート金属７に成形した様子を図４(g)に示す。さら
に、必要に応じてゲート側壁形成などを行った後、ゲー
ト金属の位置と自己整合する形で、図４(h)に示すよう
にソース３ｂ・ドレイン３ａ領域に不純物導入を行う。As shown in FIG. 4 (a), after the WELL forming step and element isolation forming step in a normal integrated circuit are performed as necessary, the semiconductor substrate 1 in the element forming region is thermally oxidized. The first insulating film 4 is formed. Next, as shown in FIG. 4B, a polysilicon film which is the first gate metal layer 5 is formed on the first insulating film by a vapor phase epitaxy method or the like, and necessary impurities are introduced. c), as shown in FIG. 4D, a first gate metal (floating gate) 5 is formed by a photoetching process. Subsequently, the second insulating film 6 is formed as shown in FIG. 4 (e) by thermal oxidation or vapor phase growth, or both, and then the second gate metal layer is formed as shown in FIG. 4 (f). Then, a polysilicon film or a metal silicide film of No. 7 is formed. This is photo-etched to the second
FIG. 4 (g) shows a state in which the gate metal 7 is molded. Further, after forming the gate side wall as necessary, impurities are introduced into the source 3b / drain 3a regions in a form self-aligning with the position of the gate metal, as shown in FIG. 4 (h).

【０００８】この後、通常の集積回路であれば、層間絶
縁膜形成・接続孔形成・金属配線形成・保護膜形成など
の工程へと進むが、不揮発性メモリ素子の部分は、以上
説明した工程で構造が決定される。Thereafter, in the case of a normal integrated circuit, the process proceeds to the steps of forming an interlayer insulating film, forming a connection hole, forming a metal wiring, forming a protective film, etc. The structure is determined by.

【０００９】図４(i)に示したように、フローティング
ゲート５に注入された電子による電荷量に応じて閾値電
圧が変化する不揮発性メモリ素子チャネル部８ａと、固
定閾値電圧を有するセレクトゲートのチャネル部８ｂ
が、電気的に直列に接続された形でひとつの複合素子に
集積されていることがわかる。この構造によって、前述
したとおり、過剰消去（オーバーイレース）によって不
揮発性メモリ素子部の閾値電圧が下がり過ぎた場合で
も、複合素子全体では電流を流さないようにすることが
できるため、読み出し動作時の電源電圧の低電圧化や、
メモリ消去回路系の簡略化などに有利となり、同時に、
セレクトゲートと不揮発性メモリ素子との間に余分な接
続配線がないため、セレクトゲートの存在による集積度
の低下を最小限に抑えることができるなどの利点を有し
ていた。As shown in FIG. 4 (i), the nonvolatile memory element channel portion 8a whose threshold voltage changes according to the amount of electric charges injected into the floating gate 5 and the select gate having a fixed threshold voltage. Channel part 8b
However, it is understood that they are integrated in one composite element in a form of being electrically connected in series. With this structure, as described above, even when the threshold voltage of the non-volatile memory element portion is excessively lowered due to overerasure, it is possible to prevent the current from flowing through the entire composite element, and therefore, it is possible to prevent the current from flowing during the read operation. Lowering the power supply voltage,
This is advantageous for simplifying the memory erasing circuit system, and at the same time,
Since there is no extra connection wiring between the select gate and the non-volatile memory element, there is an advantage that the decrease in the degree of integration due to the existence of the select gate can be minimized.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、上記従
来のスプリットゲート型不揮発性メモリ素子において
は、フローティングゲートのパターン形成を行うフォト
工程とコントロールゲートのそれとが独立であるため
に、両者の位置合わせのバラツキの影響を受けてセレク
トゲート部のチャネル部８ｂの長さが変動しやすく、長
くなった場合のセレクトゲート部の電流駆動能力の低
下、もしくは短くなった場合の短チャネル効果によるリ
ーク電流やパンチスルー現象の発生で、セレクトゲート
本来の機能を損なって、歩留り低下を招いてしまうとい
う問題点を有していた。However, in the conventional split gate type non-volatile memory device described above, since the photo process for forming the pattern of the floating gate and that of the control gate are independent, the alignment of the two is not performed. The length of the channel portion 8b of the select gate portion is likely to fluctuate under the influence of variation, and the current driving capability of the select gate portion is reduced when the length is increased, or the leakage current or punch due to the short channel effect when the length is shortened. Due to the occurrence of the through phenomenon, the original function of the select gate is impaired and the yield is lowered.

【００１１】そこで、本発明は、セレクトゲート部のゲ
ート長の変動をなくしたスプリットゲート型不揮発性メ
モリ素子を集積した半導体装置、及びその製造方法を提
供することを目的とする。Therefore, an object of the present invention is to provide a semiconductor device in which a split gate type non-volatile memory element in which the gate length of a select gate portion is not changed is integrated, and a manufacturing method thereof.

【００１２】[0012]

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板に形成された開口部を備
える第１絶縁膜と、前記開口部下方の前記半導体基板に
形成されたドレイン補助拡散部と、前記半導体基板に形
成され、前記ドレイン補助拡散部と接続されているドレ
インと、前記半導体基板に形成され、前記ドレイン補助
拡散部から離間して形成されたソースと、前記ドレイン
補助拡散部上に形成され、該ドレイン補助拡散部と接触
するポリシリコン層と、前記ポリシリコン層から離間さ
れ、且つ、前記第１絶縁膜上に形成されたフローティン
グゲートと、前記フローティングゲートと前記ポリシリ
コン層とを覆うように形成された第２絶縁層と、前記フ
ローティングゲート上方から前記ポリシリコン層上方に
わたる領域、且つ、該フローティングゲートと該ポリシ
リコン層とに挟まれる領域を含む領域に形成されたコン
トロールゲートと、を含むことを特徴とする。また、本
発明の半導体装置は、前記半導体装置において、前記フ
ローティングゲートと前記第２絶縁層および前記ポリシ
リコン層と該第２絶縁層との間に形成された選択酸化膜
をさらに有することを特徴とする。The semiconductor device of the present invention comprises:
A semiconductor substrate, a first insulating film having an opening formed in the semiconductor substrate, a drain auxiliary diffusion portion formed in the semiconductor substrate below the opening, and a drain auxiliary diffusion formed in the semiconductor substrate. A drain connected to the drain auxiliary diffusion portion, a source formed on the semiconductor substrate and separated from the drain auxiliary diffusion portion, and a poly formed on the drain auxiliary diffusion portion and contacting the drain auxiliary diffusion portion. A silicon layer, a floating gate spaced from the polysilicon layer and formed on the first insulating film, and a second insulating layer formed to cover the floating gate and the polysilicon layer, A region extending from above the floating gate to above the polysilicon layer, and sandwiched between the floating gate and the polysilicon layer. A control gate formed in a region including the region that, characterized in that it comprises a. Further, the semiconductor device of the present invention further comprises a selective oxide film formed between the floating gate, the second insulating layer, and the polysilicon layer and the second insulating layer in the semiconductor device. And

【００１３】この発明によれば、コントロールゲートが
半導体基板に接する部分の長さ、即ち、セレクトゲート
部の実効的な長さが、少なくともフローティングゲート
とポリシリコン層との間隙の大きさによって決定される
構造となるため、コントロールゲートとフローティング
ゲートの位置合わせ精度に起因するセレクトゲートの特
性変動を回避できるという効果を奏する。According to the present invention, the length of the portion where the control gate is in contact with the semiconductor substrate, that is, the effective length of the select gate portion is determined at least by the size of the gap between the floating gate and the polysilicon layer. With this structure, the characteristic variation of the select gate due to the alignment accuracy of the control gate and the floating gate can be avoided.

【００１４】また、本発明の半導体装置の製造方法は、
以下の工程（ａ）〜（ｄ）を備えることを特徴とする半
導体装置の製造方法。（ａ）半導体基板上に、所定領域
に開口部を有する第１絶縁層を形成する工程と、（ｂ）
前記半導体基板の前記開口部が形成されている領域に、
不純物を導入する工程と、（ｃ）前記第１絶縁層上にフ
ローティングゲートを形成するとともに、前記開口部が
形成された領域にポリシリコン層を形成する工程と、
（ｄ）前記フローティングゲート及び前記ポリシリコン
層上を含む前記半導体基板上に第２絶縁層を形成する工
程と、（ｅ）前記フローティングゲートの上方から前記
ポリシリコン層の上方にわたる領域であって、かつ前記
フローティングゲートと前記ポリシリコン層とに挟まれ
る領域を含む領域にコントロールゲートを形成する工程
と、（ｆ）前記半導体基板にソース及びドレインを形成
する工程と、を備え、前記ポリシリコン層は前記ドレイ
ン補助拡散部によって前記ドレインに接続されているこ
とを特徴とする。また、本発明の半導体装置の製造方法
は、前記半導体装置の製造方法において、前記工程
（ｃ）において、前記フローティングゲートと前記ポリ
シリコン層とは同一工程で形成されることを特徴とす
る。さらに、本発明の半導体装置の製造方法は、前記半
導体装置の製造方法において、前記工程（ｂ）と前記工
程（ｃ）の間に、以下の工程（ｃ−１）〜（ｃ−３）を
さらに含むことを特徴とする。（ｃ−１）前記開口部を
含む前記第１絶縁層上にポリシリコンを形成する工程、
（ｃ−２）前記フローティングゲート及び前記ポリシリ
コン層に対応する領域に開口部を有する酸化防止膜を、
前記ポリシリコン上に形成する工程、（ｃ−３）前記酸
化防止膜をマスクとして、前記ポリシリコン上に選択酸
化膜を形成する工程。The method of manufacturing a semiconductor device according to the present invention is
A method of manufacturing a semiconductor device, comprising the following steps (a) to (d). (A) a step of forming a first insulating layer having an opening in a predetermined region on a semiconductor substrate, and (b)
In the region where the opening of the semiconductor substrate is formed,
Introducing impurities, and (c) forming a floating gate on the first insulating layer and forming a polysilicon layer in a region where the opening is formed,
(D) forming a second insulating layer on the semiconductor substrate including the floating gate and the polysilicon layer, and (e) a region extending from above the floating gate to above the polysilicon layer. And a step of forming a control gate in a region including a region sandwiched between the floating gate and the polysilicon layer, and (f) forming a source and a drain in the semiconductor substrate. It is characterized in that it is connected to the drain by the drain auxiliary diffusion portion. Further, the method for manufacturing a semiconductor device of the present invention is characterized in that, in the method for manufacturing a semiconductor device, in the step (c), the floating gate and the polysilicon layer are formed in the same step. Furthermore, in the method for manufacturing a semiconductor device of the present invention, in the method for manufacturing a semiconductor device, the following steps (c-1) to (c-3) are performed between the step (b) and the step (c). It is characterized by further including. (C-1) forming polysilicon on the first insulating layer including the opening,
(C-2) An antioxidant film having an opening in a region corresponding to the floating gate and the polysilicon layer,
Forming on the polysilicon, (c-3) forming a selective oxide film on the polysilicon using the antioxidant film as a mask.

【００１５】この発明によれば、第１の絶縁膜に予めあ
けた穴の上を覆う位置に形成されたポリシリコン層が半
導体基板内の不純物拡散層と接続されることでセレクト
ゲートのドレインの一部となり、ポリシリコン層とフロ
ーティングゲートとが同時に形成されるため、後に上層
に重なるコントロールゲートが第１の絶縁膜を挟んで半
導体基板に接する長さ、即ち、セレクトゲートのゲート
長を自己整合的に決定でき、フォト工程の位置合わせの
バラツキによるセレクトゲートの特性変動を回避する構
造を製造できるという効果を奏する。According to the present invention, the polysilicon layer formed at the position covering the hole previously formed in the first insulating film is connected to the impurity diffusion layer in the semiconductor substrate, so that the drain of the select gate is formed. Since the polysilicon layer and the floating gate become a part and are simultaneously formed, the length of the control gate, which will be overlaid later on the upper layer, contacts the semiconductor substrate with the first insulating film interposed, that is, the gate length of the select gate is self-aligned. Therefore, there is an effect that it is possible to manufacture a structure that can avoid the characteristic variation of the select gate due to the variation in the alignment in the photo process.

【００１６】[0016]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【００１７】図１は、請求項１記載の発明に係る半導体
装置の実施の形態の構造を示す図である。図１(a)は構
造のチャネル方向に沿った断面図、図１(b)は平面図で
ある。図において、１は半導体基板、２はドレイン補助
拡散部、３は不純物拡散層で、３ａはドレイン、３ｂは
ソースを表す。また、４は第１の絶縁膜、５ａ・５ｂは
第１のゲート金属（フローティングゲート）、６は第２
の絶縁膜、７は第２のゲート金属（コントロールゲー
ト）、８ａは不揮発性メモリ素子のチャネル部、８ｂは
セレクトゲートのチャネル部、９は素子能動領域境界を
それぞれ表す。FIG. 1 is a diagram showing a structure of an embodiment of a semiconductor device according to the invention described in claim 1. 1A is a cross-sectional view of the structure along the channel direction, and FIG. 1B is a plan view. In the figure, 1 is a semiconductor substrate, 2 is a drain auxiliary diffusion portion, 3 is an impurity diffusion layer, 3a is a drain, and 3b is a source. Also, 4 is the first insulating film, 5a and 5b are the first gate metal (floating gate), and 6 is the second.
Is an insulating film, 7 is a second gate metal (control gate), 8a is a channel portion of a nonvolatile memory element, 8b is a channel portion of a select gate, and 9 is an element active region boundary.

【００１８】図１(a)から明らかなように、フローティ
ングゲート５ａに注入された電子による電荷量に応じて
閾値電圧が変化する不揮発性メモリ素子チャネル部８ａ
と、固定閾値電圧を有するセレクトゲートのチャネル部
８ｂが、電気的に直列に接続された形でひとつの複合素
子に集積されている点は、前述の従来技術の説明に用い
た図４(i)と同じであることが分かる。但し、図１(a)に
示した構造においては、通常のフローティングゲートで
ある第１のゲート金属５ａとは別に、ドレイン３ａ近傍
のもう一つの第１のゲート金属５ｂの存在によって、コ
ントロールゲート７のドレイン３ａ側（図中右側）の端
が半導体基板１から遠ざかる方向に持ち上げられること
で、コントロールゲート７の電位変化が半導体基板１の
キャリア濃度に直接影響する領域、即ち、セレクトゲー
トのチャネル部８ｂの実効的な長さが、二つの第１のゲ
ート金属５ａと５ｂの間隙の長さによって自己整合的に
決定される構造となっている点が、従来の構造と大きく
異なっている。この自己整合的構造によって、従来コン
トロールゲート７とフローティングゲート５ａとの位置
合わせのバラツキの影響で大きく変動していたセレクト
ゲートのチャネル部８ｂの長さを、変動の小さい、安定
した状態に制御できるという効果が得られる。さらに、
上述の位置合わせバラツキによる特性変動分の余裕を見
込む必要が無くなる分だけ、セレクトゲートのサイズを
従来より小さくすることができ、セレクトゲート電流駆
動能力の向上による読み出し応答速度の向上や、集積度
向上の効果も奏する。As is apparent from FIG. 1 (a), the nonvolatile memory element channel portion 8a whose threshold voltage changes in accordance with the amount of charges due to the electrons injected into the floating gate 5a.
4 (i) used in the description of the prior art described above is that the channel portion 8b of the select gate having a fixed threshold voltage is integrated in one composite element in a form of being electrically connected in series. ). However, in the structure shown in FIG. 1A, in addition to the first gate metal 5a, which is a normal floating gate, the presence of another first gate metal 5b near the drain 3a causes the control gate 7 The end on the drain 3a side (right side in the figure) of the control gate 7 is lifted in the direction away from the semiconductor substrate 1, so that the potential change of the control gate 7 directly affects the carrier concentration of the semiconductor substrate 1, that is, the channel portion of the select gate. The structure is significantly different from the conventional structure in that the effective length of 8b is determined in a self-aligned manner by the length of the gap between the two first gate metals 5a and 5b. With this self-aligning structure, it is possible to control the length of the channel portion 8b of the select gate, which has largely fluctuated due to the variation in the alignment between the control gate 7 and the floating gate 5a, to a stable state with little fluctuation. The effect is obtained. further,
The size of the select gate can be made smaller than in the past because there is no need to allow a margin for the characteristic variation due to the above-mentioned alignment variation, and the read response speed and the integration degree can be improved by improving the select gate current drive capability. Also has the effect of.

【００１９】また、このドレイン３ａ近傍のもう一つの
第１のゲート金属５ｂは、ドレイン補助拡散部２によっ
てドレイン３ａに接続されており、電気的にドレインの
一部となっているため、非選択状態（コントロールゲー
ト電位が閾値より低い状態）の不揮発性メモリのリーク
電流を抑え、かつ、選択状態（コントロールゲート電位
が閾値より高い状態）では導通状態となってメモリ素子
の読み出しを妨げない、というセレクトゲート本来の機
能や特性を損なわない。The other first gate metal 5b in the vicinity of the drain 3a is connected to the drain 3a by the drain auxiliary diffusion portion 2 and electrically serves as a part of the drain. It is said that the leak current of the non-volatile memory in the state (the control gate potential is lower than the threshold value) is suppressed, and in the selected state (the state in which the control gate potential is higher than the threshold value), the conductive state does not hinder the reading of the memory element. The original functions and characteristics of the select gate are not impaired.

【００２０】図２(a)〜図２(i)は、請求項２記載の発明
に係る半導体装置の製造方法の第１の実施の形態を示す
図である。図において、１は半導体基板、２はドレイン
補助拡散部、３は不純物拡散層で、３ａはドレイン、３
ｂはソースを表す。また、４は第１の絶縁膜、５ａと５
ｂは第１のゲート金属（フローティングゲートとドレイ
ン短絡ゲート金属）、６は第２の絶縁膜、７は第２のゲ
ート金属（コントロールゲート）、８ａは不揮発性メモ
リ素子のチャネル部、８ｂはセレクトゲートのチャネル
部、１０はフォトレジストをそれぞれ表す。以下、図に
沿って請求項２記載の発明に係る半導体装置の製造方法
の第１の実施の形態を簡単に説明する。2 (a) to 2 (i) are views showing a first embodiment of a method for manufacturing a semiconductor device according to the invention of claim 2. As shown in FIG. In the figure, 1 is a semiconductor substrate, 2 is a drain auxiliary diffusion portion, 3 is an impurity diffusion layer, 3a is a drain, 3
b represents a source. Further, 4 is the first insulating film, 5a and 5
b is the first gate metal (floating gate and drain short-circuit gate metal), 6 is the second insulating film, 7 is the second gate metal (control gate), 8a is the channel part of the nonvolatile memory element, and 8b is select Channel portions 10 of the gate represent photoresist, respectively. Hereinafter, the first embodiment of the method for manufacturing a semiconductor device according to the invention of claim 2 will be briefly described with reference to the drawings.

【００２１】従来技術によるプロセスと同様に、必要に
応じて通常の集積回路におけるWELL形成工程や素子分離
形成工程を経た後、素子形成領域の半導体基板１上を熱
酸化するなどして、図２(a)に示すように第１の絶縁膜
４を形成する。次に、図２(b)に示したようにフォトエ
ッチングによって第１の絶縁膜４のドレイン補助拡散部
２となる位置に穴をあけ、フォトレジスト１０をマスク
としたイオン注入などの方法で不純物を導入する。図２
(c)のように気相成長法などで第１のゲート金属層５で
あるポリシリコン膜を第１の絶縁膜上に形成して必要な
不純物導入を行い、図４(d)に示すようにフォトエッチ
ング工程で第１のゲート金属５ａ（フローティングゲー
ト）と５ｂ（ドレイン短絡ゲート金属）を形成する。こ
の時の寸法制御によって、第１のゲート金属５ａと５ｂ
の間隙の距離が決まり、これを後のセレクトゲートの自
己整合に利用する。続いて、熱酸化または気相成長、も
しくはその両方によって、図２(e)のように第２の絶縁
膜６を形成し、併せてドレイン補助拡散部２を拡散させ
た後、図２(f)に示したように第２のゲート金属層７で
あるポリシリコン膜または金属シリサイド膜を形成す
る。これを、フォトエッチングによって第２のゲート金
属７に成形した様子を図２(g)に示す。この時、セレク
トゲート部８ｂの有効長は、フォト工程の合わせ精度に
関わり無く、図２(d)における第１のゲート金属５ａと
５ｂの間隙の距離によって自己整合的に決定されること
が分かる。さらに、必要に応じてゲート側壁形成などを
行った後、ゲート金属の位置と自己整合する形で、図２
(h)・図２(i)に示すようにソース３ｂ・ドレイン３ａ領
域に不純物導入を行う。Similar to the process according to the prior art, after the WELL formation process and the element isolation formation process in an ordinary integrated circuit, if necessary, the semiconductor substrate 1 in the element formation region is thermally oxidized and the like. As shown in (a), the first insulating film 4 is formed. Next, as shown in FIG. 2B, a hole is formed by photoetching in the position of the first insulating film 4 to be the drain auxiliary diffusion portion 2, and impurities are formed by a method such as ion implantation using the photoresist 10 as a mask. To introduce. Figure 2
As shown in FIG. 4D, a polysilicon film, which is the first gate metal layer 5, is formed on the first insulating film by the vapor phase growth method as shown in FIG. A first gate metal 5a (floating gate) and 5b (drain short-circuit gate metal) are formed by a photoetching process. By the dimension control at this time, the first gate metals 5a and 5b are
The distance of the gap is determined and is used for the self-alignment of the select gate later. Subsequently, a second insulating film 6 is formed as shown in FIG. 2 (e) by thermal oxidation, vapor phase growth, or both, and the drain auxiliary diffusion portion 2 is also diffused. ), A polysilicon film or a metal silicide film which is the second gate metal layer 7 is formed. FIG. 2G shows a state in which this is formed into the second gate metal 7 by photoetching. At this time, it is understood that the effective length of the select gate portion 8b is determined in a self-aligned manner by the distance between the first gate metals 5a and 5b in FIG. 2D regardless of the alignment accuracy of the photo process. . Further, after forming the gate side wall and the like as required, the self-alignment with the position of the gate metal is performed.
(h) As shown in FIG. 2 (i), impurities are introduced into the source 3b / drain 3a regions.

【００２２】この後、従来技術によるプロセスと同様
に、通常の集積回路であれば、層間絶縁膜形成・接続孔
形成・金属配線形成・保護膜形成などの工程へと進む
が、不揮発性メモリ素子の部分は、以上説明した工程で
構造が決定される。Thereafter, similar to the conventional process, in the case of a normal integrated circuit, the process proceeds to the steps of forming an interlayer insulating film, connecting holes, forming metal wiring, forming a protective film, etc. The structure of the part is determined by the steps described above.

【００２３】このように、図２(b)で示したドレイン補
助拡散部２の位置の第１の絶縁膜に予めあけた穴の上を
覆う位置に形成された第１のゲート金属５ｂが半導体基
板内の不純物拡散層であるドレイン補助拡散部２及びド
レイン３ａと接続されることでセレクトゲートのドレイ
ンの一部となり、かつもう一方の第１のゲート金属３ｂ
は周囲から絶縁されて従来と同様のフローティングゲー
トとなり、かつこの両者が図２(d)に示したフォトエッ
チング工程において同時に形成されるため、図１に示し
た自己整合によるセレクトゲート長を有するスプリット
型不揮発性メモリを集積した半導体装置を容易に無理な
く製造できる製造方法を提供することができる。As described above, the first gate metal 5b formed at the position of the drain auxiliary diffusion portion 2 shown in FIG. 2B at the position covering the hole previously drilled in the first insulating film is the semiconductor. By being connected to the drain auxiliary diffusion portion 2 and the drain 3a, which are impurity diffusion layers in the substrate, it becomes a part of the drain of the select gate and the other first gate metal 3b.
Is insulated from the surroundings to form a floating gate similar to the conventional one, and both are formed at the same time in the photoetching process shown in FIG. 2 (d). Therefore, a split gate having a self-aligned select gate length shown in FIG. It is possible to provide a manufacturing method capable of easily and reasonably manufacturing a semiconductor device in which a non-volatile memory is integrated.

【００２４】図３(a)〜図３(i)に請求項２記載の発明に
係る半導体装置の製造方法の第２の実施の形態を示す。
図において、１は半導体基板、２はドレイン補助拡散
部、３は不純物拡散層で、３ａはドレイン、３ｂはソー
スを表す。また、４は第１の絶縁膜、５ａと５ｂは第１
のゲート金属（フローティングゲートとドレイン短絡ゲ
ート金属）、６は第２の絶縁膜、７は第２のゲート金属
（コントロールゲート）、８ａは不揮発性メモリ素子の
チャネル部、８ｂはセレクトゲートのチャネル部、１０
はフォトレジスト、１１は酸化阻止膜、１２は選択酸化
膜をそれぞれ表す。以下、図に沿って請求項２記載の発
明に係る半導体装置の製造方法の第２の実施の形態を簡
単に説明する。3 (a) to 3 (i) show a second embodiment of the method for manufacturing a semiconductor device according to the second aspect of the present invention.
In the figure, 1 is a semiconductor substrate, 2 is a drain auxiliary diffusion portion, 3 is an impurity diffusion layer, 3a is a drain, and 3b is a source. Further, 4 is the first insulating film, 5a and 5b are the first
Gate metal (floating gate and drain short-circuit gate metal), 6 is the second insulating film, 7 is the second gate metal (control gate), 8a is the channel portion of the non-volatile memory element, and 8b is the channel portion of the select gate. 10,
Is a photoresist, 11 is an oxidation prevention film, and 12 is a selective oxide film. A second embodiment of the method for manufacturing a semiconductor device according to the invention of claim 2 will be briefly described below with reference to the drawings.

【００２５】この第２の実施の形態においては、第１の
ゲート金属５ａ・５ｂをパターン形成する際に、通常の
フォトエッチングではなく、ポリシリコン膜５上の酸化
阻止膜１１を一旦フォトエッチングによって穴あけし、
その穴の部分のポリシリコンを選択酸化することによっ
て得られる選択酸化膜１２をエッチングマスクとして第
１のゲート金属５ａ・５ｂをパターン形成することが大
きな相違点であるほかは、前述の第１の実施の形態と全
く同じ製造工程を経る。In the second embodiment, when patterning the first gate metals 5a and 5b, the oxidation prevention film 11 on the polysilicon film 5 is once photo-etched instead of ordinary photo-etching. Drill holes,
The major difference is that the first gate metals 5a and 5b are patterned by using the selective oxide film 12 obtained by selectively oxidizing the polysilicon in the hole portion as an etching mask. The same manufacturing process as the embodiment is performed.

【００２６】即ち、前述の第１の実施の形態と同様に、
必要に応じて通常の集積回路におけるWELL形成工程や素
子分離形成工程を経た後、素子形成領域の半導体基板１
上を熱酸化するなどして第１の絶縁膜４を形成し、フォ
トエッチングによって第１の絶縁膜４のドレイン補助拡
散部２となる位置に穴をあけ、イオン注入などの方法で
不純物を導入すした後、気相成長法などで第１のゲート
金属層５であるポリシリコン膜５を第１の絶縁膜上に形
成して必要な不純物導入を行った状態を図３(a)に示
す。次に、やはり気相成長などによってシリコンナイト
ライドなどの酸化阻止膜１１をポリシリコン膜５の上に
形成して、フォトレジスト膜１０を塗布し、フォト工程
にて第１のゲート金属を形成する位置に穴あけを行った
直後の状態を図３(b)に示す。この後、酸化阻止膜１１
のみをエッチングしてフォトレジストを除去し、熱酸化
を実施すると酸化阻止膜の穴の底のポリシリコンのみが
酸化されて、図３(c)のように選択酸化膜１２が成長す
る。酸化阻止膜１１を除去後、選択酸化膜１２をマスク
としてポリシリコン膜をエッチングすれば、図３(d)の
ように、ふたつの第１のゲート金属５ａ・５ｂをパター
ン形成できる。以降、前述の第１の実施の形態と全く同
様に、図３(e)に示すように第２の絶縁膜６を形成し、
併せてドレイン補助拡散部２を拡散させた後、図３(f)
に示したように第２のゲート金属層７であるポリシリコ
ン膜または金属シリサイド膜を形成し、これをフォトエ
ッチングによって図２(g)のように第２のゲート金属７
に成形し、さらに必要に応じてゲート側壁形成などを行
った後、図３(h)・図３(i)に示すようにソース３ｂ・ド
レイン３ａ領域に不純物導入を行う。この後、必要に応
じて層間絶縁膜形成・接続孔形成・金属配線形成・保護
膜形成などの工程へと進む点も、前述の通りである。That is, similarly to the first embodiment described above,
The semiconductor substrate 1 in the element formation region is subjected to a WELL formation step and an element isolation formation step in an ordinary integrated circuit, if necessary.
The first insulating film 4 is formed by, for example, thermally oxidizing the top, a hole is formed by photoetching in the position of the first insulating film 4 that will be the auxiliary drain diffusion portion 2, and impurities are introduced by a method such as ion implantation. 3A shows a state in which the polysilicon film 5 which is the first gate metal layer 5 is formed on the first insulating film by the vapor phase epitaxy or the like and necessary impurities are introduced after the ashing. . Next, an oxidation prevention film 11 such as silicon nitride is formed on the polysilicon film 5 by vapor phase epitaxy or the like, a photoresist film 10 is applied, and a first gate metal is formed by a photo process. The state immediately after making a hole in the position is shown in FIG. 3 (b). After this, the oxidation prevention film 11
Only the polysilicon is etched to remove the photoresist, and thermal oxidation is performed, so that only the polysilicon at the bottom of the hole of the oxidation prevention film is oxidized and the selective oxide film 12 grows as shown in FIG. 3C. After removing the oxidation prevention film 11, the polysilicon film is etched using the selective oxide film 12 as a mask, so that the two first gate metals 5a and 5b can be patterned as shown in FIG. 3D. Thereafter, the second insulating film 6 is formed as shown in FIG. 3 (e), just as in the first embodiment.
In addition, after diffusing the drain auxiliary diffusion part 2, FIG. 3 (f)
As shown in FIG. 2, a polysilicon film or a metal silicide film which is the second gate metal layer 7 is formed, and the second gate metal layer 7 is formed by photoetching as shown in FIG.
Then, after forming the gate side wall, etc., if necessary, impurities are introduced into the source 3b / drain 3a regions as shown in FIGS. 3 (h) and 3 (i). After that, the process proceeds to the steps such as interlayer insulating film formation, connection hole formation, metal wiring formation, and protective film formation as necessary, as described above.

【００２７】このようにして得られた図３(i)のような
スプリットゲート型不揮発性メモリ素子構造は、選択酸
化膜１２の存在によって、尖った第１のゲート金属５ａ
の両端に電界集中が起こることでメモリ消去効率が上が
る点と、同じく選択酸化膜１２の存在によって、厚くな
ったフローティングゲート５ａとコントロールゲート７
間の絶縁膜の総厚のためにゲート間容量が低下して、容
量の点でもフォトプロセスの位置合わせバラツキの影響
が小さくなる点などの他は、前述の第１の実施の形態と
全く同様に、図１に示した自己整合によるセレクトゲー
ト長を有するスプリット型不揮発性メモリを集積した半
導体装置を容易に無理なく製造できる製造方法を提供す
る効果を奏する。The split gate type non-volatile memory device structure thus obtained as shown in FIG. 3 (i) has a sharp first gate metal 5a due to the presence of the selective oxide film 12.
The electric field concentration occurs at both ends of the memory cell, and the memory erasing efficiency is improved. Similarly, the presence of the selective oxide film 12 increases the thickness of the floating gate 5a and the control gate 7.
Except for the fact that the gate-to-gate capacitance is reduced due to the total thickness of the insulating film between them, and the influence of alignment variations in the photo process is reduced in terms of capacitance as well, and the like, exactly the same as in the first embodiment described above. Further, there is an effect of providing a manufacturing method capable of easily and effortlessly manufacturing a semiconductor device in which the split type nonvolatile memory having the select gate length by self alignment shown in FIG. 1 is integrated.

【００２８】[0028]

【発明の効果】以上述べたように、本発明の半導体装置
は、フローティングゲートに注入された電子による電荷
量に応じて閾値電圧が変化する不揮発性メモリ素子チャ
ネル部と、固定閾値電圧を有するセレクトゲートのチャ
ネル部が、電気的に直列に接続された形でひとつの複合
素子に集積されているスプリットゲート型不揮発性メモ
リ素子において、セレクトゲート部の実効的な長さが、
少なくとも二つある第１のゲート金属同士の間隙の大き
さによって決定される構造となるため、コントロールゲ
ートとフローティングゲートの位置合わせ精度に起因す
るセレクトゲートの特性変動を回避できるという効果が
ある。As described above, according to the semiconductor device of the present invention, the nonvolatile memory element channel portion in which the threshold voltage changes according to the amount of charges injected into the floating gate and the select having the fixed threshold voltage. In a split-gate non-volatile memory device in which the channel part of the gate is electrically connected in series and integrated in one composite device, the effective length of the select gate part is
Since the structure is determined by the size of the gap between at least two first gate metals, there is an effect that the characteristic variation of the select gate due to the alignment accuracy of the control gate and the floating gate can be avoided.

【００２９】また、本発明による半導体装置の製造方法
によれば、フローティングゲートに注入された電子によ
る電荷量に応じて閾値電圧が変化する不揮発性メモリ素
子チャネル部と、固定閾値電圧を有するセレクトゲート
のチャネル部が、電気的に直列に接続された形でひとつ
の複合素子に集積されているスプリット型不揮発性メモ
リ素子において、第１の絶縁膜に予めあけた穴の上を覆
う位置に形成された少なくともひとつの第１のゲート金
属が半導体基板内の不純物拡散層と接続されることでセ
レクトゲートのドレインの一部となり、かつもう一方の
第１のゲート金属は周囲から絶縁されて従来と同様のフ
ローティングゲートとなり、かつこの両者が同時に形成
されるため、後に上層に重なるセレクトゲートのゲート
長を自己整合的に決定でき、フォト工程の位置合わせの
バラツキによるセレクトゲートの特性変動を回避するよ
うな構造の製造が可能になる。Further, according to the method of manufacturing the semiconductor device of the present invention, the nonvolatile memory element channel portion whose threshold voltage changes according to the amount of charges injected into the floating gate, and the select gate having a fixed threshold voltage. A channel portion of the split type nonvolatile memory element integrated in one composite element in a form of being electrically connected in series, is formed at a position covering a hole previously drilled in the first insulating film. Since at least one first gate metal is connected to the impurity diffusion layer in the semiconductor substrate, it becomes a part of the drain of the select gate, and the other first gate metal is insulated from the surroundings as in the conventional case. , Both of which are formed at the same time, so that the gate length of the select gate that will overlap the upper layer later is self-aligned. Constant can, it is possible to manufacture a structure that avoids the characteristic variation of the select gate by aligning the variation in the photo process.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施の形態の構造を示す断面
図、及び平面図であり、(a)は断面図、(b)は平面図であ
る。FIG. 1 is a sectional view and a plan view showing a structure of a first embodiment of the present invention, (a) is a sectional view and (b) is a plan view.

【図２】本発明の第１の実施の形態の製造方法を工程順
に(a)から(i)まで並べた断面図であり、(a)は第１の絶
縁膜形成直後、(b)はドレイン補助拡散部の不純物導入
直後、(c)は第１のゲート金属膜形成直後、(d)は第１の
ゲート金属パターン形成直後、(e)は第２の絶縁膜形成
直後、(f)は第２のゲート金属膜形成直後、(g)は第２の
ゲート金属パターン形成直後、(h)はソース・ドレイン
不純物層形成直後、(i)は不揮発性メモリ素子構造決定
後の断面図をそれぞれ表す。FIG. 2 is a cross-sectional view in which the manufacturing method of the first embodiment of the present invention is arranged in the order of steps from (a) to (i), where (a) is immediately after forming the first insulating film and (b) is Immediately after the introduction of impurities into the drain auxiliary diffusion region, (c) immediately after forming the first gate metal film, (d) immediately after forming the first gate metal pattern, (e) immediately after forming the second insulating film, and (f). Is a cross-sectional view immediately after formation of the second gate metal film, (g) immediately after formation of the second gate metal pattern, (h) immediately after formation of the source / drain impurity layer, and (i) after determination of the structure of the nonvolatile memory element. Represent each.

【図３】本発明の第２の実施の形態の製造方法を工程順
に(a)から(i)まで並べた断面図であり、(a)は第１の絶
縁膜形成とドレイン補助拡散部の不純物導入と第１のゲ
ート金属膜形成の後、(b)は酸化阻止膜形成とそのフォ
トレジストパターンの形成直後、(c)は選択酸化膜形成
直後、(d)は第１のゲート金属パターン形成直後、(e)は
第２の絶縁膜形成直後、(f)は第２のゲート金属膜形成
直後、(g)は第２のゲート金属パターン形成直後、(h)は
ソース・ドレイン不純物層形成直後、(i)は不揮発性メ
モリ素子構造決定後の断面図をそれぞれ表す。FIG. 3 is a cross-sectional view in which the manufacturing method according to the second embodiment of the present invention is arranged in the order of steps from (a) to (i), in which (a) shows the formation of the first insulating film and the drain auxiliary diffusion portion. After the introduction of impurities and the formation of the first gate metal film, (b) is immediately after the formation of the oxidation stop film and the photoresist pattern thereof, (c) is immediately after the formation of the selective oxide film, and (d) is the first gate metal pattern. Immediately after formation, (e) immediately after formation of the second insulating film, (f) immediately after formation of the second gate metal film, (g) immediately after formation of the second gate metal pattern, and (h) at the source / drain impurity layer. Immediately after the formation, (i) represents a cross-sectional view after the structure of the nonvolatile memory element is determined.

【図４】従来の半導体装置の製造方法を工程順に(a)か
ら(h)まで並べた断面図と、従来の半導体装置の構造を
示す断面図であり、(a)は第１の絶縁膜形成直後、(b)は
第１のゲート金属膜形成直後、(c)は第１のゲート金属
パターンのフォトエッチング直後、(d)は第１のゲート
金属パターン形成フォトレジスト除去直後、(e)は第２
の絶縁膜形成直後、(f)は第２のゲート金属膜形成直
後、(g)は第２のゲート金属パターン形成直後、(h)はソ
ース・ドレイン不純物層形成直後をそれぞれ表し、(i)
は従来の構造を示す断面図である。FIG. 4 is a cross-sectional view showing a method of manufacturing a conventional semiconductor device arranged in the order of steps from (a) to (h) and a cross-sectional view showing a structure of a conventional semiconductor device, in which (a) is a first insulating film. Immediately after formation, (b) immediately after formation of the first gate metal film, (c) immediately after photoetching of the first gate metal pattern, (d) immediately after removal of the first gate metal pattern forming photoresist, (e) Is the second
Immediately after the formation of the insulating film, (f) immediately after the formation of the second gate metal film, (g) immediately after the formation of the second gate metal pattern, (h) immediately after the formation of the source / drain impurity layer, and (i).
FIG. 6 is a cross-sectional view showing a conventional structure.

【符号の説明】[Explanation of symbols]

１． 半導体基板 ２． ドレイン補助拡散部（平面図上は、ドレイン補助
拡散部注入孔） ３． 不純物拡散層 ３ａ． ドレイン ３ｂ． ソース ４． 第１の絶縁膜 ５． 第１のゲート金属（フローティングゲート） ６． 第２の絶縁膜 ７． 第２のゲート金属（コントロールゲート） ８． MOSFETのチャネル部 ８ａ． 不揮発性メモリ素子のチャネル部 ８ｂ． セレクトゲートのチャネル部 ９． 素子能動領域境界 １０． フォトレジスト １１． 酸化阻止膜 １２． 選択酸化膜1. Semiconductor substrate 2. Drain auxiliary diffusion portion (in the plan view, drain auxiliary diffusion portion injection hole) 3. Impurity diffusion layer 3a. Drain 3b. Source 4. First insulating film 5. First gate metal (floating gate) 6. Second insulating film 7. Second gate metal (control gate) 8. MOSFET channel portion 8a. Channel portion 8b. Of non-volatile memory element Channel portion of select gate 9. Element active area boundary 10. Photoresist 11. Oxidation prevention film 12. Selective oxide film

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】半導体基板と、 前記半導体基板に形成された開口部を備える第１絶縁膜
と、 前記開口部下方の前記半導体基板に形成されたドレイン
補助拡散部と、 前記半導体基板に形成され、前記ドレイン補助拡散部と
接続されているドレインと、 前記半導体基板に形成され、前記ドレイン補助拡散部か
ら離間して形成されたソースと、 前記ドレイン補助拡散部上に形成され、該ドレイン補助
拡散部と接触するポリシリコン層と、 前記ポリシリコン層から離間され、且つ、前記第１絶縁
膜上に形成されたフローティングゲートと、 前記フローティングゲートと前記ポリシリコン層とを覆
うように形成された第２絶縁層と、 前記フローティングゲート上方から前記ポリシリコン層
上方にわたる領域、且つ、該フローティングゲートと該
ポリシリコン層とに挟まれる領域を含む領域に形成され
たコントロールゲートと、を含むことを特徴とする半導
体装置。 1.A semiconductor substrate, A first insulating film having an opening formed in the semiconductor substrate
When, Drain formed on the semiconductor substrate below the opening
An auxiliary diffusion part, A drain auxiliary diffusion portion formed on the semiconductor substrate;
With the connected drain, Is formed on the semiconductor substrate and is not the drain auxiliary diffusion portion.
A source formed apart from The drain auxiliary is formed on the drain auxiliary diffusion portion.
A polysilicon layer in contact with the diffusion, Separated from the polysilicon layer and having the first insulation
A floating gate formed on the film, Covering the floating gate and the polysilicon layer
A second insulating layer formed in such a manner, The polysilicon layer from above the floating gate
The region overlying the floating gate and the floating gate
Formed in a region including a region sandwiched between the polysilicon layer and
A control gate, and a semiconductor
Body device. 【請求項２】請求項１において、 前記フローティングゲートと前記第２絶縁層および前記
ポリシリコン層と該第２絶縁層との間に形成された選択
酸化膜をさらに有することを特徴とする半導体装置。2.In claim 1, The floating gate, the second insulating layer and the
Selection formed between a polysilicon layer and the second insulating layer
A semiconductor device further comprising an oxide film. 【請求項３】以下の工程（ａ）〜（ｄ）を備えることを
特徴とする半導体装置の製造方法。 （ａ）半導体基板上に、所定領域に開口部を有する第１
絶縁層を形成する工程と、 （ｂ）前記半導体基板の前記開口部が形成されている領
域に、不純物を導入する工程と、 （ｃ）前記第１絶縁層上にフローティングゲートを形成
するとともに、前記開口部が形成された領域にポリシリ
コン層を形成する工程と、 （ｄ）前記フローティングゲート及び前記ポリシリコン
層上を含む前記半導体基板上に第２絶縁層を形成する工
程と、 （ｅ）前記フローティングゲートの上方から前記ポリシ
リコン層の上方にわたる領域 であって、かつ前記フローティングゲートと前記ポリシ
リコン層とに挟まれる領域を含む領域にコントロールゲ
ートを形成する工程と、 （ｆ）前記半導体基板にソース及びドレインを形成する
工程と、 を備え、前記ポリシリコン層は前記ドレイン補助拡散部
によって前記ドレインに接続されていることを特徴とす
る半導体装置の製造方法。 3. Providing the following steps (a) to (d):
A method for manufacturing a characteristic semiconductor device. (A) A first semiconductor device having an opening in a predetermined region on a semiconductor substrate
A step of forming an insulating layer, and (b) a region where the opening of the semiconductor substrate is formed.
A step of introducing impurities into the region, and (c) forming a floating gate on the first insulating layer.
The area where the opening is formed.
And (d) the floating gate and the polysilicon.
A step of forming a second insulating layer on the semiconductor substrate including a layer
And (e) the policy from above the floating gate.
A region extending above the recombination layer and including the floating gate and the policy.
In the area including the area sandwiched between the recon layer and the control layer,
And (f) forming a source and a drain on the semiconductor substrate.
And the polysilicon layer is the drain auxiliary diffusion portion.
Is connected to the drain by
Manufacturing method of semiconductor device. 【請求項４】請求項３において、 前記工程（ｃ）において、前記フローティングゲートと
前記ポリシリコン層とは同一工程で形成されることを特
徴とする半導体装置の製造方法 。 4. The floating gate according to claim 3, in the step (c).
Specially, it is formed in the same process as the polysilicon layer.
Manufacturing method of semiconductor device . 【請求項５】請求項３又は４において、 前記工程（ｂ）と前記工程（ｃ）の間に、以下の工程
（ｃ−１）〜（ｃ−３）をさらに含むことを特徴とする
半導体装置の製造方法。 （ｃ−１）前記開口部を含む前記第１絶縁層上にポリシ
リコンを形成する工程、 （ｃ−２）前記フローティングゲート及び前記ポリシリ
コン層に対応する領域に開口部を有する酸化防止膜を、
前記ポリシリコン上に形成する工程、 （ｃ−３）前記酸化防止膜をマスクとして、前記ポリシ
リコン上に選択酸化膜を形成する工程。 5. The method according to claim 3 or 4, wherein the following steps are provided between the step (b) and the step (c).
(C-1) to (c-3) are further included.
Manufacturing method of semiconductor device. (C-1) A policy is formed on the first insulating layer including the opening.
A step of forming a recon, (c-2) the floating gate and the polysilicon
An antioxidant film having an opening in the region corresponding to the con layer,
Forming on the polysilicon, (c-3) using the antioxidant film as a mask, the polysilicon
A step of forming a selective oxide film on the recon.