KR100599063B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치는, 제 1 도전형의 반도체 기판, 게이트 절연막을 개재하여 상기 반도체 기판 상에 제공되는 제 1 전극, 중간 절연막을 개재하여 적어도 상기 제 1 전극 상에 제공되는 제 2 전극, 및 상기 반도체 기판 내에서 간격을 두고 제공되는 1 쌍의 제 2 도전형 불순물 영역을 구비하고, 상기 불순물 영역중 하나 이상의 불순물 영역은 상기 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역, 및 고농도 불순물 영역을 구비한다.
반도체 장치
Description
도 1 내지 4 는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 개략 단면도.
도 5 및 6 은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 개략 단면도.
도 7 은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하는 개략 단면도.
도 8 및 9 는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 설명하는 개략 단면도.
도 10 내지 12 는 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 방법을 설명하는 개략 단면도.
도 13 은 본 발명의 제 6 실시예에 따른 반도체 장치의 제조 방법을 설명하는 개략 단면도.
도 14 내지 17 은 종래 기술에 따른 반도체 장치의 제조 방법을 설명하는 개략 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 기판 2 : 게이트 절연막
4 : 제 1 게이트 전극 5 : 저농도 오프셋 영역
6 : 중간 절연막 8 : 제 2 게이트 전극
9 : 중간 농도 오프셋 영역 10 : 소스/드레인 영역
본 발명은 고 항복전압 트랜지스터 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
고전압에서 동작하는 비 휘발성 반도체 메모리 (예를 들면, 플래시 메모리) 및 액정 드라이버 등의 반도체 장치 내의 고전압 동작 트랜지스터는 통상의 전압에서 동작하는 MOS 트랜지스터와 구조면에서 다르다. 그러한 트랜지스터는 통상의 LDD 형 MOS 트랜지스터와 실질적으로 동일한 구조를 갖지만, LDD 영역에 있는 통상의 측벽 스페이서 폭보다 더 큰 오프셋 폭을 갖는다 (특히, 더 큰 오프셋 폭 부분을 "오프셋 영역" 이라 함).
특히, 일본 특개평 제 10(1998)-189954 호에는 새로운 고 항복전압 트랜지스터 및 그 제조 방법이 개시되어 있으며, 여기서는 이중층 게이트 전극 구조를 이용하여 LDD 오프셋 영역을 형성하고 있다. 이러한 고 항복전압 트랜지스터는 구동 성능의 열화를 방지할 수 있고, 저항 감소 기술의 하나인 살리사이드 공정 (salicide process) 을 사용할 수 있다.
고 항복전압 트랜지스터의 제조 방법을 도 14 내지 17 을 참조하여 설명한다.
도 14 에 도시된 바와 같이, 공지의 소자 분리 공정에 의해 형성된 소자 분리 산화막 (도시 안됨) 을 갖는 반도체 기판 (21) 에 먼저 채널 도핑한 후, 그 다음 기판 상에 게이트 절연막 (22) 을 개재하여 제 1 폴리실리콘층 (23) 을 형성한다.
이어서, 도 15 에 나타난 바와 같이 포토리소그래피 공정에 의해 제 1 게이트 전극 (24) 을 형성한다. 그 다음, 이렇게 형성한 기판 상에 고 항복전압 트랜지스터 형성 영역에 개구를 갖는 레지스트 패턴 (도시 안됨) 을 형성하고, 레지스트 패턴을 사용하여 이온 주입에 의해 기판 내에 고 항복전압 트랜지스터의 LDD 오프셋 영역 (25) 을 형성한다.
그 후, 도 16 에 나타난 바와 같이, 이렇게 형성한 기판 상에 중간 절연막 (26) 을 개재하여 제 2 폴리실리콘막 (27) 을 형성한다.
도 17 에 나타난 바와 같이, 포토리소그래피 공정에 의해 제 1 게이트 전극 (24) 을 피복하도록 제 2 게이트 전극 (28) 을 형성한다. 그 다음, 이렇게 형성한 기판 상에 고 항복전압 트랜지스터 형성 영역에 개구를 갖는 레지스트 패턴 (도시 안됨) 을 포토리소그래피 공정에 의해 형성하고, 소스/드레인 영역 (30) 을 형성하기 위해 제 1 및 제 2 게이트 전극 (24, 28) 에 이온이 침투하지 않는 정도의 에너지로 이온 주입을 행한다.
소자의 초소형화를 위해서는, 열처리에 기인한 불순물의 확산의 확대를 방지하여야 한다. 이를 위하여, 제조 공정시에 더 낮은 온도에서 열처리를 행한다. 따라서, 열처리에 의한 확산 프로파일의 확장에 의해 접합 항복 전압을 개선시키는 것은 어렵게 된다. 어떤 경우에는, 전술한 고 항복전압 트랜지스터조차도 요구되는 항복전압을 만족스럽게 보장하지 못한다.
더 높은 에너지로 불순물 이온을 기판 내로 더 깊이 주입함으로써 충분히 큰 접합 깊이에 소스/드레인 영역을 형성하려는 시도가 이루어질 수 있다. 그러나, 이온 주입을 위한 자기정렬 마스크 (self-alignment mask) 로서 사용될 게이트 전극은 미세 공정능력 (micro-processability) 의 개선 및 게이트 전극 공핍의 억제를 위해 감소된 두께를 갖는다. 따라서, 이러한 시도는 무의미하다.
전술한 사항을 고려할 때, 미소 제조 공정에 적합한 구조를 갖는 고 항복전압 트랜지스터 및 그러한 고 항복전압 트랜지스터의 제조 방법이 요구되고 있다.
본 발명의 제 1 태양에 따르면, 제 1 도전형의 반도체 기판; 게이트 절연막을 개재하여 반도체 기판 상에 제공되는 제 1 전극; 중간 절연막을 개재하여 적어도 제 1 전극 상에 제공되는 제 2 전극; 및 반도체 기판 내에서 간격을 두고 제공되는 1 쌍의 제 2 도전형 불순물 영역을 구비하는 반도체 장치가 제공되고, 상기 불순물 영역중의 하나 이상의 영역은 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역, 및 고농도 불순물 영 역을 구비한다.
본 발명의 제 2 태양에 따르면, (ⅰ) 제 1 도전형 반도체 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 제 1 전극을 형성하는 단계; (ⅱ) 제 1 전극을 마스크로서 사용하여 이렇게 형성한 기판에 제 2 도전형의 이온 주입을 행하는 단계; (ⅲ) 이렇게 형성한 반도체 기판 상에 중간 절연막을 형성하고 적어도 제 2 전극의 일부분이 제 1 전극 상에 배치되도록 중간 절연막 상에 제 2 전극을 형성하는 단계; (ⅳ) 제 1 전극과 제 2 전극 중 어느 하나로 형성된 반도체 기판의 영역 내로 이온이 주입되도록 하지만 제 1 전극과 제 2 전극이 겹쳐 형성된 반도체 기판의 영역 내로는 이온이 주입되지 못하게 하는 주입 에너지로써, 이렇게 형성한 기판에 제 2 도전형의 이온 주입을 행하는 단계; 및 (ⅴ) 이온이 제 1 전극 및 제 2 전극을 침투하지 못하도록 하는 주입 에너지로써 기판에 제 2 도전형의 이온 주입을 행하는 단계를 포함하는 반도체 장치의 제조 방법을 제공함으로써, 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역을 구비하는 하나 이상의 제 2 도전형 불순물 영역을 갖도록 상기 반도체 장치를 제조한다.
본 발명에 따른 반도체 장치는 필수적으로 제 1 도전형의 반도체 기판, 게이트 절연막, 제 1 전극, 중간 절연막, 제 2 전극, 및 일정 간격을 두고 제공되는 1 쌍의 제 2 도전형 불순물 영역을 구비한다. 이 반도체 장치는 P 형 또는 N 형인 소위 고 항복전압 MOS 트랜지스터를 포함한다.
본 발명의 반도체 장치에 사용하는 반도체 기판은 특별히 제한되지 않고, 반도체 장치에 일반적으로 사용하는 어떠한 기판일 수도 있다. 전형적인 반도체 기판의 재료는 실리콘 및 게르마늄 등의 원소 반도체와, GaAs, InGaAs 및 ZnSe 등의 화합물 반도체를 포함한다. 이들 중, 특히 실리콘 기판이 바람직하다. 기판은 SOI 기판 또는 다층 SOI 기판 등이 될 수도 있다. 반도체 기판은, 기판 상에 (또는 SOI 기판의 반도체 표면층 상에) 형성된 소자 분리 영역을 갖는 것이 바람직하다. 또한, 반도체 기판은 트랜지스터, 커패시터, 저항, 이들 소자들로 구성된 회로, 반도체 소자, 층간 절연막, 상호접속층 등의 조합으로 형성된 단층 구조 또는 다층 구조일 수도 있다. 소자 분리 영역은 LOCOS 막, 트렌치 산화막 및 STI 막 등의 다양한 소자 분리막 중의 어느 것에 의하여도 구성할 수 있다. 본 발명에서, 반도체 기판은 P 형 또는 N 형 중의 어느 하나일 수 있는 제 1 도전형으로, 적절한 시트 저항을 갖는 것이 바람직하다.
본 발명에서, 게이트 절연막은 반도체 장치 내에서 게이트 절연막 또는 터널 절연막으로서 기능할 수 있다. 제 1 전극과 제 2 전극을 서로 절연시키기 위해 적어도 제 1 전극과 제 2 전극 사이에 중간 절연막을 배치한다. 게이트 절연막 및 중간 절연막은 각각 예를 들어, 실리콘 산화막 (열 산화막, 저온 산화막 (LTO 막) 또는 고온 산화막 (HTO 막)), 실리콘 질화막, SOG 막, PSG 막, BSG 막, 및/또는 BPSG 막으로 구성된 단층막 또는 다층막일 수 있다. 게이트 절연막 및 중간 절연막의 두께는 각각 막의 기능에 따라 결정되며, 예를 들어, 각각 약 5 내지 약 50 nm 일 수 있다. 중간 절연막은 일반적으로, 제 1 전극을 포함하여 반도체 기판 전체 표면 상에 제공되거나, 반도체 기판 표면의 일부를 피복할 수 있다. 중간 절연막은, 후술하는 바와 같이 제 2 전극을 처리할 때 에칭 스토퍼로서 기능할 수 있는 물질로 이루어지는 것이 바람직하다.
제 1 전극은 통상의 MOS 트랜지스터의 게이트 전극, 커패시터 전극, 저항 소자, 또는 메모리 트랜지스터의 플로팅 게이트 (floating gate) 전극으로서 기능할 수 있다. 제 2 전극은 통상의 MOS 트랜지스터의 게이트 전극, 커패시터 전극, 저항 소자, 또는 메모리 트랜지스터의 제어 게이트 (control gate) 전극으로서 기능할 수 있다. 제 1 전극 및 제 2 전극은 각각 예를 들어, 비정질, 단결정, 또는 다결정 N 형 또는 P 형 원소 반도체 (예를 들어, 실리콘, 게르마늄 등), 또는 화합물 반도체 (예를 들어, GaAs, InP, ZnSe, 또는 CsS 등) 등의 반도체막, 금, 백금, 은, 구리 또는 알루미늄 등의 금속막, 티타늄, 탄탈 또는 텅스텐 등의 고융점 금속막, 및/또는 고융점 금속의 실리사이드막 또는 폴리사이드막으로 이루어진 단층막 또는 다층막일 수 있다. 실리콘막 또는, 전체 또는 일부분은 고융점 금속 실리사이드로 이루어진 표면을 갖는 실리콘막이 특히 바람직하다. 제 1 및 제 2 전극은 각각 예를 들어, 약 100 내지 약 400 nm 의 두께를 가지며, 제 1 전극이 제 2 전극보다 더 두꺼운 두께를 갖는 것이 바람직하다. 제 1 및 제 2 전극은 각각, 제조될 반도체 장치의 초소형화을 고려하여, 그 기능, 인가 전압, 재료 및 두께에 따라 적절히 결정되는 형상과 크기를 가진다. 예를 들어, 제 1 전극은 통상적으로 직사각형 형상을 가진다. 제 2 전극의 형상 및 크기는, 일반적으로 제 2 전극이 제 1 전극을 전부 피복하고 반도체 기판 상의 제 1 전극의 일측 또는 대향하는 양측으로 더 연장되거나 제 1 전극 상에만 배치되도록, 할 수 있다.
제 1 전극 및/또는 제 2 전극의 측벽 상에 측벽 절연막을 제공할 수도 있다. 측벽 절연막의 두께는 제 1 및 제 2 전극의 두께, 제 1 및 제 2 전극에 인가되는 전압 등에 따라서 적절히 결정할 수 있다. 제 1 전극 및/또는 제 2 전극은 그 표면을 일부 또는 전부 피복하는 전도층 (예를 들어, 금속막, 고융점 금속막 또는 고융점 금속의 실리사이드) 을 가질 수 있다. 전도층의 두께는 제 1 및 제 2 전극의 두께 및 물질에 따라 적절히 결정되며, 바람직하게는 약 10 내지 약 200 nm 이다.
1 쌍의 제 2 도전형 불순물 영역은 간격을 두고 제공된다. 즉, 불순물 영역들은 그들 사이에 채널 영역을 개재하여 제 1 및 제 2 전극의 대향하는 양측에 서로 간격을 두고 배치된다. 반도체 기판이 N 형이면, 제 2 도전형은 P 형이고, 반도체 기판이 P 형이면, 제 2 도전형은 N 형이다. 1 쌍의 불순물 영역중의 하나 이상의 불순물 영역은, 채널 영역으로부터, 즉, 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역을 가진다. 불순물 영역이 전술한 배열을 갖는 한, 그 불순물 영역은 저농도 불순물 영역, 중간 농도 불순물 영역 및/또는 고농도 불순물 영역으로부터 수직으로, 수평으로 또는 대각선으로 배열된 상이한 불순물 농도의 불순물 확산층을 더 포함한다.
일반적으로, 저농도 불순물 영역은 상대적으로 낮은 불순물 농도를 갖는 오프셋 영역으로 기능한다. 예를 들어, 저농도 불순물 영역은 1018 이온/cm3 정도의 불순물 농도를 가지며, 적어도 채널 영역에 인접한 반도체 기판의 표면 부분에 제공하는 것이 바람직하다. 제 1 전극 상에만 제 2 전극을 배치하는 경우, 저농도 불순물 영역은, 후술할 중간 농도 불순물 영역 및 고농도 불순물 영역을 에워싸도록 채널 영역에 인접한 반도체 기판의 표면 부분으로부터 기판의 내측으로 연장할 수도 있다. 저농도 불순물 영역은, 반도체 기판의 표면으로부터 측정할 때, 약 100 내지 약 600 nm 의 깊이로 배치된다.
중간 농도 불순물 영역은 일반적으로 저농도 불순물 영역보다 더 높은 불순물 농도를 갖는 오프셋 영역으로서 기능할 수 있다. 예를 들어, 중간 농도 불순물 영역은 1×1018 내지 1019 이온/cm3 정도의 불순물 농도를 가지며, 저농도 불순물 영역에 인접하여 제공하는 것이 바람직하다. 중간 농도 불순물 영역은, 반도체 기판의 표면 부분에만 제공하거나, 후술할 고농도 불순물 영역을 에워싸도록 또는 그 일부 또는 전부가 저농도 불순물 영역에 의해 에워싸이도록 반도체 기판의 표면 부분으로부터 기판의 내측으로 연장할 수 있다. 중간 농도 불순물 영역은, 반도체 기판의 표면으로부터 측정할 때, 약 100 내지 약 600 nm 의 깊이로 배치된다.
고농도 불순물 영역은 일반적으로 소스/드레인 영역으로서 기능할 수 있으며, 중간 농도 불순물 영역보다 더 높은 불순물 농도를 가진다. 예를 들어, 고농도 불순물 영역은 1×1020 내지 1021 이온/cm3 정도의 불순물 농도를 가지며, 중간 농도 불순물 영역에 인접하여 배치하는 것이 바람직하다. 고농도 불순물 영역은 반도체 기판의 표면 부분에만 제공하고, 전술한 바와 같은 전도층이 고농도 불 순물 영역의 표면을 일부 또는 전부 피복하도록 제공하는 것이 바람직하다. 고농도 불순물 영역은, 반도체 기판의 표면으로부터 측정할 때, 약 100 내지 약 400 nm 의 깊이로 배치된다. 고농도 불순물 영역의 표면 상에 전도층을 제공하는 경우, 전도층의 두께는 약 10 내지 약 200 nm 가 바람직하다. 고농도 불순물 영역은 저농도 불순물 영역 및 중간 농도 불순물 영역에 의해 에워싸이거나, 저농도 불순물 영역에 의해서만 에워싸일 수 있다.
본 발명에 의한 반도체 장치의 제조 방법에서, 단계 (ⅰ) 에서는, 제 1 도전형의 반도체 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 제 1 전극을 형성한다. 게이트 절연막은, 게이트 절연막용 재료에 따라서 열산화 공정, CVD 공정, 스퍼터링 공정 또는 증발 (evaporation) 공정에 의해 형성할 수 있다. 제 1 전극의 형성은 통상의 MOS 트랜지스터의 게이트 전극의 형성과 동일한 방식으로 이루어질 수 있다.
단계 (ⅱ) 에서는, 제 1 전극을 마스크로 사용하여 제 2 도전형의 이온을 반도체 기판 내로 주입한다. 제 2 도전형의 이온의 예로는, 인 이온 및 비소 이온 등의 N 형 이온과, 붕소 이온 및 BF2 이온 등의 P 형 이온을 포함한다. 이 이온 주입은 저농도 불순물 영역의 형성을 위해 행한다. 예를 들어, 저농도 불순물 영역을 형성하기 위해, 5 내지 40 keV 의 주입 에너지 및 약 5×1012 내지 1013 이온/cm2 의 주입양 (dose) 을 이용한다.
단계 (ⅲ) 에서 제 1 전극 상에만 제 2 전극을 형성할 경우, 단계 (ⅱ)에서 행해지는 이온 주입은 저농도 불순물 영역 이외의 불순물 영역 (예를 들어, 중간 농도 불순물 영역) 을 형성하기 위해 행한다. 이 경우, 이온 주입은 약 1×1013 내지 1014 이온/cm2 의 주입양으로 행한다.
단계 (ⅲ) 에서는, 반도체 기판 상에 중간 절연막을 형성하며, 반도체 기판 상에 중간 절연막을 사이에 두고 제 2 전극을 형성하여 적어도 그 일부분이 제 1 전극 상에 배치되도록 한다. 중간 절연막은 게이트 절연막과 동일한 방식으로 형성한다. 제 2 전극의 형성은 제 1 전극의 형성과 실질적으로 동일한 방식으로 이루어진다.
단계 (ⅳ) 에서는, 제 2 도전형의 이온을 반도체 기판 내로 다시 주입한다. 이온 주입은, 제 1 전극 및 제 2 전극중 어느 하나로 형성된 반도체 기판의 영역 내로는 이온이 주입되지만 제 1 전극 및 제 2 전극이 겹쳐 싸여 형성된 반도체 기판의 영역으로는 이온이 주입되지 않도록 하는 조건하에서 실행하여야 한다. 이온 주입을 위해, 제 1 및 제 2 전극의 두께와 재료, 및 중간 절연막의 두께에 따라서 예를 들어, 약 40 내지 약 200 keV 의 주입 에너지를 이용한다. 이 이온 주입은 중간 농도 불순물 영역을 형성하기 위해 행한다. 중간 농도 불순물 영역의 형성에는, 예를 들어, 약 1×1013 내지 2×1014 이온/cm2 의 주입양을 이용한다. 제 1 전극 상에만 제 2 전극을 제공하는 경우, 단계 (ⅳ) 에서 실행하는 이온주입은 중간 농도 불순물 영역 이외의 불순물 영역 (예를 들어, 저농도 불순물 영역) 을 형성하기 위해 행한다. 이 경우, 이온 주입을 위해 약 40 내지 약 200 keV 의 주입 에너지와 약 5×1012 내지 약 1×1014 이온/cm2 의 주입양을 이용한다.
단계 (ⅴ) 에서는, 반도체 기판 내로 제 2 도전형의 이온을 더 주입한다. 이온 주입은, 제 1 및 제 2 전극중 어느 전극에도 이온이 침투하지 않도록 하는 조건하에서 실행하여야 한다. 이온 주입을 위해, 제 1 및 제 2 전극의 두께와 재료, 및 중간 절연층의 두께에 따라서, 예를 들어, 약 3 내지 약 80 keV 의 주입 에너지를 이용한다. 이 이온 주입은 고농도 불순물 영역을 형성하기 위해 행한다. 예를 들어, 고농도 불순물 영역의 형성에는, 약 1 내지 5×1015 이온/cm2 의 주입양을 이용한다.
전술한 단계들을 행함으로써, 제 1 전극의 대향하는 양측 상에 간격을 두고 제공되는 1 쌍의 제 2 도전형의 불순물 영역을 갖되, 그 불순물 영역들중 하나 이상의 영역이, 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역, 및 고농도 불순물 영역을 구비하는 반도체 장치를 제조할 수 있다.
본 발명에서는, 단계 (ｉ) 내지 단계 (ⅴ) 는, 반도시 이 순서로 행할 필요는 없다. 예를 들어, 단계 (ⅴ) 는 단계 (ⅳ) 보다 먼저 행할 수도 있다. 본 발명의 제조 방법은, 필요에 따라, 통상의 반도체 공정에 주로 요구되는 열처리 단계, 포토리소그래피 단계, 추가적인 이온 주입 단계 등을 더 포함할 수도 있다.
단계 (ⅰ) 내지 단계 (ⅴ) 를 이 순서대로 행하는 데 있어서, 단계 (ⅳ) 와 단계 (ⅴ) 사이에 제 1 전극 및/또는 제 2 전극의 측벽 상에 측벽 절연막을 형성하 는 단계를 행할 수 있다. 측벽 절연막의 형성은 본 기술분야에서 공지된 방법에 의해 수행할 수도 있다. 측벽 절연막을 형성한 후에, 단계 (ⅴ) 에서 제 2 도전형의 이온이 측벽 절연막을 침투하지 않을 정도의 주입 에너지로 제 2 도전형의 이온을 기판 내로 주입할 수도 있으며, 이에 의해 불순물 영역의 오프셋 폭을 원하는 바에 따라 제어할 수 있다.
단계 (ⅲ) 에서 제 1 전극 상에만 제 2 전극을 형성하는 경우, 측벽 절연막을 형성한 후에 단계 (ⅴ) 에서 이온 주입을 행함으로써, 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역을 구비하는 제 2 도전형 불순물 영역을 확실히 형성할 수도 있다. 단계 (ⅲ) 에서 제 1 전극으로부터 반도체 기판상으로 연장되도록 제 2 전극을 형성하는 경우에는, 측벽 절연막의 형성 후에 단계 (ⅴ) 에서 이온 주입을 행함으로써, 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역 외에도 다른 불순물 농도를 갖는 불순물 영역을 형성할 수도 있다.
또한, 단계 (ⅰ) 내지 단계 (ⅴ) 를 이 순서대로 행하는 데 있어서, 단계 (ⅳ) 와 단계 (ⅴ) 사이에 측벽 절연막 형성 단계를 행하고, 단계 (ⅴ) 후에 고융점 금속막을 이용하여 살리사이드 공정을 행하는 것이 바람직하다. 이것은, 제 1 전극 및/또는 제 2 전극 및 고농도 불순물 영역 상에만 전도층의 형성을 허용하는 반면, 소위 오프셋 영역 상에는 전도층의 형성을 방지한다. 게이트 전극의 측벽 상의 원하지 않는 실리사이드 형성에 기인하여 발생할 수 있는 반도체 장치 특성의 열화를 방지할 수 있다면, 단계 (ⅳ) 와 단계 (ⅴ) 사이에 행해지는 측벽 절 연막 형성 후에, 단계 (ⅴ) 뒤에 이어지는 살리사이드 공정을 반드시 행할 필요는 없다.
이하, 첨부 도면을 참조하여, 본 발명의 반도체 장치 및 그 제조 방법을 실시예에 의해 상세히 설명한다.
제 1 실시예
본 발명의 제 1 실시예에 따른 고 항복전압 MOS 트랜지스터를 포함한 반도체 장치 및 그 제조 방법을 설명한다.
도 4 에 나타난 바와 같이, 이 실시예에서의 반도체 장치는 반도체 기판 (1), 게이트 절연막 (2) 을 개재하여 반도체 기판 (1) 상에 제공되는 제 1 게이트 전극 (4), 및 중간 절연막 (6) 을 개재하여 제 1 게이트 전극 (4) 상에 제공되는 제 2 게이트 전극 (8) 을 포함한다. 제 2 게이트 전극 (8) 은 제 1 게이트 전극 (4) 을 전부 피복하고, 반도체 기판 (1) 상으로 연장한다. 반도체 기판 (1) 의 표면에는 1 쌍의 불순물 영역이 제 1 게이트 전극 (4) 의 대향하는 양측 상에서 간격을 두고 제공된다. 불순물 영역은 각각, 제 1 게이트 전극 (4) 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 오프셋 영역 (5), 중간 농도 오프셋 영역 (9) 및 소스/드레인 영역 (10) 을 구비한다.
반도체 장치는 다음 방법으로 제조한다.
공지의 소자 분리 영역 형성 공정을 통해 형성된 소자 분리 산화막 (도시 안됨) 을 갖는 반도체 기판을 우선 채널도핑한다. 그 다음에, 도 1 에 도시된 바와 같이, 기판 상에 고 항복전압 트랜지스터용 게이트 절연막 (2) 을 개재하여 제 1 폴리실리콘막 (3) 을 형성한다.
도 2 에 도시된 바와 같이, 제 1 게이트 전극 (4) 을 포토리소그래피 공정을 통해 형성한다. 제 1 게이트 전극 (4) 은 예를 들어, 200 nm 의 두께를 가진다.
다음에는, 이렇게 형성한 기판 상에 고 항복전압 NMOS 트랜지스터 형성 영역 상에 개구를 갖는 레지스트 패턴 (도시 안됨) 을 포토리소그래피 공정을 통해 형성한다. 그 다음에, 고 항복전압 PMOS 트랜지스터의 저농도 오프셋 영역 (5) 형성용 마스크로서 레지스트 패턴을 사용하여 50 keV 의 주입 에너지, 8×1012 cm-2 의 주입양으로 P 이온을 기판 내로 주입한다.
마찬가지로, 이렇게 형성한 기판 상에, 고 항복전압 PMOS 트랜지스터 형성 영역 상에 개구를 갖는 레지스트 패턴 (도시 안됨) 을 포토리소그래피 공정에 의해 형성한다. 그 다음에, 고 항복전압 NMOS 트랜지스터의 저농도 오프셋 영역 (도시 안됨) 형성용 마스크로서 레지스트 패턴을 사용하여 20 keV 의 주입 에너지, 8×1012 cm-2 의 주입양으로 B 이온을 기판 내로 주입한다.
이어서, 도 3 에 나타난 바와 같이, 이렇게 형성한 반도체 기판 (1) 상에, 중간 절연막 (6) 을 개재하여 제 2 폴리실리콘막을 형성하고, 그 다음에 포토리소그래피 공정을 통하여 제 2 게이트 전극 (8) 을 형성한다. 제 2 게이트 전극은 예를 들어, 150nm 의 두께를 가진다. 제 2 게이트 전극은 제 1 게이트 전극 (4) 을 피복하고 제 1 게이트 전극 (4) 의 반대측들 상의 반도체 기판 (1) 상으로 연장하도록 형성한다. 그 다음에, 이렇게 형성된 기판 상에, 고 항복전압 NMOS 트랜지스터 형성 영역 상에 개구를 갖는 레지스트 패턴 (도시 안됨) 을 포토리소그래피 공정에 의해 형성한다. 그 다음에, 부가적인 중간 오프셋 영역 (9) 형성용 마스크로서 레지스트 패턴을 사용하여 P 이온이 단일의 전극 부분에는 침투하게 하고 겹쳐 싸인 전극 부분에는 침투하지 않는 정도의 주입 에너지 (예를 들어, 150 keV), 2×1013 cm-2 의 주입양으로 P 이온을 기판 내로 주입한다.
그 다음에, 도 4 에 나타난 바와 같이, 소스/드레인 영역 (10) 의 형성을 위해서, As 이온이 제 1 및 제 2 게이트 전극의 어느 전극에도 침투하지 않는 정도의 주입 에너지 (예를 들어, 50 keV), 3×1015 cm-2 의 주입양으로 As 이온을 기판 내로 주입한다.
마찬가지로, 고 항복전압 PMOS 트랜지스터 형성 영역에서는, 예를 들어, 60 keV 의 주입 에너지, 2×1013 cm-2 의 주입양으로 B 이온을 주입하고, 소스/드레인 영역 (도시 안됨) 의 형성을 위해서, 예를 들어, 30 keV 의 주입 에너지, 3×1015 cm-2 의 주입양으로 BF2 이온을 기판 내로 주입한다.
또한, 반도체 장치 제조 공정의 전반부 (웨이퍼 공정 (wafer process)) 를 완성하기 위해, 이렇게 형성한 기판에 대해 활성화 어닐링 공정 (activation annealing process), 중간층 절연막 형성 공정, 콘택트 홀 (contact hole) 형성 공정, 다층 배선 (multi-level interconnection) 형성 공정, 보호막 형성 공정 등을 행하고, 반도체 장치 제조 공정의 나머지 후반부 (어셈블리 공정 (assembly process)) 를 행한다. 이렇게, 반도체 장치를 제조한다.
제 2 실시예
제 2 실시예에 따른 반도체 장치는, 제 2 게이트 전극 (8) 의 측벽 상에 측벽 절연막 (11) 을 형성하고 소스/드레인 영역 (10) 및 제 2 게이트 전극 (8) 이 각각 그 표면 상에 실리사이드층 (12) 을 갖는다는 점을 제외하고는, 제 1 실시예의 반도체 장치와 실질적으로 동일한 구조를 가진다.
제 1 실시예에서의 반도체 제조 방법과 실질적으로 동일하나 소위 살리사이드 공정을 추가적으로 사용하는 반도체 장치의 제조 방법에 대해 설명한다.
소스/드레인 형성 단계 (도 4 참조) 까지는 제 1 실시예에서와 동일한 단계들을 행함으로써, 고 항복전압 NMOS 트랜지스터 및 고 항복전압 PMOS 트랜지스터를 제조한다.
그 후에, 이렇게 형성한 반도체 기판 (1) 상에 실리콘 질화막을 형성한 후, 에치 백 (etched back) 하여 제 2 게이트 전극 (8) 의 측벽 상에 측벽 절연막 (11) 을 형성한다. 이 때, 제 2 게이트 전극 (8) 및 소스/드레인 영역 (10) 의 표면으로부터 실리콘이 노출된다.
이어서, 이렇게 형성한 반도체 기판 상에 Ti 막을 형성하고, Ti 막을 실리콘 및 폴리실리콘 (게이트 전극) 과 반응하도록 열처리한다. 그 다음에, 산 등을 사용하여 절연막 상의 반응하지 않은 Ti 막 부분을 제거한다. 이렇게, 도 6 에 나타난 바와 같이 노출된 실리콘 표면부분 상에 자기 정렬된 방식으로 실리사이드 막 (12) 을 형성한다.
제 3 실시예
도 7 에 나타난 바와 같이, 제 3 실시예에 따른 반도체 장치는, 제 2 게이트 전극 (8) 이 제 1 게이트 전극 (4) 의 일측 상에서만 반도체 기판 (1) 상으로 연장되어 있으며, 제 2 게이트 전극 (8) 이 형성되어 있지 않은 측 상에 제공되는 불순물 영역은 저농도 오프셋 영역 (5), 중간 농도 오프셋 영역 (9) 및 소스/드레인 영역 (10) 의 순차적인 배열을 갖고 있지 않고, 저농도 오프셋 영역 (5) 이 중간 농도 오프셋 영역 (9) 내에 포함되는 점을 제외하고는, 제 1 실시예의 반도체 장치와 실질적으로 동일한 구조를 가진다.
반도체 장치는 다음의 방법으로 제조한다.
제 1 실시예 에서와 같이, 제 1 게이트 전극 (4) 및 제 1 LDD 오프셋 영역 (5) 이 형성된 반도체 기판 (1) 상에, 중간 절연막 (6) 을 개재하여 제 2 폴리실리콘막을 형성한다.
이어서, 도 7 에서와 같이, 포토리소그래피 공정을 통하여 제 2 게이트 전극 (8) 을 형성한다. 제 2 게이트 전극 (8) 은 제 1 게이트 전극의 일부 (4) 를 피복하고, 또한 제 1 게이트 전극 (4) 의 일측 상에서 반도체 기판 (1) 상으로 연장한다.
그 후에, 제 1 실시예에서와 동일한 방식으로 반도체 기판을 완성한다.
제 4 실시예
도 9 에 나타난 바와 같이, 제 4 실시예에 따른 반도체 장치는, 제 2 게이트 전극 (8) 의 측벽 상에 측벽 절연막 (11) 을 제공하고, 소스/드레인 영역 (10) 의 표면, 제 1 게이트 전극의 노출된 표면 부분, 및 제 2 게이트 전극 (8) 표면 상에 실리사이드층 (12) 을 제공한다는 점을 제외하고는, 제 3 실시예의 반도체 장치와 실질적으로 동일한 구조를 가진다.
제 3 실시예에서의 제조 방법과 실질적으로 동일하나, 추가적으로 소위 살리사이드 공정을 사용하는 반도체 장치의 제조 방법에 대해 설명한다.
제 3 실시예에서와 같이, 소스/드레인 영역 (10) 을 형성하여 (도 7 참조), 고 항복전압 NMOS 트랜지스터 및 고 항복전압 PMOS 트랜지스터를 제조한다.
그 후에, 이렇게 형성한 반도체 기판 (1) 상에 실리콘 질화막을 형성한 후, 에치 백하여, 제 2 게이트 전극 (8) 의 측벽 및 제 2 게이트 전극 (8) 으로 피복되지 않은 제 1 게이트 전극 (4) 의 측벽 상에 측벽 절연막 (11) 을 형성한다.
이어서, 실시예 2 에서와 동일한 방식으로 살리사이드 공정을 행하여, 도 9 에 나타난 바와 같은 노출된 실리콘 표면 부분 상에만 자기 정렬된 방식으로 살리사이드층 (12) 을 형성한다.
이와 같이, 제 2 게이트 전극 (8) 을 제 1 게이트 전극 (4) 으로부터 그 일측으로 겹쳐진 상태에서 오프셋하기 때문에, 제 1 게이트 전극 (4) 및 제 2 게이트 전극 (8) 의 전체 두께가 변하여 오프셋 영역에서 유효 불순물 주입양이 변하게 된다. 따라서, 소스 및 드레인 영역이 다른 항복전압을 갖도록 반도체 장치를 제조할 수 있게 된다. 이것은 설계의 유연성을 개선한다.
제 5 실시예
도 12 에 나타난 바와 같이, 제 5 실시예에 따른 반도체 장치는, 제 1 게이트 전극 (4) 상에만 제 2 게이트 전극 (8) 을 제공하고, 제 1 게이트 전극 (4) 및 제 2 게이트 전극 (8) 의 측벽 상에 측벽 절연막 (11) 을 형성하고, 불순물 영역이 각각, 도 4 에 나타낸 구성과 다른 구성으로 순차 배열된 저농도 오프셋 영역 (14) , 중간 농도 오프셋 영역 (13) 및 소스/드레인 영역 (10) 을 구비한다는 점을 제외하고는, 제 1 실시예의 반도체 장치와 실질적으로 동일한 구조를 가진다.
이 반도체 장치는 다음의 방법으로 제조한다.
제 1 실시예에서와 같이, 도 10 에 나타난 바와 같은 제 1 게이트 전극 (4) 및 중간 농도 오프셋 영역 (13) 이 형성된 반도체 기판 (1) 상에, 중간 절연막 (6) 을 개재하여 제 2 폴리실리콘막을 형성한다.
이어서, 도 11 에 나타난 바와 같이, 포토리소그래피 공정을 통해 제 1 게이트 전극 (4) 상에만 제 2 게이트 전극 (8) 을 형성한다. 그 다음에, 제 1 실시예에서와 동일한 방식으로 기판 내에 저농도 오프셋 영역 (14) 을 형성한다.
제 2 실시예에서와 같이, 제 1 게이트 전극 (4) 및 제 2 게이트 전극 (8) 의 측벽 상에 측벽 절연막 (11) 을 형성하고, 도 12 에 나타난 바와 같은 소스/드레인 영역 (10) 형성용 마스크로서 제 1 게이트 전극 (4), 제 2 게이트 전극 (8) 및 측벽 절연막 (11) 을 사용하여, 이렇게 형성한 기판에 이온 주입을 행한다.
그 후, 제 1 실시예에서와 동일한 방식으로 반도체 장치를 완성한다.
제 6 실시예
제 6 실시예에 따른 반도체 장치는, 도 13 에 나타난 바와 같이, 소스/드레 인 영역 (10) 의 표면, 제 1 전극의 노출된 표면, 및 제 2 게이트 전극 (8) 의 표면 상에 실리사이드층 (12) 을 제공한다는 점을 제외하고는, 제 5 실시예의 반도체 장치와 실질적으로 동일한 구조를 가진다.
이 반도체 장치는, 실시예 5 에 따른 제조 방법 및 추가적으로 제 2 실시예에 따른 살리사이드 공정을 이용하여 제조한다.
본 발명에 의하면, 불순물 영역중의 하나 이상의 불순물 영역은, 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역을 구비하므로, 소위 오프셋 영역이 감소된 불순물 농도를 갖도록 할 수 있다. 따라서, 반도체 장치는 더 높은 항복전압을 갖게 되어 개선된 성능과 더 높은 신뢰성을 보장하게 된다. 제 1 전극과 제 2 전극 사이의 겹쳐지는 양을 적절히 결정함으로써, 항복전압의 레벨 및 가변 특성에 의해 고 항복전압 접합의 형태를 결정할 수 있게 된다. 따라서, 설계 사양에 맞게 반도체 장치를 제공할 수 있게 된다.
제 1 전극 및/또는 제 2 전극 및 고농도 불순물 영역 상에 전도층을 제공하는 경우, 상호접속의 저항이 감소되기 때문에, 반도체 장치는 더 높은 동작 속도로 동작시킬 수 있다.
1 쌍의 제 2 도전형 불순물 영역이 각각 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역을 구비하는 경우에, 제 1 전극의 대향하는 양측 상에서의 겹쳐진 양을 다르게 하여 반도체 기판을 제 2 전극이 피복하도록 함으로써, 소스 영역 및 드레인 영역의 항복전압을 다른 레벨로 설정할 수 있다. 따라서, 설계 사양에 부응하여 개선된 설계 유연성으로 반도체 장치를 제공할 수 있다.
제 1 전극 및 제 2 전극을 각각, 메모리 트랜지스터의 플로팅 게이트 전극 및 제어 게이트 전극으로 사용하는 경우, 고 항복전압 반도체 장치는 통상의 메모리 트랜지스터 제조 방법을 통하여 제조할 수 있다.
본 발명에 따른 반도체 장치 제조 방법에서, 이온 주입을 복수회 실행하여, 불순물 영역이 완만한 불순물 농도 프로파일을 갖도록 한다. 또한, 불순물 영역에 3 중 확산 (triplet diffusion) 을 행하여, 저온의 열처리만을 사용함으로써 불순물 농도 프로파일을 넓힐 수 있다. 저온의 미소 제조 공정에 의해서도 소위 오프셋 영역이 더 완만한 불순물 농도 프로파일을 갖도록 할 수 있다. 제 1 전극 및 제 2 전극 중 어느 하나로 형성된 반도체 기판의 영역 내로 이온이 주입되지만 제 1 전극 및 제 2 전극이 겹쳐 형성된 반도체 기판의 영역 내로는 이온이 주입되지 않게 하는 주입 에너지로써 제 2 도전형의 이온 주입을 실행하기 때문에, 불순물 영역은 더 큰 접합 깊이를 갖도록 할 수 있다. 이것은 고 항복전압 트랜지스터의 성능을 더 개선시키게 된다.
제 1 전극 및/또는 제 2 전극의 측벽 상에 측벽 절연막을 형성하는 단계를 단계 (ⅳ) 와 단계 (ⅴ) 사이에서 실행하고 단계 (ⅴ) 에서 이온이 측벽 절연막을 침투하지 않는 정도의 주입 에너지로써 제 2 도전형의 이온 주입을 실행하면, 불순물 영역에 대한 3 중 확산을 확실히 달성하거나, 또는 불순물 영역이 더 완만한 불 순물 농도 프로파일을 갖도록 할 수 있다.
제 1 전극 및/또는 제 2 전극의 측벽 상에 측벽 절연막을 형성하는 단계를 단계 (ⅳ) 와 단계 (ⅴ) 사이에서 실행하고, 고융점 금속막을 사용한 살리사이드 공정을 단계 (ⅴ) 후에 실행하면, 추가적인 살리사이드 공정용 마스크를 형성할 필요없이, 원하는 영역 상에만, 즉, 제 1 전극 및/또는 제 2 전극 및 고농도 불순물 영역 상에 전도층을 형성할 수 있다. 이에 의해 배선의 저항을 저감하면서, 오프셋 고저항 영역을 제공할 수 있다. 따라서, 더 빠른 동작 속도로 동작할 수 있는 반도체 장치를 단순화된 제조 방법을 통해 제조할 수 있게 된다.
제 2 전극을 제 1 전극보다 더 작은 두께를 갖도록 형성하면, 반도체 기판으로의 불순물 주입을, 원하는 바에 따라 허용되거나 방지되도록 용이하게 제어할 수 있다.
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- 반도체 장치의 제조 방법에 있어서,(ⅰ) 제 1 도전형의 반도체 기판 상에 게이트 절연막을 형성하고 상기 게이트 절연막 상에 제 1 전극을 형성하는 단계;(ⅱ) 상기 제 1 전극을 마스크로 사용하여 상기 기판에 제 2 도전형의 이온 주입을 행하는 단계;(ⅲ) 상기 반도체 기판 상에 중간 절연막을 형성하고, 제 2 전극의 적어도 일부분이 상기 제 1 전극 상에 배치되도록 상기 중간 절연막 상에 상기 제 2 전극을 형성하는 단계;(ⅳ) 상기 제 1 및 제 2 전극중의 어느 하나로 형성된 상기 반도체 기판의 영역 내로는 이온이 주입되지만 상기 제 1 및 제 2 전극이 겹쳐 형성된 상기 반도체 기판의 영역 내로는 이온이 주입되지 않는 주입 에너지로써, 상기 제 2 도전형의 이온 주입을 상기 기판에 행하는 단계; 및(ⅴ) 상기 제 1 전극 및 상기 제 2 전극을 상기 제 2 도전형의 이온이 침투하지 않는 주입 에너지로써 상기 기판에 상기 제 2 도전형의 이온 주입을 행하는 단계를 포함하고,상기 방법에 의해, 상기 반도체 장치는, 상기 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역을 구비하는 하나 이상의 제 2 도전형의 불순물 영역을 갖도록 제조되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 단계 (ⅳ) 와 상기 단계 (ⅴ) 사이에 상기 제 1 전극 및 상기 제 2 전극중의 하나 이상의 측벽 상에 측벽 절연막을 형성하는 단계를 더 포함하고, 상기 단계 (ⅴ) 에서 제 2 도전형의 이온 주입을 위해 사용되는 주입 에너지는 상기 이온이 상기 측벽 절연막에 침투하지 않는 준위인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 단계 (ⅳ) 와 단계 (ⅴ) 사이에 상기 제 1 전극 및 상기 제 2 전극중의 하나 이상의 측벽 상에 측벽 절연막을 형성하는 단계; 및상기 단계 (ⅴ) 후에 고융점 금속막을 사용한 살리사이드 공정을 통하여 상기 제 1 전극 및 상기 제 2 전극중의 하나 이상의 전극 및 상기 고농도 불순물 영역 상에 전도층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 제 2 전극은 상기 제 1 전극보다 더 작은 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 제 2 전극은, 상기 제 1 전극을 전부 피복하고 상기 반도체 기판 상에서 상기 제 1 전극의 일측 또는 대향하는 양측으로 더 연장되거나, 상기 제 1 전극보다 작은 크기를 갖고 상기 제 1 전극 상에만 배치되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 도전형의 반도체 기판;게이트 절연막을 개재하여 상기 반도체 기판 상에 제공되는 제 1 전극;중간 절연막을 개재하여 적어도 상기 제 1 전극 상에 제공되는 제 2 전극; 및상기 반도체 기판 내에서 간격을 두고 제공되는 1 쌍의 제 2 도전형의 불순물 영역을 구비하고,상기 불순물 영역중의 하나 이상의 영역은, 상기 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역을 구비하고,상기 제 2 전극은 상기 제 1 전극을 피복하며 상기 반도체 기판 상에서 상기 중간 절연막을 개재하여 연재되고, 상기 저농도 불순물 영역의 단부와 상기 제 1 전극의 단부가 정합되고, 상기 고농도 불순물 영역의 단부와 상기 제 2 전극의 단부가 정합되는 것을 특징으로 하는 반도체 장치.
- 제 1 도전형의 반도체 기판;게이트 절연막을 개재하여 상기 반도체 기판 상에 제공되는 제 1 전극;중간 절연막을 개재하여 적어도 상기 제 1 전극 상에 제공되는 제 2 전극; 및상기 반도체 기판 내에서 간격을 두고 제공되는 1 쌍의 제 2 도전형의 불순물 영역을 구비하고,상기 불순물 영역중의 하나 이상의 영역은, 상기 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역을 구비하고,상기 제 1 전극과 한 쪽의 제 2 도전형 불순물 영역과의 오버랩량이 상기 제 1 전극과 다른 한 쪽의 제 2 도전형 불순물 영역과의 오버랩량과 다른 것을 특징으로 하는 반도체 장치.
- 제 1 도전형의 반도체 기판;게이트 절연막을 개재하여 상기 반도체 기판 상에 제공되는 제 1 전극;중간 절연막을 개재하여 적어도 상기 제 1 전극 상에 제공되는 제 2 전극; 및상기 반도체 기판 내에서 간격을 두고 제공되는 1 쌍의 제 2 도전형의 불순물 영역을 구비하고,상기 불순물 영역중의 하나 이상의 영역은, 상기 제 1 전극 아래에 위치한 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물 영역 및 고농도 불순물 영역을 구비하고,상기 중간 농도 불순물 영역은 상기 고농도 불순물 영역의 측면에만 위치하고, 상기 저농도 불순물 영역은 상기 중농도 및 고농도 불순물 영역의 측면 및 바닥면을 덮도록 위치하는 것을 특징으로 하는 반도체 장치.
- 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,상기 제 1 전극 및 상기 제 2 전극중의 하나 이상의 전극, 및 고농도 불순물 영역 상에, 각각 제공되는 전도층을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 21 항에 있어서,상기 전도층은 실리사이드막인 것을 특징으로 하는 반도체 장치.
- 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,상기 제 1 전극 및 상기 제 2 전극의 측벽중의 하나 이상의 측벽에 제공되는 측벽 절연막을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,상기 1 쌍의 제 2 도전형의 불순물 영역은 각각, 상기 제 1 전극 아래에 위치한 상기 영역으로부터 순차적으로 배열된 저농도 불순물 영역, 중간 농도 불순물영역 및 고농도 불순물 영역을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 18 항 또는 제 19 항에 있어서,상기 중간 농도 불순물 영역은 상기 반도체 기판의 표면 부분에만 제공되거나, 상기 고농도 불순물 영역을 에워싸도록 또는 상기 저농도 불순물 영역에 의해 일부 또는 전부 에워싸이도록 상기 반도체 기판의 표면 부분으로부터 상기 기판 내로 연장되는 것을 특징으로 하는 반도체 장치.
- 제 18 항 또는 제 19 항에 있어서,상기 고농도 불순물 영역은 상기 저농도 불순물 영역 및 상기 중간 농도 불순물 영역에 의해 에워싸이도록 또는 상기 저농도 불순물 영역에 의해서만 에워싸이도록 제공되는 것을 특징으로 하는 반도체 장치.
- 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,상기 저농도 불순물 영역은 1018 이온/cm3 정도의 불순물 농도를 가지고, 상기 중간 농도 불순물 영역은 1×1018 내지 1019 이온/cm3 정도의 불순물 농도를 가지고, 상기 고농도 불순물 영역은 1×1020 내지 1021 이온/cm3 정도의 불순물 농도를 가지는 것을 특징으로 하는 반도체 장치.
- 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,상기 반도체 기판의 표면으로부터 측정시, 상기 저농도 불순물 영역은 100 내지 600 nm 의 깊이로 배치되고, 상기 중간 농도 불순물 영역은 약 100 내지 약 600 nm 의 깊이로 배치되고, 상기 고농도 불순물 영역은 약 100 내지 약 400 nm 의 깊이로 배치되는 것을 특징으로 하는 반도체 장치.
- 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,상기 제 1 전극은 상기 제 2 전극보다 더 큰 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,상기 제 1 전극 및 상기 제 2 전극은 각각, 메모리 트랜지스터의 플로팅 게이트 전극 및 제어 게이트 전극으로서 기능하는 것을 특징으로 하는 반도체 장치.
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|---|---|---|---|---|
| KR100422438B1 (ko) * | 1996-12-13 | 2004-05-17 | 페어차일드코리아반도체 주식회사 | 전력용 모스트랜지스터 |
| EP1540720A4 (en) | 2002-06-26 | 2007-09-26 | Semequip Inc | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE |
| JP2004111746A (ja) * | 2002-09-19 | 2004-04-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPWO2004090983A1 (ja) * | 2003-04-04 | 2006-07-06 | 富士通株式会社 | 半導体装置とその製造方法 |
| JP2005109389A (ja) | 2003-10-02 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4408679B2 (ja) * | 2003-10-09 | 2010-02-03 | 三洋電機株式会社 | 半導体装置の製造方法 |
| KR100634167B1 (ko) * | 2004-02-06 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7297605B2 (en) * | 2004-05-10 | 2007-11-20 | Texas Instruments Incorporated | Source/drain extension implant process for use with short time anneals |
| KR100587396B1 (ko) | 2004-08-13 | 2006-06-08 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자 및 그의 제조방법 |
| JP5164404B2 (ja) * | 2006-03-21 | 2013-03-21 | 株式会社半導体エネルギー研究所 | 不揮発性半導体記憶装置 |
| JP5164405B2 (ja) * | 2006-03-21 | 2013-03-21 | 株式会社半導体エネルギー研究所 | 不揮発性半導体記憶装置 |
| TWI416738B (zh) | 2006-03-21 | 2013-11-21 | Semiconductor Energy Lab | 非揮發性半導體記憶體裝置 |
| JP5466815B2 (ja) * | 2006-03-31 | 2014-04-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5483659B2 (ja) * | 2006-03-31 | 2014-05-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8629490B2 (en) * | 2006-03-31 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode |
| EP1840947A3 (en) * | 2006-03-31 | 2008-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| JP5483660B2 (ja) * | 2006-06-01 | 2014-05-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8829588B2 (en) * | 2011-07-26 | 2014-09-09 | Synopsys, Inc. | NVM bitcell with a replacement control gate and additional floating gate |
| JP2013077780A (ja) * | 2011-09-30 | 2013-04-25 | Seiko Instruments Inc | 半導体記憶装置及び半導体記憶素子 |
| FR3069377B1 (fr) * | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor mos a double blocs de grille a tension de claquage augmentee |
| FR3069376B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor comprenant une grille elargie |
| FR3069374B1 (fr) | 2017-07-21 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Transistor mos a effet bosse reduit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276878A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH08148679A (ja) * | 1994-11-21 | 1996-06-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10189954A (ja) * | 1996-12-20 | 1998-07-21 | Sony Corp | 半導体装置 |
| JPH10209306A (ja) * | 1997-01-20 | 1998-08-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6030869A (en) * | 1997-09-26 | 2000-02-29 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146569A (en) | 1976-05-31 | 1977-12-06 | Toshiba Corp | Semiconductor memory device |
| JPS55130169A (en) | 1979-03-30 | 1980-10-08 | Hitachi Ltd | Method of fabricating semiconductor device |
| JPS60136376A (ja) | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62229976A (ja) | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5189497A (en) * | 1986-05-26 | 1993-02-23 | Hitachi, Ltd. | Semiconductor memory device |
| JPS6345860A (ja) | 1986-08-13 | 1988-02-26 | Nec Corp | 半導体装置の製造方法 |
| JPH01120067A (ja) | 1987-11-02 | 1989-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US4949136A (en) * | 1988-06-09 | 1990-08-14 | University Of Connecticut | Submicron lightly doped field effect transistors |
| JPH0456283A (ja) | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US5202576A (en) * | 1990-08-29 | 1993-04-13 | Texas Instruments Incorporated | Asymmetrical non-volatile memory cell, arrays and methods for fabricating same |
| US5091763A (en) * | 1990-12-19 | 1992-02-25 | Intel Corporation | Self-aligned overlap MOSFET and method of fabrication |
| US5130769A (en) * | 1991-05-16 | 1992-07-14 | Motorola, Inc. | Nonvolatile memory cell |
| JPH07135312A (ja) | 1993-06-30 | 1995-05-23 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| US5585293A (en) * | 1994-06-03 | 1996-12-17 | Motorola Inc. | Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation |
| JPH0846190A (ja) | 1994-07-29 | 1996-02-16 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
| US5512503A (en) * | 1994-11-23 | 1996-04-30 | United Microelectronics Corporation | Method of manufacture of a split gate flash EEPROM memory cell |
| JP3133667B2 (ja) | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| JP3714995B2 (ja) * | 1995-07-05 | 2005-11-09 | シャープ株式会社 | 半導体装置 |
| JPH09172098A (ja) | 1995-12-19 | 1997-06-30 | Sony Corp | 不揮発性メモリ素子 |
| US6236085B1 (en) * | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
| KR100261996B1 (ko) | 1997-11-13 | 2000-07-15 | 김영환 | 플래쉬 메모리 셀 및 그의 제조방법 |
| US6069382A (en) * | 1998-02-11 | 2000-05-30 | Cypress Semiconductor Corp. | Non-volatile memory cell having a high coupling ratio |
| US6153469A (en) * | 1998-07-13 | 2000-11-28 | Samsung Electronics, Co., Ltd. | Method of fabricating cell of flash memory device |
| US6133096A (en) * | 1998-12-10 | 2000-10-17 | Su; Hung-Der | Process for simultaneously fabricating a stack gate flash memory cell and salicided periphereral devices |
| JP2000232172A (ja) | 1999-02-10 | 2000-08-22 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置とその製造方法 |
| FR2803096B1 (fr) * | 1999-12-28 | 2002-04-12 | St Microelectronics Sa | Circuit integre comprenant des transistors haute tension et logiques et des cellules eprom |
-
2000
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Patent Citations (5)
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|---|---|---|---|---|
| JPS62276878A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH08148679A (ja) * | 1994-11-21 | 1996-06-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10189954A (ja) * | 1996-12-20 | 1998-07-21 | Sony Corp | 半導体装置 |
| JPH10209306A (ja) * | 1997-01-20 | 1998-08-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6030869A (en) * | 1997-09-26 | 2000-02-29 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
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