JP3490216B2 - スイッチング素子基板の製造方法 - Google Patents
スイッチング素子基板の製造方法Info
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- JP3490216B2 JP3490216B2 JP10281796A JP10281796A JP3490216B2 JP 3490216 B2 JP3490216 B2 JP 3490216B2 JP 10281796 A JP10281796 A JP 10281796A JP 10281796 A JP10281796 A JP 10281796A JP 3490216 B2 JP3490216 B2 JP 3490216B2
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）などのスイッチング素子を備えたスイッチン
グ素子基板に関し、特に画素部分における構造に関する
ものである。
（ＴＦＴ）などのスイッチング素子を備えたスイッチン
グ素子基板に関し、特に画素部分における構造に関する
ものである。
【０００２】
【従来の技術】図６は、基板上に周辺駆動回路を形成し
た従来の液晶表示装置の構成を示す回路図である。
た従来の液晶表示装置の構成を示す回路図である。
【０００３】図６において、ガラス基板または石英基板
３１上には、ゲート駆動回路３２、ソース駆動回路３
３、およびＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）アレイ部３４とが形成されている。このゲート
駆動回路３２は、シフトレジスタ３２ａおよびバッファ
３２ｂとから構成されている。また、ソース駆動回路３
３は、シフトレジスタ３３ａ、バッファ３３ｂ、および
ビデオライン３８のサンプリングを行うアナログスイッ
チ３９とから構成されている。
３１上には、ゲート駆動回路３２、ソース駆動回路３
３、およびＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）アレイ部３４とが形成されている。このゲート
駆動回路３２は、シフトレジスタ３２ａおよびバッファ
３２ｂとから構成されている。また、ソース駆動回路３
３は、シフトレジスタ３３ａ、バッファ３３ｂ、および
ビデオライン３８のサンプリングを行うアナログスイッ
チ３９とから構成されている。
【０００４】ＴＦＴアレイ部３４には、前記ゲート駆動
回路３２から延びる多数の平行するゲートバス配線１１
６が配設されており、前記ソース駆動回路３３からは多
数のソースバス配線１２０が、該ゲートバス配線１１６
に直交して配設されている。また、このゲートバス配線
１１６に平行して、付加容量共通配線１１４が配設され
ている。
回路３２から延びる多数の平行するゲートバス配線１１
６が配設されており、前記ソース駆動回路３３からは多
数のソースバス配線１２０が、該ゲートバス配線１１６
に直交して配設されている。また、このゲートバス配線
１１６に平行して、付加容量共通配線１１４が配設され
ている。
【０００５】さらに、上述したような２本のゲートバス
配線１１６、１１６、ソースバス配線１２０、１２０、
および付加容量共通配線１１４、１１４とに囲まれた矩
形の領域には、ＴＦＴ３５、画素３６、および付加容量
３７とが配設されている。このとき、このＴＦＴ３５の
ゲート電極は、ゲートバス配線１１６に接続されてお
り、また、該ＴＦＴ３５のソース電極は、ソースバス配
線１２０に接続されている。
配線１１６、１１６、ソースバス配線１２０、１２０、
および付加容量共通配線１１４、１１４とに囲まれた矩
形の領域には、ＴＦＴ３５、画素３６、および付加容量
３７とが配設されている。このとき、このＴＦＴ３５の
ゲート電極は、ゲートバス配線１１６に接続されてお
り、また、該ＴＦＴ３５のソース電極は、ソースバス配
線１２０に接続されている。
【０００６】そして、前記ＴＦＴ３５のドレインに接続
された画素電極３６と対向基板上に形成された対向電極
との間に液晶が封入されて、画素が構成されている。ま
た、このとき付加容量共通配線１１４は、対向電極と同
じ電位の電極に接続されている。
された画素電極３６と対向基板上に形成された対向電極
との間に液晶が封入されて、画素が構成されている。ま
た、このとき付加容量共通配線１１４は、対向電極と同
じ電位の電極に接続されている。
【０００７】図４は、従来の液晶表示装置における画素
１個分の構成を示した平面図であり、図５は、図４の液
晶表示装置におけるＢ−Ｂ’線断面図を示している。
１個分の構成を示した平面図であり、図５は、図４の液
晶表示装置におけるＢ−Ｂ’線断面図を示している。
【０００８】図４および図５において、絶縁基板１１０
上には、活性層となる多結晶シリコン薄膜１１１が４０
ｎｍ〜８０ｎｍの厚さで形成されており、その上に、ス
パッタリングもしくはＣＶＤ法を用いて、ゲート絶縁膜
１１３が８０ｎｍ〜１５０ｎｍの厚さで形成されてい
る。
上には、活性層となる多結晶シリコン薄膜１１１が４０
ｎｍ〜８０ｎｍの厚さで形成されており、その上に、ス
パッタリングもしくはＣＶＤ法を用いて、ゲート絶縁膜
１１３が８０ｎｍ〜１５０ｎｍの厚さで形成されてい
る。
【０００９】そして、前記多結晶シリコン薄膜１１１に
おいて、後に付加容量を形成する付加容量部（図４にお
ける斜線部分）に、Ｐ+ を１×１０15（ｃｍ-2）の濃度
でイオン注入を行い、ゲート電極１１６ａおよび付加容
量上部電極１１４ａを、多結晶シリコンを所定の形状に
パターニングすることにより形成した。
おいて、後に付加容量を形成する付加容量部（図４にお
ける斜線部分）に、Ｐ+ を１×１０15（ｃｍ-2）の濃度
でイオン注入を行い、ゲート電極１１６ａおよび付加容
量上部電極１１４ａを、多結晶シリコンを所定の形状に
パターニングすることにより形成した。
【００１０】その後、この薄膜トランジスタの導電型を
決定するために、前記ゲート電極１１６ａの上方から、
Ｐ+ を１×１０15（ｃｍ-2）の濃度でイオン注入を行
い、該ゲート電極１１６ａの下部にチャンネル１１２を
形成した。
決定するために、前記ゲート電極１１６ａの上方から、
Ｐ+ を１×１０15（ｃｍ-2）の濃度でイオン注入を行
い、該ゲート電極１１６ａの下部にチャンネル１１２を
形成した。
【００１１】さらに、ＳｉＯ2 もしくはＳｉＮｘを用い
て、第１の層間絶縁膜１１５を基板全面に形成後、コン
タクトホール１１８および１１９の形成を行い、ソース
バス配線１２０および積み上げ電極１２１をＡｌなどの
低抵抗の金属を用いて形成した。
て、第１の層間絶縁膜１１５を基板全面に形成後、コン
タクトホール１１８および１１９の形成を行い、ソース
バス配線１２０および積み上げ電極１２１をＡｌなどの
低抵抗の金属を用いて形成した。
【００１２】そして、前記第１の層間絶縁膜１１５と同
様に、ＳｉＯ2 もしくはＳｉＮｘを用いて、第２の層間
絶縁膜１２４を基板全面に形成後、コンタクトホール１
２３の形成を行い、次に、該コンタクトホール１２３を
覆い、ＴｉＷを用いてバリアメタル１２６を形成した。
さらに該バリアメタル１２６を覆ってＩＴＯなどの透明
導電膜からなる画素電極１２５の形成を行った。前記バ
リアメタル１２６を介して、前記画素電極１２５と前記
積み上げ電極１２１とのオーミックコンタクトが取られ
ている。
様に、ＳｉＯ2 もしくはＳｉＮｘを用いて、第２の層間
絶縁膜１２４を基板全面に形成後、コンタクトホール１
２３の形成を行い、次に、該コンタクトホール１２３を
覆い、ＴｉＷを用いてバリアメタル１２６を形成した。
さらに該バリアメタル１２６を覆ってＩＴＯなどの透明
導電膜からなる画素電極１２５の形成を行った。前記バ
リアメタル１２６を介して、前記画素電極１２５と前記
積み上げ電極１２１とのオーミックコンタクトが取られ
ている。
【００１３】以上の構成による液晶表示装置では、でき
るだけ小さな面積で大きな付加容量が得られるよう、ゲ
ートバス配線と同一の材料を用いて付加容量共通配線を
形成し、直下部のゲート絶縁膜を誘電体とする構成とし
ていた。すなわち、ゲート絶縁膜は厚みが薄く、比誘電
率が大きいので、高開口率のまま大きな付加容量を得ら
れる誘電体となる。
るだけ小さな面積で大きな付加容量が得られるよう、ゲ
ートバス配線と同一の材料を用いて付加容量共通配線を
形成し、直下部のゲート絶縁膜を誘電体とする構成とし
ていた。すなわち、ゲート絶縁膜は厚みが薄く、比誘電
率が大きいので、高開口率のまま大きな付加容量を得ら
れる誘電体となる。
【００１４】
【発明が解決しようとする課題】前記従来の液晶表示装
置においては、高開口率を得ながら、大きな付加容量を
得るために、ゲートバス配線と同一の材料を用いて付加
容量共通配線を形成し、下部のゲート絶縁膜を誘電体と
する構成としていた。しかしながら、従来の液晶表示装
置において、付加容量共通配線をゲートバス配線と同じ
材料で形成していたので、ゲートバス配線をソースバス
配線よりも電気的に高抵抗の材料で形成した場合には、
付加容量共通配線での信号の伝搬遅延の問題が発生して
いた。
置においては、高開口率を得ながら、大きな付加容量を
得るために、ゲートバス配線と同一の材料を用いて付加
容量共通配線を形成し、下部のゲート絶縁膜を誘電体と
する構成としていた。しかしながら、従来の液晶表示装
置において、付加容量共通配線をゲートバス配線と同じ
材料で形成していたので、ゲートバス配線をソースバス
配線よりも電気的に高抵抗の材料で形成した場合には、
付加容量共通配線での信号の伝搬遅延の問題が発生して
いた。
【００１５】本発明は、このような問題点を解決するた
めになされたものであって、その目的とするところは、
付加容量共通配線での信号の伝搬遅延の問題が無く、ゲ
ート絶縁膜を付加容量の誘電体として用いることができ
るスイッチング素子基板を提供することにある。
めになされたものであって、その目的とするところは、
付加容量共通配線での信号の伝搬遅延の問題が無く、ゲ
ート絶縁膜を付加容量の誘電体として用いることができ
るスイッチング素子基板を提供することにある。
【００１６】
【課題を解決するための手段】本発明のスイッチング素
子基板の製造方法は、基板上に、多結晶シリコン薄膜と
ゲート絶縁膜とゲートバス配線とが形成され、該ゲート
バス配線の上部に、第１の層間絶縁膜とソースバス配線
と第２の層間絶縁膜と画素電極とがそれぞれ形成された
スイッチング素子基板の製造方法において、付加容量上
部電極を前記ソースバス配線と同一工程および同一材料
により、前記第１の層間絶縁膜に設けられたコンタクト
ホールを被覆するように形成する工程と、付加容量下部
電極を多結晶シリコンにより形成する工程とを含むこと
を特徴とすることにより、上記目的が達成される。
子基板の製造方法は、基板上に、多結晶シリコン薄膜と
ゲート絶縁膜とゲートバス配線とが形成され、該ゲート
バス配線の上部に、第１の層間絶縁膜とソースバス配線
と第２の層間絶縁膜と画素電極とがそれぞれ形成された
スイッチング素子基板の製造方法において、付加容量上
部電極を前記ソースバス配線と同一工程および同一材料
により、前記第１の層間絶縁膜に設けられたコンタクト
ホールを被覆するように形成する工程と、付加容量下部
電極を多結晶シリコンにより形成する工程とを含むこと
を特徴とすることにより、上記目的が達成される。
【００２０】好ましくは、前記第１の層間絶縁膜を感光
性を有する有機材料によって形成する工程を含む。
性を有する有機材料によって形成する工程を含む。
【００２１】以下、その作用について説明する。
【００２５】本発明のスイッチング素子基板の製造方法
は、基板上に、非単結晶シリコン薄膜とゲート絶縁膜と
ゲートバス配線とが形成され、該ゲートバス配線の上部
に、第１の層間絶縁膜とソースバス配線と第２の層間絶
縁膜と画素電極とがそれぞれ形成されたスイッチング素
子基板の製造方法において、付加容量上部電極を前記ソ
ースバス配線と同一材料により、前記第１の層間絶縁膜
に設けられたコンタクトホールを被覆するように形成す
る工程と、付加容量下部電極を非単結晶シリコンにより
形成する工程とを含むことを特徴とすることにより、従
来のスイッチング素子基板の製造方法に、新たな装置や
工程を追加することなく、付加容量共通配線における信
号の伝搬遅延の問題を解消することができる。また、付
加容量の誘電体としてゲート絶縁膜を使用しているの
で、遮光膜である付加容量部の面積を縮小することが可
能となる。
は、基板上に、非単結晶シリコン薄膜とゲート絶縁膜と
ゲートバス配線とが形成され、該ゲートバス配線の上部
に、第１の層間絶縁膜とソースバス配線と第２の層間絶
縁膜と画素電極とがそれぞれ形成されたスイッチング素
子基板の製造方法において、付加容量上部電極を前記ソ
ースバス配線と同一材料により、前記第１の層間絶縁膜
に設けられたコンタクトホールを被覆するように形成す
る工程と、付加容量下部電極を非単結晶シリコンにより
形成する工程とを含むことを特徴とすることにより、従
来のスイッチング素子基板の製造方法に、新たな装置や
工程を追加することなく、付加容量共通配線における信
号の伝搬遅延の問題を解消することができる。また、付
加容量の誘電体としてゲート絶縁膜を使用しているの
で、遮光膜である付加容量部の面積を縮小することが可
能となる。
【００２６】好ましくは、前記第１の層間絶縁膜を感光
性を有する有機材料によって形成する工程を含むことに
より、第１の層間絶縁膜におけるコンタクトホールの形
成を、エッチング不要の光学的手法を用い、簡単な製造
プロセスにより行うことが可能となる。この結果、エッ
チングによるゲート絶縁膜の損傷の問題が生じない。
性を有する有機材料によって形成する工程を含むことに
より、第１の層間絶縁膜におけるコンタクトホールの形
成を、エッチング不要の光学的手法を用い、簡単な製造
プロセスにより行うことが可能となる。この結果、エッ
チングによるゲート絶縁膜の損傷の問題が生じない。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００２８】図１は、本発明の実施の形態のスイッチン
グ素子基板を用いた液晶表示装置における画素１個分の
構成を示した平面図であり、図２は、図１の液晶表示装
置におけるＡ−Ａ´線断面図を示している。
グ素子基板を用いた液晶表示装置における画素１個分の
構成を示した平面図であり、図２は、図１の液晶表示装
置におけるＡ−Ａ´線断面図を示している。
【００２９】以下に、本実施の形態による液晶表示装置
の構成を説明する。
の構成を説明する。
【００３０】図１および図２において、絶縁基板１０上
に、多結晶シリコン薄膜１１が設けられ、該多結晶シリ
コン薄膜１１の上には、ゲート絶縁膜１３が設けられて
いる。該ゲート絶縁膜１３上には、Ａｌもしくは多結晶
シリコンからなるゲート電極１６ａが設けられている。
該ゲート電極１６ａの下部にはノンドープのチャンネル
部１２が設けられ、該チャンネル部１２以外の領域は高
濃度の不純物領域となっている。さらに、これらを被覆
して第１の層間絶縁膜１５が設けられており、該第１の
層間絶縁膜に形成されたコンタクトホール１８、１９を
介してソースバス配線２０及び積み上げ電極２１がそれ
ぞれ、前記多結晶シリコン薄膜１１と電気的に接続され
ている。また、コンタクトホール２８の内壁には付加容
量上部電極１４が形成され、さらに、これらの上には第
２の層間絶縁膜２４が設けられ、該第２の層間絶縁膜２
４に設けられたコンタクトホール２３を介して、画素電
極２５が前記積み上げ電極２１と接続されている。積み
上げ電極２１と画素電極２５とのオーミックコンタクト
をとるためにＴｉＷ等を用いてバリアメタル２６を形成
してもよい。
に、多結晶シリコン薄膜１１が設けられ、該多結晶シリ
コン薄膜１１の上には、ゲート絶縁膜１３が設けられて
いる。該ゲート絶縁膜１３上には、Ａｌもしくは多結晶
シリコンからなるゲート電極１６ａが設けられている。
該ゲート電極１６ａの下部にはノンドープのチャンネル
部１２が設けられ、該チャンネル部１２以外の領域は高
濃度の不純物領域となっている。さらに、これらを被覆
して第１の層間絶縁膜１５が設けられており、該第１の
層間絶縁膜に形成されたコンタクトホール１８、１９を
介してソースバス配線２０及び積み上げ電極２１がそれ
ぞれ、前記多結晶シリコン薄膜１１と電気的に接続され
ている。また、コンタクトホール２８の内壁には付加容
量上部電極１４が形成され、さらに、これらの上には第
２の層間絶縁膜２４が設けられ、該第２の層間絶縁膜２
４に設けられたコンタクトホール２３を介して、画素電
極２５が前記積み上げ電極２１と接続されている。積み
上げ電極２１と画素電極２５とのオーミックコンタクト
をとるためにＴｉＷ等を用いてバリアメタル２６を形成
してもよい。
【００３１】以下に、上記構成の液晶表示装置の製造方
法について説明を行う。
法について説明を行う。
【００３２】図３（ａ）〜（g）は、図２の液晶表示装
置の製造方法を示すフロー図である。
置の製造方法を示すフロー図である。
【００３３】図３（ａ）において、まず、ガラスまたは
石英などからなる絶縁基板１０上に、活性層となる多結
晶シリコン薄膜１１を４０ｎｍ〜８０ｎｍの厚さで形成
し、該多結晶シリコン薄膜１１の上部に、スパッタリン
グもしくはＣＶＤ法を用いて、ＳｉＯ2 もしくはＳｉＮ
ｘからなるゲート絶縁膜１３を８０ｎｍの厚さで形成し
た。
石英などからなる絶縁基板１０上に、活性層となる多結
晶シリコン薄膜１１を４０ｎｍ〜８０ｎｍの厚さで形成
し、該多結晶シリコン薄膜１１の上部に、スパッタリン
グもしくはＣＶＤ法を用いて、ＳｉＯ2 もしくはＳｉＮ
ｘからなるゲート絶縁膜１３を８０ｎｍの厚さで形成し
た。
【００３４】さらに、図３（ｂ）に示すように、前記ゲ
ート絶縁膜１３上に、Ａｌもしくは多結晶シリコンから
なるゲート電極１６ａを形成した。その後、この薄膜ト
ランジスタの導電型を決定するために、前記ゲート電極
１６ａの上方から、該ゲート電極１６ａをマスクとし
て、Ｐ+ を１×１０15（ｃｍ-2）の濃度でイオン注入を
行って、活性層の該ゲート電極１６ａの下部にノンドー
プのチャンネル部１２を形成し、該チャンネル部１２以
外の領域に高濃度の不純物領域を形成した。付加容量上
部電極をゲート電極１６ａと同材料で形成した場合に
は、チャンネル部１２形成と同時に付加容量下部電極領
域のイオン注入はできない。しかし、本実施の形態１に
おいてはチャンネル部１２形成と同時に付加容量下部電
極の低抵抗化が可能となる。また、このとき、ＴＦＴの
活性層において、前記チャンネル部１２近傍に低濃度不
純物領域もしくはノンドープ領域を設けて、ＴＦＴのオ
フ時にリーク電流を少なくするような構造としてもよ
い。この後、このゲート絶縁膜１３において、後にコン
タクトホール１８、１９が形成されるコンタクト領域５
８、５９の形成を行った。
ート絶縁膜１３上に、Ａｌもしくは多結晶シリコンから
なるゲート電極１６ａを形成した。その後、この薄膜ト
ランジスタの導電型を決定するために、前記ゲート電極
１６ａの上方から、該ゲート電極１６ａをマスクとし
て、Ｐ+ を１×１０15（ｃｍ-2）の濃度でイオン注入を
行って、活性層の該ゲート電極１６ａの下部にノンドー
プのチャンネル部１２を形成し、該チャンネル部１２以
外の領域に高濃度の不純物領域を形成した。付加容量上
部電極をゲート電極１６ａと同材料で形成した場合に
は、チャンネル部１２形成と同時に付加容量下部電極領
域のイオン注入はできない。しかし、本実施の形態１に
おいてはチャンネル部１２形成と同時に付加容量下部電
極の低抵抗化が可能となる。また、このとき、ＴＦＴの
活性層において、前記チャンネル部１２近傍に低濃度不
純物領域もしくはノンドープ領域を設けて、ＴＦＴのオ
フ時にリーク電流を少なくするような構造としてもよ
い。この後、このゲート絶縁膜１３において、後にコン
タクトホール１８、１９が形成されるコンタクト領域５
８、５９の形成を行った。
【００３５】次に、図３（ｃ）に示すように、前記基板
全面に、感光性のアクリル樹脂を用いて、スピンコート
法により２．５μｍの膜厚で第１の層間絶縁膜１５を形
成した。ここで、前記第１の層間絶縁膜１５を２μｍ以
上積層したことにより、該第１の層間絶縁膜１５の下部
領域の平坦化を行うことができた。
全面に、感光性のアクリル樹脂を用いて、スピンコート
法により２．５μｍの膜厚で第１の層間絶縁膜１５を形
成した。ここで、前記第１の層間絶縁膜１５を２μｍ以
上積層したことにより、該第１の層間絶縁膜１５の下部
領域の平坦化を行うことができた。
【００３６】この後、図３（ｄ）に示すように、露光お
よび現像を行って、前記第１の層間絶縁膜１５上におい
てコンタクトホール１８、１９の形成を行った。さら
に、本発明においては、付加容量形成部となるコンタク
トホール２８を形成した。前記第１の層間絶縁膜１５と
して感光性のものを用いたことにより、エッチングを行
わず、露光および現像工程だけで前記コンタクトホール
１８、１９、２８の形成が可能となり、製造プロセスを
単純にすることができた。エッチングを行わないので、
下部のゲート絶縁膜が損傷を受けることがなく、信頼性
を向上することができる。
よび現像を行って、前記第１の層間絶縁膜１５上におい
てコンタクトホール１８、１９の形成を行った。さら
に、本発明においては、付加容量形成部となるコンタク
トホール２８を形成した。前記第１の層間絶縁膜１５と
して感光性のものを用いたことにより、エッチングを行
わず、露光および現像工程だけで前記コンタクトホール
１８、１９、２８の形成が可能となり、製造プロセスを
単純にすることができた。エッチングを行わないので、
下部のゲート絶縁膜が損傷を受けることがなく、信頼性
を向上することができる。
【００３７】次に、図３（ｅ）に示すように、ソースバ
ス配線２０および積み上げ電極２１および付加容量上部
電極１４をＡｌなどの低抵抗の金属を用いて形成した。
該付加容量上部電極１４は、コンタクトホール２８の内
壁を被覆するように形成された。このとき、前記ソース
バス配線２０の下部領域は、前記第１の層間絶縁膜１５
により平坦化されているので、前記図１に示したよう
な、該ソースバス配線２０とゲートバス配線１６との交
差部分においても、該ソースバス配線２０が該ゲートバ
ス配線１６の段差により断線することは無くなる。ここ
で、前記第１の層間絶縁膜１５として用いた感光性有機
樹脂材料は、比誘電率が無機材料に比べて小さく、ま
た、膜厚を大きくすることもできるので、前記ソースバ
ス配線２０と前記ゲートバス配線１６との交差部分での
容量は無視することができ、バス配線に発生する信号の
伝搬遅延を防止することができる。また、前記付加容量
上部電極１４及び付加容量共通配線に低抵抗のＡｌを使
用しているので、付加容量配線に発生する信号の伝搬遅
延の問題は生じない。さらに、付加容量が、前記付加容
量上部電極１４直下の前記ゲート絶縁膜１３に形成され
るので、開口率を低下させることもない。
ス配線２０および積み上げ電極２１および付加容量上部
電極１４をＡｌなどの低抵抗の金属を用いて形成した。
該付加容量上部電極１４は、コンタクトホール２８の内
壁を被覆するように形成された。このとき、前記ソース
バス配線２０の下部領域は、前記第１の層間絶縁膜１５
により平坦化されているので、前記図１に示したよう
な、該ソースバス配線２０とゲートバス配線１６との交
差部分においても、該ソースバス配線２０が該ゲートバ
ス配線１６の段差により断線することは無くなる。ここ
で、前記第１の層間絶縁膜１５として用いた感光性有機
樹脂材料は、比誘電率が無機材料に比べて小さく、ま
た、膜厚を大きくすることもできるので、前記ソースバ
ス配線２０と前記ゲートバス配線１６との交差部分での
容量は無視することができ、バス配線に発生する信号の
伝搬遅延を防止することができる。また、前記付加容量
上部電極１４及び付加容量共通配線に低抵抗のＡｌを使
用しているので、付加容量配線に発生する信号の伝搬遅
延の問題は生じない。さらに、付加容量が、前記付加容
量上部電極１４直下の前記ゲート絶縁膜１３に形成され
るので、開口率を低下させることもない。
【００３８】次に、図３（ｆ）に示すように、第２の層
間絶縁膜２４を前記第１の層間絶縁膜１５と同様に感光
性アクリル樹脂を用いて形成した。さらに、図３（ｇ）
に示すように、前記第２の層間絶縁膜２４の露光及び現
像を行い、コンタクトホール２３を形成し、透明導電膜
により画素電極２５をＩＴＯを用いて形成した。前記積
み上げ電極２１及び画素電極２５とのコンタクトのオー
ミック性が問題となる場合には前記コンタクトホール２
３にバリアメタル２６を形成してもよい。
間絶縁膜２４を前記第１の層間絶縁膜１５と同様に感光
性アクリル樹脂を用いて形成した。さらに、図３（ｇ）
に示すように、前記第２の層間絶縁膜２４の露光及び現
像を行い、コンタクトホール２３を形成し、透明導電膜
により画素電極２５をＩＴＯを用いて形成した。前記積
み上げ電極２１及び画素電極２５とのコンタクトのオー
ミック性が問題となる場合には前記コンタクトホール２
３にバリアメタル２６を形成してもよい。
【００３９】以上のように、本発明のスイッチング素子
基板およびその製造方法においては、付加容量共通配線
での信号の伝搬遅延の問題が生じず、ゲート絶縁膜を付
加容量の誘電体として用いることにより、液晶表示装置
に適用した際には、高い開口率を実現することができ
る。
基板およびその製造方法においては、付加容量共通配線
での信号の伝搬遅延の問題が生じず、ゲート絶縁膜を付
加容量の誘電体として用いることにより、液晶表示装置
に適用した際には、高い開口率を実現することができ
る。
【００４０】
【発明の効果】本発明のスイッチング素子基板の製造方
法は、付加容量上部電極を前記ソースバス配線と同一材
料により、前記第１の層間絶縁膜に設けられたコンタク
トホールを被覆するように形成する工程と、付加容量下
部電極を非単結晶シリコンにより形成する工程とを含む
ことを特徴とすることにより、従来のスイッチング素子
基板の製造方法に新たな装置や工程を追加することな
く、付加容量共通電極における信号の伝搬遅延の問題を
解消することができる。また、付加容量の誘電体として
ゲート絶縁膜を使用しているので、遮光膜である付加容
量部の面積を縮小することが可能となり、液晶パネルに
適用すれば開口率を向上することができ、この結果、優
れた表示品位を有する液晶表示装置を実現することが可
能となる。
法は、付加容量上部電極を前記ソースバス配線と同一材
料により、前記第１の層間絶縁膜に設けられたコンタク
トホールを被覆するように形成する工程と、付加容量下
部電極を非単結晶シリコンにより形成する工程とを含む
ことを特徴とすることにより、従来のスイッチング素子
基板の製造方法に新たな装置や工程を追加することな
く、付加容量共通電極における信号の伝搬遅延の問題を
解消することができる。また、付加容量の誘電体として
ゲート絶縁膜を使用しているので、遮光膜である付加容
量部の面積を縮小することが可能となり、液晶パネルに
適用すれば開口率を向上することができ、この結果、優
れた表示品位を有する液晶表示装置を実現することが可
能となる。
【００４４】好ましくは、前記第１の層間絶縁膜を感光
性を有する有機材料によって形成する工程を含むことに
より、第１の層間絶縁膜におけるコンタクトホールの形
成を、エッチング不要の光学的手法により行うことが可
能となる。この結果、エッチングによるゲート絶縁膜の
損傷の問題が生じないので、信頼性を向上することが可
能となる。
性を有する有機材料によって形成する工程を含むことに
より、第１の層間絶縁膜におけるコンタクトホールの形
成を、エッチング不要の光学的手法により行うことが可
能となる。この結果、エッチングによるゲート絶縁膜の
損傷の問題が生じないので、信頼性を向上することが可
能となる。
【図１】本発明の実施の形態の液晶表示装置における画
素１個分の構成を示した平面図である。
素１個分の構成を示した平面図である。
【図２】図１の液晶表示装置におけるＡ−Ａ’線断面図
である。
である。
【図３】（ａ）〜（ｇ）は、図２の液晶表示装置の製造
方法を示すフロー図である。
方法を示すフロー図である。
【図４】従来の液晶表示装置における画素１個分の構成
を示した平面図である。
を示した平面図である。
【図５】図４の液晶表示装置におけるＢ−Ｂ’線断面図
を示している。
を示している。
【図６】基板上に周辺駆動回路を形成した従来の液晶表
示装置の構成を示す回路図である。
示装置の構成を示す回路図である。
１０ 絶縁基板
１１ 多結晶シリコン薄膜
１２ チャンネル部
１３ ゲート絶縁膜
１４ 付加容量上部電極
１５ 第１の層間絶縁膜
１６ ゲートバス配線
１６ａ ゲート電極
１８ コンタクトホール
１９ コンタクトホール
２０ ソースバス配線
２１ 積み上げ電極
２３ コンタクトホール
２４ 第２の層間絶縁膜
２５ 画素電極
２６ バリアメタル
２８ コンタクトホール
３１ 基板
３２ ゲート駆動回路
３２ａ シフトレジスタ
３２ｂ バッファ
３３ ソース駆動回路
３３ａ シフトレジスタ
３３ｂ バッファ
３４ ＴＦＴアレイ部
３５ ＴＦＴ
３６ 画素
３７ 付加容量
３８ ビデオライン
３９ アナログスイッチ
５８ コンタクト領域
５９ コンタクト領域
１１０ 絶縁基板
１１１ 多結晶シリコン薄膜
１１２ チャンネル
１１３ ゲート絶縁膜
１１４ 付加容量共通配線
１１４ａ 付加容量上部電極
１１５ 第１の層間絶縁膜
１１６ ゲートバス配線
１１６ａ ゲート電極
１１８ コンタクトホール
１１９ コンタクトホール
１２０ ソースバス配線
１２１ 積み上げ電極
１２３ コンタクトホール
１２４ 第２の層間絶縁膜
１２５ 画素電極
１２６ バリアメタル
Claims (2)
- 【請求項１】基板上に、多結晶シリコン薄膜とゲート絶
縁膜とゲートバス配線とが形成され、該ゲートバス配線
の上部に、第１の層間絶縁膜とソースバス配線と第２の
層間絶縁膜と画素電極とがそれぞれ形成されたスイッチ
ング素子基板の製造方法において、 付加容量上部電極を前記ソースバス配線と同一工程およ
び同一材料により、前記第１の層間絶縁膜に設けられた
コンタクトホールを被覆するように形成する工程と、 付加容量下部電極を多結晶シリコンにより形成する工程
とを含むことを特徴とするスイッチング素子基板の製造
方法。 - 【請求項２】前記第１の層間絶縁膜を感光性を有する有
機材料によって形成する工程を含むことを特徴とする請
求項１記載のスイッチング素子基板の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281796A JP3490216B2 (ja) | 1996-04-24 | 1996-04-24 | スイッチング素子基板の製造方法 |
| US08/718,051 US5917563A (en) | 1995-10-16 | 1996-09-13 | Liquid crystal display device having an insulation film made of organic material between an additional capacity and a bus line |
| US09/233,168 US6141066A (en) | 1995-10-16 | 1999-01-19 | Liquid crystal display device with active matrix substrate using source/drain electrode as capacitor conductor |
| US09/648,553 US6359665B1 (en) | 1995-10-16 | 2000-08-28 | Switching element substrate having additional capacity and manufacturing method thereof |
| US10/052,345 US6806932B2 (en) | 1995-10-16 | 2002-01-23 | Semiconductor device |
| US10/839,215 US7057691B2 (en) | 1995-10-16 | 2004-05-06 | Semiconductor device |
| US11/292,357 US7190418B2 (en) | 1995-10-16 | 2005-12-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281796A JP3490216B2 (ja) | 1996-04-24 | 1996-04-24 | スイッチング素子基板の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
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| Publication Number | Publication Date |
|---|---|
| JPH09292626A JPH09292626A (ja) | 1997-11-11 |
| JP3490216B2 true JP3490216B2 (ja) | 2004-01-26 |
Family
ID=14337591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10281796A Expired - Lifetime JP3490216B2 (ja) | 1995-10-16 | 1996-04-24 | スイッチング素子基板の製造方法 |
Country Status (1)
| Country | Link |
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| JP4700156B2 (ja) * | 1999-09-27 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4132508B2 (ja) | 1999-12-13 | 2008-08-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US7456911B2 (en) * | 2000-08-14 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| JP4095518B2 (ja) | 2002-10-31 | 2008-06-04 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP4506133B2 (ja) * | 2002-10-31 | 2010-07-21 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR100683713B1 (ko) * | 2004-11-25 | 2007-02-15 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 이를 구비하는 평판 디스플레이장치 |
| KR20070002933A (ko) | 2005-06-30 | 2007-01-05 | 엘지.필립스 엘시디 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
| CN101401031A (zh) * | 2006-03-24 | 2009-04-01 | 夏普株式会社 | 液晶显示装置 |
| JP4994491B2 (ja) * | 2010-11-10 | 2012-08-08 | 株式会社半導体エネルギー研究所 | プロジェクタ |
| JP5298156B2 (ja) * | 2011-04-20 | 2013-09-25 | 株式会社半導体エネルギー研究所 | フロント型プロジェクタ、及び半導体装置 |
| JP5786600B2 (ja) * | 2011-09-28 | 2015-09-30 | セイコーエプソン株式会社 | 電気光学装置およびその製造方法、並びに電子機器 |
| JP5613717B2 (ja) * | 2012-04-25 | 2014-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置、モジュール及び電子機器 |
| JP5685613B2 (ja) * | 2013-02-27 | 2015-03-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP7317593B2 (ja) * | 2019-02-06 | 2023-07-31 | 株式会社ジャパンディスプレイ | 半導体基板及び表示装置 |
Family Cites Families (3)
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|---|---|---|---|---|
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| JP2952744B2 (ja) * | 1993-11-04 | 1999-09-27 | 松下電器産業株式会社 | 薄膜トランジスター集積装置 |
| JP3214202B2 (ja) * | 1993-11-24 | 2001-10-02 | ソニー株式会社 | 表示素子基板用半導体装置 |
-
1996
- 1996-04-24 JP JP10281796A patent/JP3490216B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09292626A (ja) | 1997-11-11 |
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