JP7317593B2 - 半導体基板及び表示装置 - Google Patents
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Description
第1基材と、前記第1基材の上方に位置したゲート線と、前記第1基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第1基材、前記ゲート線、及び前記ソース線の上方に位置した第1画素電極と、前記第1基材の上方に位置し、電気的に前記ソース線と前記第1画素電極との間にて並列に接続された第1トランジスタ及び第2トランジスタと、を備え、前記第1トランジスタの第1半導体層及び前記第2トランジスタの第2半導体層は、それぞれ、前記ソース線に電気的に接続された第1領域と、前記第1画素電極に電気的に接続された第2領域と、前記第1領域と前記第2領域との間のチャネル領域と、を有し、前記第1半導体層及び前記第2半導体層は、前記絶縁膜の前記ソース線側の面である第1表面に接し、前記第1半導体層及び前記第2半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、前記第1半導体層及び前記第2半導体層は、前記ゲート線の幅方向に並んでいる。
第1基材と、前記第1基材の上方に位置したゲート線と、前記第1基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第1基材、前記ゲート線、及び前記ソース線の上方に位置した第1画素電極と、前記第1基材の上方に位置し、電気的に前記ソース線と前記第1画素電極との間にて並列に接続された第1トランジスタ及び第2トランジスタと、を備えた半導体基板と、前記第1画素電極と対向した第2基材と、前記第2基材と前記第1画素電極との間に位置し前記第1画素電極と対向した対向電極と、を備えた対向基板と、前記第1画素電極と前記対向電極との間に位置し、前記第1画素電極と前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、前記第1トランジスタの第1半導体層及び前記第2トランジスタの第2半導体層は、それぞれ、前記ソース線に電気的に接続された第1領域と、前記第1画素電極に電気的に接続された第2領域と、前記第1領域と前記第2領域との間のチャネル領域と、を有し、前記第1半導体層及び前記第2半導体層は、前記絶縁膜の前記ソース線側の面である第1表面に接し、前記第1半導体層及び前記第2半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、前記第1半導体層及び前記第2半導体層は、前記ゲート線の幅方向に並んでいる。
まず、第1の実施形態に係る表示装置DSPについて詳細に説明する。図1は、第1の実施形態に係る表示装置DSPの構成を示す平面図である。
ここで、非表示領域NDAのうち、表示領域DAより左側の領域であり第2方向Yに延在した帯状の領域を第1領域A1、表示領域DAより右側の領域であり第2方向Yに延在した帯状の領域を第2領域A2、表示領域DAより下側の領域であり第1方向Xに延在した帯状の領域を第3領域A3、表示領域DAより上側の領域であり第1方向Xに延在した帯状の領域を第4領域A4とする。
図2及び図3に示すように、表示パネルPNLは、第1基材1、表示領域DAにて第1基材1の上方にマトリクス状に配列された複数個の画素PX、複数本のゲート線Gと、複数本のソース線Sと、複数本の容量配線CWと、を備えている。
図4に示すように、第1基板SUB1は、第1基材1と、第1基材1の上に設けられた下地層10と、下地層10の上に設けられた画素電極PEと、を備えている。第2基板SUB2は、画素電極PEと対向した第2基材2と、第2基材2と画素電極PEとの間に位置し画素電極PEと対向した対向電極CEと、を備えている。対向電極CEは、インジウムスズ酸化物(ITO)やインジウム亜鉛酸化物(IZO)などの透明導電材料で形成されている。
表示パネルPNLの粘着層ALは、画素電極PEと表示機能層DLとの間に位置している。
図5に示すように、ゲート線Gは、第1方向Xに延在している。ソース線Sは、第2方向Yに延在し、ゲート線Gと交差している。画素電極PEは、互いに電気的に接続された第1画素電極PE1及び第2画素電極PE2を有している。ゲート線G及びソース線Sは、第1画素電極PE1と交差している。第2画素電極PE2は、第2方向Yにおいてゲート線Gに間隔を置いて位置している。
第2接続電極EL2は、第2方向Yに延在している。第2接続電極EL2の一端部は、ゲート線Gに重なる領域において、ソース線Sと第1接続電極EL1との間に位置し、各々の半導体層SCの第2領域R2に重なっている。第2接続電極EL2の他端部は、第2画素電極PE2に重なっている。
接続配線NWは、第2方向Yに延在し、ゲート線Gと交差し、ソース線Sと交差していない。接続配線NWは、ゲート線Gを挟んで第2方向Yに隣合う2個の容量電極OEを接続している。本実施形態において、第2方向Yに並ぶ複数の接続配線NW及び複数の容量電極OEは、一体に形成され、容量配線CWを形成している。
第3接続電極EL3は、補助ゲート電極AEに間隔を置いて位置し、第2接続電極EL2及び第1画素電極PE1に重なっている。
図6に示すように、第1半導体層SC1及び第2半導体層SC2は、ゲート線Gが延在する第1方向Xに長軸AX1を持ち、第2方向Yに短軸AX2を持っている。本実施形態において、第1半導体層SC1及び第2半導体層SC2は、ゲート線Gの幅方向(第2方向Y)に並んでいる。ゲート線Gの幅WIは、第1半導体層SC1の短軸AX2の長さ及び第2半導体層SC2の短軸AX2の長さの和より大きい。
一例として、第1半導体層SC1及び第2半導体層SC2のそれぞれの短軸AX2(チャネル幅W)は1.5μmであり、ゲート線Gの幅WIは11μmであり、実質的にゲート線Gの幅WIを第1半導体層SC1の短軸AX2の長さ及び第2半導体層SC2の短軸の長さの和の2倍より大きく設定している。ゲート線Gの幅WIを、第1半導体層SC1の短軸AX2の長さ及び第2半導体層SC2の短軸AX2の長さの和より大きくすることで、製造上の位置ズレが発生した場合においても、第1半導体層SC1及び第2半導体層SC2の全体をゲート線Gの幅WIに収めることができる。
また、図6に示す構造において、第2接続電極EL2は第1半導体層SC1を越え、第2半導体層SC2と反対側の第2方向Yに延出している延出端部EXを有している。例えば製造上の位置ズレにより第1半導体層SC1に対して第2接続電極EL2の延出端部EXが内側にある場合、第1トランジスタTr1の本来必要な特性に達しないものとなったり、第1トランジスタTr1と第2トランジスタTr2の特性に差が生じてしまったり、することが想定される。第2接続電極EL2の延出端部EXは第1半導体層SC1を越えて延出する構造であるため、位置ズレによるトランジスタの特性の変化を防止することができる。
図7に示すように、第1基材1の上に絶縁層11が形成されている。絶縁層11の上に、ゲート線Gが形成されている。絶縁層11及びゲート線Gの上に、絶縁層12が形成されている。
例えば、上述の先行技術文献に記載の特許文献3及び特許文献4は電気泳動装置であって、マイクロカプセル内の粒子を動かすための電圧に30V以上の高電圧を要することが記載されている。図9に示す条件では、例えば30V以上の高電圧の電流を、酸化物半導体を用いた一つのトランジスタTrのゲート及びソースに流して評価したものである。
W/Lの値が0.75以下であれば、結果は全てA判定であった。そのため、W/Lの値を0.75以下に設定した方が望ましい。
上記のことから、複数の電流路を利用して駆動を行うことのできる半導体基板及び表示装置を得ることができる。上記第1の実施形態では、第1半導体層SC1及び第2半導体層SC2を利用して画素電極PEの駆動を行うことのできる第1基板SUB1及び表示装置DSPを得ることができる。
次に、第2の実施形態に係る表示装置DSPについて説明する。図10は、本第2の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。
図10に示すように、本第2の実施形態の表示装置DSPは、容量配線CWが第1方向Xに延出している点で、上記第1の実施形態と相違している。本実施形態において、第1方向Xに並ぶ複数の接続配線NW及び複数の容量電極OEは、電気的に接続され、容量配線CWを形成している。接続配線NWは、ゲート線Gと交差していないが、ソース線Sと交差している。
図11に示すように、交差電極NW3は、絶縁層11の上に設けられている。交差電極NW3は、第2画素電極PE2と同一材料で同一層に形成されている。接続電極NW1及び接続電極NW2は、絶縁層12の上に設けられている。接続電極NW1及び接続電極NW2は、容量電極OE、ソース線Sなどとともに同一材料で同一層に形成されている。接続電極NW1は、絶縁層12に形成されたコンタクトホールCH6を通り交差電極NW3にコンタクトしている。接続電極NW2は、絶縁層12に形成されたコンタクトホールCH7を通り交差電極NW3にコンタクトしている。
次に、第3の実施形態に係る表示装置DSPについて説明する。図12は、本第3の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。
図12に示すように、本第3の実施形態の表示装置DSPは、ソース線Sが画素PXの中央を縦断して延在する点と、容量配線CWが第1方向Xに延出している点と、第1半導体層SC1及び第2半導体層SC2が第1方向Xに並び一体に形成されている点と、第2画素電極PE2及び容量電極OEのそれぞれが第1方向Xに分割されている点とで、上記第1の実施形態と相違している。例えば、接続配線NWは、容量電極OEと同一の材料で形成され、容量電極OEと同一層に位置している。第1画素電極PE1に重なる領域は、第1方向Xに隣合う第1ドメインDOa及び第2ドメインDObに分類される。
第1接続電極EL1は、第1ドメインDOa又は第2ドメインDObに位置し、ゲート線Gに重ねられ、第1方向Xにソース線Sに間隔を置いて位置している。本実施形態において、第1接続電極EL1は、第2ドメインDObに位置している。
第1容量電極OEaは、第1ドメインDOaに位置し、第1セグメントSEa、交差電極OEc、及び第1画素電極PE1のそれぞれに重ねられ、第2接続電極EL2a及びソース線Sのそれぞれに間隔を置いて位置している。
第2容量電極OEbは、第2ドメインDObに位置し、第2セグメントSEb、交差電極OEc、及び第1画素電極PE1のそれぞれに重ねられ、第1接続電極EL1、第2接続電極EL2b、及びソース線Sのそれぞれに間隔を置いて位置している。
本実施形態において、第1方向Xに並ぶ複数の接続配線NW及び複数の容量電極OEは、接続され、容量配線CWを形成している。
第3接続電極EL3は、補助ゲート電極AEに間隔を置いて位置し、第2接続電極EL2a、第2接続電極EL2b、及び第1画素電極PE1に重なっている。
ここで、図16に示すように、第2接続電極EL2aは、第1セグメントSEaと対向し、絶縁層12に形成されたコンタクトホールCH3aを介して第1セグメントSEaにコンタクトしている。第2接続電極EL2bは、第2セグメントSEbと対向し、絶縁層12に形成されたコンタクトホールCH3bを介して第2セグメントSEbにコンタクトしている。
次に、第4の実施形態に係る表示装置DSPについて説明する。図17は、本第4の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。
図18に示すように、交差電極NW7は、ゲート線G及びソース線Sの各々が位置する層と異なる層に位置している。交差電極NW7は、絶縁層13の上に設けられている。交差電極NW7は、補助ゲート電極AE及び第3接続電極EL3と、同一材料で同一層に形成されている。接続電極NW5及び接続電極NW6は、絶縁層12の上に設けられている。接続電極NW5及び接続電極NW6は、容量電極OE、ソース線Sなどとともに同一材料で同一層に形成されている。交差電極NW7は、一方で絶縁層13に形成されたコンタクトホールCH10を通り接続電極NW5にコンタクトし、他方で絶縁層13に形成されたコンタクトホールCH11を通り接続電極NW6にコンタクトしている。
次に、第5の実施形態に係る表示装置DSPについて説明する。図19は、本第5の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。
図19に示すように、本第5の実施形態の表示装置DSPは、交差電極OEcの替わりに交差電極OEdを備えている点と、接続配線NWの構成とについて、上記第3の実施形態と相違している。
本実施形態において、第1方向Xに並ぶ複数の接続配線NW及び複数の容量電極OEは、接続され、容量配線CWを形成している。
図20に示すように、交差電極OEdは、絶縁層13の上に設けられ、絶縁層14で覆われている。交差電極OEdは、一方で絶縁層13に形成されたコンタクトホールCH8を通り第1容量電極OEaにコンタクトし、他方で絶縁層13に形成されたコンタクトホールCH9を通り第2容量電極OEbにコンタクトしている。上記のことから、交差電極OEcは、第1容量電極OEaと第2容量電極OEbとを電気的に接続している。
本実施形態において、第1方向Xに並ぶ複数の接続配線NW、複数の第1容量電極OEa、複数の第2容量電極OEb、及び複数の交差電極OEdは、接続され、容量配線CWを形成している。
次に、第6の実施形態に係る表示装置DSPについて説明する。図22は、本第6の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。
図22に示すように、本第6の実施形態の表示装置DSPは、接続配線NWの構成について、上記第5の実施形態と相違している。
図23に示すように、交差電極NW3は、絶縁層11の上に設けられている。交差電極NW3は、第1セグメントSEa、第2セグメントSEb、ゲート線Gなどと同一材料で同一層に形成されている。
次に、第7の実施形態に係る表示装置DSPについて説明する。図24は、本第7の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。
図24に示すように、本第7の実施形態の表示装置DSPは、交差電極OEcの替わりに交差電極OEdを備えている点で、上記第3の実施形態と相違している。
次に、第8の実施形態に係る表示装置DSPについて説明する。図25は、本第8の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。
図25に示すように、本第8の実施形態の表示装置DSPは、接続配線NWの構成について、上記第3の実施形態と相違している。
次に、第9の実施形態に係る表示装置DSPについて説明する。図26は、本第9の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。
図26に示すように、本第9の実施形態の表示装置DSPは、接続配線NWの構成について、上記第3の実施形態と相違している。
次に、第10の実施形態に係る表示装置DSPについて説明する。図27は、本第10の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。本第10の実施形態の表示装置DSPは、大まかに、上記第4の実施形態の表示装置DSPと同様に構成されている(図17)。以下、上記第4の実施形態の表示装置DSPの構成と異なる点について説明する。
図27に示すように、本第10の実施形態の表示装置DSPにおいて、ソース線Sと画素電極PEとの間にて、3個のトランジスタTrが並列に接続されている。
上記のように構成された第10の実施形態に係る表示装置DSPにおいても、上記第4の実施形態と同様の効果を得ることができる。なお、ソース線Sと第1画素電極PE1との間に1個のトランジスタを接続した場合と比較し、1個のトランジスタTrに流せる許容電流は維持したまま、実質的に3倍の電流で画素電極PEを駆動することができる。
次に、第11の実施形態に係る表示装置DSPについて説明する。図28は、本第11の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。本第11の実施形態の表示装置DSPは、大まかに、上記第1の実施形態の表示装置DSPと同様に構成されている(図5)。以下、上記第1の実施形態の表示装置DSPの構成と異なる点について説明する。
図28に示すように、本第11の実施形態の表示装置DSPにおいて、ソース線Sと画素電極PEとの間にて、4個のトランジスタTrが並列に接続されている。
上記のように構成された第11の実施形態に係る表示装置DSPにおいても、上記第1の実施形態と同様の効果を得ることができる。なお、ソース線Sと第1画素電極PE1との間に1個のトランジスタを接続した場合と比較し、1個のトランジスタTrに流せる許容電流は維持したまま、実質的に4倍の電流で画素電極PEを駆動することができる。
次に、第12の実施形態に係る表示装置DSPについて説明する。図29は、本第12の実施形態に係る表示装置DSPの第1基板SUB1の一部を示す拡大平面図である。本第12の実施形態の表示装置DSPは、大まかに、上記第11の実施形態の表示装置DSPと同様に構成されている(図28)。以下、上記第11の実施形態の表示装置DSPの構成と異なる点について説明する。
図29に示すように、本第12の実施形態の表示装置DSPにおいて、ソース線Sと画素電極PEとの間にて、5個のトランジスタTrが並列に接続されている。
平面視にて、補助ゲート電極AEは、少なくとも、第5半導体層SC5のチャネル領域RCの全体にさらに重なっている。本第12の実施形態において、補助ゲート電極AEは、第1半導体層SC1の全体、第2半導体層SC2の全体、第3半導体層SC3の全体、第4半導体層SC4の全体、及び第5半導体層SC5の全体に重なっている。
上記のように構成された第12の実施形態に係る表示装置DSPにおいても、上記第11の実施形態と同様の効果を得ることができる。なお、ソース線Sと第1画素電極PE1との間に1個のトランジスタを接続した場合と比較し、1個のトランジスタTrに流せる許容電流は維持したまま、実質的に5倍の電流で画素電極PEを駆動することができる。
トランジスタTrは、補助ゲート電極AE無しに形成されていてもよい。
半導体層SCは、第1基材1とゲート線Gとの間に位置していてもよい。第1基材1と半導体層SCとの間に導電性の遮光層が存在する場合、上記遮光層を、ゲート線Gに電気的に接続し、補助ゲート電極として機能させてもよい。
また、上述した実施形態の表示装置DSPは、上述した電気泳動表示装置に限らず、各種の表示装置に適用可能である。例示すると、表示装置DSPは、液晶表示装置であってもよい。その場合、表示機能層DLは液晶層である。液晶層は、例えば、高分子分散液晶(PDLC: polymer dispersed liquid crystal)を利用していてもよい。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]第1基材と、
前記第1基材の上方に位置したゲート線と、
前記第1基材の上方に位置したソース線と、
前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、
前記第1基材、前記ゲート線、及び前記ソース線の上方に位置した第1画素電極と、
前記第1基材の上方に位置し、電気的に前記ソース線と前記第1画素電極との間にて並列に接続された第1トランジスタ及び第2トランジスタと、を備え、
前記第1トランジスタの第1半導体層及び前記第2トランジスタの第2半導体層は、それぞれ、前記ソース線に電気的に接続された第1領域と、前記第1画素電極に電気的に接続された第2領域と、前記第1領域と前記第2領域との間のチャネル領域と、を有し、
前記第1半導体層及び前記第2半導体層は、前記絶縁膜の前記ソース線側の面である第1表面に接し、
前記第1半導体層及び前記第2半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられている、
半導体基板。
[2]前記第1半導体層及び前記第2半導体層は、それぞれ前記ゲート線が延在する方向に長軸を持ち、
前記第1半導体層及び前記第2半導体層の全体が前記ゲート線に重ねられている、
[1]に記載の半導体基板。
[3]前記ゲート線の幅は、前記第1半導体層の短軸の長さ及び前記第2半導体層の短軸の長さの和より大きい、
[2]に記載の半導体基板。
[4]前記第1半導体層及び前記第2半導体層は、前記ゲート線の幅方向に並んでいる、
[3]に記載の半導体基板。
[5]前記第1基材と前記第1画素電極との間に位置し、前記第1画素電極に電気的に接続された第2画素電極と、
前記第1画素電極と前記第2画素電極との間に位置し、前記第1画素電極と前記第2画素電極とのそれぞれに静電容量結合された容量電極と、をさらに備え、
平面視にて、前記容量電極の全体は、前記第1画素電極の内側に位置し、かつ、前記第2画素電極の内側に位置している、
[1]に記載の半導体基板。
[6]前記容量電極とともに前記ゲート線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ゲート線と交差し、前記ソース線と交差していない、
[5]に記載の半導体基板。
[7]前記ゲート線及び前記第2画素電極は、同一材料で形成され、同一層に位置し、
前記ソース線、前記容量電極、前記他の容量電極、及び前記接続配線は、同一材料で形成され、同一層に位置し、
前記容量電極、前記他の容量電極、及び前記接続配線は、一体に形成されている、
[6]に記載の半導体基板。
[8]前記容量電極とともに前記ソース線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ソース線と交差し、前記ゲート線と交差していない、
[5]に記載の半導体基板。
[9]前記第1基材と前記第1画素電極との間に位置した第2画素電極と、
容量電極と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、第1ドメインと第2ドメインとの境界線上に位置し、
前記第1半導体層の前記第2領域及び前記チャネル領域は、前記第1ドメインに位置し、
前記第2半導体層の前記第2領域及び前記チャネル領域は、前記第2ドメインに位置し、
前記第2画素電極は、
前記第1ドメインに位置し前記第1画素電極に電気的に接続された第1セグメントと、
前記第2ドメインに位置し前記第1画素電極に電気的に接続された第2セグメントと、を有し、
前記容量電極は、
前記第1ドメインにて前記第1画素電極と前記第1セグメントとの間に位置し、前記第1画素電極と前記第1セグメントとのそれぞれに静電容量結合された第1容量電極と、
前記第2ドメインにて前記第1画素電極と前記第2セグメントとの間に位置し、前記第1画素電極と前記第2セグメントとのそれぞれに静電容量結合された第2容量電極と、
前記ソース線と交差し、前記第1容量電極と前記第2容量電極とを電気的に接続した交差電極と、を有している、
[1]に記載の半導体基板。
[10]前記第1容量電極に隣合う他の容量電極と、
前記第2容量電極に隣合い前記他の容量電極とともに前記容量電極を挟んで位置した第3の容量電極と、
前記第1容量電極と前記他の容量電極とを接続した接続配線と、
前記第2容量電極と前記第3の容量電極とを接続した他の接続配線と、をさらに備え、
前記接続配線及び前記他の接続配線は、それぞれ、前記ゲート線と交差しておらず、かつ、前記ソース線と交差していない、
[9]に記載の半導体基板。
[11]前記第1半導体層及び前記第2半導体層の各々の前記チャネル領域におけるチャネル長及びチャネル幅をそれぞれL及びWとすると、
W/L≦0.75である、
[1]に記載の半導体基板。
[12]前記第1半導体層及び前記第2半導体層は、それぞれ酸化物半導体で形成されている、
[11]に記載の半導体基板。
[13]前記ゲート線に電気的に接続され、前記ゲート線とともに前記第1半導体層及び前記第2半導体層を挟んだ補助ゲート電極をさらに備え、
平面視にて、前記補助ゲート電極は、少なくとも、前記第1半導体層及び前記第2半導体層の両方の前記チャネル領域の全体に重なっている、
[1]に記載の半導体基板。
[14]第1基材と、前記第1基材の上方に位置したゲート線と、前記第1基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第1基材、前記ゲート線、及び前記ソース線の上方に位置した第1画素電極と、前記第1基材の上方に位置し、電気的に前記ソース線と前記第1画素電極との間にて並列に接続された第1トランジスタ及び第2トランジスタと、を備えた半導体基板と、
前記第1画素電極と対向した第2基材と、前記第2基材と前記第1画素電極との間に位置し前記第1画素電極と対向した対向電極と、を備えた対向基板と、
前記第1画素電極と前記対向電極との間に位置し、前記第1画素電極と前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、
前記第1トランジスタの第1半導体層及び前記第2トランジスタの第2半導体層は、それぞれ、前記ソース線に電気的に接続された第1領域と、前記第1画素電極に電気的に接続された第2領域と、前記第1領域と前記第2領域との間のチャネル領域と、を有し、
前記第1半導体層及び前記第2半導体層は、前記絶縁膜の前記ソース線側の面である第1表面に接し、
前記第1半導体層及び前記第2半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられている、
表示装置。
[15]前記表示機能層は、電気泳動層である、
[14]に記載の表示装置。
SUB1…第1基板、1…第1基材、PX…画素、G…ゲート線、S…ソース線、
Tr1…第1トランジスタ、Tr2…第2トランジスタ、SC1…第1半導体層、
SC2…第2半導体層、SC3…第3半導体層、SC4…第4半導体層、
SC5…第5半導体層、R1…第1領域、R2…第2領域、RC…チャネル領域、
AE…補助ゲート電極、PE…画素電極、PE1…第1画素電極、
PE2…第2画素電極、SEa…第1セグメント、SEb…第2セグメント、
OE…容量電極、OEa…第1容量電極、OEb…第2容量電極、OEc…交差電極、
NW,NWa,NWb…接続配線、NW1,NW2…接続電極、NW3…交差電極、
CW…容量配線、C1…第1容量、C2…第2容量、SUB2…第2基板、
2…第2基材、CE…対向電極、DL…表示機能層、DOa…第1ドメイン、
DOb…第2ドメイン、BL…境界線、WI…幅、L…チャネル長、W…チャネル幅、
AX1…長軸、AX2…短軸、X…第1方向、Y…第2方向、Z…第3方向。
Claims (16)
- 第1基材と、
前記第1基材の上方に位置したゲート線と、
前記第1基材の上方に位置したソース線と、
前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、
前記第1基材、前記ゲート線、及び前記ソース線の上方に位置した第1画素電極と、
前記第1基材の上方に位置し、電気的に前記ソース線と前記第1画素電極との間にて並列に接続された第1トランジスタ及び第2トランジスタと、を備え、
前記第1トランジスタの第1半導体層及び前記第2トランジスタの第2半導体層は、それぞれ、前記ソース線に電気的に接続された第1領域と、前記第1画素電極に電気的に接続された第2領域と、前記第1領域と前記第2領域との間のチャネル領域と、を有し、
前記第1半導体層及び前記第2半導体層は、前記絶縁膜の前記ソース線側の面である第1表面に接し、
前記第1半導体層及び前記第2半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、
前記第1半導体層及び前記第2半導体層は、前記ゲート線の幅方向に並んでいる、
半導体基板。 - 前記第1半導体層及び前記第2半導体層は、それぞれ前記ゲート線が延在する方向に長軸を持ち、
前記第1半導体層及び前記第2半導体層の全体が前記ゲート線に重ねられている、
請求項1に記載の半導体基板。 - 前記ゲート線の幅は、前記第1半導体層の短軸の長さ及び前記第2半導体層の短軸の長さの和より大きい、
請求項2に記載の半導体基板。 - 前記第1半導体層及び前記第2半導体層の各々の前記チャネル領域におけるチャネル長及びチャネル幅をそれぞれL及びWとすると、
W/L≦0.75である、
請求項1に記載の半導体基板。 - 前記第1半導体層及び前記第2半導体層は、それぞれ酸化物半導体で形成されている、
請求項4に記載の半導体基板。 - 前記ゲート線に電気的に接続され、前記ゲート線とともに前記第1半導体層及び前記第2半導体層を挟んだ補助ゲート電極をさらに備え、
平面視にて、前記補助ゲート電極は、少なくとも、前記第1半導体層及び前記第2半導体層の両方の前記チャネル領域の全体に重なっている、
請求項1に記載の半導体基板。 - 第1基材と、
前記第1基材の上方に位置したゲート線と、
前記第1基材の上方に位置したソース線と、
前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、
前記第1基材、前記ゲート線、及び前記ソース線の上方に位置した第1画素電極と、
前記第1基材の上方に位置し、電気的に前記ソース線と前記第1画素電極との間にて並列に接続された第1トランジスタ及び第2トランジスタと、
前記第1基材と前記第1画素電極との間に位置し、前記第1画素電極に電気的に接続された第2画素電極と、
前記第1画素電極と前記第2画素電極との間に位置し、前記第1画素電極と前記第2画素電極とのそれぞれに静電容量結合された容量電極と、を備え、
前記第1トランジスタの第1半導体層及び前記第2トランジスタの第2半導体層は、それぞれ、前記ソース線に電気的に接続された第1領域と、前記第1画素電極に電気的に接続された第2領域と、前記第1領域と前記第2領域との間のチャネル領域と、を有し、
前記第1半導体層及び前記第2半導体層は、前記絶縁膜の前記ソース線側の面である第1表面に接し、
前記第1半導体層及び前記第2半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、
平面視にて、前記容量電極の全体は、前記第1画素電極の内側に位置し、かつ、前記第2画素電極の内側に位置している、
半導体基板。 - 前記容量電極とともに前記ゲート線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ゲート線と交差し、前記ソース線と交差していない、
請求項7に記載の半導体基板。 - 前記ゲート線及び前記第2画素電極は、同一材料で形成され、同一層に位置し、
前記ソース線、前記容量電極、前記他の容量電極、及び前記接続配線は、同一材料で形成され、同一層に位置し、
前記容量電極、前記他の容量電極、及び前記接続配線は、一体に形成されている、
請求項8に記載の半導体基板。 - 前記容量電極とともに前記ソース線を挟んで位置した他の容量電極と、
前記容量電極と前記他の容量電極とを接続した接続配線と、をさらに備え、
前記ソース線は、前記ゲート線と交差し、
前記接続配線は、前記ソース線と交差し、前記ゲート線と交差していない、
請求項7に記載の半導体基板。 - 第1基材と、
前記第1基材の上方に位置したゲート線と、
前記第1基材の上方に位置したソース線と、
前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、
前記第1基材、前記ゲート線、及び前記ソース線の上方に位置した第1画素電極と、
前記第1基材の上方に位置し、電気的に前記ソース線と前記第1画素電極との間にて並列に接続された第1トランジスタ及び第2トランジスタと、
前記第1基材と前記第1画素電極との間に位置した第2画素電極と、
容量電極と、を備え、
前記第1トランジスタの第1半導体層及び前記第2トランジスタの第2半導体層は、それぞれ、前記ソース線に電気的に接続された第1領域と、前記第1画素電極に電気的に接続された第2領域と、前記第1領域と前記第2領域との間のチャネル領域と、を有し、
前記第1半導体層及び前記第2半導体層は、前記絶縁膜の前記ソース線側の面である第1表面に接し、
前記第1半導体層及び前記第2半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、
前記ソース線は、前記ゲート線と交差し、第1ドメインと第2ドメインとの境界線上に位置し、
前記第1半導体層の前記第2領域及び前記チャネル領域は、前記第1ドメインに位置し、
前記第2半導体層の前記第2領域及び前記チャネル領域は、前記第2ドメインに位置し、
前記第2画素電極は、
前記第1ドメインに位置し前記第1画素電極に電気的に接続された第1セグメントと、
前記第2ドメインに位置し前記第1画素電極に電気的に接続された第2セグメントと、を有し、
前記容量電極は、
前記第1ドメインにて前記第1画素電極と前記第1セグメントとの間に位置し、前記第1画素電極と前記第1セグメントとのそれぞれに静電容量結合された第1容量電極と、
前記第2ドメインにて前記第1画素電極と前記第2セグメントとの間に位置し、前記第1画素電極と前記第2セグメントとのそれぞれに静電容量結合された第2容量電極と、
前記ソース線と交差し、前記第1容量電極と前記第2容量電極とを電気的に接続した交差電極と、を有している、
半導体基板。 - 前記第1容量電極に隣合う他の容量電極と、
前記第2容量電極に隣合い前記他の容量電極とともに前記容量電極を挟んで位置した第3の容量電極と、
前記第1容量電極と前記他の容量電極とを接続した接続配線と、
前記第2容量電極と前記第3の容量電極とを接続した他の接続配線と、をさらに備え、
前記接続配線及び前記他の接続配線は、それぞれ、前記ゲート線と交差しておらず、かつ、前記ソース線と交差していない、
請求項11に記載の半導体基板。 - 第1基材と、前記第1基材の上方に位置したゲート線と、前記第1基材の上方に位置したソース線と、前記ゲート線の上方に位置し、前記ソース線の下方に位置する絶縁膜と、前記第1基材、前記ゲート線、及び前記ソース線の上方に位置した第1画素電極と、前記第1基材の上方に位置し、電気的に前記ソース線と前記第1画素電極との間にて並列に接続された第1トランジスタ及び第2トランジスタと、を備えた半導体基板と、
前記第1画素電極と対向した第2基材と、前記第2基材と前記第1画素電極との間に位置し前記第1画素電極と対向した対向電極と、を備えた対向基板と、
前記第1画素電極と前記対向電極との間に位置し、前記第1画素電極と前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、
前記第1トランジスタの第1半導体層及び前記第2トランジスタの第2半導体層は、それぞれ、前記ソース線に電気的に接続された第1領域と、前記第1画素電極に電気的に接続された第2領域と、前記第1領域と前記第2領域との間のチャネル領域と、を有し、
前記第1半導体層及び前記第2半導体層は、前記絶縁膜の前記ソース線側の面である第1表面に接し、
前記第1半導体層及び前記第2半導体層のそれぞれの前記チャネル領域の全体が前記ゲート線に重ねられ、
前記第1半導体層及び前記第2半導体層は、前記ゲート線の幅方向に並んでいる、
表示装置。 - 前記表示機能層は、電気泳動層である、
請求項13に記載の表示装置。 - 前記表示機能層は、液晶層である、
請求項13に記載の表示装置。 - 前記液晶層は、高分子分散液晶である、
請求項15に記載の表示装置。
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