JP3488914B2 - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JP3488914B2 JP3488914B2 JP2001011009A JP2001011009A JP3488914B2 JP 3488914 B2 JP3488914 B2 JP 3488914B2 JP 2001011009 A JP2001011009 A JP 2001011009A JP 2001011009 A JP2001011009 A JP 2001011009A JP 3488914 B2 JP3488914 B2 JP 3488914B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造方
法に関し、特に、歪シリコンチャネルを有する電界効果
トランジスタの製造方法に関する。
法に関し、特に、歪シリコンチャネルを有する電界効果
トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、金属−酸化膜−半導体型電界効果
トランジスタ（ＭＯＳＦＥＴ）、変調ドープ電界効果ト
ランジスタ（ＭＯＤＦＥＴ）等の高速化を図るための手
段として、チャネル領域に結晶の歪を導入することによ
りキャリア移動度を上げる試みが行われてきた。具体的
には、シリコン基板上に歪緩和させたシリコンゲルマニ
ウム緩衝層を堆積し、さらに引張歪を有するシリコン層
をその上に堆積し、このシリコン層をチャネルとして利
用するヘテロ接合電界効果型トランジスタ構造が、例え
ば、ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｄｅ
ｖ．ＥＤ−３３（１９９６）ｐ．６３３において提案さ
れている。前記歪シリコンチャネル層を形成するために
は、貫通転位密度の低い歪緩和シリコンゲルマニウム緩
衝層をシリコン基板上に形成する必要があり、従来は、
ゲルマニウム組成を徐々に増加させて結晶成長を行って
形成された、いわゆる組成傾斜緩衝層が用いられてい
た。この従来の方法では、組成を徐々に増大させていく
ことにより段階的に歪緩和を起こし、このとき（１１
１）面上に入る貫通転位を膜の側面に逃がすことによ
り、膜表面の貫通転位を低減させていた。
トランジスタ（ＭＯＳＦＥＴ）、変調ドープ電界効果ト
ランジスタ（ＭＯＤＦＥＴ）等の高速化を図るための手
段として、チャネル領域に結晶の歪を導入することによ
りキャリア移動度を上げる試みが行われてきた。具体的
には、シリコン基板上に歪緩和させたシリコンゲルマニ
ウム緩衝層を堆積し、さらに引張歪を有するシリコン層
をその上に堆積し、このシリコン層をチャネルとして利
用するヘテロ接合電界効果型トランジスタ構造が、例え
ば、ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｄｅ
ｖ．ＥＤ−３３（１９９６）ｐ．６３３において提案さ
れている。前記歪シリコンチャネル層を形成するために
は、貫通転位密度の低い歪緩和シリコンゲルマニウム緩
衝層をシリコン基板上に形成する必要があり、従来は、
ゲルマニウム組成を徐々に増加させて結晶成長を行って
形成された、いわゆる組成傾斜緩衝層が用いられてい
た。この従来の方法では、組成を徐々に増大させていく
ことにより段階的に歪緩和を起こし、このとき（１１
１）面上に入る貫通転位を膜の側面に逃がすことによ
り、膜表面の貫通転位を低減させていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法においては、貫通転位を歪緩和シリコンゲ
ルマニウム緩衝層の外に完全に逃がすためには膜厚を少
なくとも２μｍ程度以上にする必要があり、膜表面を原
子レベルで平坦にすることができなかった。さらに、シ
リコンとゲルマニウムの組成を連続的に変化させて成長
を行うため、プロセス技術の複雑化とコストの上昇とを
招くという問題があった。
た従来の方法においては、貫通転位を歪緩和シリコンゲ
ルマニウム緩衝層の外に完全に逃がすためには膜厚を少
なくとも２μｍ程度以上にする必要があり、膜表面を原
子レベルで平坦にすることができなかった。さらに、シ
リコンとゲルマニウムの組成を連続的に変化させて成長
を行うため、プロセス技術の複雑化とコストの上昇とを
招くという問題があった。
【０００４】上述したことを鑑み、本発明は、従来より
も膜厚が薄く、貫通転位が無く、且つ表面が原子レベル
で平坦な歪緩和シリコンゲルマニウム緩衝層を有する、
量産性の優れた半導体装置を製造する方法を提供するこ
とを目的とする。
も膜厚が薄く、貫通転位が無く、且つ表面が原子レベル
で平坦な歪緩和シリコンゲルマニウム緩衝層を有する、
量産性の優れた半導体装置を製造する方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１発明による半導体装置製造方法は、シ
リコン基板上に、実質上３次元島を発生させない所定の
エピタキシャル成長条件において緩衝層であるシリコン
ゲルマニウム層を形成する工程と、前記シリコンゲルマ
ニウム層上に、実質上３次元島を発生させない所定のエ
ピタキシャル成長条件において被覆層である第１シリコ
ン層を形成する工程と、前記シリコンゲルマニウム層及
び第１シリコン層に所定温度における熱処理を施し、前
記シリコンゲルマニウム層を格子歪緩和状態にすると共
に前記第１シリコン層を引張歪状態にする工程と、前記
引張歪第１シリコン層上に、引張歪第２シリコン層を形
成する工程と、前記引張歪第２シリコン層上をチャネル
層とする電界効果トランジスタを形成する工程とを有す
ることを特徴とする。
に、本発明の第１発明による半導体装置製造方法は、シ
リコン基板上に、実質上３次元島を発生させない所定の
エピタキシャル成長条件において緩衝層であるシリコン
ゲルマニウム層を形成する工程と、前記シリコンゲルマ
ニウム層上に、実質上３次元島を発生させない所定のエ
ピタキシャル成長条件において被覆層である第１シリコ
ン層を形成する工程と、前記シリコンゲルマニウム層及
び第１シリコン層に所定温度における熱処理を施し、前
記シリコンゲルマニウム層を格子歪緩和状態にすると共
に前記第１シリコン層を引張歪状態にする工程と、前記
引張歪第１シリコン層上に、引張歪第２シリコン層を形
成する工程と、前記引張歪第２シリコン層上をチャネル
層とする電界効果トランジスタを形成する工程とを有す
ることを特徴とする。
【０００６】上記第１発明によれば、前記シリコンゲル
マニウム層及び第１シリコン層に所定温度で熱処理を施
し、前記シリコンゲルマニウム層を格子歪緩和状態にす
ると共に、前記第１シリコン層を引張歪状態にすること
により、第１の作用として貫通転位発生を抑制しつつ前
記シリコンゲルマニウム層を格子歪緩和状態にすること
ができ、第２の作用として被覆層である前記第１シリコ
ン層上の３次元島の発生を抑制しつつ引張歪状態にする
ことができる。前記第１の作用が生じる理由は、前記第
１シリコン層表面に転位発生サイトである３次元島が実
質上存在しないため、前記表面からの転位発生が抑制さ
れ、前記シリコン基板とシリコンゲルマニウム層との界
面において優先的にミスフィット転位が発生するためで
ある。この際、前記シリコン基板とシリコンゲルマニウ
ム層のミスフィット歪を完全に緩和する間隔をもってク
ロスハッチ状に転位が配置し、その貫通成分は界面に平
行に結晶外へ除外される。前記第２の作用が生じる理由
は、被覆層である前記第１シリコン層は、熱処理を施す
ことにより引張歪状態となり、この引張応力が表面の凹
凸を抑制する働きを持つためである。
マニウム層及び第１シリコン層に所定温度で熱処理を施
し、前記シリコンゲルマニウム層を格子歪緩和状態にす
ると共に、前記第１シリコン層を引張歪状態にすること
により、第１の作用として貫通転位発生を抑制しつつ前
記シリコンゲルマニウム層を格子歪緩和状態にすること
ができ、第２の作用として被覆層である前記第１シリコ
ン層上の３次元島の発生を抑制しつつ引張歪状態にする
ことができる。前記第１の作用が生じる理由は、前記第
１シリコン層表面に転位発生サイトである３次元島が実
質上存在しないため、前記表面からの転位発生が抑制さ
れ、前記シリコン基板とシリコンゲルマニウム層との界
面において優先的にミスフィット転位が発生するためで
ある。この際、前記シリコン基板とシリコンゲルマニウ
ム層のミスフィット歪を完全に緩和する間隔をもってク
ロスハッチ状に転位が配置し、その貫通成分は界面に平
行に結晶外へ除外される。前記第２の作用が生じる理由
は、被覆層である前記第１シリコン層は、熱処理を施す
ことにより引張歪状態となり、この引張応力が表面の凹
凸を抑制する働きを持つためである。
【０００７】本発明者等は、これらの作用を実験的に検
証している。図４は、分子線エピタキシー法により、成
長温度４００℃においてゲルマニウム組成０．２のシリ
コンゲルマニウム層を膜厚５０ｎｍにエピタキシャル成
長させ、次に、成長温度４００℃において被覆層である
第１シリコン層を膜厚５ｎｍにエピタキシャル成長した
後、６００℃において５分間の真空中熱処理を行った試
料の断面の透過電子顕微鏡写真である。図４から、シリ
コンゲルマニウム層に貫通転位は見られず、シリコンゲ
ルマニウム層及びシリコン基板の界面においてミスフィ
ット転位が周期的に入ることにより歪緩和していること
と、シリコン層表面が原子レベルで平坦であり、３次元
島が発生していないことは明らかである。
証している。図４は、分子線エピタキシー法により、成
長温度４００℃においてゲルマニウム組成０．２のシリ
コンゲルマニウム層を膜厚５０ｎｍにエピタキシャル成
長させ、次に、成長温度４００℃において被覆層である
第１シリコン層を膜厚５ｎｍにエピタキシャル成長した
後、６００℃において５分間の真空中熱処理を行った試
料の断面の透過電子顕微鏡写真である。図４から、シリ
コンゲルマニウム層に貫通転位は見られず、シリコンゲ
ルマニウム層及びシリコン基板の界面においてミスフィ
ット転位が周期的に入ることにより歪緩和していること
と、シリコン層表面が原子レベルで平坦であり、３次元
島が発生していないことは明らかである。
【０００８】本発明の第２発明による半導体装置の製造
方法は、シリコン基板上に、実質上３次元島を発生させ
ない所定のエピタキシャル成長条件においてシリコンゲ
ルマニウム層を形成する工程と、前記シリコンゲルマニ
ウム層上に、実質上３次元島を発生させない所定のエピ
タキシャル成長条件において被覆層であるシリコン層を
形成する工程と、前記シリコン層上に熱酸化法によりゲ
ート酸化膜である二酸化シリコン層を形成すると共に、
前記シリコンゲルマニウム層を歪緩和状態にして歪緩和
緩衝層とし、前記シリコン層を引張歪状態にして歪チャ
ネル層とする工程と、前記二酸化シリコン層を介してゲ
ート電極を形成する工程と、前記ゲート電極をはさん
で、前記引張歪シリコン層において不純物処理を施すこ
とによりソース・ドレイン領域を形成する工程とを有す
ることを特徴とする。
方法は、シリコン基板上に、実質上３次元島を発生させ
ない所定のエピタキシャル成長条件においてシリコンゲ
ルマニウム層を形成する工程と、前記シリコンゲルマニ
ウム層上に、実質上３次元島を発生させない所定のエピ
タキシャル成長条件において被覆層であるシリコン層を
形成する工程と、前記シリコン層上に熱酸化法によりゲ
ート酸化膜である二酸化シリコン層を形成すると共に、
前記シリコンゲルマニウム層を歪緩和状態にして歪緩和
緩衝層とし、前記シリコン層を引張歪状態にして歪チャ
ネル層とする工程と、前記二酸化シリコン層を介してゲ
ート電極を形成する工程と、前記ゲート電極をはさん
で、前記引張歪シリコン層において不純物処理を施すこ
とによりソース・ドレイン領域を形成する工程とを有す
ることを特徴とする。
【０００９】上記構成において、前記第１発明と同様の
作用が得られるだけでなく、前記シリコンゲルマニウム
層及び第１シリコン層の熱処理工程と、熱酸化法による
二酸化シリコン層の形成工程とを同時に行っているた
め、さらなる製造プロセスの簡易化及びコストの低減を
実現することができる。
作用が得られるだけでなく、前記シリコンゲルマニウム
層及び第１シリコン層の熱処理工程と、熱酸化法による
二酸化シリコン層の形成工程とを同時に行っているた
め、さらなる製造プロセスの簡易化及びコストの低減を
実現することができる。
【００１０】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明するが、本発明はこれらに限定するも
のではない。まず、図１を参照し、本発明の第１実施形
態について説明する。図１は、本発明の第１実施形態に
よる半導体装置製造方法における各工程を説明する断面
図である。まず図１ａに示すように、ｐ型シリコン基板
１１を、例えばＲＣＡ洗浄した後、ｐ型シリコン基板１
１上に、例えば減圧化学気相堆積（ＬＰＣＶＤ）法によ
り、膜厚５０ｎｍで不純物濃度がシリコン基板１１と同
程度の緩衝層であるｐ型シリコンゲルマニウム層１２Ａ
をエピタキシャル成長させる。ここで、シリコンゲルマ
ニウム層１２Ａは、ゲルマニウム組成が０．２〜１．０
であることが望ましい。ＬＰＣＶＤ法の成長条件は、用
いるガス材料が、例えばＳｉ２Ｈ６、ＧｅＨ４及びＢ２
Ｈ６であり、成長温度が５５０℃以下である。この成長
温度では、成長中の膜表面はほぼ水素終端されているた
め、膜表面の３次元島状化が抑制される。その後、ｐ型
シリコンゲルマニウム層１２Ａ上に、ＬＰＣＶＤ法によ
り、膜厚５０ｎｍで不純物濃度１×１０１９ｃｍ−３程
度の緩衝層かつパンチスルー抑制層であるｐ＋型シリコ
ンゲルマニウム層１２Ｂをエピタキシャル成長させる。
このｐ＋型シリコンゲルマニウム層１２Ｂのゲルマニウ
ム組成及びＬＰＣＶＤ法の成長条件は、Ｂ２Ｈ６分圧を
除き、シリコンゲルマニウム層１２Ａと同じである。そ
の後、ｐ＋型シリコンゲルマニウム層１２Ｂ上に、ＬＰ
ＣＶＤ法により、膜厚５ｎｍ程度の被覆層である第１ノ
ンドープシリコン層１３Ａをエピタキシャル成長させ
る。この第１ノンドープシリコン層１３ＡのＬＰＣＤＶ
法の成長条件は、用いるガスが例えばＳｉ２Ｈ６であ
り、成長温度が５５０℃以下である。
形態によって説明するが、本発明はこれらに限定するも
のではない。まず、図１を参照し、本発明の第１実施形
態について説明する。図１は、本発明の第１実施形態に
よる半導体装置製造方法における各工程を説明する断面
図である。まず図１ａに示すように、ｐ型シリコン基板
１１を、例えばＲＣＡ洗浄した後、ｐ型シリコン基板１
１上に、例えば減圧化学気相堆積（ＬＰＣＶＤ）法によ
り、膜厚５０ｎｍで不純物濃度がシリコン基板１１と同
程度の緩衝層であるｐ型シリコンゲルマニウム層１２Ａ
をエピタキシャル成長させる。ここで、シリコンゲルマ
ニウム層１２Ａは、ゲルマニウム組成が０．２〜１．０
であることが望ましい。ＬＰＣＶＤ法の成長条件は、用
いるガス材料が、例えばＳｉ２Ｈ６、ＧｅＨ４及びＢ２
Ｈ６であり、成長温度が５５０℃以下である。この成長
温度では、成長中の膜表面はほぼ水素終端されているた
め、膜表面の３次元島状化が抑制される。その後、ｐ型
シリコンゲルマニウム層１２Ａ上に、ＬＰＣＶＤ法によ
り、膜厚５０ｎｍで不純物濃度１×１０１９ｃｍ−３程
度の緩衝層かつパンチスルー抑制層であるｐ＋型シリコ
ンゲルマニウム層１２Ｂをエピタキシャル成長させる。
このｐ＋型シリコンゲルマニウム層１２Ｂのゲルマニウ
ム組成及びＬＰＣＶＤ法の成長条件は、Ｂ２Ｈ６分圧を
除き、シリコンゲルマニウム層１２Ａと同じである。そ
の後、ｐ＋型シリコンゲルマニウム層１２Ｂ上に、ＬＰ
ＣＶＤ法により、膜厚５ｎｍ程度の被覆層である第１ノ
ンドープシリコン層１３Ａをエピタキシャル成長させ
る。この第１ノンドープシリコン層１３ＡのＬＰＣＤＶ
法の成長条件は、用いるガスが例えばＳｉ２Ｈ６であ
り、成長温度が５５０℃以下である。
【００１１】その後、図１ｂに示すように、水素雰囲気
中で６５０℃、１０分間の熱処理を施すことにより、緩
衝層であるｐ型シリコンゲルマニウム層１２Ａ及びｐ＋
型シリコンゲルマニウム層１２Ｂを歪緩和状態にし、被
覆層である第１ノンドープシリコン層１３Ａを引張歪状
態にする。次に、被覆層である引張歪状態の第１シリコ
ン層１３Ａ上に、ＬＰＣＶＤ法により、例えば膜厚５ｎ
ｍ程度のチャネル層である第２ノンドープシリコン層１
３Ｂを、引張歪状態を保持したままエピタキシャル成長
させる。このとき、引張状態を保持したまま結晶性をよ
くするため、成長温度は６５０℃程度であることが望ま
しい。次に、第２ノンドープシリコン層１３Ｂ上に、熱
酸化法により、膜厚５ｎｍ程度のゲート絶縁膜である二
酸化シリコン層１４を形成する。次に、二酸化シリコン
層１４上に、ＬＰＣＶＤ法により、リンを添加した膜厚
３０ｎｍ程度の多結晶シリコン層１５を形成する。
中で６５０℃、１０分間の熱処理を施すことにより、緩
衝層であるｐ型シリコンゲルマニウム層１２Ａ及びｐ＋
型シリコンゲルマニウム層１２Ｂを歪緩和状態にし、被
覆層である第１ノンドープシリコン層１３Ａを引張歪状
態にする。次に、被覆層である引張歪状態の第１シリコ
ン層１３Ａ上に、ＬＰＣＶＤ法により、例えば膜厚５ｎ
ｍ程度のチャネル層である第２ノンドープシリコン層１
３Ｂを、引張歪状態を保持したままエピタキシャル成長
させる。このとき、引張状態を保持したまま結晶性をよ
くするため、成長温度は６５０℃程度であることが望ま
しい。次に、第２ノンドープシリコン層１３Ｂ上に、熱
酸化法により、膜厚５ｎｍ程度のゲート絶縁膜である二
酸化シリコン層１４を形成する。次に、二酸化シリコン
層１４上に、ＬＰＣＶＤ法により、リンを添加した膜厚
３０ｎｍ程度の多結晶シリコン層１５を形成する。
【００１２】次に、多結晶シリコン層１５上にフォトレ
ジスト膜を塗布・露光してレジストパタン（図示せず）
を形成し、これをマスクとしてプラズマエッチング法に
より二酸化シリコン層１４及び多結晶シリコン層１５を
順次エッチングし、図１ｃに示すようにゲート電極を形
成する。次に、イオン注入法を用いて、砒素を加速電圧
５ｋｅＶ、ドーズ量１×１０１４ｃｍ−２の条件で打ち
込み、９００℃、１０秒間の急速加熱処理を施すことに
より、ｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ−Ｄｒ
ａｉｎ）領域１６を形成する。次に、ＬＰＣＶＤ法によ
り、全面に膜厚７０ｎｍ程度の酸化シリコン層を堆積し
た後、反応性イオンエッチング法により、この酸化シリ
コン層を前記ゲート電極の側壁のみに残留させ、膜厚５
０ｎｍ程度のサイドウォールスペーザ１７を形成する。
次に、イオン注入法を用いて、砒素を、例えば加速電圧
１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件で打
ち込み、９００℃、３０秒間の急速加熱処理を施すこと
により、ｎ＋型ソース・ドレイン領域１８を形成する。
次に、スパッタリング法により、全面にチタン膜を膜厚
２０ｎｍ程度に堆積した後、窒素雰囲気中で５００℃、
３０秒間の急速熱処理を施すことにより、前記ゲート電
極及びソース・ドレイン領域上に、自己整合的にチタン
ダイシリサイド層１９を形成する。前記絶縁膜上の未反
応のチタン層を、例えば硫酸と過酸化水素水を４対１の
割合で混合した溶液を用いる処理によって選択的に除去
する。次に、７００℃、１０秒間の第２の熱処理を施す
ことにより、チタンダイシリサイド層１９を低抵抗化す
る。
ジスト膜を塗布・露光してレジストパタン（図示せず）
を形成し、これをマスクとしてプラズマエッチング法に
より二酸化シリコン層１４及び多結晶シリコン層１５を
順次エッチングし、図１ｃに示すようにゲート電極を形
成する。次に、イオン注入法を用いて、砒素を加速電圧
５ｋｅＶ、ドーズ量１×１０１４ｃｍ−２の条件で打ち
込み、９００℃、１０秒間の急速加熱処理を施すことに
より、ｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ−Ｄｒ
ａｉｎ）領域１６を形成する。次に、ＬＰＣＶＤ法によ
り、全面に膜厚７０ｎｍ程度の酸化シリコン層を堆積し
た後、反応性イオンエッチング法により、この酸化シリ
コン層を前記ゲート電極の側壁のみに残留させ、膜厚５
０ｎｍ程度のサイドウォールスペーザ１７を形成する。
次に、イオン注入法を用いて、砒素を、例えば加速電圧
１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件で打
ち込み、９００℃、３０秒間の急速加熱処理を施すこと
により、ｎ＋型ソース・ドレイン領域１８を形成する。
次に、スパッタリング法により、全面にチタン膜を膜厚
２０ｎｍ程度に堆積した後、窒素雰囲気中で５００℃、
３０秒間の急速熱処理を施すことにより、前記ゲート電
極及びソース・ドレイン領域上に、自己整合的にチタン
ダイシリサイド層１９を形成する。前記絶縁膜上の未反
応のチタン層を、例えば硫酸と過酸化水素水を４対１の
割合で混合した溶液を用いる処理によって選択的に除去
する。次に、７００℃、１０秒間の第２の熱処理を施す
ことにより、チタンダイシリサイド層１９を低抵抗化す
る。
【００１３】上述した本発明の第１実施形態の製造方法
により、貫通転位が無く、且つ表面が原子レベルで平坦
な膜厚１００ｎｍ程度の歪緩和シリコンゲルマニウム緩
衝層を容易に形成でき、さらにその上に引張歪シリコン
層を電子チャネルとして用いるｎチャネルＭＯＳＦＥＴ
を製造することができる。
により、貫通転位が無く、且つ表面が原子レベルで平坦
な膜厚１００ｎｍ程度の歪緩和シリコンゲルマニウム緩
衝層を容易に形成でき、さらにその上に引張歪シリコン
層を電子チャネルとして用いるｎチャネルＭＯＳＦＥＴ
を製造することができる。
【００１４】上記で説明した第１実施形態では、シリコ
ン層及びシリコンゲルマニウム層の形成にＬＰＣＶＤ法
を用いたが、これに限らず、固体ソース分子線エピタキ
シー（ＭＢＥ）法、ガスソースＭＢＥ法、超高真空（Ｕ
ＨＶ）ＣＶＤ法等を用いてもよい。
ン層及びシリコンゲルマニウム層の形成にＬＰＣＶＤ法
を用いたが、これに限らず、固体ソース分子線エピタキ
シー（ＭＢＥ）法、ガスソースＭＢＥ法、超高真空（Ｕ
ＨＶ）ＣＶＤ法等を用いてもよい。
【００１５】次に、図２を参照して、本発明の第２実施
形態による半導体装置製造方法を説明する。図２は、本
発明の第２実施形態による半導体装置製造方法における
各工程を説明する断面図である。まず、図２ａに示すよ
うに、ｐ型シリコン基板２１上に、例えばＳｉ２Ｈ６、
ＧｅＨ４ガスソース分子線エピタキシー（ＭＢＥ）法に
より、膜厚１００ｎｍ程度の緩衝層である第１ノンドー
プシリコンゲルマニウム層２２を形成し、次いで膜厚５
ｎｍ程度の被覆層である第１ノンドープシリコン層２３
Ａを形成する。ここで、第１ノンドープシリコンゲルマ
ニウム層２２は、ゲルマニウム組成が０．２〜１．０で
あることが好ましい。また、ガスソースＭＢＥ法の成長
温度は５５０℃以下である。この成長温度では、成長中
の膜表面はほぼ水素終端されているため、膜表面の３次
元島状化が抑制される。次に、水素ガスを照射しながら
６５０℃、１０分間の熱処理を施すことにより、第１ノ
ンドープシリコンゲルマニウム層２２を格子歪緩和状態
にし、第１ノンドープシリコン層２３Ａを引張歪状態に
する。次に、第１ノンドープシリコン層２３Ａ上に、ガ
スソースＭＢＥ法により、チャネル層である引張歪第２
ノンドープシリコン層２３Ｂを膜厚１５ｎｍ程度に形成
する。このとき、引張歪状態を保持したまま結晶性をよ
くするため、成長温度を６５０℃程度にすることが望ま
しい。
形態による半導体装置製造方法を説明する。図２は、本
発明の第２実施形態による半導体装置製造方法における
各工程を説明する断面図である。まず、図２ａに示すよ
うに、ｐ型シリコン基板２１上に、例えばＳｉ２Ｈ６、
ＧｅＨ４ガスソース分子線エピタキシー（ＭＢＥ）法に
より、膜厚１００ｎｍ程度の緩衝層である第１ノンドー
プシリコンゲルマニウム層２２を形成し、次いで膜厚５
ｎｍ程度の被覆層である第１ノンドープシリコン層２３
Ａを形成する。ここで、第１ノンドープシリコンゲルマ
ニウム層２２は、ゲルマニウム組成が０．２〜１．０で
あることが好ましい。また、ガスソースＭＢＥ法の成長
温度は５５０℃以下である。この成長温度では、成長中
の膜表面はほぼ水素終端されているため、膜表面の３次
元島状化が抑制される。次に、水素ガスを照射しながら
６５０℃、１０分間の熱処理を施すことにより、第１ノ
ンドープシリコンゲルマニウム層２２を格子歪緩和状態
にし、第１ノンドープシリコン層２３Ａを引張歪状態に
する。次に、第１ノンドープシリコン層２３Ａ上に、ガ
スソースＭＢＥ法により、チャネル層である引張歪第２
ノンドープシリコン層２３Ｂを膜厚１５ｎｍ程度に形成
する。このとき、引張歪状態を保持したまま結晶性をよ
くするため、成長温度を６５０℃程度にすることが望ま
しい。
【００１６】次に、図２ｂに示すように、引張歪第２ノ
ンドープシリコン層２３Ｂ上に、ガスソースＭＢＥ法に
より、例えば成長温度６００℃で、スペーサ層である無
歪状態の第２ノンドープシリコンゲルマニウム層２４Ａ
を膜厚１０ｎｍ程度に形成する。ここで、第２ノンドー
プシリコンゲルマニウム層２４Ａのゲルマニウム組成
は、緩衝層である第１ノンドープシリコンゲルマニウム
層２２と同様である。次に、第２ノンドープシリコンゲ
ルマニウム層２４Ａ上に、例えば、クヌーセンセルを用
いて、１原子層程度のデルタドープアンチモン層２４Ｂ
を形成した後、ガスソースＭＢＥ法により、第２ノンド
ープシリコンゲルマニウム層２４Ａと同一組成の被覆層
である第３ノンドープシリコンゲルマニウム層２４Ｃを
膜厚１０ｎｍ程度に形成する。ここで、アンチモンのプ
ロファイルを損ねないために、第３ノンドープシリコン
ゲルマニウム層２４Ｃの成長温度を、例えば４５０℃程
度にすることが望ましい。スペーサ層である無歪状態の
第２ノンドープシリコンゲルマニウム層２４Ａと、デル
タドープアンチモン層２４Ｂと、被覆層である第３ノン
ドープシリコンゲルマニウム層２４Ｃとを合わせて、一
般に変調ドープシリコンゲルマニウム層と呼ぶが、その
作製方法は本実施形態に限定されない。次に、被覆層で
ある第３ノンドープシリコンゲルマニウム層２４Ｃ上
に、ガスソースＭＢＥ法により、例えば成長温度６００
℃で、被覆層である第３ノンドープシリコン層２５を膜
厚１０ｎｍに形成する。
ンドープシリコン層２３Ｂ上に、ガスソースＭＢＥ法に
より、例えば成長温度６００℃で、スペーサ層である無
歪状態の第２ノンドープシリコンゲルマニウム層２４Ａ
を膜厚１０ｎｍ程度に形成する。ここで、第２ノンドー
プシリコンゲルマニウム層２４Ａのゲルマニウム組成
は、緩衝層である第１ノンドープシリコンゲルマニウム
層２２と同様である。次に、第２ノンドープシリコンゲ
ルマニウム層２４Ａ上に、例えば、クヌーセンセルを用
いて、１原子層程度のデルタドープアンチモン層２４Ｂ
を形成した後、ガスソースＭＢＥ法により、第２ノンド
ープシリコンゲルマニウム層２４Ａと同一組成の被覆層
である第３ノンドープシリコンゲルマニウム層２４Ｃを
膜厚１０ｎｍ程度に形成する。ここで、アンチモンのプ
ロファイルを損ねないために、第３ノンドープシリコン
ゲルマニウム層２４Ｃの成長温度を、例えば４５０℃程
度にすることが望ましい。スペーサ層である無歪状態の
第２ノンドープシリコンゲルマニウム層２４Ａと、デル
タドープアンチモン層２４Ｂと、被覆層である第３ノン
ドープシリコンゲルマニウム層２４Ｃとを合わせて、一
般に変調ドープシリコンゲルマニウム層と呼ぶが、その
作製方法は本実施形態に限定されない。次に、被覆層で
ある第３ノンドープシリコンゲルマニウム層２４Ｃ上
に、ガスソースＭＢＥ法により、例えば成長温度６００
℃で、被覆層である第３ノンドープシリコン層２５を膜
厚１０ｎｍに形成する。
【００１７】次に、図２ｃに示すように、前記第１実施
形態と同様の操作により、第３ノンドープシリコン層２
５上に、熱酸化法により、膜厚１０ｎｍ程度のゲート絶
縁膜である二酸化シリコン層２６を形成し、次に、ゲー
ト電極であるリンを添加した多結晶シリコン層２７と、
ｎ＋型ソース・ドレイン領域２８と、チタンダイシリサ
イド層２９とを順次に形成し、図２ｃに示すようなｎチ
ャネルＭＯＤＦＥＴを形成する。
形態と同様の操作により、第３ノンドープシリコン層２
５上に、熱酸化法により、膜厚１０ｎｍ程度のゲート絶
縁膜である二酸化シリコン層２６を形成し、次に、ゲー
ト電極であるリンを添加した多結晶シリコン層２７と、
ｎ＋型ソース・ドレイン領域２８と、チタンダイシリサ
イド層２９とを順次に形成し、図２ｃに示すようなｎチ
ャネルＭＯＤＦＥＴを形成する。
【００１８】上述した本発明の第２実施形態である半導
体装置の製造方法により、貫通転位が無く、且つ表面が
原子レベルで平坦な膜厚１００ｎｍ程度の歪緩和シリコ
ンゲルマニウム緩衝層を容易に形成でき、さらにその上
に引張歪シリコンチャネル層とシリコンゲルマニウムス
ペーサ層との界面に２次元電子ガスを発生させる構造の
ｎチャネルＭＯＤＦＥＴを製造することができる。
体装置の製造方法により、貫通転位が無く、且つ表面が
原子レベルで平坦な膜厚１００ｎｍ程度の歪緩和シリコ
ンゲルマニウム緩衝層を容易に形成でき、さらにその上
に引張歪シリコンチャネル層とシリコンゲルマニウムス
ペーサ層との界面に２次元電子ガスを発生させる構造の
ｎチャネルＭＯＤＦＥＴを製造することができる。
【００１９】上記において説明した第２実施形態では、
シリコン層及びシリコンゲルマニウム層の形成に、ガス
ソースＭＢＥ法を用いたが、これに限らず、固体ソース
ＭＢＥ層、ＬＰＣＶＤ法、超高真空（ＵＨＶ）ＣＶＤ法
等を用いてもよい。
シリコン層及びシリコンゲルマニウム層の形成に、ガス
ソースＭＢＥ法を用いたが、これに限らず、固体ソース
ＭＢＥ層、ＬＰＣＶＤ法、超高真空（ＵＨＶ）ＣＶＤ法
等を用いてもよい。
【００２０】次に、図３を参照し、本発明の第３実施形
態による半導体装置製造方法を説明する。図３は、本発
明の第３実施形態による半導体装置製造方法における各
工程を説明する断面図である。まず、図３ａに示すよう
に、前記第１実施形態と同様の操作により、ｐ型シリコ
ン基板３１上に、緩衝層であるｐ型シリコンゲルマニウ
ム層３２Ａを膜厚５０ｎｍ程度に形成し、次に、パンチ
スルー抑制層であるｐ ＋型シリコンゲルマニウム層３２
Ｂを膜厚５０ｎｍ程度に形成する。次に、被覆層且つチ
ャネル層であるノンドープシリコン層３３を膜厚２０ｎ
ｍ程度に形成する。
態による半導体装置製造方法を説明する。図３は、本発
明の第３実施形態による半導体装置製造方法における各
工程を説明する断面図である。まず、図３ａに示すよう
に、前記第１実施形態と同様の操作により、ｐ型シリコ
ン基板３１上に、緩衝層であるｐ型シリコンゲルマニウ
ム層３２Ａを膜厚５０ｎｍ程度に形成し、次に、パンチ
スルー抑制層であるｐ ＋型シリコンゲルマニウム層３２
Ｂを膜厚５０ｎｍ程度に形成する。次に、被覆層且つチ
ャネル層であるノンドープシリコン層３３を膜厚２０ｎ
ｍ程度に形成する。
【００２１】次に、図３ｂに示すように、ノンドープシ
リコン層３３上に、熱酸化法により、膜厚５ｎｍ程度の
ゲート絶縁膜である二酸化シリコン層３４を形成すると
共に、緩衝層であるｐ型シリコンゲルマニウム層３２Ａ
及びｐ＋型シリコンゲルマニウム層３２Ｂを歪緩和状態
にし、被覆層且つチャネル層であるノンドープシリコン
層３３を引張歪状態にする。
リコン層３３上に、熱酸化法により、膜厚５ｎｍ程度の
ゲート絶縁膜である二酸化シリコン層３４を形成すると
共に、緩衝層であるｐ型シリコンゲルマニウム層３２Ａ
及びｐ＋型シリコンゲルマニウム層３２Ｂを歪緩和状態
にし、被覆層且つチャネル層であるノンドープシリコン
層３３を引張歪状態にする。
【００２２】次に、前記第１実施形態と同様の操作によ
り、ゲート電極であるリンを添加した多結晶シリコン層
３５と、ｎ型ＬＤＤ領域３６と、サイドウォールスペー
サ３７と、ｎ＋型ソース・ドレイン領域３８と、チタン
ダイシリサイド層３９とを順次に形成して、図３ｃに示
すようなｎチャネルＭＯＳＦＥＴを形成する。
り、ゲート電極であるリンを添加した多結晶シリコン層
３５と、ｎ型ＬＤＤ領域３６と、サイドウォールスペー
サ３７と、ｎ＋型ソース・ドレイン領域３８と、チタン
ダイシリサイド層３９とを順次に形成して、図３ｃに示
すようなｎチャネルＭＯＳＦＥＴを形成する。
【００２３】上記において説明した本発明の第３実施形
態の半導体装置製造方法により、貫通転位がなく、且つ
表面が原子レベルで平坦な膜厚１００ｎｍ程度の歪緩和
シリコンゲルマニウム層を容易に形成することができ、
さらに上に引張歪シリコン層を電子チャネルとして用い
るｎチャネルＭＯＳＦＥＴを製造することができる。
態の半導体装置製造方法により、貫通転位がなく、且つ
表面が原子レベルで平坦な膜厚１００ｎｍ程度の歪緩和
シリコンゲルマニウム層を容易に形成することができ、
さらに上に引張歪シリコン層を電子チャネルとして用い
るｎチャネルＭＯＳＦＥＴを製造することができる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
貫通転位が無く、表面が平坦な、従来よりも大幅に膜厚
が薄い、膜厚５０〜４００ｎｍ程度の歪緩和シリコンゲ
ルマニウム緩衝層を形成することができ、従来よりもプ
ロセスが簡単で、量産性の高い歪チャネル電界効果トラ
ンジスタを製造することができると共に、従来よりも平
坦性の高い膜を形成できるため、トランジスタ特性を向
上させることができる。
貫通転位が無く、表面が平坦な、従来よりも大幅に膜厚
が薄い、膜厚５０〜４００ｎｍ程度の歪緩和シリコンゲ
ルマニウム緩衝層を形成することができ、従来よりもプ
ロセスが簡単で、量産性の高い歪チャネル電界効果トラ
ンジスタを製造することができると共に、従来よりも平
坦性の高い膜を形成できるため、トランジスタ特性を向
上させることができる。
【図１】 本発明の第１実施形態による半導体装置製造
方法の各工程を説明する断面図である。
方法の各工程を説明する断面図である。
【図２】 本発明の第２実施形態による半導体装置製造
方法の各工程を説明する断面図である。
方法の各工程を説明する断面図である。
【図３】 本発明の第３実施形態による半導体装置製造
方法の各工程を説明する断面図である。
方法の各工程を説明する断面図である。
【図４】 シリコン基板上にシリコンゲルマニウム層及
びシリコン層を順次成長させた後、熱処理を施した試料
の断面の透過電子顕微鏡写真である。
びシリコン層を順次成長させた後、熱処理を施した試料
の断面の透過電子顕微鏡写真である。
１１、２１、３１ ｐ型シリコン基板
１２Ａ ｐ型シリコンゲルマニウム層
１２Ｂ ｐ＋型シリコンゲルマニウム層
１３Ａ、２３Ａ 第１ノンドープシリコン層
１３Ｂ、２３Ｂ 第２ノンドープシリコン層
１４、２６、３４ 二酸化シリコン層
１５、３５ リンを添加した多結晶シリコン層
１６、３６ ｎ型Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ−Ｄｒａ
ｉｎ領域 １７、３７ サイドウォールスペーサ １８、２８、３８ ｎ＋型ソース・ドレイン領域 １９、２９、３９ チタンダイシリサイド層 ２２ 第１ノンドープシリコンゲルマニウム層 ２４Ａ 第２ノンドープシリコンゲルマニウム層 ２４Ｂ デルタドープアンチモン層 ２４Ｃ 第３ノンドープシリコンゲルマニウム層 ２５ 第３ノンドープシリコン層 ２７ リンを添加した多結晶シリコン層 ３３ ノンドープシリコン層
ｉｎ領域 １７、３７ サイドウォールスペーサ １８、２８、３８ ｎ＋型ソース・ドレイン領域 １９、２９、３９ チタンダイシリサイド層 ２２ 第１ノンドープシリコンゲルマニウム層 ２４Ａ 第２ノンドープシリコンゲルマニウム層 ２４Ｂ デルタドープアンチモン層 ２４Ｃ 第３ノンドープシリコンゲルマニウム層 ２５ 第３ノンドープシリコン層 ２７ リンを添加した多結晶シリコン層 ３３ ノンドープシリコン層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 酒井 朗
愛知県名古屋市緑区篠の風３−252 滝
ノ水住宅６−205
(56)参考文献 特開 平11−340337（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (5)
- 【請求項１】 シリコン基板上に、ガス材料としてＳｉ
２ Ｈ ６ 、ＧｅＨ ４ 及びＢ ２ Ｈ ６ を使用し、成長温度が５
５０℃以下である平坦な表面を有するエピタキシャル成
長条件において緩衝層であるシリコンゲルマニウム層を
形成する工程と、 前記シリコンゲルマニウム層上に、ガス材料としてＳｉ
２ Ｈ ６ を使用し、成長温度が５５０℃以下である平坦な
表面を有するエピタキシャル成長条件において被覆層で
ある第１シリコン層を形成する工程と、 前記シリコンゲルマニウム層及び第１シリコン層に６５
０℃程度における熱処理を施し、前記シリコンゲルマニ
ウム層を格子歪緩和状態にすると共に前記第１シリコン
層を引張歪状態にする工程と、 前記引張歪第１シリコン層上に、引張歪第２シリコン層
を形成する工程と、 前記引張歪第２シリコン層上をチャネル層とする電界効
果トランジスタを形成する工程とを有することを特徴と
する半導体装置製造方法。 - 【請求項２】 請求項１に記載の半導体装置製造方法に
おいて、 前記引張歪第２シリコン層上にゲート酸化膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極を挟んで、前記引張歪第２シリコン層及
び引張歪第１シリコン層においてソース・ドレイン領域
を形成する工程とを有することを特徴とする半導体装置
製造方法。 - 【請求項３】 シリコン基板上に、ガス材料としてＳｉ
２ Ｈ ６ 、ＧｅＨ ４ を使用し、成長温度が５５０℃以下で
ある平坦な表面を有するエピタキシャル成長条件におい
て緩衝層である第１シリコンゲルマニウム層を形成する
工程と、 前記第１シリコンゲルマニウム層上に、ガス材料として
Ｓｉ ２ Ｈ ６ を使用し、成長温度が５５０℃以下である平
坦な表面を有するエピタキシャル成長条件において被覆
層である第１シリコン層を形成する工程と、 前記第１シリコンゲルマニウム層及び第１シリコン層に
６５０℃程度における熱処理を施し、前記第１シリコン
ゲルマニウム層を格子歪緩和状態にすると共に前記第１
シリコン層を引張歪状態にする工程と、 前記引張歪第１シリコン層上に、引張歪第２シリコン層
を形成する工程と、 前記引張歪第２シリコン層上に、スペーサ層である無歪
み状態の第２ノンドープシリコンゲルマニウム層と、デ
ルタドープアンチモン層と、被覆層である第３ノンドー
プシリコンゲルマニウム層とから成る、不純物を変調ド
ーピングしたシリコンゲルマニウム層を形成する工程
と、 前記不純物を変調ドーピングしたシリコンゲルマニウム
層上に、被覆層である第３ノンドープシリコン層を形成
する工程と、 前記第３ノンドープシリコン層上にゲート酸化膜を形成
する工程と、 前記ゲート酸化膜を介してゲート電極を形成する工程
と、 前記ゲート電極を挟んで、前記不純物を変調ドーピング
したシリコンゲルマニウム層、引張歪第２シリコン層及
び引張歪第１シリコン層においてソース・ドレイン領域
を形成する工程とを有することを特徴とする半導体装置
製造方法。 - 【請求項４】 シリコン基板上に、ガス材料としてＳｉ
２ Ｈ ６ 、ＧｅＨ ４ 及びＢ ２ Ｈ ６ を使用し、成長温度が５
５０℃以下である平坦な表面を有するエピタキシャル成
長条件においてシリコンゲルマニウム層を形成する工程
と、 前記シリコンゲルマニウム層上に、ガス材料としてＳｉ
２ Ｈ ６ を使用し、成長温度が５５０℃以下である平坦な
表面を有するエピタキシャル成長条件において被覆層で
あるシリコン層を形成する工程と、 前記シリコン層上に熱酸化法によりゲート酸化膜である
二酸化シリコン層を形成すると共に、前記シリコンゲル
マニウム層を歪緩和状態にして歪緩和緩衝層とし、前記
シリコン層を引張歪状態にして歪チャネル層とする工程
と、 前記二酸化シリコン層を介してゲート電極を形成する工
程と、 前記ゲート電極をはさんで、前記引張歪シリコン層にお
いて不純物処理を施すことによりソース・ドレイン領域
を形成する工程とを有することを特徴とする半導体装置
製造方法。 - 【請求項５】 請求項１ないし４のいずれか１項に記載
の半導体装置製造方法において、前記緩衝層であるシリ
コンゲルマニウム層のゲルマニウム組成を０．２〜１．
０とし、膜厚を５０〜４００ｎｍとしたことを特徴とす
る半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011009A JP3488914B2 (ja) | 2001-01-19 | 2001-01-19 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001011009A JP3488914B2 (ja) | 2001-01-19 | 2001-01-19 | 半導体装置製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002217413A JP2002217413A (ja) | 2002-08-02 |
| JP3488914B2 true JP3488914B2 (ja) | 2004-01-19 |
Family
ID=18878203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001011009A Expired - Lifetime JP3488914B2 (ja) | 2001-01-19 | 2001-01-19 | 半導体装置製造方法 |
Country Status (1)
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| US7018882B2 (en) * | 2004-03-23 | 2006-03-28 | Sharp Laboratories Of America, Inc. | Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon |
| JP2006108365A (ja) | 2004-10-05 | 2006-04-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
| KR100625944B1 (ko) * | 2005-06-30 | 2006-09-18 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서의 포토다이오드 및 그의 제조 방법 |
| WO2007066811A1 (ja) * | 2005-12-08 | 2007-06-14 | National University Corporation Nagoya University | 歪み緩和ゲルマニウム膜及びその製造方法並びに多層膜構造体 |
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| JP5704155B2 (ja) * | 2012-12-19 | 2015-04-22 | 株式会社Sumco | エピタキシャルウェーハの製造方法 |
| US9768301B2 (en) * | 2014-12-23 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Short channel effect suppression |
-
2001
- 2001-01-19 JP JP2001011009A patent/JP3488914B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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