JPH0982944A - 歪シリコン電界効果トランジスタ及びその製造方法 - Google Patents
歪シリコン電界効果トランジスタ及びその製造方法Info
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- JPH0982944A JPH0982944A JP23875595A JP23875595A JPH0982944A JP H0982944 A JPH0982944 A JP H0982944A JP 23875595 A JP23875595 A JP 23875595A JP 23875595 A JP23875595 A JP 23875595A JP H0982944 A JPH0982944 A JP H0982944A
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Abstract
(57)【要約】
【課題】埋め込み型歪シリコン電界効果トランジスタの
高電界特性の向上を図る。 【構成】シリコン基板（１１）上に、ＳｉＧｅバッファ
ー層（１３，１４）、歪シリコン活性層（１５）、Ｓｉ
系化合物半導体中間層（１６）を有し、中間層（１６）
にゲート構造（１９，２０）が設けられている。バッフ
ァー層（１４）はシリコン活性層に格子緩和を伴って接
し、かつ中間層（１６）は電子の波動関数の広がりより
も小さな厚さを有する。
高電界特性の向上を図る。 【構成】シリコン基板（１１）上に、ＳｉＧｅバッファ
ー層（１３，１４）、歪シリコン活性層（１５）、Ｓｉ
系化合物半導体中間層（１６）を有し、中間層（１６）
にゲート構造（１９，２０）が設けられている。バッフ
ァー層（１４）はシリコン活性層に格子緩和を伴って接
し、かつ中間層（１６）は電子の波動関数の広がりより
も小さな厚さを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造及びその製造方法に関する。
スタの製造及びその製造方法に関する。
【０００２】
【従来の技術】シリコンは、その高い信頼性とプレーナ
技術への適応性等の理由により、ＩＣから、ＬＳＩ、Ｖ
ＬＳＩ、ＵＬＳＩへと、ますます発展をとげている。他
方、半導体材料自体が持つ電気的特性だけから判断する
と、軽い有効電子質量やヘテロ構造によるバンドエンジ
ニアリングが比較的容易な点等において、化合物半導体
はＳｉに比べ多くの魅力がある。しかしながら、近年の
分子線エピタキシャル成長法（ＭＢＥ法）、低圧化学気
相成長法（ＬＰ−ＣＶＤ法）、超高真空化学気相成長法
（ＵＨＶ−ＣＶＤ法）等薄膜結晶成長技術の進歩によ
り、シリコン系材料でもＳｉ／Ｓｉ1-x Ｇｅx 等のヘテ
ロ構造の作製が可能となり、シリコン系ヘテロ材料物性
の理解とあいまって、高性能シリコン系ヘテロデバイス
が実現されつつある。
技術への適応性等の理由により、ＩＣから、ＬＳＩ、Ｖ
ＬＳＩ、ＵＬＳＩへと、ますます発展をとげている。他
方、半導体材料自体が持つ電気的特性だけから判断する
と、軽い有効電子質量やヘテロ構造によるバンドエンジ
ニアリングが比較的容易な点等において、化合物半導体
はＳｉに比べ多くの魅力がある。しかしながら、近年の
分子線エピタキシャル成長法（ＭＢＥ法）、低圧化学気
相成長法（ＬＰ−ＣＶＤ法）、超高真空化学気相成長法
（ＵＨＶ−ＣＶＤ法）等薄膜結晶成長技術の進歩によ
り、シリコン系材料でもＳｉ／Ｓｉ1-x Ｇｅx 等のヘテ
ロ構造の作製が可能となり、シリコン系ヘテロ材料物性
の理解とあいまって、高性能シリコン系ヘテロデバイス
が実現されつつある。
【０００３】Ｓｉ／Ｓｉ1-x Ｇｅx ヘテロエピタキシャ
ル構造の特徴は、格子不整合を伴うために歪を内包して
いることにある。このために、積層膜の構造により、歪
の発生する薄膜が異なり、それに応じて、ヘテロ接合で
のエネルギバンド構造が変化する。特に物性的に興味深
い系は、歪が緩和されたＳｉ1-x Ｇｅx 上にエピタキシ
ャル成長され、引っ張り応力により歪んだ歪シリコン薄
膜である。この系では電子の面内移動度が増大すること
が知られている（例えば、ボルゲルサング（Ｖｏｌｇｅ
ｌｓａｎｇ）及びホフマン（Ｈｏｆｍａｎｎ），Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．
６３（１９９３）ｐ．１８６参照）。これは、以下の理
由による。
ル構造の特徴は、格子不整合を伴うために歪を内包して
いることにある。このために、積層膜の構造により、歪
の発生する薄膜が異なり、それに応じて、ヘテロ接合で
のエネルギバンド構造が変化する。特に物性的に興味深
い系は、歪が緩和されたＳｉ1-x Ｇｅx 上にエピタキシ
ャル成長され、引っ張り応力により歪んだ歪シリコン薄
膜である。この系では電子の面内移動度が増大すること
が知られている（例えば、ボルゲルサング（Ｖｏｌｇｅ
ｌｓａｎｇ）及びホフマン（Ｈｏｆｍａｎｎ），Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．
６３（１９９３）ｐ．１８６参照）。これは、以下の理
由による。
【０００４】すなわち、図７（ａ）にバルクシリコンの
フェルミ面を示すが、バルクシリコンは伝導帯に６個の
等価な谷を持ち、電子は各々の谷に等しい数だけ分布し
ている。したがって、いま、図７（ａ）中黒で示した
（００１）軸上の２個の谷をΔ2 、残りのｘ−ｙ平面に
位置する４個の谷をΔ4 で表すと、バルクシリコンでは
Δ2 に全電子数の１／３が占有されている。また、各谷
は、球状ではなく回転楕円体状をなし、電子の運動する
方向により有効質量が異なっている。例えば、（００
１）方向の谷を例にとると、（００１）方向の質量は重
く、ｍl ＝０．９２ｍ0 （ｍ0 は真空中での電子質量）
であり、これに垂直の方向（ｘ−ｙ面内）では軽い質量
ｍt ＝０．１９ｍ0 となっている。さて、歪緩和Ｓｉ
1-x Ｇｅx 上にエピタキシャル成長された歪Ｓｉでは、
Δ2 とΔ4 のエネルギー準位が***し、Δ2 は、Δ4 に
比べ、Ｇｅの組成ｘに比例してエネルギ的に低くなる
（図７（ｂ）参照。たとえばピープル（ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ ＱｕａｎｔｕｍＥｌｅｃｔｒｏｎｉ
ｃｓ，Ｖｏｌ．ＱＥ−２２（１９８６）ｐ．１６９６）
により報告されている。）。このために、Δ2 とΔ4 の
間の熱的な励起が問題にならない程度にｘの値を十分大
きくすれば（通常、ｘ＞０．２）、電子の大部分はΔ2
に占有されることになる。
フェルミ面を示すが、バルクシリコンは伝導帯に６個の
等価な谷を持ち、電子は各々の谷に等しい数だけ分布し
ている。したがって、いま、図７（ａ）中黒で示した
（００１）軸上の２個の谷をΔ2 、残りのｘ−ｙ平面に
位置する４個の谷をΔ4 で表すと、バルクシリコンでは
Δ2 に全電子数の１／３が占有されている。また、各谷
は、球状ではなく回転楕円体状をなし、電子の運動する
方向により有効質量が異なっている。例えば、（００
１）方向の谷を例にとると、（００１）方向の質量は重
く、ｍl ＝０．９２ｍ0 （ｍ0 は真空中での電子質量）
であり、これに垂直の方向（ｘ−ｙ面内）では軽い質量
ｍt ＝０．１９ｍ0 となっている。さて、歪緩和Ｓｉ
1-x Ｇｅx 上にエピタキシャル成長された歪Ｓｉでは、
Δ2 とΔ4 のエネルギー準位が***し、Δ2 は、Δ4 に
比べ、Ｇｅの組成ｘに比例してエネルギ的に低くなる
（図７（ｂ）参照。たとえばピープル（ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ ＱｕａｎｔｕｍＥｌｅｃｔｒｏｎｉ
ｃｓ，Ｖｏｌ．ＱＥ−２２（１９８６）ｐ．１６９６）
により報告されている。）。このために、Δ2 とΔ4 の
間の熱的な励起が問題にならない程度にｘの値を十分大
きくすれば（通常、ｘ＞０．２）、電子の大部分はΔ2
に占有されることになる。
【０００５】以上を踏まえて、電流を層に平行（ｘ−ｙ
面内）に流したときの移動度を考える。ただし、この場
合、温度が十分高く、質量差に由来する量子サイズ効果
は簡単のため無視する。また、ｘ値は十分に大きくて歪
Ｓｉでは電子は全てΔ2 に存在するとする。さて、移動
度は有効質量に比例する。無歪のシリコンでは重い質量
成分と軽い質量成分の両方の寄与が有るのに対して、歪
シリコンでは軽い質量成分だけなので、移動度に効く実
効的な質量が軽くなり、移動度が増大する。この質量効
果による移動度の増大係数は、（１／ｍt ）／（（４／
６）（１／ｍt）＋（２／６）（１／ｍl ））＋３／
（２＋（ｍt ／ｍl ））＝１．３６である。さらに、谷
のΔ2 とΔ4 へのエネルギ分離は谷間散乱の抑制を引き
起こす。特に、室温近傍では、音響フォノンが多数存在
しており、この谷間散乱の寄与が大きいために、上記の
移動度増大係数は１．７程度までさらに大きくなると前
述のボルゲルサングらの論文で予想されている。
面内）に流したときの移動度を考える。ただし、この場
合、温度が十分高く、質量差に由来する量子サイズ効果
は簡単のため無視する。また、ｘ値は十分に大きくて歪
Ｓｉでは電子は全てΔ2 に存在するとする。さて、移動
度は有効質量に比例する。無歪のシリコンでは重い質量
成分と軽い質量成分の両方の寄与が有るのに対して、歪
シリコンでは軽い質量成分だけなので、移動度に効く実
効的な質量が軽くなり、移動度が増大する。この質量効
果による移動度の増大係数は、（１／ｍt ）／（（４／
６）（１／ｍt）＋（２／６）（１／ｍl ））＋３／
（２＋（ｍt ／ｍl ））＝１．３６である。さらに、谷
のΔ2 とΔ4 へのエネルギ分離は谷間散乱の抑制を引き
起こす。特に、室温近傍では、音響フォノンが多数存在
しており、この谷間散乱の寄与が大きいために、上記の
移動度増大係数は１．７程度までさらに大きくなると前
述のボルゲルサングらの論文で予想されている。
【０００６】図８に、歪シリコンを用いた電界効果トラ
ンジスタの構造とエネルギバンド図を示す（ウエルザー
（Ｗｅｌｓｅｒ）ら，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．１５（１９９
４）ｐ．１００参照）。図８（ａ）に示すトランジスタ
は、２次元電子が誘起される界面の構造が歪Ｓｉ／Ｓｉ
Ｏ2 となっており、歪シリコンＭＯＳ−ＦＥＴと称す
る。他方、図８（ｂ）に示すトランジスタは歪Ｓｉ／Ｓ
ｉ0.7 Ｇｅ0.3 ／ＳｉＯ2 となっており、埋め込み型歪
ＳｉＭＯＳ−ＦＥＴと称するものであって、２次元電子
は歪ＳｉとＳｉ0.7Ｇｅ0.3 中間層の界面に蓄積される
ことを意図している。どちらの構造も、基板Ｓｉ上にま
ず、ＳｉＧｅバッファ層が成長されている。ＳｉＧｅバ
ッファ層はＧｅ組成を５％から３０％まで徐々に変化さ
せた１．５μｍ厚の濃度勾配付バッファ層とその上に形
成された０．２５μｍの格子緩和されたＳｉ0.7 Ｇｅ
0.3 層により形成されている。この濃度勾配付バッファ
層の効果は、フィッツジェラルド（Ｆｉｔｚｇｅｒａｌ
ｄ）ら、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅ
ｒｓ，Ｖｏｌ．５９（１９９１）８１１に報告されてお
り、格子緩和されたＳｉ0.7 Ｇｅ0.3 層の格子定数が本
来のＳｉ0.7 Ｇｅ0.3 層のそれに完全に緩和し、また貫
通転位が抑えられる。従って、ＳｉＧｅバッファ層上に
成長されたＳｉ層の格子定数は歪んでいる。また、この
歪Ｓｉ層の厚さは１０ｎｍ程度と非常に薄く、臨界膜厚
よりも小さいので、ミスフィット転位のない良質な結晶
が成長される（臨界膜厚については、たとえば、前述の
ピープルの論文に記載されている）。
ンジスタの構造とエネルギバンド図を示す（ウエルザー
（Ｗｅｌｓｅｒ）ら，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．１５（１９９
４）ｐ．１００参照）。図８（ａ）に示すトランジスタ
は、２次元電子が誘起される界面の構造が歪Ｓｉ／Ｓｉ
Ｏ2 となっており、歪シリコンＭＯＳ−ＦＥＴと称す
る。他方、図８（ｂ）に示すトランジスタは歪Ｓｉ／Ｓ
ｉ0.7 Ｇｅ0.3 ／ＳｉＯ2 となっており、埋め込み型歪
ＳｉＭＯＳ−ＦＥＴと称するものであって、２次元電子
は歪ＳｉとＳｉ0.7Ｇｅ0.3 中間層の界面に蓄積される
ことを意図している。どちらの構造も、基板Ｓｉ上にま
ず、ＳｉＧｅバッファ層が成長されている。ＳｉＧｅバ
ッファ層はＧｅ組成を５％から３０％まで徐々に変化さ
せた１．５μｍ厚の濃度勾配付バッファ層とその上に形
成された０．２５μｍの格子緩和されたＳｉ0.7 Ｇｅ
0.3 層により形成されている。この濃度勾配付バッファ
層の効果は、フィッツジェラルド（Ｆｉｔｚｇｅｒａｌ
ｄ）ら、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅ
ｒｓ，Ｖｏｌ．５９（１９９１）８１１に報告されてお
り、格子緩和されたＳｉ0.7 Ｇｅ0.3 層の格子定数が本
来のＳｉ0.7 Ｇｅ0.3 層のそれに完全に緩和し、また貫
通転位が抑えられる。従って、ＳｉＧｅバッファ層上に
成長されたＳｉ層の格子定数は歪んでいる。また、この
歪Ｓｉ層の厚さは１０ｎｍ程度と非常に薄く、臨界膜厚
よりも小さいので、ミスフィット転位のない良質な結晶
が成長される（臨界膜厚については、たとえば、前述の
ピープルの論文に記載されている）。
【０００７】なお、図８（ａ），（ｂ）各々に示すＳｉ
Ｏ2 膜は、歪Ｓｉまで結晶成長したエピタキシャルウェ
ハを熱酸化（ゲート酸化）することによって得られる。
したがって、図８（ａ）の構造においては、成長したま
までは表面の歪Ｓｉの膜厚は１６ｎｍであったが、ゲー
ト酸化によって１０ｎｍが消費され、１２ｎｍのＳｉＯ
2 膜が形成されている。また、図８（ｂ）の構造におい
ては、成長したままでは表面に膜厚１０ｎｍ歪Ｓｉ層が
成長されていたが、ゲート酸化によって全てが消費され
ている。一般にＳｉＧｅの酸化膜は、界面トラップ準位
を形成し、素子の移動度等の特性に悪影響を及ぼすこと
が知られており、図８（ｂ）の埋め込み型歪ＳｉＭＯＳ
−ＦＥＴでは、ゲート酸化により表面の歪Ｓｉキャップ
層を完全に消費する必要がある。
Ｏ2 膜は、歪Ｓｉまで結晶成長したエピタキシャルウェ
ハを熱酸化（ゲート酸化）することによって得られる。
したがって、図８（ａ）の構造においては、成長したま
までは表面の歪Ｓｉの膜厚は１６ｎｍであったが、ゲー
ト酸化によって１０ｎｍが消費され、１２ｎｍのＳｉＯ
2 膜が形成されている。また、図８（ｂ）の構造におい
ては、成長したままでは表面に膜厚１０ｎｍ歪Ｓｉ層が
成長されていたが、ゲート酸化によって全てが消費され
ている。一般にＳｉＧｅの酸化膜は、界面トラップ準位
を形成し、素子の移動度等の特性に悪影響を及ぼすこと
が知られており、図８（ｂ）の埋め込み型歪ＳｉＭＯＳ
−ＦＥＴでは、ゲート酸化により表面の歪Ｓｉキャップ
層を完全に消費する必要がある。
【０００８】図９に、上記ウエズラーらによるデバイス
の特性を通常のシリコンＭＯＳ−ＦＥＴと比較して示し
た。図９（ａ）には、移動度を２次元電子系が存在する
位置での層に垂直方向の有効電界として示している。有
効電界が小さい（＜０．１ＭＶ／ｃｍ）とき、移動度
は、通常のものと比べ、歪シリコンＭＯＳ−ＦＥＴで
１．８倍、埋め込み型歪シリコンＭＯＳ−ＦＥＴで２．
９倍の改善が見られる。このように、埋め込み型歪シリ
コンＭＯＳ−ＦＥＴの方がより改善が見られるが、これ
はＳｉ／ＳｉＯ2 界面はＳｉ／ＳｉＧｅヘテロ界面に比
べ、界面での電子散乱が大きいためである。しかしなが
ら、埋め込み型歪シリコンＭＯＳ−ＦＥＴは、図９
（ａ）に見られるように、高い有効電界で、移動度が激
減してしまう。これは高電界では、電子がＳｉＯ2 ／Ｓ
ｉ0.7 Ｇｅ0.3 界面に溜まり始めるためである。ＳｉＯ
2 ／Ｓｉ0.7 Ｇｅ0.3 界面はＳｉ／ＳｉＯ2 界面よりも
粗く、さらにＳｉ0.7 Ｇｅ0.3 の移動度はＳｉの移動度
よりも小さいことに由来していると考えられている。こ
のような、埋め込み型歪シリコンＭＯＳ−ＦＥＴの高電
界での移動度の激減は、図９（ｂ）に見られるように、
この素子での相互コンダクタンスの急激な減少を引き起
こしている。
の特性を通常のシリコンＭＯＳ−ＦＥＴと比較して示し
た。図９（ａ）には、移動度を２次元電子系が存在する
位置での層に垂直方向の有効電界として示している。有
効電界が小さい（＜０．１ＭＶ／ｃｍ）とき、移動度
は、通常のものと比べ、歪シリコンＭＯＳ−ＦＥＴで
１．８倍、埋め込み型歪シリコンＭＯＳ−ＦＥＴで２．
９倍の改善が見られる。このように、埋め込み型歪シリ
コンＭＯＳ−ＦＥＴの方がより改善が見られるが、これ
はＳｉ／ＳｉＯ2 界面はＳｉ／ＳｉＧｅヘテロ界面に比
べ、界面での電子散乱が大きいためである。しかしなが
ら、埋め込み型歪シリコンＭＯＳ−ＦＥＴは、図９
（ａ）に見られるように、高い有効電界で、移動度が激
減してしまう。これは高電界では、電子がＳｉＯ2 ／Ｓ
ｉ0.7 Ｇｅ0.3 界面に溜まり始めるためである。ＳｉＯ
2 ／Ｓｉ0.7 Ｇｅ0.3 界面はＳｉ／ＳｉＯ2 界面よりも
粗く、さらにＳｉ0.7 Ｇｅ0.3 の移動度はＳｉの移動度
よりも小さいことに由来していると考えられている。こ
のような、埋め込み型歪シリコンＭＯＳ−ＦＥＴの高電
界での移動度の激減は、図９（ｂ）に見られるように、
この素子での相互コンダクタンスの急激な減少を引き起
こしている。
【０００９】
【発明が解決しようとする課題】以上に説明したよう
に、従来の埋め込み型歪シリコンＭＯＳ−ＦＥＴは、良
質なＳｉ／Ｓｉ1-y Ｇｅy 界面を利用しているために、
低い電界では通常のシリコンＭＯＳ−ＦＥＴに比べて大
きな移動度を持つが、高い電界では移動度の急激な減少
とこれに由来する相互コンダクタンスの減少を招き、実
用的な素子は得られていないのが現状である。
に、従来の埋め込み型歪シリコンＭＯＳ−ＦＥＴは、良
質なＳｉ／Ｓｉ1-y Ｇｅy 界面を利用しているために、
低い電界では通常のシリコンＭＯＳ−ＦＥＴに比べて大
きな移動度を持つが、高い電界では移動度の急激な減少
とこれに由来する相互コンダクタンスの減少を招き、実
用的な素子は得られていないのが現状である。
【００１０】また、埋め込み型歪シリコンＭＯＳ−ＦＥ
Ｔでは、ゲート酸化で消費する表面の歪シリコンキャッ
プ層の厚さとエピタキシャル成長での歪シリコン層の厚
さとを等しくすることが必要であり、酸化プロセスや成
長膜厚制御の不安定性から素子の歩留まりが低くなると
いう問題もあった。
Ｔでは、ゲート酸化で消費する表面の歪シリコンキャッ
プ層の厚さとエピタキシャル成長での歪シリコン層の厚
さとを等しくすることが必要であり、酸化プロセスや成
長膜厚制御の不安定性から素子の歩留まりが低くなると
いう問題もあった。
【００１１】本発明は上記事情を考慮してなされたもの
で、その課題とするところは、高電界で移動度の減少を
起こさない埋め込み型歪シリコン電解効果トランジスタ
及びその製造方法を提供することにある。
で、その課題とするところは、高電界で移動度の減少を
起こさない埋め込み型歪シリコン電解効果トランジスタ
及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、第１に、シリ
コン基板上に、格子緩和バッファー層、シリコン活性
層、Ｓｉ系化合物半導体中間層を有し、該中間層にゲー
ト構造が設けられた埋め込み型歪シリコン電界効果トラ
ンジスタにおいて、前記バッファー層は前記シリコン活
性層に格子緩和を伴って接し、該活性層は内部歪を有
し、前記中間層は電子の波動関数の広がりよりも小さな
厚さを有することを特徴とする埋め込み型歪シリコン電
界効果トランジスタを提供する。
コン基板上に、格子緩和バッファー層、シリコン活性
層、Ｓｉ系化合物半導体中間層を有し、該中間層にゲー
ト構造が設けられた埋め込み型歪シリコン電界効果トラ
ンジスタにおいて、前記バッファー層は前記シリコン活
性層に格子緩和を伴って接し、該活性層は内部歪を有
し、前記中間層は電子の波動関数の広がりよりも小さな
厚さを有することを特徴とする埋め込み型歪シリコン電
界効果トランジスタを提供する。
【００１３】バッファ層は、通常ＳｉＧｅ化合物が用い
られ、Ｓｉ1-x Ｇｅx （ここで、０＜ｘ≦１）の組成を
有し、中間層はＳｉ1-y Ｇｅy （ここで、ｘ≦ｙ≦１）
の組成を有し得る。また、バッファ層は、Ｇｅについて
濃度勾配を有することが好ましい。バッファ層の他の形
態として、II−VI族化合物半導体ＺｎＳＳｅやIII −Ｖ
族化合物半導体ＩｎＧａＰを用いることも可能である。
られ、Ｓｉ1-x Ｇｅx （ここで、０＜ｘ≦１）の組成を
有し、中間層はＳｉ1-y Ｇｅy （ここで、ｘ≦ｙ≦１）
の組成を有し得る。また、バッファ層は、Ｇｅについて
濃度勾配を有することが好ましい。バッファ層の他の形
態として、II−VI族化合物半導体ＺｎＳＳｅやIII −Ｖ
族化合物半導体ＩｎＧａＰを用いることも可能である。
【００１４】本発明は、第２に、上記埋め込み型歪シリ
コン電界効果トランジスタの製造方法であって、シリコ
ン基板上に、格子緩和バッファー層、シリコン活性層、
Ｓｉ系化合物半導体中間層及びゲート構造を大気にさら
すことなく成長させることを特徴とする方法を提供す
る。
コン電界効果トランジスタの製造方法であって、シリコ
ン基板上に、格子緩和バッファー層、シリコン活性層、
Ｓｉ系化合物半導体中間層及びゲート構造を大気にさら
すことなく成長させることを特徴とする方法を提供す
る。
【００１５】通常、格子緩和バッファー層、シリコン活
性層、Ｓｉ系化合物半導体中間層をエピタキシャル成長
に連続して、ゲート構造もそのエピタキシャル成長を行
った装置で形成するか、あるいは、該エピタキシャル装
置と高真空で連結された絶縁膜形成装置でゲート構造を
連続的に形成する。
性層、Ｓｉ系化合物半導体中間層をエピタキシャル成長
に連続して、ゲート構造もそのエピタキシャル成長を行
った装置で形成するか、あるいは、該エピタキシャル装
置と高真空で連結された絶縁膜形成装置でゲート構造を
連続的に形成する。
【００１６】本発明の埋め込み型歪シリコンＦＥＴは、
歪シリコン層とゲート構造との間に形成されるシリコン
系化合物半導体中間層（例えばＳｉ1-y Ｇｅy ）層が電
子の波動関数の広がり（約５ｎｍ）よりも小さな厚さを
有することを特徴とする。
歪シリコン層とゲート構造との間に形成されるシリコン
系化合物半導体中間層（例えばＳｉ1-y Ｇｅy ）層が電
子の波動関数の広がり（約５ｎｍ）よりも小さな厚さを
有することを特徴とする。
【００１７】本発明によれば、電子の波動関数の広がり
が中間層の膜厚よりも小さくなるので、高電界において
も中間層における電子の存在確率を大幅に小さくでき、
Ｓｉ／中間層界面の２次元電子がＳｉＯ2 ／中間層界面
へ逃げることが抑制され、高い電界においても移動度や
相互コンダクタンスの低下の少ないものとなる。
が中間層の膜厚よりも小さくなるので、高電界において
も中間層における電子の存在確率を大幅に小さくでき、
Ｓｉ／中間層界面の２次元電子がＳｉＯ2 ／中間層界面
へ逃げることが抑制され、高い電界においても移動度や
相互コンダクタンスの低下の少ないものとなる。
【００１８】中間層の膜厚は、より具体的には、０．５
ｎｍないし５ｎｍであることが特に好ましい。なお、ゲ
ート構造としては、絶縁層／導電層積層構造によるもの
ばかりでなく、中間層上に直接金属等の導電層を形成し
たショットキーバリアー構造によるものでもよい。
ｎｍないし５ｎｍであることが特に好ましい。なお、ゲ
ート構造としては、絶縁層／導電層積層構造によるもの
ばかりでなく、中間層上に直接金属等の導電層を形成し
たショットキーバリアー構造によるものでもよい。
【００１９】また、本発明の製造方法によれば、ゲート
酸化工程が不要であり、且つ、大気にさらすことなく各
層を成長させるので、中間層が酸化される恐れがないた
めに、埋め込み型歪ＳｉＭＯＳ−ＦＥＴのＳｉＯ2 ／中
間層界面を高品質で制御性良く形成することが可能であ
る。
酸化工程が不要であり、且つ、大気にさらすことなく各
層を成長させるので、中間層が酸化される恐れがないた
めに、埋め込み型歪ＳｉＭＯＳ−ＦＥＴのＳｉＯ2 ／中
間層界面を高品質で制御性良く形成することが可能であ
る。
【００２０】
【発明の実施の態様】以下、本発明の実施の態様を説明
する。図１に、第１の実施の態様に係るＭＯＳ−ＦＥＴ
の概略断面図を示す。図１に示すように、表面領域にｐ
+ 型領域１２が形成されたｐ- 型シリコン基板１１上に
は、Ｓｉ1-x Ｇｅx からなる第１のバッファ層１３が２
μｍの厚さに形成されている。この第１のバッファ層１
３を構成するＳｉ1-x Ｇｅx は、Ｇｅの組成比ｘが底面
から表面に向けて例えば０から０．３まで連続的に変化
した濃度勾配を有する。第１のバッファ層１３上には、
第２のバッファ層１４が１００ｎｍの厚さに形成されて
いる。この第２のバッファ層１４は、Ｓｉ0.7 Ｇｅ0.3
で構成され、このバッファ層１４上では、格子定数が緩
和されている。第２のバッファ層１４上には、歪シリコ
ン層１５が１５ｎｍの厚さに形成され、その上に厚さ４
ｎｍのＳｉ1-y Ｇｅy 中間層１６が積層されている。中
間層１６を構成するＳｉ1-y Ｇｅy においてＧｅの組成
比ｙは、例えば０．３である。２次元電子は中間層１６
と歪シリコン層１５の界面近傍に誘起される。中間層１
６から第２のバッファ層１４に達して絶縁層２１により
画定されたソース領域１７及びドレイン領域１８が形成
されている。なお、層１３、１４、１５、１６はｐ型で
あり、例えば１×１０16ｃｍ-3の不純物濃度でドープさ
れている。中間層１６上には、シリコン酸化膜１９とｎ
+ ポリシリコンゲート２０が積層され、埋め込み型歪シ
リコン素子を形成している。
する。図１に、第１の実施の態様に係るＭＯＳ−ＦＥＴ
の概略断面図を示す。図１に示すように、表面領域にｐ
+ 型領域１２が形成されたｐ- 型シリコン基板１１上に
は、Ｓｉ1-x Ｇｅx からなる第１のバッファ層１３が２
μｍの厚さに形成されている。この第１のバッファ層１
３を構成するＳｉ1-x Ｇｅx は、Ｇｅの組成比ｘが底面
から表面に向けて例えば０から０．３まで連続的に変化
した濃度勾配を有する。第１のバッファ層１３上には、
第２のバッファ層１４が１００ｎｍの厚さに形成されて
いる。この第２のバッファ層１４は、Ｓｉ0.7 Ｇｅ0.3
で構成され、このバッファ層１４上では、格子定数が緩
和されている。第２のバッファ層１４上には、歪シリコ
ン層１５が１５ｎｍの厚さに形成され、その上に厚さ４
ｎｍのＳｉ1-y Ｇｅy 中間層１６が積層されている。中
間層１６を構成するＳｉ1-y Ｇｅy においてＧｅの組成
比ｙは、例えば０．３である。２次元電子は中間層１６
と歪シリコン層１５の界面近傍に誘起される。中間層１
６から第２のバッファ層１４に達して絶縁層２１により
画定されたソース領域１７及びドレイン領域１８が形成
されている。なお、層１３、１４、１５、１６はｐ型で
あり、例えば１×１０16ｃｍ-3の不純物濃度でドープさ
れている。中間層１６上には、シリコン酸化膜１９とｎ
+ ポリシリコンゲート２０が積層され、埋め込み型歪シ
リコン素子を形成している。
【００２１】図２は、本発明による効果を、伝導帯端の
エネルギ・バンド図と波動関数を用いて説明している。
図２（ａ）ではＳｉ0.7 Ｇｅ0.3 中間層１６の膜厚ｄが
４ｎｍである第１の実施の態様に対応するバンド図を示
し、図２（ｂ）はｄ＝９ｎｍの従来例を示す。どちらも
有効電場の大きさはおよそ０．３ＭＶ／ｃｍである。従
来例では、波動関数５１′はＳｉ0.7 Ｇｅ0.3 中間層１
６′で大きな振幅を持つ。すなわち、ＳｉＧｅ中間層に
電子が占有しており、移動度低下の原因となっている。
他方、本発明では、図２（ａ）に示すように、ＳｉＧｅ
中間層１６の厚さが４ｎｍと波動関数の広がり（およそ
５ｎｍ）よりも小さいために、波動関数５１が中間層１
６に振幅を持たず移動度の劣化は起こらない。
エネルギ・バンド図と波動関数を用いて説明している。
図２（ａ）ではＳｉ0.7 Ｇｅ0.3 中間層１６の膜厚ｄが
４ｎｍである第１の実施の態様に対応するバンド図を示
し、図２（ｂ）はｄ＝９ｎｍの従来例を示す。どちらも
有効電場の大きさはおよそ０．３ＭＶ／ｃｍである。従
来例では、波動関数５１′はＳｉ0.7 Ｇｅ0.3 中間層１
６′で大きな振幅を持つ。すなわち、ＳｉＧｅ中間層に
電子が占有しており、移動度低下の原因となっている。
他方、本発明では、図２（ａ）に示すように、ＳｉＧｅ
中間層１６の厚さが４ｎｍと波動関数の広がり（およそ
５ｎｍ）よりも小さいために、波動関数５１が中間層１
６に振幅を持たず移動度の劣化は起こらない。
【００２２】図３は本発明の効果を示す為に、移動度を
層１５と１６の界面の有効電場の関数として、ＳｉＧｅ
中間層の膜厚ｄが９ｎｍ，６ｎｍ，４ｎｍの場合につい
てプロットしたものである。中間層の厚ｄが９ｎｍから
６ｎｍと小さくなると移動度は同じ有効電界において大
きくなる。これは同じ有効電界下では、中間層の両端面
における電位差が膜厚に比例して小さくなるためであ
る。しかしながら、高い有効電界のときにはどちらも移
動度の急激な減少が見られる。これは図２（ｂ）に示し
たようにＳｉＧｅ中間層に電子が分布するためである。
他方、中間層の厚さを４ｎｍとした場合には、前述した
効果により、高い有効電界になっても移動度の劣化は殆
ど見られない。
層１５と１６の界面の有効電場の関数として、ＳｉＧｅ
中間層の膜厚ｄが９ｎｍ，６ｎｍ，４ｎｍの場合につい
てプロットしたものである。中間層の厚ｄが９ｎｍから
６ｎｍと小さくなると移動度は同じ有効電界において大
きくなる。これは同じ有効電界下では、中間層の両端面
における電位差が膜厚に比例して小さくなるためであ
る。しかしながら、高い有効電界のときにはどちらも移
動度の急激な減少が見られる。これは図２（ｂ）に示し
たようにＳｉＧｅ中間層に電子が分布するためである。
他方、中間層の厚さを４ｎｍとした場合には、前述した
効果により、高い有効電界になっても移動度の劣化は殆
ど見られない。
【００２３】図１に示すＭＯＳ−ＦＥＴは、例えば、Ｕ
ＨＶ−ＣＶＤ法、ＬＰ−ＣＶＤ法、ＭＢＥ法等を用い
て、大気にさらすことなく連続的にエピタキシャル成長
により製造することができる。その一例を挙げると、ま
ず、成長に先立ち、基板１１に選択的にホウ素をイオン
注入してｐ+ −Ｓｉ領域１２を形成する。その後表面を
熱酸化した後に高温熱処理を行い、イオン打ち込みによ
るダメージを回復する。なお、以上の工程は、ｃ−ＭＯ
Ｓのウェル分離に対応し、場合によっては省略すること
ができる。表面の酸化膜を緩衝フッ酸で除去した後に、
基板をＵＨＶ−ＣＶＤ装置に装着し、ジシランとゲルマ
ンを原料ガスとし、ゲルマンのガス流量を徐々に変化さ
せることにより、濃度勾配付の第１のバッファ層１３を
成長させる。その後、ゲルマンの流量を制御することに
より、第２のバッファ層１４、歪シリコン層１５及び中
間層１６を順次成長させる。これらの層のｐ型不純物用
原料ガスとして、ジボランを用いることができる。Ｓｉ
Ｇｅ中間層１６を成長させた後に、ジシランと酸素ガス
を同時に導入し、ＳｉＯ2 膜１９を形成する。なお、Ｓ
ｉＯ2 膜形成には、モノシランとＨ2 Ｏ2 ガスの同時導
入でも得られる。酸化膜上のＣＶＤは通常結晶ではな
く、ポリシリコンになる。したがって、ｎ+ 型ポリシリ
コン層２０は不純物原料として例えばアルシンを用い容
易にＵＨＶ−ＣＶＤチェンバ内で形成することができ
る。以上の成長フローではＳｉＧｅバッファ層１３から
ポリシリコン層２０まで同一の成長チャンバーで成長し
ている。成長装置に酸素ガスラインがないような場合
は、中間層１６を形成した後にウェハを１×１０-4Ｔｏ
ｒｒ以下の高真空化で他のＣＶＤ装置等に搬送し、Ｓｉ
Ｏ2 層１９、ポリシリコン層２０を形成することができ
る。大気にさらさない高真空下の搬送により、絶縁層１
９と中間層１６の界面を清浄に保つことができる。
ＨＶ−ＣＶＤ法、ＬＰ−ＣＶＤ法、ＭＢＥ法等を用い
て、大気にさらすことなく連続的にエピタキシャル成長
により製造することができる。その一例を挙げると、ま
ず、成長に先立ち、基板１１に選択的にホウ素をイオン
注入してｐ+ −Ｓｉ領域１２を形成する。その後表面を
熱酸化した後に高温熱処理を行い、イオン打ち込みによ
るダメージを回復する。なお、以上の工程は、ｃ−ＭＯ
Ｓのウェル分離に対応し、場合によっては省略すること
ができる。表面の酸化膜を緩衝フッ酸で除去した後に、
基板をＵＨＶ−ＣＶＤ装置に装着し、ジシランとゲルマ
ンを原料ガスとし、ゲルマンのガス流量を徐々に変化さ
せることにより、濃度勾配付の第１のバッファ層１３を
成長させる。その後、ゲルマンの流量を制御することに
より、第２のバッファ層１４、歪シリコン層１５及び中
間層１６を順次成長させる。これらの層のｐ型不純物用
原料ガスとして、ジボランを用いることができる。Ｓｉ
Ｇｅ中間層１６を成長させた後に、ジシランと酸素ガス
を同時に導入し、ＳｉＯ2 膜１９を形成する。なお、Ｓ
ｉＯ2 膜形成には、モノシランとＨ2 Ｏ2 ガスの同時導
入でも得られる。酸化膜上のＣＶＤは通常結晶ではな
く、ポリシリコンになる。したがって、ｎ+ 型ポリシリ
コン層２０は不純物原料として例えばアルシンを用い容
易にＵＨＶ−ＣＶＤチェンバ内で形成することができ
る。以上の成長フローではＳｉＧｅバッファ層１３から
ポリシリコン層２０まで同一の成長チャンバーで成長し
ている。成長装置に酸素ガスラインがないような場合
は、中間層１６を形成した後にウェハを１×１０-4Ｔｏ
ｒｒ以下の高真空化で他のＣＶＤ装置等に搬送し、Ｓｉ
Ｏ2 層１９、ポリシリコン層２０を形成することができ
る。大気にさらさない高真空下の搬送により、絶縁層１
９と中間層１６の界面を清浄に保つことができる。
【００２４】図１の構造は、従来の方法でも作製するこ
とができる。この場合にはＳｉＧｅ中間層１６の上に厚
さ１０ｎｍのシリコンキャップ層を積層し、熱酸化で、
該シリコンキャップ層を完全に消費しきることが必要で
ある。
とができる。この場合にはＳｉＧｅ中間層１６の上に厚
さ１０ｎｍのシリコンキャップ層を積層し、熱酸化で、
該シリコンキャップ層を完全に消費しきることが必要で
ある。
【００２５】なお、上記第１の実施の態様では、Ｓｉ
1-y Ｇｅy 中間層のＧｅ組成ｙはＳｉＧｅバッファー層
のｘと同じ値０．３を用いたが、ｙはｘよりも大きくと
ることができる（ｘ≦ｙ≦１）。
1-y Ｇｅy 中間層のＧｅ組成ｙはＳｉＧｅバッファー層
のｘと同じ値０．３を用いたが、ｙはｘよりも大きくと
ることができる（ｘ≦ｙ≦１）。
【００２６】（第２の実施の態様）図４に、第２の実施
の態様に係るＦＥＴの概略断面図を示す。図４に示す態
様において、図１に示す態様における基板１１と同様の
図示しない基板上にＳｉＧｅバッファ層３１上に図１に
示す態様における歪シリコン層１５と同様の歪シリコン
層３２が９ｎｍの厚さに形成されている。この歪シリコ
ン層３２上には、Ｓｉ1-y Ｇｅy 中間層３３が形成さ
れ、その上には厚さ１５ｎｍＣａＦ絶縁層３６及びｎ+
ポリシリコン層３７が形成されている。さらに、図１の
態様におけるソース領域１７及びドレイン領域１８と同
様のソース領域３４及びドレイン領域３５、並びに絶縁
層２１と同様の絶縁層３８も形成されている。
の態様に係るＦＥＴの概略断面図を示す。図４に示す態
様において、図１に示す態様における基板１１と同様の
図示しない基板上にＳｉＧｅバッファ層３１上に図１に
示す態様における歪シリコン層１５と同様の歪シリコン
層３２が９ｎｍの厚さに形成されている。この歪シリコ
ン層３２上には、Ｓｉ1-y Ｇｅy 中間層３３が形成さ
れ、その上には厚さ１５ｎｍＣａＦ絶縁層３６及びｎ+
ポリシリコン層３７が形成されている。さらに、図１の
態様におけるソース領域１７及びドレイン領域１８と同
様のソース領域３４及びドレイン領域３５、並びに絶縁
層２１と同様の絶縁層３８も形成されている。
【００２７】第１の実施態様ではＳｉ1-y Ｇｅy 中間層
１６のＧｅ組成比ｙは一定の値を用いていたが、組成比
ｙを変化させて、中間層３３に印加される電界を緩和す
ることが可能である。中間層にかかる電界を実効的に小
さくするためには、図５（ａ）に示すように、Ｓｉ1-y
Ｇｅy 中間層３３と歪シリコン層３２との界面から、Ｓ
ｉ1-y Ｇｅy 中間層３３と絶縁膜３６との界面に向かっ
てＧｅ組成ｙが増加するようにすれば良い。また、図５
（ｂ）に示すように、このｙの増加は段階的であっても
良い。このように、中間層のＧｅ組成ｙを変化させた時
には、中間層３３の膜厚が５ｎｍより大きくても、電界
緩和効果により、従来例よりも大きな電界まで移動度の
劣化はない。しかしながら、中間層３３の厚さを５ｎｍ
以下とし、中間層での電子占有を量子力学的に抑制すれ
ば、さらに高い電界でも移動度の劣化はない。このこと
は、図２に関して説明したのと本質的には同じである。
１６のＧｅ組成比ｙは一定の値を用いていたが、組成比
ｙを変化させて、中間層３３に印加される電界を緩和す
ることが可能である。中間層にかかる電界を実効的に小
さくするためには、図５（ａ）に示すように、Ｓｉ1-y
Ｇｅy 中間層３３と歪シリコン層３２との界面から、Ｓ
ｉ1-y Ｇｅy 中間層３３と絶縁膜３６との界面に向かっ
てＧｅ組成ｙが増加するようにすれば良い。また、図５
（ｂ）に示すように、このｙの増加は段階的であっても
良い。このように、中間層のＧｅ組成ｙを変化させた時
には、中間層３３の膜厚が５ｎｍより大きくても、電界
緩和効果により、従来例よりも大きな電界まで移動度の
劣化はない。しかしながら、中間層３３の厚さを５ｎｍ
以下とし、中間層での電子占有を量子力学的に抑制すれ
ば、さらに高い電界でも移動度の劣化はない。このこと
は、図２に関して説明したのと本質的には同じである。
【００２８】また、第２の態様では、絶縁膜３６として
ＳｉＯ2 膜でなくＣａＦ層３６を用いている。ＣａＦの
代わりにＢａＳｒＦ等の他のフッ化物を用いることもで
きる。ＣａＦやＢａＳｒＦ等のフッ化物絶縁膜は、例え
ばＭＢＥにより形成することができる。さらに、ＳｉＧ
ｅバッファー層３１としては、図１に示した濃度勾配付
バッファ層１３とＳｉ0.7 Ｇｅ0.3 バッファ層１４の組
み合わせの他にも、超格子バッファー（例えば、イスマ
イル（Ｉｓｍａｉｌ）ら，Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．５８（１９９１）２１
１７を参照）であってもよい。
ＳｉＯ2 膜でなくＣａＦ層３６を用いている。ＣａＦの
代わりにＢａＳｒＦ等の他のフッ化物を用いることもで
きる。ＣａＦやＢａＳｒＦ等のフッ化物絶縁膜は、例え
ばＭＢＥにより形成することができる。さらに、ＳｉＧ
ｅバッファー層３１としては、図１に示した濃度勾配付
バッファ層１３とＳｉ0.7 Ｇｅ0.3 バッファ層１４の組
み合わせの他にも、超格子バッファー（例えば、イスマ
イル（Ｉｓｍａｉｌ）ら，Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．５８（１９９１）２１
１７を参照）であってもよい。
【００２９】（第３の実施の態様）図６に、第３の実施
の態様に係るＦＥＴの概略断面図を示す。このＦＥＴ
は、ゲート構造をシリコン酸化膜１９とポリシリコン膜
２０とによるのではなく、金属層４１を被着してショッ
トキー構造とした以外は図１に示す構造と同じである。
従って図１と同じ箇所には同一符号を付して説明を省略
する。
の態様に係るＦＥＴの概略断面図を示す。このＦＥＴ
は、ゲート構造をシリコン酸化膜１９とポリシリコン膜
２０とによるのではなく、金属層４１を被着してショッ
トキー構造とした以外は図１に示す構造と同じである。
従って図１と同じ箇所には同一符号を付して説明を省略
する。
【００３０】以上の実施の態様では、中間層としてＳｉ
1-y Ｇｅy を用いて説明したが、Ｓｉ1-y-z Ｇｅy Ｃz
混晶であっても良い。また、歪Ｓｉ活性層は中間層のＧ
ｅ組成の最小値よりもＧｅ組成の小さい歪ＳｉＧｅ活性
層であってもよい。その他、本発明の要旨を逸脱しない
範囲で、種々変形することができる。
1-y Ｇｅy を用いて説明したが、Ｓｉ1-y-z Ｇｅy Ｃz
混晶であっても良い。また、歪Ｓｉ活性層は中間層のＧ
ｅ組成の最小値よりもＧｅ組成の小さい歪ＳｉＧｅ活性
層であってもよい。その他、本発明の要旨を逸脱しない
範囲で、種々変形することができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、高
品質のＳｉ／ＳｉＧｅ界面を利用した埋め込み型歪シリ
コンＦＥＴにおいて、高い有効電界においても移動度や
相互コンダクタンスの劣化がない実用的なデバイスを得
ることができる。
品質のＳｉ／ＳｉＧｅ界面を利用した埋め込み型歪シリ
コンＦＥＴにおいて、高い有効電界においても移動度や
相互コンダクタンスの劣化がない実用的なデバイスを得
ることができる。
【図１】本発明の第１の実施の態様に係る埋め込み歪シ
リコンＭＯＳ−ＦＥＴの断面図。
リコンＭＯＳ−ＦＥＴの断面図。
【図２】ＳｉＧｅ中間層への電子占有の抑制を説明する
図。
図。
【図３】種々の厚さのＳｉＧｅ中間層における移動度を
比較して示す図。
比較して示す図。
【図４】本発明の第２の実施の態様に係る埋め込み歪シ
リコンＭＯＳ−ＦＥＴの断面図。
リコンＭＯＳ−ＦＥＴの断面図。
【図５】本発明の第２の実施の態様に係る埋め込み歪シ
リコンＭＯＳ−ＦＥＴにおけるＳｉＧｅ中間層のＧｅ組
成の勾配を示す図。
リコンＭＯＳ−ＦＥＴにおけるＳｉＧｅ中間層のＧｅ組
成の勾配を示す図。
【図６】本発明の第３の実施の態様に係る埋め込み歪シ
リコンＦＥＴの断面図。
リコンＦＥＴの断面図。
【図７】無歪シリコンのフェルミ面と歪による谷間エネ
ルギ***を示す図。
ルギ***を示す図。
【図８】従来の歪シリコンＭＯＳ−ＦＥＴ構造を示す断
面図。
面図。
【図９】従来の歪シリコンＭＯＳ−ＦＥＴ構造の特製を
比較して示すグラフ図。
比較して示すグラフ図。
１１…基板、１３，１４，３１…バッファ層、１５，３
２…歪シリコン層、１６，３３…中間層、１７…ソース
領域、１８…ドレイン領域、１９，３６…絶縁層、２
０，３７…ポリシリコン層、４１…ショットキーバリア
ー層。
２…歪シリコン層、１６，３３…中間層、１７…ソース
領域、１８…ドレイン領域、１９，３６…絶縁層、２
０，３７…ポリシリコン層、４１…ショットキーバリア
ー層。
Claims (4)
- 【請求項１】 シリコン基板上に、格子緩和バッファー
層、シリコン活性層、Ｓｉ系化合物半導体中間層を有
し、該中間層にゲート構造が設けられた埋め込み型歪シ
リコン電界効果トランジスタにおいて、 前記バッファー層は前記シリコン活性層に格子緩和を伴
って接し、該活性層は内部歪を有し、前記中間層は電子
の波動関数の広がりよりも小さな厚さを有することを特
徴とする埋め込み型歪シリコン電界効果トランジスタ。 - 【請求項２】 バッファ層がＳｉ1-x Ｇｅx （ここで、
０＜ｘ≦１）の組成を有し、中間層がＳｉ1-y Ｇｅy
（ここで、ｘ≦ｙ≦１）の組成を有する請求項１記載の
トランジスタ。 - 【請求項３】 バッファ層が、Ｇｅについて濃度勾配を
有する請求項２記載のトランジスタ。 - 【請求項４】 請求項１記載の埋め込み型歪シリコン電
界効果トランジスタの製造方法であって、シリコン基板
上に、格子緩和バッファー層、シリコン活性層、Ｓｉ系
化合物半導体中間層及びゲート構造を大気にさらすこと
なく成長させることを特徴とする埋め込み型歪シリコン
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23875595A JPH0982944A (ja) | 1995-09-18 | 1995-09-18 | 歪シリコン電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23875595A JPH0982944A (ja) | 1995-09-18 | 1995-09-18 | 歪シリコン電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982944A true JPH0982944A (ja) | 1997-03-28 |
Family
ID=17034789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23875595A Pending JPH0982944A (ja) | 1995-09-18 | 1995-09-18 | 歪シリコン電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982944A (ja) |
Cited By (16)
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| WO2002052652A1 (fr) * | 2000-12-26 | 2002-07-04 | Matsushita Electric Industrial Co., Ltd. | Composant a semi-conducteur et son procede de fabrication |
| US6472685B2 (en) | 1997-12-03 | 2002-10-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2002359201A (ja) * | 2001-05-31 | 2002-12-13 | Mitsubishi Materials Silicon Corp | 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 |
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| JP2003078135A (ja) * | 2001-09-05 | 2003-03-14 | Nikko Materials Co Ltd | 半導体装置用ゲート絶縁膜及び同絶縁膜の製造方法 |
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| KR100604393B1 (ko) * | 2004-01-06 | 2006-07-25 | 가부시끼가이샤 도시바 | 반도체장치와 그 제조방법 |
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| US7316959B2 (en) | 2002-03-08 | 2008-01-08 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
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| CN102856202B (zh) * | 2011-06-29 | 2016-12-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法，pmos晶体管及其形成方法 |
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- 1995-09-18 JP JP23875595A patent/JPH0982944A/ja active Pending
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