JP3875040B2 - 半導体基板及びその製造方法ならびに半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体基板及びその製造方法ならびに半導体装置及びその製法方法に関し、より詳細には、シリコン基板及びＳｉＧｅ層における歪み超格子へテロ構造をチャネルとして利用することを可能にする半導体基板及びその製造方法ならびに半導体装置及びその製法方法に関する。
【０００２】
【従来の技術】
半導体装置において、半導体素子中を移動する電子の移動度を向上させることは、その高性能化に対して有効な手段の一つである。
しかし、一般に、シリコン単結晶からなる基板上に形成される半導体装置では、シリコン単結晶中を移動する電子は、シリコン単結晶の物理的な性質に基づいて、移動度の上限が決定される。
その一方、近年、歪みをもつシリコン結晶中では、歪のないシリコン結晶中でよりも電子の移動度が向上することが報告されている。
このようなことから、電子の移動度が向上したトランジスタ等の半導体素子を得るためには、その動作領域に、十分な歪みをもち、かつ欠陥密度が低いシリコン結晶層を使用することが有効である。
そこで、例えば、シリコン基板上に、シリコンに対して格子定数の大きいＳｉＧｅ結晶層を積層し、この積層構造を仮想基板として用い、この上にシリコン結晶層を成長させたものが用いられている。
なお、この仮想基板で使用するＳｉＧｅ結晶層は、その最上層表面において十分に歪が緩和されていることが必要である。
【０００３】
通常、シリコン単結晶基板にＳｉＧｅ結晶層を成長させる場合、ゲルマニウムの濃度に依存して臨界膜厚までは歪みを内包した状態でＳｉＧｅ結晶層が形成され、臨界膜厚を超えると結晶中に転位などの欠陥が導入され、歪みが緩和されることが知られている。したがって、歪みが緩和されたＳｉＧｅ結晶層を得るためには、通常、ＳｉＧｅ結晶層を臨界膜厚以上に厚く成長させる必要がある。
また、トランジスタ等の半導体素子を形成できる程度に良質な歪を有するシリコン結晶層を得るためには結晶形成中に導入される欠陥が低減されていることが必要であるため、少なくとも仮想基板を構成するＳｉＧｅ結晶層の最表面では、欠陥密度が低いことも必要である。これにより、さらに格子定数を大きくすることもできる。
したがって、最表面での歪みが十分に緩和され、欠陥密度の低いＳｉＧｅ結晶を有する仮想基板を形成することが試みられている。
例えば、特開平５−１２９２０１号公報には、ゲルマニウム組成を表面に向かって徐々に増加させて格子緩和するとともに、欠陥密度の低いＳｉＧｅ結晶層を形成し、その上に歪を有するシリコン結晶層を形成する技術が記載されている。また、歪みが緩和され、欠陥密度の低いＳｉＧｅ層を形成する方法として、以下に説明するような方法が提案されている。
【０００４】
この方法によれば、図６に示したように、シリコン基板４０１上に、これよりも格子定数が大きい第１のＳｉＧｅ層４０２、第２のＳｉＧｅ層４０５及び第３のＳｉＧｅ層４０８を順次エピタキシャル成長させる。ここでのＳｉＧｅ層４０２、４０５、４０８は、ゲルマニウム濃度を順次高くするグレーデッド組成として、格子定数を大きくしている。また、各ＳｉＧｅ層４０２、４０５、４０８の膜厚は、そのゲルマニウムの濃度による臨界膜厚以下としている。
次に、３５０℃の加熱処理により、格子整合によって引き起こされたミスフィット転位をその核として層内に存在する歪を除去する。これにより、欠陥密度が低く、歪が緩和されたＳｉＧｅ層４０８を得ることができる。
その後、最上層のＳｉＧｅ層４０５に、ダイオード４０９、トランジスタ４１０等の半導体素子を形成する。
【０００５】
【発明が解決しようとする課題】
上記の方法では、歪が緩和された欠陥密度の低いＳｉＧｅ結晶を得るために、グレーデッド組成の複数のエピタキシャル層を形成することが必要である。また、ＳｉＧｅ層上により大きな歪をもつシリコン結晶を成長させるためには、上記の方法と同様に、ＳｉＧｅ層の最表面において、より大きなゲルマニウム濃度が必要とされる。
しかし、各ＳｉＧｅ層、特に最表面のＳｉＧｅ層では、欠陥を考慮すると、各ゲルマニウム濃度のＳｉＧｅ層に対応する臨界膜厚以上に厚膜とすることはできない。したがって、最表面でゲルマニウム濃度の高いＳｉＧｅ層を得るためには、臨界膜厚以下の膜厚のＳｉＧｅ層を、より厚く積層することが必要となる。例えば、最表面でのゲルマニウム濃度が２０％のＳｉＧｅ層を形成する場合、５％ごとにゲルマニウム濃度を増加させていくと、エピタキシャル成長は４回、４０％のゲルマニウム濃度とする場合、８回行わなくてはならない。このため、仮想基板であるＳｉＧｅ結晶層の形成に長時間を要し、スループットが悪くなり、生産性が悪いという問題があるため、量産が困難になる。
本発明は上記課題に鑑みなされたものであり、通常のシリコン単結晶基板を利用して、より簡便に、かつ安価に、電子及び正孔のいずれの移動度も向上させることができる半導体基板、半導体装置及びそれらの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明によれば、歪みを内包するＳｉＧｅ層がシリコン基板上に積層されて構成される半導体基板であって、前記ＳｉＧｅ層の一部の領域において、その層内の一部に、ＳｉＧｅ層内で電気的に中性の元素の導入に伴う欠陥層を有し、該欠陥層下では歪みを内包し、かつ該欠陥層上では歪みが緩和されてなる半導体基板が提供される。
また、（ａ）シリコン基板上にＳｉＧｅ層を積層することにより、歪みが内包したＳｉＧｅ層を形成し、
（ｂ）該ＳｉＧｅ層の一部の領域に、ＳｉＧｅ層内で電気的に中性の元素をイオン注入し、熱処理を行うことにより、前記ＳｉＧｅ層内の一部に欠陥層を形成するとともに、イオンが通過した領域におけるＳｉＧｅ層の歪みを緩和させる半導体基板の製造方法が提供される。
【０００７】
さらに、本発明によれば、上記半導体基板と、
その層内の一部で歪みが緩和されたＳｉＧｅ層の領域と全層で歪みを内包するＳｉＧｅ層の領域との間の領域に形成された素子分離領域と、
歪みが緩和された領域のＳｉＧｅ層上に形成され、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＮＭＯＳトランジスタと、
歪みを内包する領域のＳｉＧｅ層上に形成され、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＰＭＯＳトランジスタとを有する半導体装置が提供される。
また、上記半導体基板を形成した後、さらに
（ｃ）その層内の一部で歪みが緩和されたＳｉＧｅ層の領域と全層で歪みを内包するＳｉＧｅ層の領域との間の領域に素子分離領域を形成し、
（ｄ）歪みが緩和された領域のＳｉＧｅ層上及び歪みを内包する領域のＳｉＧｅ層上に、それぞれ、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成する半導体装置の製造方法が提供される。
【０００８】
【発明の実施の形態】
本発明の半導体基板は、主として、シリコン基板とその上に形成されるＳｉＧｅ層とから構成される。
シリコン基板は、通常、半導体装置の製造のために使用されるものであれば、特に限定されるものではなく、アモルファス、マイクロクリスタル、単結晶、多結晶、これらの結晶状態の２以上が混在するシリコンからなる基板が挙げられる。また、これらのシリコンからなる表面シリコン層を有しているＳＯＩ基板、多層ＳＯＩ基板等であってもよい。なかでも、単結晶シリコンからなる基板が好ましい。
【０００９】
その上に形成されるＳｉＧｅ層は、実質的に、結晶層として形成されていることが好ましい。ここでの結晶層とは、マイクロクリスタル、多結晶、単結晶等又はこれらの混在した状態を含む。また、このＳｉＧｅ層は、ゲルマニウムに起因して、シリコンよりも格子定数が大きい層である。シリコン基板上にこのようなＳｉＧｅ層が形成されることにより、これらの格子定数の差異に基づいて、ＳｉＧｅ層が歪み、ことに圧縮歪みを内包することとなる。
ＳｉＧｅ層におけるシリコンとゲルマニウムとの組成比は、特に限定されるものではないが、９：１〜７：３程度が適当である。なお、この組成比は、ＳｉＧｅ層の膜厚方向に、連続的又は段階的に上記範囲内で変化してもよいが、均一であることが好ましい。また、層表面（面内）方向で、部分的に異なっていてもよいが、均一であることが好ましい。このＳｉＧｅ層の膜厚は、ＳｉＧｅ層内における意図しない欠陥の導入を避けるために、ゲルマニウム濃度の臨界膜厚以下であることが好ましく、例えば、１００〜３００ｎｍ程度が適当である。
【００１０】
このＳｉＧｅ層は、その領域の一部において、かつその層の内部の一部に、ＳｉＧｅ層内で電気的に中性の元素の導入に伴う欠陥層を有している。この欠陥層は、ＳｉＧｅ層の成膜において意図しないで導入されるような欠陥を有する層とは区別できる層であり、具体的には、イオン注入、その後の熱処理等により、積極的に導入され、欠陥が蓄積した層を意味する。欠陥層が形成される位置は、ＳｉＧｅ層の膜厚に応じて調整することができ、例えば、ＳｉＧｅ層の表面から５０〜１００ｎｍ程度の間であることが適当である。また、その厚さは、３０〜５０ｎｍ程度が挙げられる。なお、欠陥層は、表面（面内）方向において、ＳｉＧｅ層の全領域に形成されていてもよいが、本発明の半導体基板に形成される半導体装置の種類、特性、性能等に応じて、その一部に形成されていてもよく、また、１つの領域又は複数（例えば縞状、島状等）の領域に形成されていてもよい。複数の領域に形成される場合には、ＳｉＧｅ層内において、個々に異なる深さで、異なる厚さで形成されていてもよい。
【００１１】
欠陥層を形成するために導入される、ＳｉＧｅ層内で電気的に中性の元素としては、水素；炭素、シリコン、ゲルマニウム、錫等の周期律表第４族に属する元素；Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の第０族に属する元素が挙げられる。
ＳｉＧｅ層内においては、欠陥層下では歪みを内包している。つまり、シリコン基板上に形成されるＳｉＧｅ層は、本来的に両者の格子定数の差異によって歪みが内包されているため、欠陥層下では、その内包されている歪みが存在するままの状態であることを意味する。
一方、ＳｉＧｅ層内において、欠陥層上では歪みが緩和されている。ここでの歪みの緩和は、本来的に内包される歪みによる応力が小さくなった状態を意味する。具体的には、ＳｉＧｅ層に、イオンを注入すると、結晶の転位、結晶性の破壊等により非晶質に変換されるが、さらに、熱処理によってその結晶性が回復するとともに、欠陥が欠陥層に蓄積する。よって、欠陥層の上部においては欠陥がほぼ回復又は除去された状態になる。
これらの歪みを内包する又は歪みが緩和された部分の厚みは、ＳｉＧｅ層の膜厚、欠陥層の位置及び厚さにより適宜調整することができる。
【００１２】
本発明の半導体基板上には、つまりＳｉＧｅ層上には、さらに１層又は２層以上の半導体層が積層されていてもよい。ここで半導体層としては、シリコン層、ゲルマニウム層、ＳｉＣ層、ＳｉＧｅ層、ＳｉＧｅＣ層、ＧｅＣ等のIV族の元素半導体及び混結半導体、さらに、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ等のIII-V族又はII-VI族の化合物半導体層が挙げられる。なかでも、ＳｉＣを用いた場合には、ＳｉＧｅ層に対してより大きな歪がかかるため、より大きく電子、正孔の移動度を向上させることができ、また、Ｇｅを用いた場合には、ＳｉＧｅ層に対して圧縮応力が生じるため、正孔の移動度のみが向上するが、Ｇｅは電子、正孔のそれぞれの移動度がＳｉの各移動度に比べて大きいため、好ましい。なお、この半導体層は、マイクロクリスタル、多結晶及び単結晶等であってもよいが、なかでも、単結晶層であることが好ましい。
ＳｉＧｅ層上に形成される半導体層の膜厚は、得ようとする基板の特性、その上に形成される半導体装置の種類、性能等に応じて適宜調整することができ、例えば、１０〜３０ｎｍ程度が挙げられる。
【００１３】
本発明の半導体装置は、歪みが緩和されたＳｉＧｅ層と歪みを内包するＳｉＧｅ層との間の領域に素子分離領域が形成された上記基板上に形成される。素子分離領域としては、ＬＯＣＯＳ膜、ＳＴＩ（Shallow Trench Isolation）膜、トレンチ素子分離膜等、当該分野で公知の素子分離領域が挙げられる。
半導体装置としては、例えば、ＭＯＳトランジスタ、ダイオード、キャパシタ、バイポーラトランジスタ等の種々の半導体装置が挙げられる。なかでも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるＣＭＯＳトランジスタが好ましい。この場合、歪みが緩和された領域のＳｉＧｅ層上にはＮＭＯＳトランジスタを、歪みを内包する領域のＳｉＧｅ層上にＰＭＯＳトランジスタを形成することが、電子及び正孔の移動度の向上による半導体装置の性能を向上させることができるため、好ましい。
【００１４】
ＭＯＳトランジスタを構成するゲート酸化膜、ゲート電極及びソース／ドレイン領域は、通常ＭＯＳトランジスタ等の半導体装置を形成するために使用される膜厚、材料等により、通常形成される方法により形成することができる。また、ゲート電極にはサイドウォールスペーサが形成されていてもよく、ソース／ドレイン領域はＬＤＤ構造、ＤＤＤ構造であってもよい。さらに、ソース／ドレイン領域は、ゲート電極及びサイドウォールスペーサの両側に半導体層を積層し、その半導体層により形成されていてもよい。この場合の半導体層としては、上述の半導体層と同様のものが挙げられるが、シリコン層であることが好ましい。ソース／ドレイン領域を構成する半導体層の膜厚は、得ようとするＭＯＳトランジスタの性能に応じて適宜調整することができる。
【００１５】
本発明の半導体基板の製造方法においては、まず、工程（ａ）において、シリコン基板上にＳｉＧｅ層を積層する。これにより、上述したように、シリコンとＳｉＧｅとの格子定数の差異により、ＳｉＧｅ層に歪みが生じることとなる。ここでＳｉＧｅ層は、公知の方法、例えば、エピタキシャル成長法、ＣＶＤ法等の種々の方法により形成することができる。
次いで、工程（ｂ）において、ＳｉＧｅ層の一部の領域に、ＳｉＧｅ層内で電気的に中性の元素をイオン注入し、熱処理を行う。イオン注入の条件、例えば、ドーズ及び注入エネルギー等は、上述の元素の種類に応じて、適宜設定することができる。例えば、１×１０15〜１×１０17ｃｍ-2程度のドーズ、上述の欠陥層を形成しようとする位置に注入ピークがくるような、具体的には、表面から注入深さが５０〜１００ｎｍ程度の位置にくるような注入エネルギー、さらに具体的には、２０〜３００ｋｅＶ程度の注入エネルギーが挙げられる。なお、この注入の際、注入深さを浅くするために、ＳｉＧｅ層表面に、酸化膜や窒化膜等の絶縁膜等によるカバー膜を形成した後、このカバー膜を通してイオン注入を行ってもよい。
【００１６】
熱処理は、当該分野で公知の方法及び条件が利用できる。具体的には、炉アニール、ランプアニール、ＲＴＡ等が挙げられ、大気雰囲気、窒素ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気等下で、６００〜９００℃の温度範囲で、５〜３０分間程度行うことができる。また、この熱処理においては、ＳｉＧｅ層の表面平坦化等を考慮して、上記のようなカバー膜を付して、熱処理してもよい。これにより、ＳｉＧｅ層内の一部に欠陥層を形成するとともに、イオンが通過した領域におけるＳｉＧｅ層の結晶性を回復させ、歪みを緩和させることができる。
なお、工程（ｂ）を行った後、得られたＳｉＧｅ層上に、さらに１層又は２層以上の半導体層を積層してもよい。ここでの半導体層の積層方法は、上記と同様に行うことができる。
【００１７】
本発明においては、上記のように半導体基板を形成した後、さらに、工程（ｃ）において、歪みが緩和されたＳｉＧｅ層と歪みを内包するＳｉＧｅ層との間の領域に素子分離領域を形成する。この場合の素子分離領域の形成方法は、ＬＯＣＯＳ法、ＳＴＩ法、トレンチ素子分離法等の種々の方法が挙げられる。
工程（ｄ）において、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成する。ＭＯＳトランジスタの形成方法は、当該分野で公知の方法が挙げられる。
なお、ソース／ドレイン領域が、ゲート電極及びサイドウォールスペーサの両側に位置する半導体層により形成される場合には、ゲート電極側壁にサイドウォールスペーサを形成した後、その上に選択的エピタキシャル成長法により半導体層を積層し、公知の方法、つまりイオン注入等によりソース／ドレイン領域を形成することができる。なお、ソース／ドレイン領域への不純物の導入は、イオン注入の他、不純物をドーピングしながらエピタキシャル成長する方法、半導体層をエピタキシャル成長により形成した後、固相拡散又は気相拡散等する方法が挙げられる。
以下に、本発明の半導体基板、半導体装置及びそれらの製造方法を、図面に基づいて詳しく説明する。
【００１８】
実施の形態１
この実施の形態の半導体基板は、図３（ｋ）に示したように、ｐ型単結晶シリコン基板１０１上に、歪が内包した状態でＳｉＧｅ結晶層１０２が積層されている。ＳｉＧｅ結晶層１０２は、その一部の領域において、その内部に欠陥を多く含むＳｉＧｅ層１０４を有しており、そのＳｉＧｅ層１０４の上には、歪のない又は緩和されたＳｉＧｅ結晶層１０６が配置しており、その下は、歪が内包した状態のままのＳｉＧｅ結晶層１０２が配置している。
また、このような半導体基板には、歪のない第１ＳｉＧｅ結晶層１０６と歪が内包しているＳｉＧｅ結晶層１０２との間に素子分離領域１１１が形成されており、歪のないＳｉＧｅ結晶層１０６上には歪を有するシリコン結晶層１０９が、歪を有するＳｉＧｅ結晶層１０２上には歪のないシリコン結晶層１１０が形成されている。これらシリコン結晶層１０９、１１０上には、ゲート絶縁膜１１２を介して、ゲート電極が形成されており、さらに、ＳｉＧｅ結晶層１０６、１０２及びシリコン結晶層１０９、１１０にソース／ドレイン領域１１８、１１９がそれぞれ形成されて、ＮＭＯＳ及びＰＭＯＳトランジスタを構成している。
上記半導体基板及び半導体装置は、以下の方法により形成することができる。
【００１９】
まず、図１（ａ）に示したように、ｐ型単結晶シリコン基板１０１の表面の有機物重金属を洗浄処理によって除去し、さらに、希ＨＦ溶液を用いてシリコン基板１０１表面に形成された自然酸化膜を除去する。
次いで、図１（ｂ）に示したように、急速加熱型ＣＶＤ装置（ＲＴ−ＣＶＤ装置）にシリコン基板１０１を導入し、水素ガス雰囲気下、８５０〜１０００℃に加熱処理し、装置導入時にシリコン基板１０１表面に形成された自然酸化膜を除去する。その後、シリコン基板１０１の温度５００℃に設定し、膜厚１００ｎｍ、ゲルマニウム濃度２０％のＳｉＧｅ結晶層１０２を仮想基板として形成する。なお、ＳｉＧｅ層におけるゲルマニウム濃度が高くなるほど又は基板温度が高くなるほど、臨界膜厚が小さくなるので、このＳｉＧｅ結晶層１０２の膜厚は、この濃度及び基板温度における臨界膜厚である３００ｎｍ程度を超えないように設定している。このため、ＳｉＧｅ結晶層１０２は歪を内包した状態で成長し、歪を緩和するための転位が導入されておらず、良質の結晶層となる。
【００２０】
続いて、図１（ｃ）に示したように、ＰＭＯＳトランジスタ形成領域を、フォトリソグラフィ技術を用いて所望の形状に形成されたレジストパターン１０３により被覆し、ＮＭＯＳトランジスタ形成領域にのみ、大電流イオン注入機にて水素を１×１０15〜５×１０16ｃｍ-2のドーズで、表面から注入深さが５０〜１００ｎｍ程度となるようにエネルギーを設定して注入する。これにより、水素イオンが通過した領域では結晶性が破壊されて、ＳｉＧｅの非晶質層１０５が形成される。注入された水素はＳｉＧｅ結晶層１０２とＳｉＧｅ非晶質層１０５との界面に残留する（図１（ｄ））。なお、水素は、ＳｉＧｅ結晶層１０２及びＳｉＧｅ非晶質層１０５中において、電気的に中性なため、トランジスタを作製した場合に電気的な影響を及ぼさない。
【００２１】
図２（ｅ）に示したように、レジストパターン１０３を除去した後、窒素雰囲気下、６００〜９００℃の温度範囲で５〜３０分間、熱処理する。これにより、図２（ｆ）に示したように、ＳｉＧｅ非晶質層１０５はＳｉＧｅ結晶層１０２をシードとして結晶性を回復し、歪のない第１ＳｉＧｅ結晶層１０６に変換される。また、ＳｉＧｅ結晶層１０２とＳｉＧｅ非晶質層１０５との界面では、この界面に残留する水素に起因して結晶欠陥が蓄積され、欠陥を多く含むＳｉＧｅ層１０４が形成される。つまり、この欠陥を多く含むＳｉＧｅ層１０４によって、ＳｉＧｅ結晶層１０２に内包していた歪が開放され、再結晶化されたＳｉＧｅ結晶層１０５は、歪が緩和された状態になる。なお、注入を行っていないＰＭＯＳトランジスタ形成領域のＳｉＧｅ結晶層１０２は歪を内包したままである。
さらに、希ＨＦ溶液にてＳｉＧｅ結晶層１０２、１０６表面に形成された自然酸化膜を除去し、再度、得られたシリコン基板１をＲＴ−ＣＶＤ装置に導入し、水素ガス雰囲気下、８５０〜１０００℃に加熱して、装置導入時にＳｉＧｅ結晶層１０２、１０６表面に形成された自然酸化膜を除去する。
【００２２】
その後、図２（ｇ）に示したように、６５０℃にて、膜厚２０ｎｍのシリコン結晶層１０９、１１０を形成する。このシリコン結晶層１０９、１１０の膜厚は、仮想基板となるゲルマニウム濃度２０％のＳｉＧｅ結晶層１０２、１０６とシリコン結晶層１１０、１０９との格子定数差に対するこの形成条件での臨界膜厚（約５０ｎｍ）より小さく設定されており、そのため、トランジスタ形成が可能な程度に欠陥密度の低いシリコン結晶層１０９、１１０が形成できる。なお、歪のないＳｉＧｅ結晶層１０６の格子定数は、その上に形成するシリコン結晶層１０９の格子定数より大きいため、シリコン結晶層１０９は、伸張性応力を受けた状態で形成されている。この応力により、歪をもったシリコン結晶層１０９中では、電子の移動度が向上する。また、歪をもったＳｉＧｅ結晶層１０２上に形成したＳｉ結晶層１１０は歪をもたない。つまり、ＳｉＧｅ結晶層１０２はシリコン基板１０１上に形成されているため、ＳｉＧｅ結晶層１０２の格子定数はシリコンのそれに近く、それゆえ、その上に形成したシリコン結晶層１１０の格子定数に近いので歪をもたない。
【００２３】
このようにして得られたシリコン結晶層１１０上に、通常の電界効果型トランジスタの作製技術を適用して、ＣＭＯＳトランジスタを形成する。すなわち、図２（ｈ）に示したように、ＳＴＩ技術を用いて素子分離領域１１１を形成し、図３（ｉ）に示したように、ゲート絶縁膜となるシリコン酸化膜１１２及び多結晶シリコン層１１３を堆積し、その上に、フォトリソグラフィ技術を用いて所望の形状のレジストパターン１１４を形成する。
続いて、図３（ｊ）に示したように、レジストパターン１１４をマスクとして用いて、多結晶シリコン層１１３をパターニングして、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域のそれぞれにゲート電極を形成し、得られたゲート電極の側壁にサイドウォールスペーサ１１６を形成する。
その後、図３（ｋ）に示したように、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域のそれぞれに、所望の形状のレジストパターンを用いて、イオン注入によりソース／ドレイン領域１１８、１１９をそれぞれ形成する。
【００２４】
実施の形態２
まず、実施の形態１（図１（ａ）〜図２（ｆ））と同様の方法によって、ｐ型単結晶シリコン基板２０１上に、ゲルマニウム濃度２０％、歪を内包したＳｉＧｅ結晶層２０２、歪のない第１ＳｉＧｅ結晶層２０６及び欠陥を多く含むＳｉＧｅ層２０４を形成する。
次に、図４に示すように、第１ＳｉＧｅ層２０２、２０６と同じゲルマニウム濃度（２０％）で、膜厚１５０ｎｍの第２のＳｉＧｅ層２０７、２０８を形成する。なお、歪を内包したＳｉＧｅ結晶層２０２上に形成される第２ＳｉＧｅ結晶層２０８は歪みをもった状態であり、歪のない第１ＳｉＧｅ結晶層２０６上に形成される第２ＳｉＧｅ層２０７は歪みがない状態である。
【００２５】
その後、実施の形態１（図２（ｇ）〜図３（ｋ））と同様に、ＣＭＯＳトランジスタを形成する。
このように、第２ＳｉＧｅ結晶層２０７、２０８を設けることにより、例えば、電界効果型（ＭＯＳ）トランジスタ等を作製した場合に、欠陥を多く含むＳｉＧｅ層２０４を、トランジスタ動作領域から容易に隔離することができる。つまり、ＭＯＳトランジスタにおいては、ドレイン−基板間に形成される空乏層が、欠陥を多く含むＳｉＧｅ層２０４に重なると、この欠陥を多く含むＳｉＧｅ層２０４において、生成再結合電流が生じるため、リーク電流が増大する。このため、ドレイン−基板間に形成される空乏層から離れた深さに欠陥を多く含むＳｉＧｅ層２０４を形成することにより、リーク電流を防止することができる。
【００２６】
実施の形態３
まず、実施の形態１（図１（ａ）〜図２（ｈ））と同様の方法によって、ｐ型単結晶シリコン基板３０１上に、ゲルマニウム濃度２０％、歪を内包したＳｉＧｅ結晶層３０２、歪のない第１ＳｉＧｅ結晶層３０６、欠陥を多く含むＳｉＧｅ層３０４、シリコン結晶層３０９、３１０及び素子分離領域を形成する。
次に、図５（ａ）に示したように、ゲート絶縁膜となるシリコン酸化膜３１２、多結晶シリコン層３１３及びシリコン酸化膜３１５を形成する。
その後、図５（ｂ）に示したように、実施の形態１（図３（ｉ）〜図３（ｊ））と同様に、ゲート電極及びサイドウォールスペーサ３１６を形成する。
続いて、図５（ｃ）に示したように、サイドウォールスペーサ３１６の両側に、選択エピタキシャル成長にてシリコン結晶層３１７を形成する。その後、実施の形態１（図３（ｋ））と同様に、イオン注入によりシリコン結晶層３１７にソース／ドレイン領域を形成する。
これにより、実施の形態２と同様に、欠陥を多く含むＳｉＧｅ層３０４をトランジスタ動作領域から隔離することができる。
なお、水素イオン注入時の注入深さのピークがシリコン基板中になるように設定しても、ＳｉＧｅ層の歪が緩和できることがラマン分光解析により確認されている。
【００２７】
【発明の効果】
本発明によれば、歪みを内包するＳｉＧｅ層がシリコン基板上に積層されて構成される半導体基板であって、ＳｉＧｅ層の一部の領域において、その層内の一部に、ＳｉＧｅ層内で電気的に中性の元素の導入に伴う欠陥層を有し、欠陥層下では歪みを内包し、かつ欠陥層上では歪みが緩和されてなるため、同一基板において、電子の移動度の向上に寄与する歪みが緩和した層と、正孔の移動度の向上に寄与する歪みを内包する層とを、平坦な状態で、かつ薄いＳｉＧｅ層によって、容易に併存させることが可能となる。
また、ＳｉＧｅ層上に、１層又は２層以上の半導体層が積層されてなる場合には、半導体基板上に形成される半導体装置の動作領域から欠陥層を隔離することができ、リーク電流等を防止することができ、より高性能の半導体装置を提供することができる半導体基板を得ることが可能となる。
さらに、ＳｉＧｅ層内で電気的に中性の元素が、水素、周期律表の第４族の元素又は不活性ガスである場合には、半導体基板上に形成される半導体装置の動作に影響を与えることなく、有効な歪みが緩和された層を半導体基板内に導入することが可能となる。
【００２８】
また、ＳｉＧｅ層の一部の領域に、ＳｉＧｅ層内で電気的に中性の元素をイオン注入し、熱処理を行うことにより、有効に、ＳｉＧｅ層内の一部に欠陥層を形成することができるとともに、イオンが通過した領域におけるＳｉＧｅ層の歪みを緩和させることが可能となり、ＳｉＧｅ層の膜厚を厚膜化させることなく、簡便かつ短時間で、有用な半導体装置を製造することが可能となり、スループットの向上、ひいては生産性の効率化による量産が可能となり、安価に有用な半導体基板を製造することが可能となる。
さらに、上記半導体基板を用いた半導体装置、特にＣＭＯＳトランジスタにおいては、同一基板上に、同一高さで、電子及び正孔ともに高移動度が得られ、高性能、高信頼性を得ることができる。
また、ＳｉＧｅ層上に、１層又は２層以上の半導体層が積層され、該半導体層上にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されてなる場合には、ゲート電極が、その側壁にサイドウォールスペーサを有し、かつソース／ドレイン領域が、ＳｉＧｅ層又は半導体層上に形成された前記ゲート電極及びサイドウォールスペーサの両側に積層された半導体層により形成されてなる場合には、ＭＯＳトランジスタの動作領域と欠陥層を隔離することが確実にできるため、より高性能の半導体装置を得ることができる。
さらに、本発明の半導体装置の製造方法によれば、高性能の半導体装置を、簡便かつ短時間で製造することができるとともに、スループットの向上、ひいては生産性の効率化による量産が可能となり、安価に有用な半導体装置を製造することが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体基板及び半導体装置を示す要部の概略断面図である。
【図２】本発明の半導体装置の製造方法を示す要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法を示す要部の概略断面工程図である。
【図４】本発明の半導体装置の製造方法の別の実施の形態を示す要部の概略断面工程図である。
【図５】本発明の半導体装置の製造方法のさらに別の実施の形態を示す要部の概略断面工程図である。
【図６】従来の半導体装置を示す要部の概略断面図である。
【符号の説明】
１０１、２０１、３０１ シリコン基板
１０２、２０２、３０２ ＳｉＧｅ結晶層（歪みを内包する層）
１０３、１１４、３１４ レジストパターン
１０４、２０４、３０４ 欠陥を多く含むＳｉＧｅ層（欠陥層）
１０５ ＳｉＧｅ非晶質層
１０６、２０６、３０６ 第１ＳｉＧｅ結晶層（歪みが緩和された層）２０７、２０８ 第２のＳｉＧｅ層
１０９、１１０、２０９、２１０、３０９、３１０ シリコン結晶層
１１１ 素子分離領域
１１２、３１２、３１５ シリコン酸化膜
１１３、３１３ 多結晶シリコン層
１１６、３１６ サイドウォールスペーサ
１１８、１１９ ソース／ドレイン領域
３１７ シリコン結晶層
【発明の属する技術分野】
本発明は半導体基板及びその製造方法ならびに半導体装置及びその製法方法に関し、より詳細には、シリコン基板及びＳｉＧｅ層における歪み超格子へテロ構造をチャネルとして利用することを可能にする半導体基板及びその製造方法ならびに半導体装置及びその製法方法に関する。
【０００２】
【従来の技術】
半導体装置において、半導体素子中を移動する電子の移動度を向上させることは、その高性能化に対して有効な手段の一つである。
しかし、一般に、シリコン単結晶からなる基板上に形成される半導体装置では、シリコン単結晶中を移動する電子は、シリコン単結晶の物理的な性質に基づいて、移動度の上限が決定される。
その一方、近年、歪みをもつシリコン結晶中では、歪のないシリコン結晶中でよりも電子の移動度が向上することが報告されている。
このようなことから、電子の移動度が向上したトランジスタ等の半導体素子を得るためには、その動作領域に、十分な歪みをもち、かつ欠陥密度が低いシリコン結晶層を使用することが有効である。
そこで、例えば、シリコン基板上に、シリコンに対して格子定数の大きいＳｉＧｅ結晶層を積層し、この積層構造を仮想基板として用い、この上にシリコン結晶層を成長させたものが用いられている。
なお、この仮想基板で使用するＳｉＧｅ結晶層は、その最上層表面において十分に歪が緩和されていることが必要である。
【０００３】
通常、シリコン単結晶基板にＳｉＧｅ結晶層を成長させる場合、ゲルマニウムの濃度に依存して臨界膜厚までは歪みを内包した状態でＳｉＧｅ結晶層が形成され、臨界膜厚を超えると結晶中に転位などの欠陥が導入され、歪みが緩和されることが知られている。したがって、歪みが緩和されたＳｉＧｅ結晶層を得るためには、通常、ＳｉＧｅ結晶層を臨界膜厚以上に厚く成長させる必要がある。
また、トランジスタ等の半導体素子を形成できる程度に良質な歪を有するシリコン結晶層を得るためには結晶形成中に導入される欠陥が低減されていることが必要であるため、少なくとも仮想基板を構成するＳｉＧｅ結晶層の最表面では、欠陥密度が低いことも必要である。これにより、さらに格子定数を大きくすることもできる。
したがって、最表面での歪みが十分に緩和され、欠陥密度の低いＳｉＧｅ結晶を有する仮想基板を形成することが試みられている。
例えば、特開平５−１２９２０１号公報には、ゲルマニウム組成を表面に向かって徐々に増加させて格子緩和するとともに、欠陥密度の低いＳｉＧｅ結晶層を形成し、その上に歪を有するシリコン結晶層を形成する技術が記載されている。また、歪みが緩和され、欠陥密度の低いＳｉＧｅ層を形成する方法として、以下に説明するような方法が提案されている。
【０００４】
この方法によれば、図６に示したように、シリコン基板４０１上に、これよりも格子定数が大きい第１のＳｉＧｅ層４０２、第２のＳｉＧｅ層４０５及び第３のＳｉＧｅ層４０８を順次エピタキシャル成長させる。ここでのＳｉＧｅ層４０２、４０５、４０８は、ゲルマニウム濃度を順次高くするグレーデッド組成として、格子定数を大きくしている。また、各ＳｉＧｅ層４０２、４０５、４０８の膜厚は、そのゲルマニウムの濃度による臨界膜厚以下としている。
次に、３５０℃の加熱処理により、格子整合によって引き起こされたミスフィット転位をその核として層内に存在する歪を除去する。これにより、欠陥密度が低く、歪が緩和されたＳｉＧｅ層４０８を得ることができる。
その後、最上層のＳｉＧｅ層４０５に、ダイオード４０９、トランジスタ４１０等の半導体素子を形成する。
【０００５】
【発明が解決しようとする課題】
上記の方法では、歪が緩和された欠陥密度の低いＳｉＧｅ結晶を得るために、グレーデッド組成の複数のエピタキシャル層を形成することが必要である。また、ＳｉＧｅ層上により大きな歪をもつシリコン結晶を成長させるためには、上記の方法と同様に、ＳｉＧｅ層の最表面において、より大きなゲルマニウム濃度が必要とされる。
しかし、各ＳｉＧｅ層、特に最表面のＳｉＧｅ層では、欠陥を考慮すると、各ゲルマニウム濃度のＳｉＧｅ層に対応する臨界膜厚以上に厚膜とすることはできない。したがって、最表面でゲルマニウム濃度の高いＳｉＧｅ層を得るためには、臨界膜厚以下の膜厚のＳｉＧｅ層を、より厚く積層することが必要となる。例えば、最表面でのゲルマニウム濃度が２０％のＳｉＧｅ層を形成する場合、５％ごとにゲルマニウム濃度を増加させていくと、エピタキシャル成長は４回、４０％のゲルマニウム濃度とする場合、８回行わなくてはならない。このため、仮想基板であるＳｉＧｅ結晶層の形成に長時間を要し、スループットが悪くなり、生産性が悪いという問題があるため、量産が困難になる。
本発明は上記課題に鑑みなされたものであり、通常のシリコン単結晶基板を利用して、より簡便に、かつ安価に、電子及び正孔のいずれの移動度も向上させることができる半導体基板、半導体装置及びそれらの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明によれば、歪みを内包するＳｉＧｅ層がシリコン基板上に積層されて構成される半導体基板であって、前記ＳｉＧｅ層の一部の領域において、その層内の一部に、ＳｉＧｅ層内で電気的に中性の元素の導入に伴う欠陥層を有し、該欠陥層下では歪みを内包し、かつ該欠陥層上では歪みが緩和されてなる半導体基板が提供される。
また、（ａ）シリコン基板上にＳｉＧｅ層を積層することにより、歪みが内包したＳｉＧｅ層を形成し、
（ｂ）該ＳｉＧｅ層の一部の領域に、ＳｉＧｅ層内で電気的に中性の元素をイオン注入し、熱処理を行うことにより、前記ＳｉＧｅ層内の一部に欠陥層を形成するとともに、イオンが通過した領域におけるＳｉＧｅ層の歪みを緩和させる半導体基板の製造方法が提供される。
【０００７】
さらに、本発明によれば、上記半導体基板と、
その層内の一部で歪みが緩和されたＳｉＧｅ層の領域と全層で歪みを内包するＳｉＧｅ層の領域との間の領域に形成された素子分離領域と、
歪みが緩和された領域のＳｉＧｅ層上に形成され、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＮＭＯＳトランジスタと、
歪みを内包する領域のＳｉＧｅ層上に形成され、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＰＭＯＳトランジスタとを有する半導体装置が提供される。
また、上記半導体基板を形成した後、さらに
（ｃ）その層内の一部で歪みが緩和されたＳｉＧｅ層の領域と全層で歪みを内包するＳｉＧｅ層の領域との間の領域に素子分離領域を形成し、
（ｄ）歪みが緩和された領域のＳｉＧｅ層上及び歪みを内包する領域のＳｉＧｅ層上に、それぞれ、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成する半導体装置の製造方法が提供される。
【０００８】
【発明の実施の形態】
本発明の半導体基板は、主として、シリコン基板とその上に形成されるＳｉＧｅ層とから構成される。
シリコン基板は、通常、半導体装置の製造のために使用されるものであれば、特に限定されるものではなく、アモルファス、マイクロクリスタル、単結晶、多結晶、これらの結晶状態の２以上が混在するシリコンからなる基板が挙げられる。また、これらのシリコンからなる表面シリコン層を有しているＳＯＩ基板、多層ＳＯＩ基板等であってもよい。なかでも、単結晶シリコンからなる基板が好ましい。
【０００９】
その上に形成されるＳｉＧｅ層は、実質的に、結晶層として形成されていることが好ましい。ここでの結晶層とは、マイクロクリスタル、多結晶、単結晶等又はこれらの混在した状態を含む。また、このＳｉＧｅ層は、ゲルマニウムに起因して、シリコンよりも格子定数が大きい層である。シリコン基板上にこのようなＳｉＧｅ層が形成されることにより、これらの格子定数の差異に基づいて、ＳｉＧｅ層が歪み、ことに圧縮歪みを内包することとなる。
ＳｉＧｅ層におけるシリコンとゲルマニウムとの組成比は、特に限定されるものではないが、９：１〜７：３程度が適当である。なお、この組成比は、ＳｉＧｅ層の膜厚方向に、連続的又は段階的に上記範囲内で変化してもよいが、均一であることが好ましい。また、層表面（面内）方向で、部分的に異なっていてもよいが、均一であることが好ましい。このＳｉＧｅ層の膜厚は、ＳｉＧｅ層内における意図しない欠陥の導入を避けるために、ゲルマニウム濃度の臨界膜厚以下であることが好ましく、例えば、１００〜３００ｎｍ程度が適当である。
【００１０】
このＳｉＧｅ層は、その領域の一部において、かつその層の内部の一部に、ＳｉＧｅ層内で電気的に中性の元素の導入に伴う欠陥層を有している。この欠陥層は、ＳｉＧｅ層の成膜において意図しないで導入されるような欠陥を有する層とは区別できる層であり、具体的には、イオン注入、その後の熱処理等により、積極的に導入され、欠陥が蓄積した層を意味する。欠陥層が形成される位置は、ＳｉＧｅ層の膜厚に応じて調整することができ、例えば、ＳｉＧｅ層の表面から５０〜１００ｎｍ程度の間であることが適当である。また、その厚さは、３０〜５０ｎｍ程度が挙げられる。なお、欠陥層は、表面（面内）方向において、ＳｉＧｅ層の全領域に形成されていてもよいが、本発明の半導体基板に形成される半導体装置の種類、特性、性能等に応じて、その一部に形成されていてもよく、また、１つの領域又は複数（例えば縞状、島状等）の領域に形成されていてもよい。複数の領域に形成される場合には、ＳｉＧｅ層内において、個々に異なる深さで、異なる厚さで形成されていてもよい。
【００１１】
欠陥層を形成するために導入される、ＳｉＧｅ層内で電気的に中性の元素としては、水素；炭素、シリコン、ゲルマニウム、錫等の周期律表第４族に属する元素；Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の第０族に属する元素が挙げられる。
ＳｉＧｅ層内においては、欠陥層下では歪みを内包している。つまり、シリコン基板上に形成されるＳｉＧｅ層は、本来的に両者の格子定数の差異によって歪みが内包されているため、欠陥層下では、その内包されている歪みが存在するままの状態であることを意味する。
一方、ＳｉＧｅ層内において、欠陥層上では歪みが緩和されている。ここでの歪みの緩和は、本来的に内包される歪みによる応力が小さくなった状態を意味する。具体的には、ＳｉＧｅ層に、イオンを注入すると、結晶の転位、結晶性の破壊等により非晶質に変換されるが、さらに、熱処理によってその結晶性が回復するとともに、欠陥が欠陥層に蓄積する。よって、欠陥層の上部においては欠陥がほぼ回復又は除去された状態になる。
これらの歪みを内包する又は歪みが緩和された部分の厚みは、ＳｉＧｅ層の膜厚、欠陥層の位置及び厚さにより適宜調整することができる。
【００１２】
本発明の半導体基板上には、つまりＳｉＧｅ層上には、さらに１層又は２層以上の半導体層が積層されていてもよい。ここで半導体層としては、シリコン層、ゲルマニウム層、ＳｉＣ層、ＳｉＧｅ層、ＳｉＧｅＣ層、ＧｅＣ等のIV族の元素半導体及び混結半導体、さらに、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ等のIII-V族又はII-VI族の化合物半導体層が挙げられる。なかでも、ＳｉＣを用いた場合には、ＳｉＧｅ層に対してより大きな歪がかかるため、より大きく電子、正孔の移動度を向上させることができ、また、Ｇｅを用いた場合には、ＳｉＧｅ層に対して圧縮応力が生じるため、正孔の移動度のみが向上するが、Ｇｅは電子、正孔のそれぞれの移動度がＳｉの各移動度に比べて大きいため、好ましい。なお、この半導体層は、マイクロクリスタル、多結晶及び単結晶等であってもよいが、なかでも、単結晶層であることが好ましい。
ＳｉＧｅ層上に形成される半導体層の膜厚は、得ようとする基板の特性、その上に形成される半導体装置の種類、性能等に応じて適宜調整することができ、例えば、１０〜３０ｎｍ程度が挙げられる。
【００１３】
本発明の半導体装置は、歪みが緩和されたＳｉＧｅ層と歪みを内包するＳｉＧｅ層との間の領域に素子分離領域が形成された上記基板上に形成される。素子分離領域としては、ＬＯＣＯＳ膜、ＳＴＩ（Shallow Trench Isolation）膜、トレンチ素子分離膜等、当該分野で公知の素子分離領域が挙げられる。
半導体装置としては、例えば、ＭＯＳトランジスタ、ダイオード、キャパシタ、バイポーラトランジスタ等の種々の半導体装置が挙げられる。なかでも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるＣＭＯＳトランジスタが好ましい。この場合、歪みが緩和された領域のＳｉＧｅ層上にはＮＭＯＳトランジスタを、歪みを内包する領域のＳｉＧｅ層上にＰＭＯＳトランジスタを形成することが、電子及び正孔の移動度の向上による半導体装置の性能を向上させることができるため、好ましい。
【００１４】
ＭＯＳトランジスタを構成するゲート酸化膜、ゲート電極及びソース／ドレイン領域は、通常ＭＯＳトランジスタ等の半導体装置を形成するために使用される膜厚、材料等により、通常形成される方法により形成することができる。また、ゲート電極にはサイドウォールスペーサが形成されていてもよく、ソース／ドレイン領域はＬＤＤ構造、ＤＤＤ構造であってもよい。さらに、ソース／ドレイン領域は、ゲート電極及びサイドウォールスペーサの両側に半導体層を積層し、その半導体層により形成されていてもよい。この場合の半導体層としては、上述の半導体層と同様のものが挙げられるが、シリコン層であることが好ましい。ソース／ドレイン領域を構成する半導体層の膜厚は、得ようとするＭＯＳトランジスタの性能に応じて適宜調整することができる。
【００１５】
本発明の半導体基板の製造方法においては、まず、工程（ａ）において、シリコン基板上にＳｉＧｅ層を積層する。これにより、上述したように、シリコンとＳｉＧｅとの格子定数の差異により、ＳｉＧｅ層に歪みが生じることとなる。ここでＳｉＧｅ層は、公知の方法、例えば、エピタキシャル成長法、ＣＶＤ法等の種々の方法により形成することができる。
次いで、工程（ｂ）において、ＳｉＧｅ層の一部の領域に、ＳｉＧｅ層内で電気的に中性の元素をイオン注入し、熱処理を行う。イオン注入の条件、例えば、ドーズ及び注入エネルギー等は、上述の元素の種類に応じて、適宜設定することができる。例えば、１×１０15〜１×１０17ｃｍ-2程度のドーズ、上述の欠陥層を形成しようとする位置に注入ピークがくるような、具体的には、表面から注入深さが５０〜１００ｎｍ程度の位置にくるような注入エネルギー、さらに具体的には、２０〜３００ｋｅＶ程度の注入エネルギーが挙げられる。なお、この注入の際、注入深さを浅くするために、ＳｉＧｅ層表面に、酸化膜や窒化膜等の絶縁膜等によるカバー膜を形成した後、このカバー膜を通してイオン注入を行ってもよい。
【００１６】
熱処理は、当該分野で公知の方法及び条件が利用できる。具体的には、炉アニール、ランプアニール、ＲＴＡ等が挙げられ、大気雰囲気、窒素ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気等下で、６００〜９００℃の温度範囲で、５〜３０分間程度行うことができる。また、この熱処理においては、ＳｉＧｅ層の表面平坦化等を考慮して、上記のようなカバー膜を付して、熱処理してもよい。これにより、ＳｉＧｅ層内の一部に欠陥層を形成するとともに、イオンが通過した領域におけるＳｉＧｅ層の結晶性を回復させ、歪みを緩和させることができる。
なお、工程（ｂ）を行った後、得られたＳｉＧｅ層上に、さらに１層又は２層以上の半導体層を積層してもよい。ここでの半導体層の積層方法は、上記と同様に行うことができる。
【００１７】
本発明においては、上記のように半導体基板を形成した後、さらに、工程（ｃ）において、歪みが緩和されたＳｉＧｅ層と歪みを内包するＳｉＧｅ層との間の領域に素子分離領域を形成する。この場合の素子分離領域の形成方法は、ＬＯＣＯＳ法、ＳＴＩ法、トレンチ素子分離法等の種々の方法が挙げられる。
工程（ｄ）において、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成する。ＭＯＳトランジスタの形成方法は、当該分野で公知の方法が挙げられる。
なお、ソース／ドレイン領域が、ゲート電極及びサイドウォールスペーサの両側に位置する半導体層により形成される場合には、ゲート電極側壁にサイドウォールスペーサを形成した後、その上に選択的エピタキシャル成長法により半導体層を積層し、公知の方法、つまりイオン注入等によりソース／ドレイン領域を形成することができる。なお、ソース／ドレイン領域への不純物の導入は、イオン注入の他、不純物をドーピングしながらエピタキシャル成長する方法、半導体層をエピタキシャル成長により形成した後、固相拡散又は気相拡散等する方法が挙げられる。
以下に、本発明の半導体基板、半導体装置及びそれらの製造方法を、図面に基づいて詳しく説明する。
【００１８】
実施の形態１
この実施の形態の半導体基板は、図３（ｋ）に示したように、ｐ型単結晶シリコン基板１０１上に、歪が内包した状態でＳｉＧｅ結晶層１０２が積層されている。ＳｉＧｅ結晶層１０２は、その一部の領域において、その内部に欠陥を多く含むＳｉＧｅ層１０４を有しており、そのＳｉＧｅ層１０４の上には、歪のない又は緩和されたＳｉＧｅ結晶層１０６が配置しており、その下は、歪が内包した状態のままのＳｉＧｅ結晶層１０２が配置している。
また、このような半導体基板には、歪のない第１ＳｉＧｅ結晶層１０６と歪が内包しているＳｉＧｅ結晶層１０２との間に素子分離領域１１１が形成されており、歪のないＳｉＧｅ結晶層１０６上には歪を有するシリコン結晶層１０９が、歪を有するＳｉＧｅ結晶層１０２上には歪のないシリコン結晶層１１０が形成されている。これらシリコン結晶層１０９、１１０上には、ゲート絶縁膜１１２を介して、ゲート電極が形成されており、さらに、ＳｉＧｅ結晶層１０６、１０２及びシリコン結晶層１０９、１１０にソース／ドレイン領域１１８、１１９がそれぞれ形成されて、ＮＭＯＳ及びＰＭＯＳトランジスタを構成している。
上記半導体基板及び半導体装置は、以下の方法により形成することができる。
【００１９】
まず、図１（ａ）に示したように、ｐ型単結晶シリコン基板１０１の表面の有機物重金属を洗浄処理によって除去し、さらに、希ＨＦ溶液を用いてシリコン基板１０１表面に形成された自然酸化膜を除去する。
次いで、図１（ｂ）に示したように、急速加熱型ＣＶＤ装置（ＲＴ−ＣＶＤ装置）にシリコン基板１０１を導入し、水素ガス雰囲気下、８５０〜１０００℃に加熱処理し、装置導入時にシリコン基板１０１表面に形成された自然酸化膜を除去する。その後、シリコン基板１０１の温度５００℃に設定し、膜厚１００ｎｍ、ゲルマニウム濃度２０％のＳｉＧｅ結晶層１０２を仮想基板として形成する。なお、ＳｉＧｅ層におけるゲルマニウム濃度が高くなるほど又は基板温度が高くなるほど、臨界膜厚が小さくなるので、このＳｉＧｅ結晶層１０２の膜厚は、この濃度及び基板温度における臨界膜厚である３００ｎｍ程度を超えないように設定している。このため、ＳｉＧｅ結晶層１０２は歪を内包した状態で成長し、歪を緩和するための転位が導入されておらず、良質の結晶層となる。
【００２０】
続いて、図１（ｃ）に示したように、ＰＭＯＳトランジスタ形成領域を、フォトリソグラフィ技術を用いて所望の形状に形成されたレジストパターン１０３により被覆し、ＮＭＯＳトランジスタ形成領域にのみ、大電流イオン注入機にて水素を１×１０15〜５×１０16ｃｍ-2のドーズで、表面から注入深さが５０〜１００ｎｍ程度となるようにエネルギーを設定して注入する。これにより、水素イオンが通過した領域では結晶性が破壊されて、ＳｉＧｅの非晶質層１０５が形成される。注入された水素はＳｉＧｅ結晶層１０２とＳｉＧｅ非晶質層１０５との界面に残留する（図１（ｄ））。なお、水素は、ＳｉＧｅ結晶層１０２及びＳｉＧｅ非晶質層１０５中において、電気的に中性なため、トランジスタを作製した場合に電気的な影響を及ぼさない。
【００２１】
図２（ｅ）に示したように、レジストパターン１０３を除去した後、窒素雰囲気下、６００〜９００℃の温度範囲で５〜３０分間、熱処理する。これにより、図２（ｆ）に示したように、ＳｉＧｅ非晶質層１０５はＳｉＧｅ結晶層１０２をシードとして結晶性を回復し、歪のない第１ＳｉＧｅ結晶層１０６に変換される。また、ＳｉＧｅ結晶層１０２とＳｉＧｅ非晶質層１０５との界面では、この界面に残留する水素に起因して結晶欠陥が蓄積され、欠陥を多く含むＳｉＧｅ層１０４が形成される。つまり、この欠陥を多く含むＳｉＧｅ層１０４によって、ＳｉＧｅ結晶層１０２に内包していた歪が開放され、再結晶化されたＳｉＧｅ結晶層１０５は、歪が緩和された状態になる。なお、注入を行っていないＰＭＯＳトランジスタ形成領域のＳｉＧｅ結晶層１０２は歪を内包したままである。
さらに、希ＨＦ溶液にてＳｉＧｅ結晶層１０２、１０６表面に形成された自然酸化膜を除去し、再度、得られたシリコン基板１をＲＴ−ＣＶＤ装置に導入し、水素ガス雰囲気下、８５０〜１０００℃に加熱して、装置導入時にＳｉＧｅ結晶層１０２、１０６表面に形成された自然酸化膜を除去する。
【００２２】
その後、図２（ｇ）に示したように、６５０℃にて、膜厚２０ｎｍのシリコン結晶層１０９、１１０を形成する。このシリコン結晶層１０９、１１０の膜厚は、仮想基板となるゲルマニウム濃度２０％のＳｉＧｅ結晶層１０２、１０６とシリコン結晶層１１０、１０９との格子定数差に対するこの形成条件での臨界膜厚（約５０ｎｍ）より小さく設定されており、そのため、トランジスタ形成が可能な程度に欠陥密度の低いシリコン結晶層１０９、１１０が形成できる。なお、歪のないＳｉＧｅ結晶層１０６の格子定数は、その上に形成するシリコン結晶層１０９の格子定数より大きいため、シリコン結晶層１０９は、伸張性応力を受けた状態で形成されている。この応力により、歪をもったシリコン結晶層１０９中では、電子の移動度が向上する。また、歪をもったＳｉＧｅ結晶層１０２上に形成したＳｉ結晶層１１０は歪をもたない。つまり、ＳｉＧｅ結晶層１０２はシリコン基板１０１上に形成されているため、ＳｉＧｅ結晶層１０２の格子定数はシリコンのそれに近く、それゆえ、その上に形成したシリコン結晶層１１０の格子定数に近いので歪をもたない。
【００２３】
このようにして得られたシリコン結晶層１１０上に、通常の電界効果型トランジスタの作製技術を適用して、ＣＭＯＳトランジスタを形成する。すなわち、図２（ｈ）に示したように、ＳＴＩ技術を用いて素子分離領域１１１を形成し、図３（ｉ）に示したように、ゲート絶縁膜となるシリコン酸化膜１１２及び多結晶シリコン層１１３を堆積し、その上に、フォトリソグラフィ技術を用いて所望の形状のレジストパターン１１４を形成する。
続いて、図３（ｊ）に示したように、レジストパターン１１４をマスクとして用いて、多結晶シリコン層１１３をパターニングして、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域のそれぞれにゲート電極を形成し、得られたゲート電極の側壁にサイドウォールスペーサ１１６を形成する。
その後、図３（ｋ）に示したように、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域のそれぞれに、所望の形状のレジストパターンを用いて、イオン注入によりソース／ドレイン領域１１８、１１９をそれぞれ形成する。
【００２４】
実施の形態２
まず、実施の形態１（図１（ａ）〜図２（ｆ））と同様の方法によって、ｐ型単結晶シリコン基板２０１上に、ゲルマニウム濃度２０％、歪を内包したＳｉＧｅ結晶層２０２、歪のない第１ＳｉＧｅ結晶層２０６及び欠陥を多く含むＳｉＧｅ層２０４を形成する。
次に、図４に示すように、第１ＳｉＧｅ層２０２、２０６と同じゲルマニウム濃度（２０％）で、膜厚１５０ｎｍの第２のＳｉＧｅ層２０７、２０８を形成する。なお、歪を内包したＳｉＧｅ結晶層２０２上に形成される第２ＳｉＧｅ結晶層２０８は歪みをもった状態であり、歪のない第１ＳｉＧｅ結晶層２０６上に形成される第２ＳｉＧｅ層２０７は歪みがない状態である。
【００２５】
その後、実施の形態１（図２（ｇ）〜図３（ｋ））と同様に、ＣＭＯＳトランジスタを形成する。
このように、第２ＳｉＧｅ結晶層２０７、２０８を設けることにより、例えば、電界効果型（ＭＯＳ）トランジスタ等を作製した場合に、欠陥を多く含むＳｉＧｅ層２０４を、トランジスタ動作領域から容易に隔離することができる。つまり、ＭＯＳトランジスタにおいては、ドレイン−基板間に形成される空乏層が、欠陥を多く含むＳｉＧｅ層２０４に重なると、この欠陥を多く含むＳｉＧｅ層２０４において、生成再結合電流が生じるため、リーク電流が増大する。このため、ドレイン−基板間に形成される空乏層から離れた深さに欠陥を多く含むＳｉＧｅ層２０４を形成することにより、リーク電流を防止することができる。
【００２６】
実施の形態３
まず、実施の形態１（図１（ａ）〜図２（ｈ））と同様の方法によって、ｐ型単結晶シリコン基板３０１上に、ゲルマニウム濃度２０％、歪を内包したＳｉＧｅ結晶層３０２、歪のない第１ＳｉＧｅ結晶層３０６、欠陥を多く含むＳｉＧｅ層３０４、シリコン結晶層３０９、３１０及び素子分離領域を形成する。
次に、図５（ａ）に示したように、ゲート絶縁膜となるシリコン酸化膜３１２、多結晶シリコン層３１３及びシリコン酸化膜３１５を形成する。
その後、図５（ｂ）に示したように、実施の形態１（図３（ｉ）〜図３（ｊ））と同様に、ゲート電極及びサイドウォールスペーサ３１６を形成する。
続いて、図５（ｃ）に示したように、サイドウォールスペーサ３１６の両側に、選択エピタキシャル成長にてシリコン結晶層３１７を形成する。その後、実施の形態１（図３（ｋ））と同様に、イオン注入によりシリコン結晶層３１７にソース／ドレイン領域を形成する。
これにより、実施の形態２と同様に、欠陥を多く含むＳｉＧｅ層３０４をトランジスタ動作領域から隔離することができる。
なお、水素イオン注入時の注入深さのピークがシリコン基板中になるように設定しても、ＳｉＧｅ層の歪が緩和できることがラマン分光解析により確認されている。
【００２７】
【発明の効果】
本発明によれば、歪みを内包するＳｉＧｅ層がシリコン基板上に積層されて構成される半導体基板であって、ＳｉＧｅ層の一部の領域において、その層内の一部に、ＳｉＧｅ層内で電気的に中性の元素の導入に伴う欠陥層を有し、欠陥層下では歪みを内包し、かつ欠陥層上では歪みが緩和されてなるため、同一基板において、電子の移動度の向上に寄与する歪みが緩和した層と、正孔の移動度の向上に寄与する歪みを内包する層とを、平坦な状態で、かつ薄いＳｉＧｅ層によって、容易に併存させることが可能となる。
また、ＳｉＧｅ層上に、１層又は２層以上の半導体層が積層されてなる場合には、半導体基板上に形成される半導体装置の動作領域から欠陥層を隔離することができ、リーク電流等を防止することができ、より高性能の半導体装置を提供することができる半導体基板を得ることが可能となる。
さらに、ＳｉＧｅ層内で電気的に中性の元素が、水素、周期律表の第４族の元素又は不活性ガスである場合には、半導体基板上に形成される半導体装置の動作に影響を与えることなく、有効な歪みが緩和された層を半導体基板内に導入することが可能となる。
【００２８】
また、ＳｉＧｅ層の一部の領域に、ＳｉＧｅ層内で電気的に中性の元素をイオン注入し、熱処理を行うことにより、有効に、ＳｉＧｅ層内の一部に欠陥層を形成することができるとともに、イオンが通過した領域におけるＳｉＧｅ層の歪みを緩和させることが可能となり、ＳｉＧｅ層の膜厚を厚膜化させることなく、簡便かつ短時間で、有用な半導体装置を製造することが可能となり、スループットの向上、ひいては生産性の効率化による量産が可能となり、安価に有用な半導体基板を製造することが可能となる。
さらに、上記半導体基板を用いた半導体装置、特にＣＭＯＳトランジスタにおいては、同一基板上に、同一高さで、電子及び正孔ともに高移動度が得られ、高性能、高信頼性を得ることができる。
また、ＳｉＧｅ層上に、１層又は２層以上の半導体層が積層され、該半導体層上にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されてなる場合には、ゲート電極が、その側壁にサイドウォールスペーサを有し、かつソース／ドレイン領域が、ＳｉＧｅ層又は半導体層上に形成された前記ゲート電極及びサイドウォールスペーサの両側に積層された半導体層により形成されてなる場合には、ＭＯＳトランジスタの動作領域と欠陥層を隔離することが確実にできるため、より高性能の半導体装置を得ることができる。
さらに、本発明の半導体装置の製造方法によれば、高性能の半導体装置を、簡便かつ短時間で製造することができるとともに、スループットの向上、ひいては生産性の効率化による量産が可能となり、安価に有用な半導体装置を製造することが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体基板及び半導体装置を示す要部の概略断面図である。
【図２】本発明の半導体装置の製造方法を示す要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法を示す要部の概略断面工程図である。
【図４】本発明の半導体装置の製造方法の別の実施の形態を示す要部の概略断面工程図である。
【図５】本発明の半導体装置の製造方法のさらに別の実施の形態を示す要部の概略断面工程図である。
【図６】従来の半導体装置を示す要部の概略断面図である。
【符号の説明】
１０１、２０１、３０１ シリコン基板
１０２、２０２、３０２ ＳｉＧｅ結晶層（歪みを内包する層）
１０３、１１４、３１４ レジストパターン
１０４、２０４、３０４ 欠陥を多く含むＳｉＧｅ層（欠陥層）
１０５ ＳｉＧｅ非晶質層
１０６、２０６、３０６ 第１ＳｉＧｅ結晶層（歪みが緩和された層）２０７、２０８ 第２のＳｉＧｅ層
１０９、１１０、２０９、２１０、３０９、３１０ シリコン結晶層
１１１ 素子分離領域
１１２、３１２、３１５ シリコン酸化膜
１１３、３１３ 多結晶シリコン層
１１６、３１６ サイドウォールスペーサ
１１８、１１９ ソース／ドレイン領域
３１７ シリコン結晶層
Claims (11)
- 歪みを内包するＳｉＧｅ層がシリコン基板上に積層されて構成される半導体基板であって、
前記ＳｉＧｅ層の一部の領域において、その層内の一部に、ＳｉＧｅ層内で電気的に中性の元素の導入に伴う欠陥層を有し、該欠陥層下では歪みを内包し、かつ該欠陥層上では歪みが緩和されてなることを特徴とする半導体基板。 - さらに、前記ＳｉＧｅ層上に、１層又は２層以上の半導体層が積層されてなる請求項１に記載の半導体基板。
- 前記ＳｉＧｅ層内で電気的に中性の元素が、水素、周期律表の第４族の元素又は不活性ガスである請求項１又は２に記載の半導体基板。
- （ａ）シリコン基板上にＳｉＧｅ層を積層することにより、歪みが内包したＳｉＧｅ層を形成し、
（ｂ）該ＳｉＧｅ層の一部の領域に、ＳｉＧｅ層内で電気的に中性の元素をイオン注入し、熱処理を行うことにより、前記ＳｉＧｅ層内の一部に欠陥層を形成するとともに、イオンが通過した領域における前記ＳｉＧｅ層の歪みを緩和させることを特徴とする半導体基板の製造方法。 - 歪みを内包するＳｉＧｅ層がシリコン基板上に積層され、前記ＳｉＧｅ層の一部の領域において、その層内の一部に、ＳｉＧｅ層内で電気的に中性の元素の導入に伴う欠陥層を有し、該欠陥層下では歪みを内包し、かつ該欠陥層上では歪みが緩和されて構成される半導体基板と、
その層内の一部で歪みが緩和された前記ＳｉＧｅ層の領域と全層で歪みを内包する前記ＳｉＧｅ層の領域との間の領域に形成された素子分離領域と、
前記歪みが緩和された領域のＳｉＧｅ層上に形成され、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＮＭＯＳトランジスタと、
前記歪みを内包する領域のＳｉＧｅ層上に形成され、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＰＭＯＳトランジスタとを有することを特徴とする半導体装置。 - さらに、前記ＳｉＧｅ層上に、１層又は２層以上の半導体層が積層され、該半導体層上に前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタが形成されてなる請求項５に記載の半導体装置。
- 前記ゲート電極が、その側壁にサイドウォールスペーサを有し、かつ前記ソース／ドレイン領域が、該サイドウォールスペーサの両側の前記ＳｉＧｅ層又は前記半導体層上に積層された半導体層により形成されてなる請求項５又は６に記載の半導体装置。
- （ａ）シリコン基板上にＳｉＧｅ層を積層することにより、歪みが内包したＳｉＧｅ層を形成し、
（ｂ）該ＳｉＧｅ層の一部の領域に、ＳｉＧｅ層内で電気的に中性の元素をイオン注入し、熱処理を行うことにより、前記ＳｉＧｅ層内の一部に欠陥層を形成するとともに、イオンが通過した領域における前記ＳｉＧｅ層の歪みを緩和させ、
（ｃ）その層内の一部で歪みが緩和された前記ＳｉＧｅ層の領域と全層で歪みを内包する前記ＳｉＧｅ層の領域との間の領域に素子分離領域を形成し、
（ｄ）前記歪みが緩和された領域のＳｉＧｅ層上及び前記歪みを内包する領域のＳｉＧｅ層上に、それぞれ、ゲート絶縁膜、ゲート電極及びソース／ドレイン領域からなるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法。 - 工程（ｂ）の後に、さらに、前記ＳｉＧｅ層上に、１層又は２層以上の半導体層を積層する請求項８に記載の方法。
- 前記ＳｉＧｅ層内で電気的に中性の元素が、水素、周期律表の第４族の元素又は不活性ガスである請求項８又は９に記載の方法。
- 工程（ｄ）において、前記ゲート絶縁膜、前記ゲート電極を形成した後、該ゲート電極側壁にサイドウォールスペーサを形成し、さらに、該サイドウォールスペーサの両側の前記ＳｉＧｅ層又は前記半導体層上に選択的エピタキシャル成長法により半導体層を積層し、該半導体層に前記ソース／ドレイン領域を形成する請求項８〜１０のいずれか１つに記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147902A JP3875040B2 (ja) | 2001-05-17 | 2001-05-17 | 半導体基板及びその製造方法ならびに半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147902A JP3875040B2 (ja) | 2001-05-17 | 2001-05-17 | 半導体基板及びその製造方法ならびに半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002343880A JP2002343880A (ja) | 2002-11-29 |
| JP3875040B2 true JP3875040B2 (ja) | 2007-01-31 |
Family
ID=18993314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001147902A Expired - Fee Related JP3875040B2 (ja) | 2001-05-17 | 2001-05-17 | 半導体基板及びその製造方法ならびに半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3875040B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6855436B2 (en) | 2003-05-30 | 2005-02-15 | International Business Machines Corporation | Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal |
| DE10218381A1 (de) * | 2002-04-24 | 2004-02-26 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer oder mehrerer einkristalliner Schichten mit jeweils unterschiedlicher Gitterstruktur in einer Ebene einer Schichtenfolge |
| JP4524190B2 (ja) * | 2003-01-08 | 2010-08-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造体を製造する方法 |
| US6825086B2 (en) * | 2003-01-17 | 2004-11-30 | Sharp Laboratories Of America, Inc. | Strained-silicon channel CMOS with sacrificial shallow trench isolation oxide liner |
| DE10318284A1 (de) * | 2003-04-22 | 2004-11-25 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur |
| DE10318283A1 (de) * | 2003-04-22 | 2004-11-25 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur |
| US7169226B2 (en) | 2003-07-01 | 2007-01-30 | International Business Machines Corporation | Defect reduction by oxidation of silicon |
| US7662689B2 (en) * | 2003-12-23 | 2010-02-16 | Intel Corporation | Strained transistor integration for CMOS |
| JP2005197405A (ja) * | 2004-01-06 | 2005-07-21 | Toshiba Corp | 半導体装置とその製造方法 |
| US7384829B2 (en) | 2004-07-23 | 2008-06-10 | International Business Machines Corporation | Patterned strained semiconductor substrate and device |
| JP5055771B2 (ja) * | 2005-02-28 | 2012-10-24 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| DE102005041225B3 (de) * | 2005-08-31 | 2007-04-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren |
| FR2896255B1 (fr) * | 2006-01-17 | 2008-05-09 | Soitec Silicon On Insulator | Procede d'ajustement de la contrainte d'un substrat en un materiau semi-conducteur |
| JP2010171337A (ja) * | 2009-01-26 | 2010-08-05 | Toshiba Corp | 電界効果トランジスタ |
| JP5426732B2 (ja) * | 2012-07-10 | 2014-02-26 | 株式会社東芝 | 電界効果トランジスタ |
| EP2741320B1 (en) * | 2012-12-05 | 2020-06-17 | IMEC vzw | Manufacturing method of a finfet device with dual-strained channels |
| CN109950153B (zh) * | 2019-03-08 | 2022-03-04 | 中国科学院微电子研究所 | 半导体结构与其制作方法 |
-
2001
- 2001-05-17 JP JP2001147902A patent/JP3875040B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2002343880A (ja) | 2002-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060926 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061025 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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