JP3475546B2 - Ｍｏｓｆｅｔの駆動回路 - Google Patents
Ｍｏｓｆｅｔの駆動回路Info
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- JP3475546B2 JP3475546B2 JP02704395A JP2704395A JP3475546B2 JP 3475546 B2 JP3475546 B2 JP 3475546B2 JP 02704395 A JP02704395 A JP 02704395A JP 2704395 A JP2704395 A JP 2704395A JP 3475546 B2 JP3475546 B2 JP 3475546B2
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- control signal
- mosfet
- gate
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Description
【０００１】
【産業上の利用分野】本発明は、高耐圧、大電流の制御
に用いられるＭＯＳＦＥＴの駆動回路に関するものであ
る。
に用いられるＭＯＳＦＥＴの駆動回路に関するものであ
る。
【０００２】
【従来の技術】最近では、高耐圧、大電流を制御するこ
とができる半導体素子が提供されており、この種の半導
体素子を一般にパワー素子と称している。パワー素子と
してＭＯＳＦＥＴを用いる駆動回路には、図４に示すよ
うな構成のものがある（特願平６−１４３６６４号、特
願平６−２６７２５１号）。図４に示す回路は、電源Ｅ
と負荷Ｚとの間にドレイン−ソース間を挿入したＭＯＳ
ＦＥＴＱ１ を駆動する駆動回路１であって、ＭＯＳＦ
ＥＴＱ１ を制御信号源２からの制御信号に応じて駆動
する。
とができる半導体素子が提供されており、この種の半導
体素子を一般にパワー素子と称している。パワー素子と
してＭＯＳＦＥＴを用いる駆動回路には、図４に示すよ
うな構成のものがある（特願平６−１４３６６４号、特
願平６−２６７２５１号）。図４に示す回路は、電源Ｅ
と負荷Ｚとの間にドレイン−ソース間を挿入したＭＯＳ
ＦＥＴＱ１ を駆動する駆動回路１であって、ＭＯＳＦ
ＥＴＱ１ を制御信号源２からの制御信号に応じて駆動
する。
【０００３】すなわち、この駆動回路１では、ＭＯＳＦ
ＥＴＱ１ のソース−ゲート間に接続したツェナーダイ
オードＺＤ１ と分圧用の抵抗Ｒ１ との並列回路を有
し、抵抗Ｒ１ には一端をＭＯＳＦＥＴＱ１ のゲート
に接続した分圧用の抵抗Ｒ２ が直列接続される。両抵
抗Ｒ１ ，Ｒ２ の直列回路は、ｐｎｐ形のトランジス
タＱ２ のエミッタ−コレクタ間に並列接続される。こ
こに、トランジスタＱ２ のエミッタは抵抗Ｒ２ を介
してＭＯＳＦＥＴＱ１ のゲートに接続されている。ま
た、トランジスタＱ２ のエミッタおよびベースはそれ
ぞれ抵抗Ｒ３ ，Ｒ４ を介して制御信号源２に接続さ
れる。トランジスタＱ２のコレクタはＭＯＳＦＥＴＱ
１ のソースとともに制御信号源２の接地側に接続され
る。
ＥＴＱ１ のソース−ゲート間に接続したツェナーダイ
オードＺＤ１ と分圧用の抵抗Ｒ１ との並列回路を有
し、抵抗Ｒ１ には一端をＭＯＳＦＥＴＱ１ のゲート
に接続した分圧用の抵抗Ｒ２ が直列接続される。両抵
抗Ｒ１ ，Ｒ２ の直列回路は、ｐｎｐ形のトランジス
タＱ２ のエミッタ−コレクタ間に並列接続される。こ
こに、トランジスタＱ２ のエミッタは抵抗Ｒ２ を介
してＭＯＳＦＥＴＱ１ のゲートに接続されている。ま
た、トランジスタＱ２ のエミッタおよびベースはそれ
ぞれ抵抗Ｒ３ ，Ｒ４ を介して制御信号源２に接続さ
れる。トランジスタＱ２のコレクタはＭＯＳＦＥＴＱ
１ のソースとともに制御信号源２の接地側に接続され
る。
【０００４】いま、制御信号源２からの制御信号として
Ｈレベル（正電位）とＬレベル（０Ｖ）との２値を取る
矩形波を入力するものとすると、上記駆動回路１は以下
のように動作する。まず、正常時であって制御信号がＨ
レベルのときには、トランジスタＱ２ のベース電位と
エミッタ電位とに差が生じないからトランジスタＱ２
はオフに保たれる。その結果、制御信号は抵抗Ｒ１ ，
Ｒ２ により分圧されてＭＯＳＦＥＴＱ１ のゲートに
印加され、ＭＯＳＦＥＴＱ１ がオンになる。一方、制
御信号がＬレベルのときには、ＭＯＳＦＥＴＱ１ のゲ
ートには制御信号による電圧が印加されなくなるから、
ＭＯＳＦＥＴＱ１ はオフ方向に制御されることにな
る。また、このときゲート−ソース間容量による残留電
荷でトランジスタＱ２ のエミッタ−コレクタ間に電圧
が印加されるから、トランジスタＱ２がオンになり、上
記残留電荷はトランジスタＱ２ を通して放出され、Ｍ
ＯＳＦＥＴＱ１ は急速にオフになる。ツェナーダイオ
ードＺＤ１ はＭＯＳＦＥＴＱ１ のゲート−ソース間
電圧をクランプする機能を有している。
Ｈレベル（正電位）とＬレベル（０Ｖ）との２値を取る
矩形波を入力するものとすると、上記駆動回路１は以下
のように動作する。まず、正常時であって制御信号がＨ
レベルのときには、トランジスタＱ２ のベース電位と
エミッタ電位とに差が生じないからトランジスタＱ２
はオフに保たれる。その結果、制御信号は抵抗Ｒ１ ，
Ｒ２ により分圧されてＭＯＳＦＥＴＱ１ のゲートに
印加され、ＭＯＳＦＥＴＱ１ がオンになる。一方、制
御信号がＬレベルのときには、ＭＯＳＦＥＴＱ１ のゲ
ートには制御信号による電圧が印加されなくなるから、
ＭＯＳＦＥＴＱ１ はオフ方向に制御されることにな
る。また、このときゲート−ソース間容量による残留電
荷でトランジスタＱ２ のエミッタ−コレクタ間に電圧
が印加されるから、トランジスタＱ２がオンになり、上
記残留電荷はトランジスタＱ２ を通して放出され、Ｍ
ＯＳＦＥＴＱ１ は急速にオフになる。ツェナーダイオ
ードＺＤ１ はＭＯＳＦＥＴＱ１ のゲート−ソース間
電圧をクランプする機能を有している。
【０００５】
【発明が解決しようとする課題】ところで、上述した駆
動回路１では、ＭＯＳＦＥＴＱ１ の破壊時にドレイン
−ゲート間が短絡状態になることがある。この場合、Ｍ
ＯＳＦＥＴＱ１ のドレイン側の高電圧がゲート側に印
加されることになり、駆動回路１や制御信号源２に急激
な電圧が変動が生じたり過大な電流が流れたりし、駆動
回路１や制御信号源２が破壊されることがある。
動回路１では、ＭＯＳＦＥＴＱ１ の破壊時にドレイン
−ゲート間が短絡状態になることがある。この場合、Ｍ
ＯＳＦＥＴＱ１ のドレイン側の高電圧がゲート側に印
加されることになり、駆動回路１や制御信号源２に急激
な電圧が変動が生じたり過大な電流が流れたりし、駆動
回路１や制御信号源２が破壊されることがある。
【０００６】本発明は上記事由に鑑みて為されたもので
あり、その目的は、ＭＯＳＦＥＴの破壊時に駆動回路や
制御信号源が破壊されることがないように保護する機能
を有したＭＯＳＦＥＴの駆動回路を提供することにあ
る。
あり、その目的は、ＭＯＳＦＥＴの破壊時に駆動回路や
制御信号源が破壊されることがないように保護する機能
を有したＭＯＳＦＥＴの駆動回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】請求項１の発明は、電源
と負荷との間に挿入されるＭＯＳＦＥＴのゲートと制御
信号を発生する制御信号源との間に挿入され、制御信号
に応じてＭＯＳＦＥＴを制御する駆動回路であって、Ｍ
ＯＳＦＥＴのドレインとゲートとの短絡時にＭＯＳＦＥ
Ｔのゲートから制御信号源に向かって電流が流れるとダ
イオードを介して充電されるコンデンサと、コンデンサ
の両端電圧が所定電圧以上になるとオンになる第１のス
イッチング素子と、制御信号源の一方の出力端子ととも
に電源の一端に共通に接続されるＭＯＳＦＥＴのソース
とゲートとの間に第１のスイッチング素子との直列回路
が挿入された限流用抵抗とを備えることを特徴とする。
と負荷との間に挿入されるＭＯＳＦＥＴのゲートと制御
信号を発生する制御信号源との間に挿入され、制御信号
に応じてＭＯＳＦＥＴを制御する駆動回路であって、Ｍ
ＯＳＦＥＴのドレインとゲートとの短絡時にＭＯＳＦＥ
Ｔのゲートから制御信号源に向かって電流が流れるとダ
イオードを介して充電されるコンデンサと、コンデンサ
の両端電圧が所定電圧以上になるとオンになる第１のス
イッチング素子と、制御信号源の一方の出力端子ととも
に電源の一端に共通に接続されるＭＯＳＦＥＴのソース
とゲートとの間に第１のスイッチング素子との直列回路
が挿入された限流用抵抗とを備えることを特徴とする。
【０００８】請求項２の発明は、電源と負荷との間に挿
入されるＭＯＳＦＥＴのゲートと制御信号を発生する制
御信号源との間に挿入され、制御信号に応じてＭＯＳＦ
ＥＴを制御する駆動回路であって、ＭＯＳＦＥＴのドレ
インとゲートとの短絡時にＭＯＳＦＥＴのゲートから制
御信号源に向かって電流が流れるとダイオードを介して
充電されるコンデンサと、コンデンサの両端電圧が所定
電圧以上になるとオンになる第１のスイッチング素子
と、制御信号源の出力端子間に接続され第１のスイッチ
ング素子のオン時にオンになるように限流用抵抗を介し
て第１のスイッチング素子がゲートに接続された第２の
スイッチング素子とを備えることを特徴とする。
入されるＭＯＳＦＥＴのゲートと制御信号を発生する制
御信号源との間に挿入され、制御信号に応じてＭＯＳＦ
ＥＴを制御する駆動回路であって、ＭＯＳＦＥＴのドレ
インとゲートとの短絡時にＭＯＳＦＥＴのゲートから制
御信号源に向かって電流が流れるとダイオードを介して
充電されるコンデンサと、コンデンサの両端電圧が所定
電圧以上になるとオンになる第１のスイッチング素子
と、制御信号源の出力端子間に接続され第１のスイッチ
ング素子のオン時にオンになるように限流用抵抗を介し
て第１のスイッチング素子がゲートに接続された第２の
スイッチング素子とを備えることを特徴とする。
【０００９】請求項３の発明は、電源と負荷との間に挿
入されるＭＯＳＦＥＴのゲートと制御信号を発生する制
御信号源との間に挿入され、制御信号に応じてＭＯＳＦ
ＥＴを制御する駆動回路であって、ＭＯＳＦＥＴのドレ
インとゲートとの短絡時にＭＯＳＦＥＴのゲートから制
御信号源に向かって電流が流れるとダイオードを介して
充電されるコンデンサと、コンデンサの両端電圧が所定
電圧以上になるとオンになる第１のスイッチング素子
と、制御信号源の出力端子間に接続され第１のスイッチ
ング素子のオン時にオンになるように限流用抵抗を介し
て第１のスイッチング素子がゲートに接続された第２の
スイッチング素子と、制御信号源とＭＯＳＦＥＴのゲー
トとの間に挿入され第２のスイッチング素子のオン時に
オフになる第３のスイッチング素子とを備えることを特
徴とする。
入されるＭＯＳＦＥＴのゲートと制御信号を発生する制
御信号源との間に挿入され、制御信号に応じてＭＯＳＦ
ＥＴを制御する駆動回路であって、ＭＯＳＦＥＴのドレ
インとゲートとの短絡時にＭＯＳＦＥＴのゲートから制
御信号源に向かって電流が流れるとダイオードを介して
充電されるコンデンサと、コンデンサの両端電圧が所定
電圧以上になるとオンになる第１のスイッチング素子
と、制御信号源の出力端子間に接続され第１のスイッチ
ング素子のオン時にオンになるように限流用抵抗を介し
て第１のスイッチング素子がゲートに接続された第２の
スイッチング素子と、制御信号源とＭＯＳＦＥＴのゲー
トとの間に挿入され第２のスイッチング素子のオン時に
オフになる第３のスイッチング素子とを備えることを特
徴とする。
【００１０】請求項４の発明は、互いに直列接続された
直列回路が制御信号源の出力端子間に接続された一対の
分圧用抵抗を設け、一方の分圧用抵抗をＭＯＳＦＥＴの
ゲートとソースとの間に接続し、他方の分圧用抵抗を制
御信号源とＭＯＳＦＥＴのゲートとの間に挿入し、上記
ダイオードと上記コンデンサとの直列回路を上記他方の
分圧用抵抗に並列接続し、上記第１のスイッチング素子
はｐｎｐ形のトランジスタであって、ダイオードのカソ
ードとコンデンサの一端との接続点にエミッタを接続
し、コンデンサの他端にベースを接続し、限流用抵抗の
一端にコレクタを接続して成ることを特徴とする。
直列回路が制御信号源の出力端子間に接続された一対の
分圧用抵抗を設け、一方の分圧用抵抗をＭＯＳＦＥＴの
ゲートとソースとの間に接続し、他方の分圧用抵抗を制
御信号源とＭＯＳＦＥＴのゲートとの間に挿入し、上記
ダイオードと上記コンデンサとの直列回路を上記他方の
分圧用抵抗に並列接続し、上記第１のスイッチング素子
はｐｎｐ形のトランジスタであって、ダイオードのカソ
ードとコンデンサの一端との接続点にエミッタを接続
し、コンデンサの他端にベースを接続し、限流用抵抗の
一端にコレクタを接続して成ることを特徴とする。
【００１１】
【作用】請求項１の発明の構成によれば、ＭＯＳＦＥＴ
の破壊によってドレインとゲートとが短絡して電源から
の電流がゲートから制御信号源に向かって流れようとす
ると、ダイオードを通してコンデンサが充電されること
により、第１のスイッチング素子がオンになる。その結
果、第１のスイッチング素子と限流用抵抗とを通してＭ
ＯＳＦＥＴのゲートとソースとの間が接続され、ＭＯＳ
ＦＥＴのゲートから制御信号源に流れようとする電流が
バイパスされることになり、制御信号源への過電流の流
れ込みによる制御信号源の破壊を防止することができ
る。また、ＭＯＳＦＥＴの破壊直後にゲートの電位が急
激に変動しようとするが、コンデンサによってある程度
吸収されるから、この種の変動による制御信号源の破壊
も防止することができる。しかも、ＭＯＳＦＥＴのゲー
トとソースとの間は限流用抵抗を介して接続されるか
ら、第１のスイッチング素子が過電流によって破壊され
ることも防止できる。
の破壊によってドレインとゲートとが短絡して電源から
の電流がゲートから制御信号源に向かって流れようとす
ると、ダイオードを通してコンデンサが充電されること
により、第１のスイッチング素子がオンになる。その結
果、第１のスイッチング素子と限流用抵抗とを通してＭ
ＯＳＦＥＴのゲートとソースとの間が接続され、ＭＯＳ
ＦＥＴのゲートから制御信号源に流れようとする電流が
バイパスされることになり、制御信号源への過電流の流
れ込みによる制御信号源の破壊を防止することができ
る。また、ＭＯＳＦＥＴの破壊直後にゲートの電位が急
激に変動しようとするが、コンデンサによってある程度
吸収されるから、この種の変動による制御信号源の破壊
も防止することができる。しかも、ＭＯＳＦＥＴのゲー
トとソースとの間は限流用抵抗を介して接続されるか
ら、第１のスイッチング素子が過電流によって破壊され
ることも防止できる。
【００１２】請求項２の発明の構成によれば、第１のス
イッチング素子がオンになると第２のスイッチング素子
がオンになることによって、制御信号源の出力端子間が
短絡され、ＭＯＳＦＥＴのゲートから制御信号源に向か
う電流および制御信号源から出力される制御信号がとも
に第２のスイッチング素子を通してバイパスされ、結果
的にＭＯＳＦＥＴ側と制御信号源側とが相互に影響を及
ぼさなくなる。つまり、ＭＯＳＦＥＴのゲートから制御
信号源への過電流の流れ込みによる制御信号源の破壊を
防止することができ、またこの状態では制御信号のＭＯ
ＳＦＥＴへの流れ込みも停止することになる。しかも、
請求項１の発明と同様に、ＭＯＳＦＥＴの破壊直後にゲ
ートの電位が急激に変動しようとするが、コンデンサに
よってある程度吸収されるから、この種の変動による制
御信号源の破壊も防止することができる。
イッチング素子がオンになると第２のスイッチング素子
がオンになることによって、制御信号源の出力端子間が
短絡され、ＭＯＳＦＥＴのゲートから制御信号源に向か
う電流および制御信号源から出力される制御信号がとも
に第２のスイッチング素子を通してバイパスされ、結果
的にＭＯＳＦＥＴ側と制御信号源側とが相互に影響を及
ぼさなくなる。つまり、ＭＯＳＦＥＴのゲートから制御
信号源への過電流の流れ込みによる制御信号源の破壊を
防止することができ、またこの状態では制御信号のＭＯ
ＳＦＥＴへの流れ込みも停止することになる。しかも、
請求項１の発明と同様に、ＭＯＳＦＥＴの破壊直後にゲ
ートの電位が急激に変動しようとするが、コンデンサに
よってある程度吸収されるから、この種の変動による制
御信号源の破壊も防止することができる。
【００１３】請求項３の発明の構成によれば、第２のス
イッチング素子のオン時にオフになる第３のスイッチン
グ素子を制御信号源とＭＯＳＦＥＴのゲートとの間に挿
入しているから、請求項２の発明の作用に加えて、異常
時には制御信号源とＭＯＳＦＥＴとを第３のスイッチン
グ素子によって完全に分離することができ、制御信号源
を確実に保護することができる。
イッチング素子のオン時にオフになる第３のスイッチン
グ素子を制御信号源とＭＯＳＦＥＴのゲートとの間に挿
入しているから、請求項２の発明の作用に加えて、異常
時には制御信号源とＭＯＳＦＥＴとを第３のスイッチン
グ素子によって完全に分離することができ、制御信号源
を確実に保護することができる。
【００１４】請求項４の発明の構成は、請求項１ないし
請求項３の発明の望ましい実施態様である。
請求項３の発明の望ましい実施態様である。
【００１５】
【実施例】（実施例１）
本実施例は、図１に示すように、図４に示した従来構成
に加えて、ＭＯＳＦＥＴＱ１ の短絡時に生じる過電流
に対する保護機能を追加してある。すなわち、駆動回路
１における分圧用の抵抗Ｒ２ に、ダイオードＤ１ と
コンデンサＣ１ との直列回路を並列接続し、コンデン
サＣ１ の両端にベース−エミッタ間を接続したｐｎｐ
形のトランジスタＱ３を第１のスイッチング素子として
設け、このトランジスタＱ３ のコレクタを限流用の抵
抗Ｒ５ を介してトランジスタＱ２ のコレクタに接続
してある。ダイオードＤ１ はＭＯＳＦＥＴＱ１ のゲ
ートにアノードを接続してあり、ダイオードＤ１ のカ
ソードとコンデンサＣ１ との接続点にはトランジスタ
Ｑ３ のエミッタを接続してある。
に加えて、ＭＯＳＦＥＴＱ１ の短絡時に生じる過電流
に対する保護機能を追加してある。すなわち、駆動回路
１における分圧用の抵抗Ｒ２ に、ダイオードＤ１ と
コンデンサＣ１ との直列回路を並列接続し、コンデン
サＣ１ の両端にベース−エミッタ間を接続したｐｎｐ
形のトランジスタＱ３を第１のスイッチング素子として
設け、このトランジスタＱ３ のコレクタを限流用の抵
抗Ｒ５ を介してトランジスタＱ２ のコレクタに接続
してある。ダイオードＤ１ はＭＯＳＦＥＴＱ１ のゲ
ートにアノードを接続してあり、ダイオードＤ１ のカ
ソードとコンデンサＣ１ との接続点にはトランジスタ
Ｑ３ のエミッタを接続してある。
【００１６】次に、本実施例の動作を説明する。駆動回
路１の動作は図４に示した従来構成と同様であるから、
過電流に対する保護機能についてのみ説明する。まず、
正常時において制御信号がＨレベルであるときには、ダ
イオードＤ１ が逆方向に接続されるから、コンデンサ
Ｃ１ は充電されずトランジスタＱ３ もオフに保たれ
ている。また、制御信号がＬレベルであるときには、Ｍ
ＯＳＦＥＴＱ１ のゲート−ソース間容量による残留電
荷がトランジスタＱ２ を通して放出される。このと
き、トランジスタＱ３ はオフに保たれるように回路定
数が設定されている。
路１の動作は図４に示した従来構成と同様であるから、
過電流に対する保護機能についてのみ説明する。まず、
正常時において制御信号がＨレベルであるときには、ダ
イオードＤ１ が逆方向に接続されるから、コンデンサ
Ｃ１ は充電されずトランジスタＱ３ もオフに保たれ
ている。また、制御信号がＬレベルであるときには、Ｍ
ＯＳＦＥＴＱ１ のゲート−ソース間容量による残留電
荷がトランジスタＱ２ を通して放出される。このと
き、トランジスタＱ３ はオフに保たれるように回路定
数が設定されている。
【００１７】ＭＯＳＦＥＴＱ１ の破壊によってドレイ
ン−ゲート間が短絡状態になると、電源Ｅから負荷Ｚを
通してＭＯＳＦＥＴＱ１ のゲートに高電圧が印加され
るから、電源Ｅ→負荷Ｚ→ＭＯＳＦＥＴＱ１ →ダイオ
ードＤ１ →コンデンサＣ１ の経路でコンデンサＣ
１ が充電され、コンデンサＣ１ の両端電圧が上昇す
ることによってトランジスタＱ３ がオンになる。その
結果、ＭＯＳＦＥＴＱ１ のゲートに流れる過大な電流
はダイオードＤ１ →トランジスタＱ３ →抵抗Ｒ５
を通してバイパスされることになる。このように、ＭＯ
ＳＦＥＴＱ１ の破壊によって制御信号源２に過大な電
流が流れようとしても、その電流はコンデンサＣ１ で
吸収された後に、トランジスタＱ３ のオンによって抵
抗Ｒ５ で限流された状態でバイパスされるから、結果
的に駆動回路１や制御信号源２が保護されることにな
る。
ン−ゲート間が短絡状態になると、電源Ｅから負荷Ｚを
通してＭＯＳＦＥＴＱ１ のゲートに高電圧が印加され
るから、電源Ｅ→負荷Ｚ→ＭＯＳＦＥＴＱ１ →ダイオ
ードＤ１ →コンデンサＣ１ の経路でコンデンサＣ
１ が充電され、コンデンサＣ１ の両端電圧が上昇す
ることによってトランジスタＱ３ がオンになる。その
結果、ＭＯＳＦＥＴＱ１ のゲートに流れる過大な電流
はダイオードＤ１ →トランジスタＱ３ →抵抗Ｒ５
を通してバイパスされることになる。このように、ＭＯ
ＳＦＥＴＱ１ の破壊によって制御信号源２に過大な電
流が流れようとしても、その電流はコンデンサＣ１ で
吸収された後に、トランジスタＱ３ のオンによって抵
抗Ｒ５ で限流された状態でバイパスされるから、結果
的に駆動回路１や制御信号源２が保護されることにな
る。
【００１８】以上説明したように、ＭＯＳＦＥＴＱ１
の正常時には図４に示した従来構成と同様に動作し、Ｍ
ＯＳＦＥＴＱ１ の破壊によってドレイン−ゲート間が
短絡したときには、電圧の急激な変化および急激に流れ
込む電流をコンデンサＣ１ により吸収するとともに、
その直後にトランジスタＱ３ をオンにし限流用の抵抗
Ｒ５ をゲート−ソース間に挿入することによって過大
な電流を抑制することができる。つまり、駆動回路１お
よび制御信号源２に過大な電流が流れるのを防止するこ
とができる。
の正常時には図４に示した従来構成と同様に動作し、Ｍ
ＯＳＦＥＴＱ１ の破壊によってドレイン−ゲート間が
短絡したときには、電圧の急激な変化および急激に流れ
込む電流をコンデンサＣ１ により吸収するとともに、
その直後にトランジスタＱ３ をオンにし限流用の抵抗
Ｒ５ をゲート−ソース間に挿入することによって過大
な電流を抑制することができる。つまり、駆動回路１お
よび制御信号源２に過大な電流が流れるのを防止するこ
とができる。
【００１９】（実施例２）
本実施例は、図２に示すように、実施例１の構成におい
て、抵抗Ｒ５ の一端をＭＯＳＦＥＴＱ１ のソースに
接続する代わりに、新たに追加した第２のスイッチング
素子としてのｎｐｎ形のトランジスタＱ４ のベースに
接続し、さらにトランジスタＱ４ のコレクタ−エミッ
タをトランジスタＱ２ のコレクタ−エミッタに順並列
に接続した構成を有する。本実施例で設けたトランジス
タＱ４ はオン時にトランジスタＱ２ の両端間を短絡
することによって、制御信号源２の出力端子間を短絡す
るとともにＭＯＳＦＥＴＱ１ からの過電流をバイパス
する。
て、抵抗Ｒ５ の一端をＭＯＳＦＥＴＱ１ のソースに
接続する代わりに、新たに追加した第２のスイッチング
素子としてのｎｐｎ形のトランジスタＱ４ のベースに
接続し、さらにトランジスタＱ４ のコレクタ−エミッ
タをトランジスタＱ２ のコレクタ−エミッタに順並列
に接続した構成を有する。本実施例で設けたトランジス
タＱ４ はオン時にトランジスタＱ２ の両端間を短絡
することによって、制御信号源２の出力端子間を短絡す
るとともにＭＯＳＦＥＴＱ１ からの過電流をバイパス
する。
【００２０】さらに具体的に説明すると、本実施例でも
実施例１の構成と同様に、正常時には制御信号に応じて
ＭＯＳＦＥＴＱ１ がオン・オフされ、その間、トラン
ジスタＱ３ はオフに保たれる。つまり、トランジスタ
Ｑ３ がオフであるから、トランジスタＱ４ はバイア
スがかからずオフに保たれる。一方、ＭＯＳＦＥＴＱ
１ の破壊によってゲートから過大な電流が流れ込む
と、実施例１と同様の動作によってトランジスタＱ３
がオンになる。したがって、トランジスタＱ４にバイア
スがかかってオンになり、ゲートから流れ込む電流は抵
抗Ｒ２ およびトランジスタＱ４ を通ることになり、
制御信号源２に流れることが防止されるのである。ま
た、この構成では制御信号源２からの制御信号もトラン
ジスタＱ４ で遮断されるから、過電流に対する保護を
一層確実に行なうことができる。また、本実施例におい
て、ＭＯＳＦＥＴＱ１ の破壊直後には、コンデンサＣ
１ により電圧の急激な変動が抑制され、また過大な電
流の一部はトランジスタＱ５ のオン直前まではダイオ
ードＤ１ →トランジスタＱ２ →抵抗Ｒ５ →トラン
ジスタＱ４ という経路でも流れる。他の構成および動
作は実施例１と同様である。
実施例１の構成と同様に、正常時には制御信号に応じて
ＭＯＳＦＥＴＱ１ がオン・オフされ、その間、トラン
ジスタＱ３ はオフに保たれる。つまり、トランジスタ
Ｑ３ がオフであるから、トランジスタＱ４ はバイア
スがかからずオフに保たれる。一方、ＭＯＳＦＥＴＱ
１ の破壊によってゲートから過大な電流が流れ込む
と、実施例１と同様の動作によってトランジスタＱ３
がオンになる。したがって、トランジスタＱ４にバイア
スがかかってオンになり、ゲートから流れ込む電流は抵
抗Ｒ２ およびトランジスタＱ４ を通ることになり、
制御信号源２に流れることが防止されるのである。ま
た、この構成では制御信号源２からの制御信号もトラン
ジスタＱ４ で遮断されるから、過電流に対する保護を
一層確実に行なうことができる。また、本実施例におい
て、ＭＯＳＦＥＴＱ１ の破壊直後には、コンデンサＣ
１ により電圧の急激な変動が抑制され、また過大な電
流の一部はトランジスタＱ５ のオン直前まではダイオ
ードＤ１ →トランジスタＱ２ →抵抗Ｒ５ →トラン
ジスタＱ４ という経路でも流れる。他の構成および動
作は実施例１と同様である。
【００２１】（実施例３）
本実施例は、図３に示すように、実施例２の構成に加え
て、抵抗Ｒ２ ，Ｒ３ の間に第３のスイッチング素子
としてのｐｎｐ形のトランジスタＱ５ のエミッタ−コ
レクタ間を挿入し、このトランジスタＱ５ のコレクタ
−ベース間に抵抗Ｒ６ を接続するとともに、トランジ
スタＱ５ のベースにトランジスタＱ４ のコレクタを
接続した構成を有する。つまり、トランジスタＱ５ の
コレクタは抵抗Ｒ３ に接続され、エミッタは抵抗Ｒ２
に接続される。トランジスタＱ５ はオフ時にはＭＯＳ
ＦＥＴＱ１ と制御信号源２とを完全に分離する機能を
有する。
て、抵抗Ｒ２ ，Ｒ３ の間に第３のスイッチング素子
としてのｐｎｐ形のトランジスタＱ５ のエミッタ−コ
レクタ間を挿入し、このトランジスタＱ５ のコレクタ
−ベース間に抵抗Ｒ６ を接続するとともに、トランジ
スタＱ５ のベースにトランジスタＱ４ のコレクタを
接続した構成を有する。つまり、トランジスタＱ５ の
コレクタは抵抗Ｒ３ に接続され、エミッタは抵抗Ｒ２
に接続される。トランジスタＱ５ はオフ時にはＭＯＳ
ＦＥＴＱ１ と制御信号源２とを完全に分離する機能を
有する。
【００２２】本実施例も基本的な動作は実施例１と同様
である。ただし、ＭＯＳＦＥＴＱ１ の残留電荷は抵抗
Ｒ１ を通してのみ放出され、トランジスタＱ２ を通
しては放出されない構成になっている。つまり、制御信
号がＨレベルであれば、トランジスタＱ５ はダイオー
ドとして機能しＭＯＳＦＥＴＱ１ をオンにするのであ
り、制御信号がＬレベルであれば、トランジスタＱ２
は遮断される。
である。ただし、ＭＯＳＦＥＴＱ１ の残留電荷は抵抗
Ｒ１ を通してのみ放出され、トランジスタＱ２ を通
しては放出されない構成になっている。つまり、制御信
号がＨレベルであれば、トランジスタＱ５ はダイオー
ドとして機能しＭＯＳＦＥＴＱ１ をオンにするのであ
り、制御信号がＬレベルであれば、トランジスタＱ２
は遮断される。
【００２３】一方、ＭＯＳＦＥＴＱ１ が破壊されドレ
イン−ソース間が短絡されたとすると、実施例１と同様
にダイオードＤ１ を通してコンデンサＣ１ が充電さ
れ、コンデンサＣ１ の両端電圧の上昇によってトラン
ジスタＱ３ がオンになる。トランジスタＱ３ がオン
になれば、トランジスタＱ４ がオンになり、トランジ
スタＱ５ をオフにする。つまり、ＭＯＳＦＥＴＱ１
のドレインからの過電流が制御信号源２に流れ込むこと
が防止される。また、トランジスタＱ４ のオンによっ
て制御信号源２の出力端子間が抵抗Ｒ３ および抵抗Ｒ
６ を介して短絡されることになる。さらに、ＭＯＳＦ
ＥＴＱ１ が破壊された直後における急激な電圧の変化
はコンデンサＣ１ により吸収され、また過電流はダイ
オードＤ１ →トランジスタＱ３ →抵抗Ｒ５ →トラ
ンジスタＱ４ を通して限流した状態で流れるから、電
流の急激な変化も抑制される。他の構成および動作は実
施例１と同様である。
イン−ソース間が短絡されたとすると、実施例１と同様
にダイオードＤ１ を通してコンデンサＣ１ が充電さ
れ、コンデンサＣ１ の両端電圧の上昇によってトラン
ジスタＱ３ がオンになる。トランジスタＱ３ がオン
になれば、トランジスタＱ４ がオンになり、トランジ
スタＱ５ をオフにする。つまり、ＭＯＳＦＥＴＱ１
のドレインからの過電流が制御信号源２に流れ込むこと
が防止される。また、トランジスタＱ４ のオンによっ
て制御信号源２の出力端子間が抵抗Ｒ３ および抵抗Ｒ
６ を介して短絡されることになる。さらに、ＭＯＳＦ
ＥＴＱ１ が破壊された直後における急激な電圧の変化
はコンデンサＣ１ により吸収され、また過電流はダイ
オードＤ１ →トランジスタＱ３ →抵抗Ｒ５ →トラ
ンジスタＱ４ を通して限流した状態で流れるから、電
流の急激な変化も抑制される。他の構成および動作は実
施例１と同様である。
【００２４】上述した各実施例のトランジスタＱ２ 〜
Ｑ５ はＦＥＴなどに置き換えることも可能である。
Ｑ５ はＦＥＴなどに置き換えることも可能である。
【００２５】
【発明の効果】本発明は上述のように、ＭＯＳＦＥＴの
破壊によってドレインとゲートとが短絡して電源からの
電流がゲートから制御信号源に向かって流れようとする
と、ダイオードを通してコンデンサが充電されることに
より、第１のスイッチング素子がオンにから、ＭＯＳＦ
ＥＴの破壊直後にゲートの電位が急激に変動しようとし
ても、コンデンサによってある程度吸収され、この種の
変動による制御信号源の破壊を防止することができると
いう利点がある。
破壊によってドレインとゲートとが短絡して電源からの
電流がゲートから制御信号源に向かって流れようとする
と、ダイオードを通してコンデンサが充電されることに
より、第１のスイッチング素子がオンにから、ＭＯＳＦ
ＥＴの破壊直後にゲートの電位が急激に変動しようとし
ても、コンデンサによってある程度吸収され、この種の
変動による制御信号源の破壊を防止することができると
いう利点がある。
【００２６】また、請求項１の発明のように、コンデン
サの両端電圧が所定電圧以上になるとオンになる第１の
スイッチング素子と限流用抵抗との直列回路をＭＯＳＦ
ＥＴのゲートとソースとの間に接続した構成を採用すれ
ば、ＭＯＳＦＥＴの異常時に第１のスイッチング素子と
限流用抵抗とを通してＭＯＳＦＥＴのゲートとソースと
の間が接続され、ＭＯＳＦＥＴのゲートから制御信号源
に流れようとする電流がバイパスされ、制御信号源への
過電流の流れ込みによる制御信号源の破壊を防止するこ
とができるという利点がある。しかも、ＭＯＳＦＥＴの
ゲートとソースとの間は限流用抵抗を介して接続される
から、第１のスイッチング素子が過電流によって破壊さ
れることも防止できるという利点がある。
サの両端電圧が所定電圧以上になるとオンになる第１の
スイッチング素子と限流用抵抗との直列回路をＭＯＳＦ
ＥＴのゲートとソースとの間に接続した構成を採用すれ
ば、ＭＯＳＦＥＴの異常時に第１のスイッチング素子と
限流用抵抗とを通してＭＯＳＦＥＴのゲートとソースと
の間が接続され、ＭＯＳＦＥＴのゲートから制御信号源
に流れようとする電流がバイパスされ、制御信号源への
過電流の流れ込みによる制御信号源の破壊を防止するこ
とができるという利点がある。しかも、ＭＯＳＦＥＴの
ゲートとソースとの間は限流用抵抗を介して接続される
から、第１のスイッチング素子が過電流によって破壊さ
れることも防止できるという利点がある。
【００２７】請求項２の発明のように、コンデンサの両
端電圧が所定電圧以上になるとオンになる第１のスイッ
チング素子のオン時にオンになる第２のスイッチング素
子を、制御信号源の出力端子間に接続したものでは、第
１のスイッチング素子がオンになると第２のスイッチン
グ素子がオンになることによって、制御信号源の出力端
子間が短絡され、ＭＯＳＦＥＴのゲートから制御信号源
に向かう電流および制御信号源から出力される制御信号
がともに第２のスイッチング素子を通してバイパスさ
れ、結果的にＭＯＳＦＥＴ側と制御信号源側とが相互に
影響を及ぼさなくなるのであり、ＭＯＳＦＥＴのゲート
から制御信号源への過電流の流れ込みによる制御信号源
の破壊を防止することができ、またこの状態では制御信
号のＭＯＳＦＥＴへの流れ込みも停止するという利点が
ある。
端電圧が所定電圧以上になるとオンになる第１のスイッ
チング素子のオン時にオンになる第２のスイッチング素
子を、制御信号源の出力端子間に接続したものでは、第
１のスイッチング素子がオンになると第２のスイッチン
グ素子がオンになることによって、制御信号源の出力端
子間が短絡され、ＭＯＳＦＥＴのゲートから制御信号源
に向かう電流および制御信号源から出力される制御信号
がともに第２のスイッチング素子を通してバイパスさ
れ、結果的にＭＯＳＦＥＴ側と制御信号源側とが相互に
影響を及ぼさなくなるのであり、ＭＯＳＦＥＴのゲート
から制御信号源への過電流の流れ込みによる制御信号源
の破壊を防止することができ、またこの状態では制御信
号のＭＯＳＦＥＴへの流れ込みも停止するという利点が
ある。
【００２８】請求項３の発明のように、第２のスイッチ
ング素子のオン時にオフになる第３のスイッチング素子
を制御信号源とＭＯＳＦＥＴのゲートとの間に挿入して
いるものでは、異常時には制御信号源とＭＯＳＦＥＴと
を第３のスイッチング素子によって完全に分離すること
ができ、制御信号源を確実に保護することができるとい
う利点がある。
ング素子のオン時にオフになる第３のスイッチング素子
を制御信号源とＭＯＳＦＥＴのゲートとの間に挿入して
いるものでは、異常時には制御信号源とＭＯＳＦＥＴと
を第３のスイッチング素子によって完全に分離すること
ができ、制御信号源を確実に保護することができるとい
う利点がある。
【図１】実施例１を示す回路図である。
【図２】実施例２を示す回路図である。
【図３】実施例３を示す回路図である。
【図４】従来例を示す回路図である。
１ 駆動回路
２ 制御信号源
Ｃ１ コンデンサ
Ｄ１ ダイオード
Ｅ 電源
Ｑ１ ＭＯＳＦＥＴ
Ｑ３ トランジスタ（第１のスイッチング素子）
Ｑ４ トランジスタ（第２のスイッチング素子）
Ｑ５ トランジスタ（第３のスイッチング素子）
Ｒ１ 抵抗（第１の分圧用抵抗）
Ｒ２ 抵抗（第２の分圧用抵抗）
Ｒ５ 抵抗（限流用抵抗）
Ｚ 負荷
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−266614（ＪＰ，Ａ)
特開 平５−343972（ＪＰ，Ａ)
特開 平７−236285（ＪＰ，Ａ)
特開 平７−297697（ＪＰ，Ａ)
特開 平７−297700（ＪＰ，Ａ)
特開 平７−322641（ＪＰ，Ａ)
特開 平８−18417（ＪＰ，Ａ)
特開 平８−130453（ＪＰ，Ａ)
実開 平６−59909（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02H 7/20
H03K 17/08
Claims (4)
- 【請求項１】 電源と負荷との間に挿入されるＭＯＳＦ
ＥＴのゲートと制御信号を発生する制御信号源との間に
挿入され、制御信号に応じてＭＯＳＦＥＴを制御する駆
動回路であって、ＭＯＳＦＥＴのドレインとゲートとの
短絡時にＭＯＳＦＥＴのゲートから制御信号源に向かっ
て電流が流れるとダイオードを介して充電されるコンデ
ンサと、コンデンサの両端電圧が所定電圧以上になると
オンになる第１のスイッチング素子と、制御信号源の一
方の出力端子とともに電源の一端に共通に接続されるＭ
ＯＳＦＥＴのソースとゲートとの間に第１のスイッチン
グ素子との直列回路が挿入された限流用抵抗とを備える
ことを特徴とするＭＯＳＦＥＴの駆動回路。 - 【請求項２】 電源と負荷との間に挿入されるＭＯＳＦ
ＥＴのゲートと制御信号を発生する制御信号源との間に
挿入され、制御信号に応じてＭＯＳＦＥＴを制御する駆
動回路であって、ＭＯＳＦＥＴのドレインとゲートとの
短絡時にＭＯＳＦＥＴのゲートから制御信号源に向かっ
て電流が流れるとダイオードを介して充電されるコンデ
ンサと、コンデンサの両端電圧が所定電圧以上になると
オンになる第１のスイッチング素子と、制御信号源の出
力端子間に接続され第１のスイッチング素子のオン時に
オンになるように限流用抵抗を介して第１のスイッチン
グ素子がゲートに接続された第２のスイッチング素子と
を備えることを特徴とするＭＯＳＦＥＴの駆動回路。 - 【請求項３】 電源と負荷との間に挿入されるＭＯＳＦ
ＥＴのゲートと制御信号を発生する制御信号源との間に
挿入され、制御信号に応じてＭＯＳＦＥＴを制御する駆
動回路であって、ＭＯＳＦＥＴのドレインとゲートとの
短絡時にＭＯＳＦＥＴのゲートから制御信号源に向かっ
て電流が流れるとダイオードを介して充電されるコンデ
ンサと、コンデンサの両端電圧が所定電圧以上になると
オンになる第１のスイッチング素子と、制御信号源の出
力端子間に接続され第１のスイッチング素子のオン時に
オンになるように限流用抵抗を介して第１のスイッチン
グ素子がゲートに接続された第２のスイッチング素子
と、制御信号源とＭＯＳＦＥＴのゲートとの間に挿入さ
れ第２のスイッチング素子のオン時にオフになる第３の
スイッチング素子とを備えることを特徴とするＭＯＳＦ
ＥＴの駆動回路。 - 【請求項４】 互いに直列接続された直列回路が制御信
号源の出力端子間に接続された一対の分圧用抵抗を設
け、一方の分圧用抵抗をＭＯＳＦＥＴのゲートとソース
との間に接続し、他方の分圧用抵抗を制御信号源とＭＯ
ＳＦＥＴのゲートとの間に挿入し、上記ダイオードと上
記コンデンサとの直列回路を上記他方の分圧用抵抗に並
列接続し、上記第１のスイッチング素子はｐｎｐ形のト
ランジスタであって、ダイオードのカソードとコンデン
サの一端との接続点にエミッタを接続し、コンデンサの
他端にベースを接続し、限流用抵抗の一端にコレクタを
接続して成ることを特徴とする請求項１ないし請求項３
のいずれかに記載のＭＯＳＦＥＴの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02704395A JP3475546B2 (ja) | 1995-02-15 | 1995-02-15 | Ｍｏｓｆｅｔの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02704395A JP3475546B2 (ja) | 1995-02-15 | 1995-02-15 | Ｍｏｓｆｅｔの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08223784A JPH08223784A (ja) | 1996-08-30 |
| JP3475546B2 true JP3475546B2 (ja) | 2003-12-08 |
Family
ID=12210050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02704395A Expired - Fee Related JP3475546B2 (ja) | 1995-02-15 | 1995-02-15 | Ｍｏｓｆｅｔの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475546B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111224373B (zh) * | 2018-11-27 | 2023-01-06 | 市光法雷奥（佛山）汽车照明***有限公司 | 保护电路、电路及其操作方法、相应的车灯和车辆 |
-
1995
- 1995-02-15 JP JP02704395A patent/JP3475546B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08223784A (ja) | 1996-08-30 |
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