JP3235375B2 - パワ−素子駆動装置 - Google Patents
パワ−素子駆動装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴなどのパ
ワ−素子を駆動するパワ−素子駆動装置に関する。
ワ−素子を駆動するパワ−素子駆動装置に関する。
【０００２】
【従来の技術】本発明に係る従来例を図４に示す。
【０００３】本回路は、パワ−素子（例えばＭＯＳＦＥ
Ｔ）（Ｑ1 ）のゲ−ト・ソ−ス間に並列接続したツェナ
−ダイオ−ドＺＤ1 と、ツェナ−ダイオ−ドＺＤ1 に並
列接続した第１ゲート電圧制御抵抗Ｒ1 と、ＭＯＳＦＥ
Ｔ（Ｑ1 ）のゲ−トに直列接続された第２ゲート電圧制
御抵抗Ｒ2 と、第２ゲ−ト電圧制御抵抗Ｒ2 を介して第
１ゲ−ト電圧制御抵抗Ｒ1 に並列接続されたスイッチン
グ素子（例えばＰＮＰトランジスタ）Ｔｒ1 と、ＰＮＰ
トランジスタＴｒ1 のエミッタ端子，制御電源１間に直
列接続された第１オフ電圧保持抵抗Ｒ3 と、ＰＮＰトラ
ンジスタＴｒ1のベ−ス端子，制御電源１間に直列接続
された第２オフ電圧保持抵抗Ｒ4 とから構成される。
Ｔ）（Ｑ1 ）のゲ−ト・ソ−ス間に並列接続したツェナ
−ダイオ−ドＺＤ1 と、ツェナ−ダイオ−ドＺＤ1 に並
列接続した第１ゲート電圧制御抵抗Ｒ1 と、ＭＯＳＦＥ
Ｔ（Ｑ1 ）のゲ−トに直列接続された第２ゲート電圧制
御抵抗Ｒ2 と、第２ゲ−ト電圧制御抵抗Ｒ2 を介して第
１ゲ−ト電圧制御抵抗Ｒ1 に並列接続されたスイッチン
グ素子（例えばＰＮＰトランジスタ）Ｔｒ1 と、ＰＮＰ
トランジスタＴｒ1 のエミッタ端子，制御電源１間に直
列接続された第１オフ電圧保持抵抗Ｒ3 と、ＰＮＰトラ
ンジスタＴｒ1のベ−ス端子，制御電源１間に直列接続
された第２オフ電圧保持抵抗Ｒ4 とから構成される。
【０００４】次に、本回路の動作を簡単に説明する。制
御電源１から高電圧が出力されると、ＰＮＰトランジス
タＴｒ1 のベ−ス端子の電位の方がＰＮＰトランジスタ
Ｔｒ1 のエミッタ端子の電位よりも高くなるので、ＰＮ
ＰトランジスタＴｒ1 はオフされて、ＭＯＳＦＥＴ（Ｑ
1 ）のゲート端子に順バイアス電圧が印加され、ＭＯＳ
ＦＥＴ（Ｑ1 ）はオンする。制御電源１から零電圧が出
力されると、ＰＮＰトランジスタＴｒ1 のベ−ス端子の
電位の方がＰＮＰトランジスタＴｒ1 のエミッタ端子の
電位よりも低くなるので、ＰＮＰトランジスタＴｒ1 は
オンされ、ＭＯＳＦＥＴ（Ｑ1 ）のゲート端子に零電圧
が印加されて、ＭＯＳＦＥＴ（Ｑ1 ）はオフする。
御電源１から高電圧が出力されると、ＰＮＰトランジス
タＴｒ1 のベ−ス端子の電位の方がＰＮＰトランジスタ
Ｔｒ1 のエミッタ端子の電位よりも高くなるので、ＰＮ
ＰトランジスタＴｒ1 はオフされて、ＭＯＳＦＥＴ（Ｑ
1 ）のゲート端子に順バイアス電圧が印加され、ＭＯＳ
ＦＥＴ（Ｑ1 ）はオンする。制御電源１から零電圧が出
力されると、ＰＮＰトランジスタＴｒ1 のベ−ス端子の
電位の方がＰＮＰトランジスタＴｒ1 のエミッタ端子の
電位よりも低くなるので、ＰＮＰトランジスタＴｒ1 は
オンされ、ＭＯＳＦＥＴ（Ｑ1 ）のゲート端子に零電圧
が印加されて、ＭＯＳＦＥＴ（Ｑ1 ）はオフする。
【０００５】
【発明が解決しようとする課題】しかし、上記従来例に
於いては、ＭＯＳＦＥＴ（Ｑ1 ）に大きなストレスが印
加されるなどしてＭＯＳＦＥＴ（Ｑ1 ）が素子破壊し
て、ＭＯＳＦＥＴ（Ｑ1 ）のドレイン・ソ−ス間及びド
レイン・ゲ−ト間が短絡すると、ツェナ−ダイオ−ドＺ
Ｄ1 ，ＰＮＰトランジスタＴｒ1 ，制御電源１などに大
きなストレスが印加されて、ツェナ−ダイオ−ドＺ
Ｄ1 ，ＰＮＰトランジスタＴｒ1 ，制御電源１などの劣
化が起こる、という問題が生じる。
於いては、ＭＯＳＦＥＴ（Ｑ1 ）に大きなストレスが印
加されるなどしてＭＯＳＦＥＴ（Ｑ1 ）が素子破壊し
て、ＭＯＳＦＥＴ（Ｑ1 ）のドレイン・ソ−ス間及びド
レイン・ゲ−ト間が短絡すると、ツェナ−ダイオ−ドＺ
Ｄ1 ，ＰＮＰトランジスタＴｒ1 ，制御電源１などに大
きなストレスが印加されて、ツェナ−ダイオ−ドＺ
Ｄ1 ，ＰＮＰトランジスタＴｒ1 ，制御電源１などの劣
化が起こる、という問題が生じる。
【０００６】本発明は、上記問題点に鑑みてなされたも
ので、その目的とするところは、パワ−素子の破壊など
で過電流が流れることによる、ツェナ−ダイオ−ド，ス
イッチング素子，制御電源などの劣化を防ぐことができ
るパワ−素子駆動装置を提供することである。
ので、その目的とするところは、パワ−素子の破壊など
で過電流が流れることによる、ツェナ−ダイオ−ド，ス
イッチング素子，制御電源などの劣化を防ぐことができ
るパワ−素子駆動装置を提供することである。
【０００７】
【課題を解決するための手段】上記問題点を解決する為
に、請求項１記載の発明によれば、パワ−素子の制御端
子間に接続された第１のスイッチング素子と、前記パワ
−素子の制御端子間に接続された第１のツェナ−ダイオ
−ドと、前記パワ−素子のゲ−トに駆動信号を印加する
制御電源とから少なくとも構成されるパワ−素子駆動装
置に於いて、前記パワ−素子のゲ−ト電流が過電流であ
ることを検知すると共に、前記第１のスイッチング素子
及び前記制御電源と前記パワ−素子のゲ−トとの接続を
オフする保護回路を設けたことを特徴とする。
に、請求項１記載の発明によれば、パワ−素子の制御端
子間に接続された第１のスイッチング素子と、前記パワ
−素子の制御端子間に接続された第１のツェナ−ダイオ
−ドと、前記パワ−素子のゲ−トに駆動信号を印加する
制御電源とから少なくとも構成されるパワ−素子駆動装
置に於いて、前記パワ−素子のゲ−ト電流が過電流であ
ることを検知すると共に、前記第１のスイッチング素子
及び前記制御電源と前記パワ−素子のゲ−トとの接続を
オフする保護回路を設けたことを特徴とする。
【０００８】保護回路は、前記パワー素子のゲート及び
前記制御電源間に直列接続された第２のスイッチング素
子と、前記第２のスイッチング素子の制御端子間に接続
された第３のスイッチング素子と、前記第３のスイッチ
ング素子の制御端子に直列接続されると共に、過電流を
限流する第１の過電流限流手段とで少なくとも構成した
ことを特徴とする。
前記制御電源間に直列接続された第２のスイッチング素
子と、前記第２のスイッチング素子の制御端子間に接続
された第３のスイッチング素子と、前記第３のスイッチ
ング素子の制御端子に直列接続されると共に、過電流を
限流する第１の過電流限流手段とで少なくとも構成した
ことを特徴とする。
【０００９】請求項２記載の発明によれば、保護回路
は、請求項１記載のものに加えて、前記ツェナーダイオ
ードに直列接続されると共に、前記第１のツェナーダイ
オードに流れる過電流を限流する第２の過電流限流手段
とで少なくとも構成したことを特徴とする。
は、請求項１記載のものに加えて、前記ツェナーダイオ
ードに直列接続されると共に、前記第１のツェナーダイ
オードに流れる過電流を限流する第２の過電流限流手段
とで少なくとも構成したことを特徴とする。
【００１０】請求項３記載の発明によれば、保護回路
は、請求項２記載のものに加えて、前記第３のスイッチ
ング素子及びグランド間に接続される第２のツェナーダ
イオードとで少なくとも構成したことを特徴とする。
は、請求項２記載のものに加えて、前記第３のスイッチ
ング素子及びグランド間に接続される第２のツェナーダ
イオードとで少なくとも構成したことを特徴とする。
【００１１】
【作用】請求項１記載の発明によれば、パワ−素子に過
電流が流れると保護回路で検知して、パワ−素子のゲ−
トと制御電源との接続をオフする。
電流が流れると保護回路で検知して、パワ−素子のゲ−
トと制御電源との接続をオフする。
【００１２】請求項１記載の発明によれば、パワー素子
に過電流が流れると、第１の過電流限流手段で限流され
た電流を第３のスイッチング素子のベースに入力して、
第３のスイッチング素子をオンすることにより、第２の
スイッチング素子をオフして、パワー素子のゲートと制
御電源との接続をオフする。
に過電流が流れると、第１の過電流限流手段で限流され
た電流を第３のスイッチング素子のベースに入力して、
第３のスイッチング素子をオンすることにより、第２の
スイッチング素子をオフして、パワー素子のゲートと制
御電源との接続をオフする。
【００１３】請求項２記載の発明によれば、パワー素子
に過電流が流れると、パワー素子のゲートと制御電源と
の接続をオフすると共に、第２の過電流限流素子で限流
された電流を第１のツェナーダイオードに流す。
に過電流が流れると、パワー素子のゲートと制御電源と
の接続をオフすると共に、第２の過電流限流素子で限流
された電流を第１のツェナーダイオードに流す。
【００１４】請求項３記載の発明によれば、第２の過電
流限流素子の両端電圧が、第２のツェナーダイオードの
ブレークダウン電圧を越えると、第３のスイッチング素
子がオンし、第２のスイッチング素子をオフして、パワ
ー素子のゲートと制御電源との接続をオフする。
流限流素子の両端電圧が、第２のツェナーダイオードの
ブレークダウン電圧を越えると、第３のスイッチング素
子がオンし、第２のスイッチング素子をオフして、パワ
ー素子のゲートと制御電源との接続をオフする。
【００１５】
（実施例１）本発明の第１実施例に係る回路図を図１に
示す。
示す。
【００１６】図４に示した従来例と異なる点は、ＭＯＳ
ＦＥＴ（Ｑ1 ）のゲ−トに流れ込む過電流を限流するた
めの第２ベース電流制御抵抗Ｒ6 と、第１ゲ−ト電圧制
御抵抗Ｒ1 ，第２ゲ−ト電圧制御抵抗Ｒ2 間に直列接続
されたＮＰＮトランジスタＴｒ2 と、ＮＰＮトランジス
タＴｒ2 のベース電流供給の為の第１ベース電流制御抵
抗Ｒ5 と、ＮＰＮトランジスタＴｒ2 のベース電圧保持
の為のベース電圧保持ツェナ−ダイオ−ドＺＤ2 と、Ｎ
ＰＮトランジスタＴｒ2 のベ−ス電圧制御の為のＮＰＮ
トランジスタＴｒ3 とから構成される保護回路２を、第
１ゲ−ト電圧制御抵抗Ｒ1 ，第２ゲ−ト電圧制御抵抗Ｒ
2 間に接続したことであり、その他の従来例と同一構成
には同一符号を付すことにより説明を省略する。
ＦＥＴ（Ｑ1 ）のゲ−トに流れ込む過電流を限流するた
めの第２ベース電流制御抵抗Ｒ6 と、第１ゲ−ト電圧制
御抵抗Ｒ1 ，第２ゲ−ト電圧制御抵抗Ｒ2 間に直列接続
されたＮＰＮトランジスタＴｒ2 と、ＮＰＮトランジス
タＴｒ2 のベース電流供給の為の第１ベース電流制御抵
抗Ｒ5 と、ＮＰＮトランジスタＴｒ2 のベース電圧保持
の為のベース電圧保持ツェナ−ダイオ−ドＺＤ2 と、Ｎ
ＰＮトランジスタＴｒ2 のベ−ス電圧制御の為のＮＰＮ
トランジスタＴｒ3 とから構成される保護回路２を、第
１ゲ−ト電圧制御抵抗Ｒ1 ，第２ゲ−ト電圧制御抵抗Ｒ
2 間に接続したことであり、その他の従来例と同一構成
には同一符号を付すことにより説明を省略する。
【００１７】次に、本回路の動作を簡単に説明する。正
常状態時は、制御電源１が高電圧を出力するとＮＰＮト
ランジスタＴｒ2 はオンし、制御電源１が零電圧を出力
するとＮＰＮトランジスタＴｒ2 はオフする。ＭＯＳＦ
ＥＴ（Ｑ1 ）の素子破壊などによる異常状態時は、ＭＯ
ＳＦＥＴ（Ｑ 1 ）のゲート端子に高電圧が印加され、Ｍ
ＯＳＦＥＴ（Ｑ1 ）のドレイン端子→ＭＯＳＦＥＴ（Ｑ
1 ）のベ−ス端子→第２ベ−ス電流制限抵抗Ｒ6 →ＮＰ
ＮトランジスタＴｒ3 のベ−ス端子→ＮＰＮトランジス
タＴｒ3 のエミッタ端子→ＭＯＳＦＥＴ（Ｑ1 ）のソ−
ス端子の経路で過電流が流れ込む。この時、ＮＰＮトラ
ンジスタＴｒ3 がオンしてＮＰＮトランジスタＴｒ2 の
ベ−ス，エミッタ間を短絡することによりＮＰＮトラン
ジスタＴｒ2 をオフする。過電流は第２ベ−ス電流制限
抵抗Ｒ6 で限流される。
常状態時は、制御電源１が高電圧を出力するとＮＰＮト
ランジスタＴｒ2 はオンし、制御電源１が零電圧を出力
するとＮＰＮトランジスタＴｒ2 はオフする。ＭＯＳＦ
ＥＴ（Ｑ1 ）の素子破壊などによる異常状態時は、ＭＯ
ＳＦＥＴ（Ｑ 1 ）のゲート端子に高電圧が印加され、Ｍ
ＯＳＦＥＴ（Ｑ1 ）のドレイン端子→ＭＯＳＦＥＴ（Ｑ
1 ）のベ−ス端子→第２ベ−ス電流制限抵抗Ｒ6 →ＮＰ
ＮトランジスタＴｒ3 のベ−ス端子→ＮＰＮトランジス
タＴｒ3 のエミッタ端子→ＭＯＳＦＥＴ（Ｑ1 ）のソ−
ス端子の経路で過電流が流れ込む。この時、ＮＰＮトラ
ンジスタＴｒ3 がオンしてＮＰＮトランジスタＴｒ2 の
ベ−ス，エミッタ間を短絡することによりＮＰＮトラン
ジスタＴｒ2 をオフする。過電流は第２ベ−ス電流制限
抵抗Ｒ6 で限流される。
【００１８】この様に構成することにより、過電流が制
御電源１に流れ込む前にＮＰＮトランジスタＴｒ2 をオ
フして、ＰＮＰトランジスタＴｒ1 ，制御電源１などを
保護することができる。
御電源１に流れ込む前にＮＰＮトランジスタＴｒ2 をオ
フして、ＰＮＰトランジスタＴｒ1 ，制御電源１などを
保護することができる。
【００１９】（実施例２）本発明の第２実施例に係る回
路図を図２に示す。
路図を図２に示す。
【００２０】図１に示した第１実施例と異なる点は、ツ
ェナ−ダイオ−ドＺＤ1 とＭＯＳＦＥＴ（Ｑ1 ）のソ−
スとの間に直列接続されると共に、ＭＯＳＦＥＴ
（Ｑ1 ）のゲ−トへ流れ込む過電流を限流する過電流限
流抵抗Ｒ7 を設け、且つ第２ベ−ス電流制限抵抗Ｒ6 の
一端をツェナ−ダイオ−ドＺＤ1 ，過電流限流抵抗Ｒ7
の接点に接続したことであり、その他の第１実施例と同
一構成には同一符号を付すことにより説明を省略する。
ェナ−ダイオ−ドＺＤ1 とＭＯＳＦＥＴ（Ｑ1 ）のソ−
スとの間に直列接続されると共に、ＭＯＳＦＥＴ
（Ｑ1 ）のゲ−トへ流れ込む過電流を限流する過電流限
流抵抗Ｒ7 を設け、且つ第２ベ−ス電流制限抵抗Ｒ6 の
一端をツェナ−ダイオ−ドＺＤ1 ，過電流限流抵抗Ｒ7
の接点に接続したことであり、その他の第１実施例と同
一構成には同一符号を付すことにより説明を省略する。
【００２１】この様に構成したことにより、ＰＮＰトラ
ンジスタＴｒ1 ，制御電源１などをに加えて、ツェナ−
ダイオ−ドＺＤ1 も保護することができる。
ンジスタＴｒ1 ，制御電源１などをに加えて、ツェナ−
ダイオ−ドＺＤ1 も保護することができる。
【００２２】（実施例３）本発明の第３実施例に係る回
路図を図３に示す。
路図を図３に示す。
【００２３】図２に示した第２実施例と異なる点は、ツ
ェナ−ダイオ−ドＺＤ2 の代わりに、第１ベ−ス電流制
限抵抗Ｒ5 ，ＮＰＮトランジスタＴｒ3 の両端に並列接
続された抵抗Ｒ8 と、過電流限流抵抗Ｒ7 を介してＮＰ
ＮトランジスタＴｒ3 のベ−ス・エミッタ間に接続され
たツェナ−ダイオ−ドＺＤ3 とを設けて、第２ベ−ス電
流制限抵抗Ｒ6 を省略したことであり、その他の第２実
施例と同一構成には同一符号を付すことにより説明を省
略する。
ェナ−ダイオ−ドＺＤ2 の代わりに、第１ベ−ス電流制
限抵抗Ｒ5 ，ＮＰＮトランジスタＴｒ3 の両端に並列接
続された抵抗Ｒ8 と、過電流限流抵抗Ｒ7 を介してＮＰ
ＮトランジスタＴｒ3 のベ−ス・エミッタ間に接続され
たツェナ−ダイオ−ドＺＤ3 とを設けて、第２ベ−ス電
流制限抵抗Ｒ6 を省略したことであり、その他の第２実
施例と同一構成には同一符号を付すことにより説明を省
略する。
【００２４】次に、本回路の動作を簡単に説明する。正
常状態時は、制御電源１が高電圧を出力するとＮＰＮト
ランジスタＴｒ2 はオンし、制御電源１が零電圧を出力
するとＮＰＮトランジスタＴｒ2 はオフする。ＭＯＳＦ
ＥＴ（Ｑ1 ）の素子破壊などによる異常状態時は、ＭＯ
ＳＦＥＴ（Ｑ 1 ）のゲート端子に高電圧が印加され、Ｍ
ＯＳＦＥＴ（Ｑ1 ）のドレイン端子→ＭＯＳＦＥＴ（Ｑ
1 ）のベ−ス端子→ツェナ−ダイオ−ドＺＤ1 →ＮＰＮ
トランジスタＴｒ3 のベ−ス端子→ＮＰＮトランジスタ
Ｔｒ3 のエミッタ端子→ツェナ−ダイオ−ドＺＤ3 →Ｍ
ＯＳＦＥＴ（Ｑ1 ）のソ−ス端子の経路で過電流が流れ
込む。この時、ＮＰＮトランジスタＴｒ3 がオンしてＮ
ＰＮトランジスタＴｒ2をオフする。過電流は過電流限
流抵抗Ｒ7 で限流されることにより、ツェナ−ダイオ−
ドＺＤ1 を保護することができる。ここで、過電流限流
抵抗Ｒ7 の高電位側の電圧がツェナ−ダイオ−ドＺＤ3
のカソード電圧より高くなることによってＮＰＮトラン
ジスタＴｒ3 が順バイアスされてオンする。
常状態時は、制御電源１が高電圧を出力するとＮＰＮト
ランジスタＴｒ2 はオンし、制御電源１が零電圧を出力
するとＮＰＮトランジスタＴｒ2 はオフする。ＭＯＳＦ
ＥＴ（Ｑ1 ）の素子破壊などによる異常状態時は、ＭＯ
ＳＦＥＴ（Ｑ 1 ）のゲート端子に高電圧が印加され、Ｍ
ＯＳＦＥＴ（Ｑ1 ）のドレイン端子→ＭＯＳＦＥＴ（Ｑ
1 ）のベ−ス端子→ツェナ−ダイオ−ドＺＤ1 →ＮＰＮ
トランジスタＴｒ3 のベ−ス端子→ＮＰＮトランジスタ
Ｔｒ3 のエミッタ端子→ツェナ−ダイオ−ドＺＤ3 →Ｍ
ＯＳＦＥＴ（Ｑ1 ）のソ−ス端子の経路で過電流が流れ
込む。この時、ＮＰＮトランジスタＴｒ3 がオンしてＮ
ＰＮトランジスタＴｒ2をオフする。過電流は過電流限
流抵抗Ｒ7 で限流されることにより、ツェナ−ダイオ−
ドＺＤ1 を保護することができる。ここで、過電流限流
抵抗Ｒ7 の高電位側の電圧がツェナ−ダイオ−ドＺＤ3
のカソード電圧より高くなることによってＮＰＮトラン
ジスタＴｒ3 が順バイアスされてオンする。
【００２５】また、正常動作時に於いて、ＭＯＳＦＥＴ
（Ｑ1 ）のゲート電圧がノイズなどで上昇することによ
って過電流限流抵抗Ｒ7 の両端電圧が上昇し、過電流限
流抵抗Ｒ7 の高電位側の電圧がツェナ−ダイオ−ドＺＤ
3 のカソード電圧より高くなると、ＮＰＮトランジスタ
Ｔｒ3 が順バイアスされてオンすることによりＮＰＮト
ランジスタＴｒ2 をオフする。
（Ｑ1 ）のゲート電圧がノイズなどで上昇することによ
って過電流限流抵抗Ｒ7 の両端電圧が上昇し、過電流限
流抵抗Ｒ7 の高電位側の電圧がツェナ−ダイオ−ドＺＤ
3 のカソード電圧より高くなると、ＮＰＮトランジスタ
Ｔｒ3 が順バイアスされてオンすることによりＮＰＮト
ランジスタＴｒ2 をオフする。
【００２６】この構成したことにより、ＰＮＰトランジ
スタＴｒ1 ，制御電源１，ツェナ−ダイオ−ドＺＤ1 な
どを保護することができると共に、ノイズなどによるＭ
ＯＳＦＥＴ（Ｑ1 ）のゲート電圧の異常上昇時も安定し
たゲート電圧の印加が可能となる。
スタＴｒ1 ，制御電源１，ツェナ−ダイオ−ドＺＤ1 な
どを保護することができると共に、ノイズなどによるＭ
ＯＳＦＥＴ（Ｑ1 ）のゲート電圧の異常上昇時も安定し
たゲート電圧の印加が可能となる。
【００２７】なお、上記第１から第３実施例に於いて
は、正常動作時に於て大きな動作遅延を伴うことなくＭ
ＯＳＦＥＴ（Ｑ1 ）の駆動を行うことが可能である。ま
た、ＮＰＮトランジスタＴｒ2 はＭＯＳＦＥＴでもその
他のスイッチング素子でもよい。また、ＭＯＳＦＥＴ
（Ｑ1 ）は例えばバイポ−ラトランジスタ，サイリスタ
等などのパワ−素子でもその他のスイッチング素子でも
よい。
は、正常動作時に於て大きな動作遅延を伴うことなくＭ
ＯＳＦＥＴ（Ｑ1 ）の駆動を行うことが可能である。ま
た、ＮＰＮトランジスタＴｒ2 はＭＯＳＦＥＴでもその
他のスイッチング素子でもよい。また、ＭＯＳＦＥＴ
（Ｑ1 ）は例えばバイポ−ラトランジスタ，サイリスタ
等などのパワ−素子でもその他のスイッチング素子でも
よい。
【００２８】
【発明の効果】請求項１記載の発明によれば、スイッチ
ング素子，制御電源などの劣化を防ぐことが可能なパワ
ー素子駆動装置を提供できる。
ング素子，制御電源などの劣化を防ぐことが可能なパワ
ー素子駆動装置を提供できる。
【００２９】請求項２記載の発明によれば、ツェナーダ
イオード，スイッチング素子，制御電源などの劣化を防
ぐことが可能なパワー素子駆動装置を提供できる。
イオード，スイッチング素子，制御電源などの劣化を防
ぐことが可能なパワー素子駆動装置を提供できる。
【００３０】請求項３記載の発明によれば、ツェナーダ
イオード，スイッチング素子，制御電源などの劣化を防
ぐと共に、ノイズの影響を低減し、安定したゲート電圧
の印加が可能なパワー素子駆動装置を提供できる。
イオード，スイッチング素子，制御電源などの劣化を防
ぐと共に、ノイズの影響を低減し、安定したゲート電圧
の印加が可能なパワー素子駆動装置を提供できる。
【図１】本発明に係る第１実施例を示す回路図である。
【図２】本発明に係る第２実施例を示す回路図である。
【図３】本発明に係る第３実施例を示す回路図である。
【図４】本発明に係る従来例を示す回路図である。
１ 制御電源 ２ 保護回路 Ｑ パワ−素子 Ｒ 抵抗 Ｔｒ スイッチング素子 ＺＤ ツェナ−ダイオ−ド
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/08
Claims (3)
- 【請求項１】 パワー素子の制御端子間に接続された第
１のスイッチング素子と、前記パワー素子の制御端子間
に接続された第１のツェナーダイオードと、前記パワー
素子のゲートに駆動信号を印加する制御電源とから少な
くとも構成されるパワー素子駆動装置に於いて、 前記パワー素子のゲート電流が過電流であることを検知
すると共に、前記第１のスイッチング素子及び前記制御
電源と前記パワー素子のゲートとの接続をオフする保護
回路を設け、 前記保護回路を、前記パワー素子のゲート及び前記制御
電源間に直列接続された第２のスイッチング素子と、前
記第２のスイッチング素子の制御端子間に接続された第
３のスイッチング素子と、前記第３のスイッチング素子
の制御端子に直列接続されると共に、過電流を限流する
第１の過電流限流手段とで少なくとも構成し たことを特
徴とするパワー素子駆動装置。 - 【請求項２】 パワー素子の制御端子間に接続された第
１のスイッチング素子と、前記パワー素子の制御端子間
に接続された第１のツェナーダイオードと、前記パワー
素子のゲートに駆動信号を印加する制御電源とから少な
くとも構成されるパワー素子駆動装置に於いて、 前記パワー素子のゲート電流が過電流であることを検知
すると共に、前記第１のスイッチング素子及び前記制御
電源と前記パワー素子のゲートとの接続をオフする保護
回路を設け、 前記保護回路を、請求項１記載のものに加えて、前記ツ
ェナーダイオードに直列接続されると共に、前記第１の
ツェナーダイオードに流れる過電流を限流する第２の過
電流限流手段とで少なくとも構成したことを特徴とする
請求項１記載のパワー素子駆動装置。 - 【請求項３】 パワー素子の制御端子間に接続された第
１のスイッチング素子と、前記パワー素子の制御端子間
に接続された第１のツェナーダイオードと、前記パワー
素子のゲートに駆動信号を印加する制御電源とから少な
くとも構成されるパワー素子駆動装置に於いて、 前記パワー素子のゲート電流が過電流であることを検知
すると共に、前記第１ のスイッチング素子及び前記制御
電源と前記パワー素子のゲートとの接続をオフする保護
回路を設け、 前記保護回路を、請求項２記載のものに加えて、前記第
３のスイッチング素子及びグランド間に接続される第２
のツェナーダイオードとで少なくとも構成したことを特
徴とする請求項２記載のパワー素子駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26725194A JP3235375B2 (ja) | 1994-10-31 | 1994-10-31 | パワ−素子駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26725194A JP3235375B2 (ja) | 1994-10-31 | 1994-10-31 | パワ−素子駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130453A JPH08130453A (ja) | 1996-05-21 |
| JP3235375B2 true JP3235375B2 (ja) | 2001-12-04 |
Family
ID=17442240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26725194A Expired - Fee Related JP3235375B2 (ja) | 1994-10-31 | 1994-10-31 | パワ−素子駆動装置 |
Country Status (1)
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-
1994
- 1994-10-31 JP JP26725194A patent/JP3235375B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08130453A (ja) | 1996-05-21 |
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