JP3440636B2 - パワー素子駆動回路 - Google Patents
パワー素子駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴなどのパ
ワー素子を制御電源からの信号に基づいて制御するパワ
ー素子駆動回路に関するものである。
ワー素子を制御電源からの信号に基づいて制御するパワ
ー素子駆動回路に関するものである。
【０００２】
【従来の技術】従来より、電力制御用に用いるＭＯＳＦ
ＥＴのようなパワー素子を駆動する回路として、図３に
示す構成のものがある。図３では電源Ｅと負荷Ｚとの間
にスイッチ要素として挿入されたＭＯＳＦＥＴＱ１の駆
動回路を示している。すなわち、ＭＯＳＦＥＴＱ１のゲ
ート・ソース間に接続されたツェナーダイオードＺＤ１
と、ツェナーダイオードＺＤ１に並列に接続された抵抗
Ｒ１と、ＭＯＳＦＥＴＱ１のゲートに直列に接続された
抵抗Ｒ２と、抵抗Ｒ２との直列回路が抵抗Ｒ１に並列に
接続されたＰＮＰトランジスタＴｒ１と、ＰＮＰトラン
ジスタＴｒ１のエミッタと制御電源１との間に接続され
た抵抗Ｒ３と、ＰＮＰトランジスタＴｒ１のベースと制
御電源１との間に接続された抵抗Ｒ４とで構成される。
制御電源１は、抵抗Ｒ３と抵抗Ｒ４との接続点と、ＭＯ
ＳＦＥＴＱ１のソースとの間に接続される。
ＥＴのようなパワー素子を駆動する回路として、図３に
示す構成のものがある。図３では電源Ｅと負荷Ｚとの間
にスイッチ要素として挿入されたＭＯＳＦＥＴＱ１の駆
動回路を示している。すなわち、ＭＯＳＦＥＴＱ１のゲ
ート・ソース間に接続されたツェナーダイオードＺＤ１
と、ツェナーダイオードＺＤ１に並列に接続された抵抗
Ｒ１と、ＭＯＳＦＥＴＱ１のゲートに直列に接続された
抵抗Ｒ２と、抵抗Ｒ２との直列回路が抵抗Ｒ１に並列に
接続されたＰＮＰトランジスタＴｒ１と、ＰＮＰトラン
ジスタＴｒ１のエミッタと制御電源１との間に接続され
た抵抗Ｒ３と、ＰＮＰトランジスタＴｒ１のベースと制
御電源１との間に接続された抵抗Ｒ４とで構成される。
制御電源１は、抵抗Ｒ３と抵抗Ｒ４との接続点と、ＭＯ
ＳＦＥＴＱ１のソースとの間に接続される。
【０００３】この駆動回路が正常に動作する場合は、制
御電源１から高電位電圧が出力されたときにはＰＮＰト
ランジスタＴｒ１がオフであり、ＭＯＳＦＥＴＱ１のゲ
ートに順バイアス電圧が印加されてＭＯＳＦＥＴＱ１が
オンになる。また、制御電源１の出力が零電圧になった
ときには、ＰＮＰトランジスタＴｒ１はオンに移行し、
ＭＯＳＦＥＴＱ１のゲートが零電圧になりＭＯＳＦＥＴ
Ｑ１がオフになる。
御電源１から高電位電圧が出力されたときにはＰＮＰト
ランジスタＴｒ１がオフであり、ＭＯＳＦＥＴＱ１のゲ
ートに順バイアス電圧が印加されてＭＯＳＦＥＴＱ１が
オンになる。また、制御電源１の出力が零電圧になった
ときには、ＰＮＰトランジスタＴｒ１はオンに移行し、
ＭＯＳＦＥＴＱ１のゲートが零電圧になりＭＯＳＦＥＴ
Ｑ１がオフになる。
【０００４】
【発明が解決しようとする課題】ところで、上述した駆
動回路では、ＭＯＳＦＥＴＱ１の破壊によってドレイン
・ゲート間が短絡すると、ＭＯＳＦＥＴＱ１のゲートに
接続される駆動回路にＭＯＳＦＥＴＱ１のドレイン側の
高電圧が印加され、駆動回路に急激な電圧変動が生じる
とともに過大な電流が流れ込むものであるから、駆動回
路が破壊されたり、制御電源１が破壊されたりすること
がある。
動回路では、ＭＯＳＦＥＴＱ１の破壊によってドレイン
・ゲート間が短絡すると、ＭＯＳＦＥＴＱ１のゲートに
接続される駆動回路にＭＯＳＦＥＴＱ１のドレイン側の
高電圧が印加され、駆動回路に急激な電圧変動が生じる
とともに過大な電流が流れ込むものであるから、駆動回
路が破壊されたり、制御電源１が破壊されたりすること
がある。
【０００５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、パワー素子が破壊しても破壊される
ことのないパワー素子駆動回路を提供することにある。
あり、その目的は、パワー素子が破壊しても破壊される
ことのないパワー素子駆動回路を提供することにある。
【０００６】
【課題を解決するための手段】請求項１の発明では、高
電圧側となる第１端子と接地側となる第２端子との間の
導通量を制御する制御端子を備えたパワー素子を制御電
源からの信号に応じて制御するパワー素子駆動回路であ
って、制御電源と制御端子との間にパワー素子の制御端
子側がコレクタであり制御電源側がエミッタであるＰＮ
Ｐトランジスタからなるスイッチング素子を挿入した分
離回路と、スイッチング素子と制御端子との間に挿入さ
れた抵抗に並列接続されたダイオードおよびコンデンサ
の直列回路を備え制御端子から制御電源に向かう向きの
電流をダイオードを介してコンデンサに充電する過電流
吸収回路と、ダイオードを介して充電されるコンデンサ
の両端電圧が所定電圧に達すると限流要素を介して制御
端子を第２端子に接続するとともに上記スイッチング素
子をオフに制御する限流回路とを具備し、限流回路は、
スイッチング素子のベースに一端が接続された抵抗と、
抵抗の他端にコレクタが接続されエミッタが第２端子に
接続されたＮＰＮトランジスタを備え上記コンデンサの
両端電圧が所定電圧に達するとＮＰＮトランジスタがオ
フになりスイッチング素子をオフにすることを特徴とす
る。
電圧側となる第１端子と接地側となる第２端子との間の
導通量を制御する制御端子を備えたパワー素子を制御電
源からの信号に応じて制御するパワー素子駆動回路であ
って、制御電源と制御端子との間にパワー素子の制御端
子側がコレクタであり制御電源側がエミッタであるＰＮ
Ｐトランジスタからなるスイッチング素子を挿入した分
離回路と、スイッチング素子と制御端子との間に挿入さ
れた抵抗に並列接続されたダイオードおよびコンデンサ
の直列回路を備え制御端子から制御電源に向かう向きの
電流をダイオードを介してコンデンサに充電する過電流
吸収回路と、ダイオードを介して充電されるコンデンサ
の両端電圧が所定電圧に達すると限流要素を介して制御
端子を第２端子に接続するとともに上記スイッチング素
子をオフに制御する限流回路とを具備し、限流回路は、
スイッチング素子のベースに一端が接続された抵抗と、
抵抗の他端にコレクタが接続されエミッタが第２端子に
接続されたＮＰＮトランジスタを備え上記コンデンサの
両端電圧が所定電圧に達するとＮＰＮトランジスタがオ
フになりスイッチング素子をオフにすることを特徴とす
る。
【０００７】請求項２の発明では、高電圧側となる第１
端子と接地側となる第２端子との間の導通量を制御する
制御端子を備えたパワー素子を制御電源からの信号に応
じて制御するパワー素子駆動回路であって、制御電源と
制御端子との間にパワー素子の制御端子側がコレクタで
あり制御電源側がエミッタであるＰＮＰトランジスタか
らなるスイッチング素子を挿入した分離回路と、制御端
子とスイッチング素子との間に挿入され制御電源から制
御端子に向かう電流が通過する低損失経路と制御端子か
ら制御電源に向かう電流を通す限流経路とを備えるとと
もに通過電流の向きに応じて低損失経路と限流経路とを
選択する選択手段を備えた限流バイパス回路とを具備
し、限流経路は第１の抵抗からなり、低損失経路はＮＰ
Ｎトランジスタのコレクタ・エミッタからなり、選択手
段は、パワー素子の制御端子とスイッチング素子との間
に１次巻線が挿入されたカレントトランスを備えるとと
もにカレントトランスの２次巻線に誘起される電流の向
きに応じてＮＰＮトランジスタのオンとオフとを切り替
え、スイッチング素子のベースは第２の抵抗を介して第
２端子に接続されることを特徴とする。
端子と接地側となる第２端子との間の導通量を制御する
制御端子を備えたパワー素子を制御電源からの信号に応
じて制御するパワー素子駆動回路であって、制御電源と
制御端子との間にパワー素子の制御端子側がコレクタで
あり制御電源側がエミッタであるＰＮＰトランジスタか
らなるスイッチング素子を挿入した分離回路と、制御端
子とスイッチング素子との間に挿入され制御電源から制
御端子に向かう電流が通過する低損失経路と制御端子か
ら制御電源に向かう電流を通す限流経路とを備えるとと
もに通過電流の向きに応じて低損失経路と限流経路とを
選択する選択手段を備えた限流バイパス回路とを具備
し、限流経路は第１の抵抗からなり、低損失経路はＮＰ
Ｎトランジスタのコレクタ・エミッタからなり、選択手
段は、パワー素子の制御端子とスイッチング素子との間
に１次巻線が挿入されたカレントトランスを備えるとと
もにカレントトランスの２次巻線に誘起される電流の向
きに応じてＮＰＮトランジスタのオンとオフとを切り替
え、スイッチング素子のベースは第２の抵抗を介して第
２端子に接続されることを特徴とする。
【０００８】
【作用】請求項１の発明の構成によれば、スイッチング
素子と制御端子との間に挿入された抵抗に並列接続され
たダイオードおよびコンデンサの直列回路を備え制御端
子から制御電源に向かう向きの電流をダイオードを介し
てコンデンサに充電する過電流吸収回路を設けているこ
とによって、パワー素子の破壊により制御端子に高電圧
が印加されたとしても、コンデンサへの充電電流が流れ
ることによって制御電源に高電圧が印加されるのを所定
期間だけ送らせることができる。さらに、コンデンサの
両端電圧が上昇すると、限流回路では制御電源と制御端
子との間に挿入された分離回路のスイッチング素子をオ
フに制御するから、パワー素子の制御端子と制御電源と
をスイッチング素子を介して分離することができ、結果
的にパワー素子の破壊により制御端子に高電圧が印加さ
れても過電流が流れることによる制御電源の破壊を防止
することができる。しかも、コンデンサの両端電圧の上
昇によって限流回路では限流要素を介して制御端子を第
２端子に接続するからパワー素子の制御端子からの過電
流を抑制することができる。その上、スイッチング素子
がＰＮＰトランジスタからなり、限流回路は、スイッチ
ング素子のベースに一端が接続された抵抗と、抵抗の他
端にコレクタが接続されエミッタが第２端子に接続され
たＮＰＮトランジスタを備えるから、パワー素子の破壊
時に高電圧は主としてＮＰＮとトランジスタのコレクタ
・エミッタに印加され、スイッチング素子のコレクタ・
ベースにはＰＮ接合部の順方向電圧しかかからず、スイ
ッチング素子のストレスは少ない。
素子と制御端子との間に挿入された抵抗に並列接続され
たダイオードおよびコンデンサの直列回路を備え制御端
子から制御電源に向かう向きの電流をダイオードを介し
てコンデンサに充電する過電流吸収回路を設けているこ
とによって、パワー素子の破壊により制御端子に高電圧
が印加されたとしても、コンデンサへの充電電流が流れ
ることによって制御電源に高電圧が印加されるのを所定
期間だけ送らせることができる。さらに、コンデンサの
両端電圧が上昇すると、限流回路では制御電源と制御端
子との間に挿入された分離回路のスイッチング素子をオ
フに制御するから、パワー素子の制御端子と制御電源と
をスイッチング素子を介して分離することができ、結果
的にパワー素子の破壊により制御端子に高電圧が印加さ
れても過電流が流れることによる制御電源の破壊を防止
することができる。しかも、コンデンサの両端電圧の上
昇によって限流回路では限流要素を介して制御端子を第
２端子に接続するからパワー素子の制御端子からの過電
流を抑制することができる。その上、スイッチング素子
がＰＮＰトランジスタからなり、限流回路は、スイッチ
ング素子のベースに一端が接続された抵抗と、抵抗の他
端にコレクタが接続されエミッタが第２端子に接続され
たＮＰＮトランジスタを備えるから、パワー素子の破壊
時に高電圧は主としてＮＰＮとトランジスタのコレクタ
・エミッタに印加され、スイッチング素子のコレクタ・
ベースにはＰＮ接合部の順方向電圧しかかからず、スイ
ッチング素子のストレスは少ない。
【０００９】請求項２の発明の構成によれば、制御端子
とスイッチング素子との間に限流バイパス回路を挿入
し、限流バイパス回路には、制御電源から制御端子に向
かう電流が通過する低損失経路と、制御端子から制御電
源に向かう電流を通す限流経路とを設け、かつ通過電流
の向きに応じて低損失経路と限流経路とを選択する選択
手段を設けているから、正常動作時には低損失経路を通
して制御電源からの信号をパワー素子に与えることがで
き、パワー素子の破壊によって制御端子に高電圧が印加
されると、限流経路を選択することによって過電流の発
生を防止することができる。しかも、制御電源と制御端
子との間には分離回路として限流経路の通過電流により
オンになるＰＮＰトランジスタであるスイッチング素子
を挿入し、スイッチング素子のベースを限流要素を介し
てパワー素子の第２端子に接続しているから、限流経路
を通る電流が流れると、スイッチング素子がオフになっ
て制御端子と制御電源とを切り離すことによって制御電
源を保護し、かつ制御端子と第２端子との間を限流経路
および限流要素を介して接続することで、過電流の発生
を防止することができる。ここで、分離回路のスイッチ
ング素子としてＰＮＰトランジスタを用いているから、
ＰＮ接合部は順方向に接続されることになり、コレクタ
・ベース間には順方向電圧レベルしかかからず、スイッ
チング素子へのストレスは少ない。
とスイッチング素子との間に限流バイパス回路を挿入
し、限流バイパス回路には、制御電源から制御端子に向
かう電流が通過する低損失経路と、制御端子から制御電
源に向かう電流を通す限流経路とを設け、かつ通過電流
の向きに応じて低損失経路と限流経路とを選択する選択
手段を設けているから、正常動作時には低損失経路を通
して制御電源からの信号をパワー素子に与えることがで
き、パワー素子の破壊によって制御端子に高電圧が印加
されると、限流経路を選択することによって過電流の発
生を防止することができる。しかも、制御電源と制御端
子との間には分離回路として限流経路の通過電流により
オンになるＰＮＰトランジスタであるスイッチング素子
を挿入し、スイッチング素子のベースを限流要素を介し
てパワー素子の第２端子に接続しているから、限流経路
を通る電流が流れると、スイッチング素子がオフになっ
て制御端子と制御電源とを切り離すことによって制御電
源を保護し、かつ制御端子と第２端子との間を限流経路
および限流要素を介して接続することで、過電流の発生
を防止することができる。ここで、分離回路のスイッチ
ング素子としてＰＮＰトランジスタを用いているから、
ＰＮ接合部は順方向に接続されることになり、コレクタ
・ベース間には順方向電圧レベルしかかからず、スイッ
チング素子へのストレスは少ない。
【００１０】
（実施例１）本実施例は、図１に示すように図３に示し
た従来の回路構成に、パワー素子であるＭＯＳＦＥＴＱ
１の破壊時にＭＯＳＦＥＴＱ１のゲート（制御端子）に
流れ込む過電流を吸収する過電流吸収回路１１と、その
過電流を限流するとともにグランド（第２端子＝ソース
側）にバイパスする限流回路１２と、制御電源１を分離
する分離回路１３とを付加した構成を有する。ここに、
ＭＯＳＦＥＴＱ１のドレインが特許請求の範囲における
第１端子に相当する。
た従来の回路構成に、パワー素子であるＭＯＳＦＥＴＱ
１の破壊時にＭＯＳＦＥＴＱ１のゲート（制御端子）に
流れ込む過電流を吸収する過電流吸収回路１１と、その
過電流を限流するとともにグランド（第２端子＝ソース
側）にバイパスする限流回路１２と、制御電源１を分離
する分離回路１３とを付加した構成を有する。ここに、
ＭＯＳＦＥＴＱ１のドレインが特許請求の範囲における
第１端子に相当する。
【００１１】過電流吸収回路１１は、ダイオードＤ１と
コンデンサＣ１との直列回路からなり抵抗Ｒ２に並列接
続される。ダイオードＤ１のアノードはＭＯＳＦＥＴＱ
１のゲートに接続され、ダイオードＤ１のカソードはコ
ンデンサＣ１に接続されている。つまり、ＭＯＳＦＥＴ
Ｑ１のゲートを通して駆動回路側に電流が流れ込むと、
ダイオードＤ１を通してコンデンサＣ１が充電されるこ
とにより、制御電源１への電流の流れ込みを抑制する。
コンデンサＣ１との直列回路からなり抵抗Ｒ２に並列接
続される。ダイオードＤ１のアノードはＭＯＳＦＥＴＱ
１のゲートに接続され、ダイオードＤ１のカソードはコ
ンデンサＣ１に接続されている。つまり、ＭＯＳＦＥＴ
Ｑ１のゲートを通して駆動回路側に電流が流れ込むと、
ダイオードＤ１を通してコンデンサＣ１が充電されるこ
とにより、制御電源１への電流の流れ込みを抑制する。
【００１２】限流回路１２は、抵抗Ｒ２とコンデンサＣ
１との接続点にベースが接続されるとともにダイオード
Ｄ１のカソードとコンデンサＣ１との接続点に抵抗Ｒ５
を介してエミッタが接続されたＰＮＰトランジスタＴｒ
２を備える。また、ＰＮＰトランジスタＴｒ２のコレク
タには抵抗Ｒ６を介してＮＰＮトランジスタＴｒ３のベ
ースが接続される。ＮＰＮトランジスタＴｒ３のエミッ
タはグランドに接続される。したがって、コンデンサＣ
１がダイオードＤ１を通して充電されコンデンサＣ１の
両端電圧が上昇すると、ＰＮＰトランジスタＴｒ２が順
バイアスされてオンになり、ＮＰＮトランジスタＴｒ３
がオンになる。ここに、抵抗Ｒ５はＰＮＰトランジスタ
Ｔｒ２のエミッタ・ベース間を保護するとともに過電流
を限流し、抵抗Ｒ６は過電流を限流してＮＰＮトランジ
スタＴｒ３を保護する。つまり、抵抗Ｒ５および抵抗Ｒ
６は限流要素として機能する。限流回路１２の機能につ
いては後述する。
１との接続点にベースが接続されるとともにダイオード
Ｄ１のカソードとコンデンサＣ１との接続点に抵抗Ｒ５
を介してエミッタが接続されたＰＮＰトランジスタＴｒ
２を備える。また、ＰＮＰトランジスタＴｒ２のコレク
タには抵抗Ｒ６を介してＮＰＮトランジスタＴｒ３のベ
ースが接続される。ＮＰＮトランジスタＴｒ３のエミッ
タはグランドに接続される。したがって、コンデンサＣ
１がダイオードＤ１を通して充電されコンデンサＣ１の
両端電圧が上昇すると、ＰＮＰトランジスタＴｒ２が順
バイアスされてオンになり、ＮＰＮトランジスタＴｒ３
がオンになる。ここに、抵抗Ｒ５はＰＮＰトランジスタ
Ｔｒ２のエミッタ・ベース間を保護するとともに過電流
を限流し、抵抗Ｒ６は過電流を限流してＮＰＮトランジ
スタＴｒ３を保護する。つまり、抵抗Ｒ５および抵抗Ｒ
６は限流要素として機能する。限流回路１２の機能につ
いては後述する。
【００１３】分離回路１３は、抵抗Ｒ２にコレクタが接
続され抵抗Ｒ３にエミッタが接続されたＰＮＰトランジ
スタＴｒ４を備え、このＰＮＰトランジスタＴｒ４のベ
ースは抵抗Ｒ７およびＮＰＮトランジスタＴｒ５のコレ
クタ・エミッタを介してグランドに接続される。ＮＰＮ
トランジスタＴｒ５のベースとＰＮＰトランジスタＴｒ
４のエミッタとの間には抵抗Ｒ８が接続される。この抵
抗Ｒ８とＮＰＮトランジスタＴｒ５のベースとの接続点
には上述したＮＰＮトランジスタＴｒ３のコレクタが接
続され、ＮＰＮトランジスタＴｒ３がオンになるとＮＰ
ＮトランジスＴｒ５はオフになる。その結果、ＰＮＰト
ランジスタＴｒ４がオフになり、ＰＮＰトランジスタＴ
ｒ１および制御電源１とＭＯＳＦＥＴＱ１のゲートとの
間が、ＰＮＰトランジスタＴｒ４によって遮断される。
続され抵抗Ｒ３にエミッタが接続されたＰＮＰトランジ
スタＴｒ４を備え、このＰＮＰトランジスタＴｒ４のベ
ースは抵抗Ｒ７およびＮＰＮトランジスタＴｒ５のコレ
クタ・エミッタを介してグランドに接続される。ＮＰＮ
トランジスタＴｒ５のベースとＰＮＰトランジスタＴｒ
４のエミッタとの間には抵抗Ｒ８が接続される。この抵
抗Ｒ８とＮＰＮトランジスタＴｒ５のベースとの接続点
には上述したＮＰＮトランジスタＴｒ３のコレクタが接
続され、ＮＰＮトランジスタＴｒ３がオンになるとＮＰ
ＮトランジスＴｒ５はオフになる。その結果、ＰＮＰト
ランジスタＴｒ４がオフになり、ＰＮＰトランジスタＴ
ｒ１および制御電源１とＭＯＳＦＥＴＱ１のゲートとの
間が、ＰＮＰトランジスタＴｒ４によって遮断される。
【００１４】次に、本実施例の動作について説明する。
正常に動作する際は、過電流吸収回路１１に設けたコン
デンサＣ１にはほとんど充電されないから、限流回路１
２のＰＮＰトランジスタＴｒ２はオフ状態であって、Ｎ
ＰＮトランジスタＴｒ３もオフになっている。したがっ
て、制御電源１が高電位電圧になると分離回路１３のＮ
ＰＮトランジスタＴｒ５がオンになり、ＰＮＰトランジ
スタＴｒ４も完全にオンになる。つまり、図３に示した
従来構成と同様に動作し、制御電源１の出力値に応じて
ＭＯＳＦＥＴＱ１をオン・オフさせることができる。
正常に動作する際は、過電流吸収回路１１に設けたコン
デンサＣ１にはほとんど充電されないから、限流回路１
２のＰＮＰトランジスタＴｒ２はオフ状態であって、Ｎ
ＰＮトランジスタＴｒ３もオフになっている。したがっ
て、制御電源１が高電位電圧になると分離回路１３のＮ
ＰＮトランジスタＴｒ５がオンになり、ＰＮＰトランジ
スタＴｒ４も完全にオンになる。つまり、図３に示した
従来構成と同様に動作し、制御電源１の出力値に応じて
ＭＯＳＦＥＴＱ１をオン・オフさせることができる。
【００１５】一方、ＭＯＳＦＥＴＱ１が破壊されドレイ
ン・ゲート間が短絡されると、ＭＯＳＦＥＴＱ１のゲー
トに高電圧が印加され過電流が流れ込む。このとき、ダ
イオードＤ１を通してコンデンサＣ１が充電されること
により、過電流がコンデンサＣ１に吸収される。コンデ
ンサＣ１の充電が進むと、コンデンサＣ１の両端電圧の
上昇によってＰＮＰトランジスタＴｒ２が順バイアスさ
れてターンオンし、ダイオードＤ１→抵抗Ｒ５→ＰＮＰ
トランジスタＴｒ２→抵抗Ｒ６の経路を通してＮＰＮト
ランジスタＴｒ３のベースに電流が流れＮＰＮトランジ
スタＴｒ３がターンオンする。また、上記経路からＮＰ
ＮトランジスタＴｒ３のベース・エミッタ→グランドの
経路で電流が流れて過電流は限流バイパスされる。
ン・ゲート間が短絡されると、ＭＯＳＦＥＴＱ１のゲー
トに高電圧が印加され過電流が流れ込む。このとき、ダ
イオードＤ１を通してコンデンサＣ１が充電されること
により、過電流がコンデンサＣ１に吸収される。コンデ
ンサＣ１の充電が進むと、コンデンサＣ１の両端電圧の
上昇によってＰＮＰトランジスタＴｒ２が順バイアスさ
れてターンオンし、ダイオードＤ１→抵抗Ｒ５→ＰＮＰ
トランジスタＴｒ２→抵抗Ｒ６の経路を通してＮＰＮト
ランジスタＴｒ３のベースに電流が流れＮＰＮトランジ
スタＴｒ３がターンオンする。また、上記経路からＮＰ
ＮトランジスタＴｒ３のベース・エミッタ→グランドの
経路で電流が流れて過電流は限流バイパスされる。
【００１６】ＮＰＮトランジスタＴｒ３がターンオンす
れば、ＮＰＮトランジスタＴｒ５がオフになり、ＰＮＰ
トランジスタＴｒ４もオフになる。つまり、分離回路１
３によってＰＮＰトランジスタＴｒ１および制御電源１
がＭＯＳＦＥＴＱ１のゲートから切り離される。このよ
うにして、ＭＯＳＦＥＴＱ１のゲートからの過電流が流
れ込む前に、ＰＮＰトランジスタＴｒ１と制御電源１を
ＭＯＳＦＥＴＱ１から切り離し、駆動回路を保護するこ
とができるのである。
れば、ＮＰＮトランジスタＴｒ５がオフになり、ＰＮＰ
トランジスタＴｒ４もオフになる。つまり、分離回路１
３によってＰＮＰトランジスタＴｒ１および制御電源１
がＭＯＳＦＥＴＱ１のゲートから切り離される。このよ
うにして、ＭＯＳＦＥＴＱ１のゲートからの過電流が流
れ込む前に、ＰＮＰトランジスタＴｒ１と制御電源１を
ＭＯＳＦＥＴＱ１から切り離し、駆動回路を保護するこ
とができるのである。
【００１７】また、分離回路１３では、ＭＯＳＦＥＴＱ
１のゲートへの高電圧は主としてＮＰＮトランジスタＴ
ｒ５のコレクタ・エミッタ間に印加され、ＰＮＰトラン
ジスタＴｒ４のコレクタ・ベース間にはＰＮ接合部に対
して順方向電圧レベルしかかからないから、ＰＮＰトラ
ンジスタＴｒ４へのストレスは少ない。ここで、ＰＮＰ
トランジスタＴｒ４を用いているのは、このトランジス
タをＮＰＮトランジスタとするとエミッタ・ベース間に
逆方向に高電圧がかかることになりストレスが大きく破
損の可能性が大きくなるからである。
１のゲートへの高電圧は主としてＮＰＮトランジスタＴ
ｒ５のコレクタ・エミッタ間に印加され、ＰＮＰトラン
ジスタＴｒ４のコレクタ・ベース間にはＰＮ接合部に対
して順方向電圧レベルしかかからないから、ＰＮＰトラ
ンジスタＴｒ４へのストレスは少ない。ここで、ＰＮＰ
トランジスタＴｒ４を用いているのは、このトランジス
タをＮＰＮトランジスタとするとエミッタ・ベース間に
逆方向に高電圧がかかることになりストレスが大きく破
損の可能性が大きくなるからである。
【００１８】（実施例２）本実施例は、図２に示すよう
に図３に示した従来の回路構成に、低損失経路と限流経
路とを備え正常時には低損失経路に電流を流しＭＯＳＦ
ＥＴＱ１の破壊時には限流経路に電流を流す限流バイパ
ス回路１４と、制御電源１をＭＯＳＦＥＴＱ１から切り
離す分離回路１５とを付加した構成を有する。
に図３に示した従来の回路構成に、低損失経路と限流経
路とを備え正常時には低損失経路に電流を流しＭＯＳＦ
ＥＴＱ１の破壊時には限流経路に電流を流す限流バイパ
ス回路１４と、制御電源１をＭＯＳＦＥＴＱ１から切り
離す分離回路１５とを付加した構成を有する。
【００１９】分離回路１５は、実施例１と同様に制御電
源１に抵抗Ｒ３を介してエミッタが接続されたＰＮＰト
ランジスタＴｒ４を備え、ＰＮＰトランジスタＴｒ４の
ベースは抵抗Ｒ７を介してグランドに接続されている。
限流バイパス回路１４は、抵抗Ｒ２とＰＮＰトランジス
タＴｒ４のコレクタとの間に、カレントトランスＣＴ１
の１次巻線と抵抗Ｒ９との直列回路が挿入され、抵抗Ｒ
９はＮＰＮトランジスタＴｒ６のコレクタ・エミッタ間
に接続されている。カレントトランスＣＴ１の２次巻線
の一端はＮＰＮトランジスタのエミッタとともに、カレ
ントトランスＣＴ１の１次巻線と抵抗Ｒ９との接続点に
接続される。また、カレントトランスＣＴの２次巻線の
他端は、コンデンサＣ２と抵抗Ｒ１０との並列回路を介
してＮＰＮトランジスタＴｒ６のベースに接続される。
つまり、ＮＰＮトランジスタＴｒ６がオンであれるか否
かによって、制御電圧１からＭＯＳＦＥＴＱ１への信号
経路は、ＮＰＮトランジスタＴｒ６のコレクタ・エミッ
タを通る低損失経路と、抵抗Ｒ９を通る限流経路とから
選択されることになる。
源１に抵抗Ｒ３を介してエミッタが接続されたＰＮＰト
ランジスタＴｒ４を備え、ＰＮＰトランジスタＴｒ４の
ベースは抵抗Ｒ７を介してグランドに接続されている。
限流バイパス回路１４は、抵抗Ｒ２とＰＮＰトランジス
タＴｒ４のコレクタとの間に、カレントトランスＣＴ１
の１次巻線と抵抗Ｒ９との直列回路が挿入され、抵抗Ｒ
９はＮＰＮトランジスタＴｒ６のコレクタ・エミッタ間
に接続されている。カレントトランスＣＴ１の２次巻線
の一端はＮＰＮトランジスタのエミッタとともに、カレ
ントトランスＣＴ１の１次巻線と抵抗Ｒ９との接続点に
接続される。また、カレントトランスＣＴの２次巻線の
他端は、コンデンサＣ２と抵抗Ｒ１０との並列回路を介
してＮＰＮトランジスタＴｒ６のベースに接続される。
つまり、ＮＰＮトランジスタＴｒ６がオンであれるか否
かによって、制御電圧１からＭＯＳＦＥＴＱ１への信号
経路は、ＮＰＮトランジスタＴｒ６のコレクタ・エミッ
タを通る低損失経路と、抵抗Ｒ９を通る限流経路とから
選択されることになる。
【００２０】次に、本実施例の動作を説明する。まず、
ＭＯＳＦＥＴＱ１が破壊されていない正常動作時では、
ＰＮＰトランジスタＴｒ４はオン状態にあり制御電源１
からの信号電流は、ＰＮＰトランジスタＴｒ４→抵抗Ｒ
９→カレントトランスＣＴ１の１次巻線→抵抗Ｒ２の経
路を通してＭＯＳＦＥＴＱ１のゲートに流れる。このと
きにカレントトランスＣＴ１の２次巻線に誘起される電
流により、抵抗Ｒ１０およびコンデンサＣ２の並列回路
を通してＮＰＮトランジスタＴｒ６のベースに順バイア
ス電流が与えられ、ＮＰＮトランジスタＴｒ６がターン
オンする。したがって、信号電源１からの信号電流は、
ＮＰＮトランジスタＴｒ６のコレクタ・エミッタを通る
ことになり、低損失でＭＯＳＦＥＴＱ１のゲートに供給
されることになる。ここで、はじめに抵抗Ｒ９に電流が
流れ、その後にＮＰＮトラジスタＴｒ６がターンオンす
るから若干の損失が生じるが、経路の切り替えは瞬時に
行なわれるから動作上で問題になるような大きな損失は
生じない。また、この状態でコンデンサＣ２が充電され
る。
ＭＯＳＦＥＴＱ１が破壊されていない正常動作時では、
ＰＮＰトランジスタＴｒ４はオン状態にあり制御電源１
からの信号電流は、ＰＮＰトランジスタＴｒ４→抵抗Ｒ
９→カレントトランスＣＴ１の１次巻線→抵抗Ｒ２の経
路を通してＭＯＳＦＥＴＱ１のゲートに流れる。このと
きにカレントトランスＣＴ１の２次巻線に誘起される電
流により、抵抗Ｒ１０およびコンデンサＣ２の並列回路
を通してＮＰＮトランジスタＴｒ６のベースに順バイア
ス電流が与えられ、ＮＰＮトランジスタＴｒ６がターン
オンする。したがって、信号電源１からの信号電流は、
ＮＰＮトランジスタＴｒ６のコレクタ・エミッタを通る
ことになり、低損失でＭＯＳＦＥＴＱ１のゲートに供給
されることになる。ここで、はじめに抵抗Ｒ９に電流が
流れ、その後にＮＰＮトラジスタＴｒ６がターンオンす
るから若干の損失が生じるが、経路の切り替えは瞬時に
行なわれるから動作上で問題になるような大きな損失は
生じない。また、この状態でコンデンサＣ２が充電され
る。
【００２１】一方、ＭＯＳＦＥＴＱ１の破壊によってゲ
ートに過電流が流れると、その過電流はカレントトラン
スＣＴ１の１次巻線に流れ、２次巻線に誘起される電流
によりＮＰＮトランジスタＴｒ６は逆バイアスになる。
このとき、コンデンサＣ２の電荷放出によってＮＰＮト
ランジスタＴｒ６はただちにターンオフする。その結
果、過電流は抵抗Ｒ２→カレントトランスＣＴ１の１次
巻線→抵抗Ｒ９→ＰＮＰトランジスタＴｒ４→抵抗Ｒ７
→グランドという経路で流れることになり、抵抗Ｒ９を
通る限流経路で限流され、かつＰＮＰトランジスタＴｒ
４と抵抗Ｒ７とを通る経路でバイパスされる。つまり、
変流器ＣＴ１、コンデンサＣ２、抵抗Ｒ１０、トランジ
スタＴｒ６により低損失経路と限流経路とを選択する選
択手段が構成される。またこのとき、ＰＮＰトランジス
タＴｒ４のベースの電位がエミッタの電位よりも高くな
るから、ＰＮＰトランジスタＴｒ４はオフになり、ＰＮ
ＰトランジスタＴｒ１と制御電源１とをＭＯＳＦＥＴＱ
１から切り離す。ここにおいて、ＭＯＳＦＥＴＱ１のゲ
ートの高電圧は、主として抵抗Ｒ９および抵抗Ｒ７に印
加され、分離回路１５のＰＮＰトランジスタＴｒ４のコ
レクタ・ベース間へは順方向電圧レベルしかかからない
ためＰＮＰトランジスタＴｒ４へのストレスは少ない。
ートに過電流が流れると、その過電流はカレントトラン
スＣＴ１の１次巻線に流れ、２次巻線に誘起される電流
によりＮＰＮトランジスタＴｒ６は逆バイアスになる。
このとき、コンデンサＣ２の電荷放出によってＮＰＮト
ランジスタＴｒ６はただちにターンオフする。その結
果、過電流は抵抗Ｒ２→カレントトランスＣＴ１の１次
巻線→抵抗Ｒ９→ＰＮＰトランジスタＴｒ４→抵抗Ｒ７
→グランドという経路で流れることになり、抵抗Ｒ９を
通る限流経路で限流され、かつＰＮＰトランジスタＴｒ
４と抵抗Ｒ７とを通る経路でバイパスされる。つまり、
変流器ＣＴ１、コンデンサＣ２、抵抗Ｒ１０、トランジ
スタＴｒ６により低損失経路と限流経路とを選択する選
択手段が構成される。またこのとき、ＰＮＰトランジス
タＴｒ４のベースの電位がエミッタの電位よりも高くな
るから、ＰＮＰトランジスタＴｒ４はオフになり、ＰＮ
ＰトランジスタＴｒ１と制御電源１とをＭＯＳＦＥＴＱ
１から切り離す。ここにおいて、ＭＯＳＦＥＴＱ１のゲ
ートの高電圧は、主として抵抗Ｒ９および抵抗Ｒ７に印
加され、分離回路１５のＰＮＰトランジスタＴｒ４のコ
レクタ・ベース間へは順方向電圧レベルしかかからない
ためＰＮＰトランジスタＴｒ４へのストレスは少ない。
【００２２】上記各実施例では、パワー素子としてＭＯ
ＳＦＥＴを例示したが、とくに限定する趣旨ではなくパ
ワー素子としてバイポーラトランジスタやサイリスタを
用いてもよい。また、各トランジスタＴｒ１〜Ｔｒ６
は、バイポーラトランジスタに代えてＦＥＴなども用い
ることが可能である。
ＳＦＥＴを例示したが、とくに限定する趣旨ではなくパ
ワー素子としてバイポーラトランジスタやサイリスタを
用いてもよい。また、各トランジスタＴｒ１〜Ｔｒ６
は、バイポーラトランジスタに代えてＦＥＴなども用い
ることが可能である。
【００２３】
【発明の効果】請求項１の発明は、スイッチング素子と
制御端子との間に挿入された抵抗に並列接続されたダイ
オードおよびコンデンサの直列回路を備え制御端子から
制御電源に向かう向きの電流をダイオードを介してコン
デンサに充電する過電流吸収回路を設けているので、パ
ワー素子の破壊により制御端子に高電圧が印加されたと
しても、コンデンサへの充電電流が流れることによって
制御電源に高電圧が印加されるのを所定期間だけ送らせ
ることができるという効果がある。また、コンデンサの
両端電圧が上昇すると、限流回路では制御電源と制御端
子との間に挿入された分離回路のスイッチング素子をオ
フに制御するから、パワー素子の制御端子と制御電源と
をスイッチング素子を介して分離することができ、結果
的にパワー素子の破壊により制御端子に高電圧が印加さ
れても過電流が流れることによる制御電源の破壊を防止
することができるという利点を有する。しかも、コンデ
ンサの両端電圧の上昇によって限流回路では限流要素を
介して制御端子を第２端子に接続するからパワー素子の
制御端子からの過電流を抑制することができるのであ
る。その上、スイッチング素子がＰＮＰトランジスタか
らなり、限流回路は、スイッチング素子のベースに一端
が接続された抵抗と、抵抗の他端にコレクタが接続され
エミッタが第２端子に接続されたＮＰＮトランジスタを
備えるから、パワー素子の破壊時に高電圧は主としてＮ
ＰＮとトランジスタのコレクタ・エミッタに印加され、
スイッチング素子のコレクタ・ベースにはＰＮ接合部の
順方向電圧しかかからず、スイッチング素子のストレス
は少ない。
制御端子との間に挿入された抵抗に並列接続されたダイ
オードおよびコンデンサの直列回路を備え制御端子から
制御電源に向かう向きの電流をダイオードを介してコン
デンサに充電する過電流吸収回路を設けているので、パ
ワー素子の破壊により制御端子に高電圧が印加されたと
しても、コンデンサへの充電電流が流れることによって
制御電源に高電圧が印加されるのを所定期間だけ送らせ
ることができるという効果がある。また、コンデンサの
両端電圧が上昇すると、限流回路では制御電源と制御端
子との間に挿入された分離回路のスイッチング素子をオ
フに制御するから、パワー素子の制御端子と制御電源と
をスイッチング素子を介して分離することができ、結果
的にパワー素子の破壊により制御端子に高電圧が印加さ
れても過電流が流れることによる制御電源の破壊を防止
することができるという利点を有する。しかも、コンデ
ンサの両端電圧の上昇によって限流回路では限流要素を
介して制御端子を第２端子に接続するからパワー素子の
制御端子からの過電流を抑制することができるのであ
る。その上、スイッチング素子がＰＮＰトランジスタか
らなり、限流回路は、スイッチング素子のベースに一端
が接続された抵抗と、抵抗の他端にコレクタが接続され
エミッタが第２端子に接続されたＮＰＮトランジスタを
備えるから、パワー素子の破壊時に高電圧は主としてＮ
ＰＮとトランジスタのコレクタ・エミッタに印加され、
スイッチング素子のコレクタ・ベースにはＰＮ接合部の
順方向電圧しかかからず、スイッチング素子のストレス
は少ない。
【００２４】請求項２の発明は、制御端子とスイッチン
グ素子との間に限流バイパス回路を挿入し、限流バイパ
ス回路には、制御電源から制御端子に向かう電流が通過
する低損失経路と、制御端子から制御電源に向かう電流
を通す限流経路とを設け、かつ通過電流の向きに応じて
低損失経路と限流経路とを選択する選択手段を設けてい
るから、正常動作時には低損失経路を通して制御電源か
らの信号をパワー素子に与えることができ、パワー素子
の破壊によって制御端子に高電圧が印加されると、限流
経路を選択することによって過電流の発生を防止するこ
とができるという利点がある。しかも、制御電源と制御
端子との間には分離回路として限流経路の通過電流によ
りオンになるＰＮＰトランジスタであるスイッチング素
子を挿入し、スイッチング素子のベースを限流要素を介
してパワー素子の第２端子に接続しているから、限流経
路を通る電流が流れると、スイッチング素子がオフにな
って制御端子と制御電源とを切り離すことによって制御
電源を保護し、かつ制御端子と第２端子との間を限流経
路および限流要素を介して接続することで、過電流の発
生を防止することができるという利点がある。さらに、
分離回路のスイッチング素子としてＰＮＰトランジスタ
を用いているから、ＰＮ接合部は順方向に接続されるこ
とになり、コレクタ・ベース間には順方向電圧レベルし
かかからず、スイッチング素子へのストレスが少ないと
いう効果がある。
グ素子との間に限流バイパス回路を挿入し、限流バイパ
ス回路には、制御電源から制御端子に向かう電流が通過
する低損失経路と、制御端子から制御電源に向かう電流
を通す限流経路とを設け、かつ通過電流の向きに応じて
低損失経路と限流経路とを選択する選択手段を設けてい
るから、正常動作時には低損失経路を通して制御電源か
らの信号をパワー素子に与えることができ、パワー素子
の破壊によって制御端子に高電圧が印加されると、限流
経路を選択することによって過電流の発生を防止するこ
とができるという利点がある。しかも、制御電源と制御
端子との間には分離回路として限流経路の通過電流によ
りオンになるＰＮＰトランジスタであるスイッチング素
子を挿入し、スイッチング素子のベースを限流要素を介
してパワー素子の第２端子に接続しているから、限流経
路を通る電流が流れると、スイッチング素子がオフにな
って制御端子と制御電源とを切り離すことによって制御
電源を保護し、かつ制御端子と第２端子との間を限流経
路および限流要素を介して接続することで、過電流の発
生を防止することができるという利点がある。さらに、
分離回路のスイッチング素子としてＰＮＰトランジスタ
を用いているから、ＰＮ接合部は順方向に接続されるこ
とになり、コレクタ・ベース間には順方向電圧レベルし
かかからず、スイッチング素子へのストレスが少ないと
いう効果がある。
【図１】実施例１を示す回路図である。
【図２】実施例２を示す回路図である。
【図３】従来例を示す回路図である。
１ 制御電源
１１ 過電流吸収回路
１２ 限流回路
１３ 分離回路
１４ 限流バイパス回路
１５ 分離回路
Ｄ１ ダイオード
Ｃ１ コンデンサ
Ｃ２ コンデンサ
ＣＴ１ カレントトランス
Ｑ１ ＭＯＳＦＥＴ
Ｒ２ 抵抗
Ｒ５ 抵抗
Ｒ６ 抵抗
Ｒ７ 抵抗
Ｒ９ 抵抗
Ｒ１０ 抵抗
Ｔｒ４ ＰＮＰトランジスタ
Ｔｒ６ ＮＰＮトランジスタ
Claims (2)
- 【請求項１】 高電圧側となる第１端子と接地側となる
第２端子との間の導通量を制御する制御端子を備えたパ
ワー素子を制御電源からの信号に応じて制御するパワー
素子駆動回路であって、制御電源と制御端子との間にパ
ワー素子の制御端子側がコレクタであり制御電源側がエ
ミッタであるＰＮＰトランジスタからなるスイッチング
素子を挿入した分離回路と、スイッチング素子と制御端
子との間に挿入された抵抗に並列接続されたダイオード
およびコンデンサの直列回路を備え制御端子から制御電
源に向かう向きの電流をダイオードを介してコンデンサ
に充電する過電流吸収回路と、ダイオードを介して充電
されるコンデンサの両端電圧が所定電圧に達すると限流
要素を介して制御端子を第２端子に接続するとともに上
記スイッチング素子をオフに制御する限流回路とを具備
し、限流回路は、スイッチング素子のベースに一端が接
続された抵抗と、抵抗の他端にコレクタが接続されエミ
ッタが第２端子に接続されたＮＰＮトランジスタを備え
上記コンデンサの両端電圧が所定電圧に達するとＮＰＮ
トランジスタがオフになりスイッチング素子をオフにす
ることを特徴とするパワー素子駆動回路。 - 【請求項２】 高電圧側となる第１端子と接地側となる
第２端子との間の導通量を制御する制御端子を備えたパ
ワー素子を制御電源からの信号に応じて制御するパワー
素子駆動回路であって、制御電源と制御端子との間にパ
ワー素子の制御端子側がコレクタであり制御電源側がエ
ミッタであるＰＮＰトランジスタからなるスイッチング
素子を挿入した分離回路と、制御端子とスイッチング素
子との間に挿入され制御電源から制御端子に向かう電流
が通過する低損失経路と制御端子から制御電源に向かう
電流を通す限流経路とを備えるとともに通過電流の向き
に応じて低損失経路と限流経路とを選択する選択手段を
備えた限流バイパス回路とを具備し、限流経路は第１の
抵抗からなり、低損失経路はＮＰＮトランジスタのコレ
クタ・エミッタからなり、選択手段は、パワー素子の制
御端子とスイッチング素子との間に１次巻線が挿入され
たカレントトランスを備えるとともにカレントトランス
の２次巻線に誘起される電流の向きに応じてＮＰＮトラ
ンジスタのオンとオフとを切り替え、スイッチング素子
のベースは第２の抵抗を介して第２端子に接続されるこ
とを特徴とするパワー素子駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16128595A JP3440636B2 (ja) | 1995-06-27 | 1995-06-27 | パワー素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16128595A JP3440636B2 (ja) | 1995-06-27 | 1995-06-27 | パワー素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918311A JPH0918311A (ja) | 1997-01-17 |
| JP3440636B2 true JP3440636B2 (ja) | 2003-08-25 |
Family
ID=15732209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16128595A Expired - Fee Related JP3440636B2 (ja) | 1995-06-27 | 1995-06-27 | パワー素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3440636B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005044526A1 (de) * | 2005-09-16 | 2007-03-29 | Deutsches Zentrum für Luft- und Raumfahrt e.V. | Redundantes elektromotorisches Antriebssystem |
-
1995
- 1995-06-27 JP JP16128595A patent/JP3440636B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0918311A (ja) | 1997-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030520 |
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