JP3460491B2 - 発振回路、半導体装置及びこれらを具備した携帯用電子機器および時計 - Google Patents
発振回路、半導体装置及びこれらを具備した携帯用電子機器および時計Info
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Description
装置及びそれらを具備した携帯用の電子機器および時計
に関するものであり、特に、発振回路の発振用インバー
タに関する。
ータ端末などには、水晶振動子を用いた発振回路が広く
用いられている。このような携帯用の電子機器では、消
費電力を節約し、電池の長寿命化を図ることが必要とな
る。
は、携帯用電子機器、特に腕時計に使用される電子回路
の消費電力を分析した。この分析により、プリント基板
上に構成される電子回路のうち、半導体装置においては
発振回路部分の消費電力が他の回路部分に比べ大きな割
合を占めることが確認された。すなわち、携帯用電子機
器に使用される電子回路の発振回路部分での消費電力を
節減することが、使用電池の長寿命化を図る上で効果的
であることを見出した。
されている。
lと、発振用インバータINV0と、フィードバック回
路を構成する高抵抗Rfとを含んで構成されている。前
記フィードバック回路は、抵抗Rf以外に、位相補償用
のコンデンサCD,CGを含んで構成され、発振用インバ
ータINV0のドレイン出力を、180度位相反転され
たゲート入力として発振用インバータINV0のゲート
へフィードバック入力するものである。
発振用インバータINV0は、一対のP型電界効果トラ
ンジスタ(以下PMOSと記す)QP0,N型電界効果ト
ランジスタ(以下NMOSと記す)QN0を含み、各PM
OSQP0,NMOSQN0のゲートが入力側、ドレインが
出力側として機能するように構成されている。そして、
前記各トランジスタQP0,QN0は、そのドレイン側が互
いに接続され、そのソース側がそれぞれ接地電圧側Vd
d,定電圧側Vreg側に接続されている。
ンバータINV0に負の定電圧Vregを印加すると、前
記発振用インバータINV0の出力が180度位相反転
されてゲートにフィードバック入力される。これによ
り、前記発振用インバータINV0を構成するPMOS
QP0,NMOSQN0が交互にオンオフ駆動され、水晶発
振回路の発振出力が次第に増加し、ついには水晶振動子
X’talが安定した発振動作を行なうようになる。
にも、安定発振後にも、常にPMOSQP0,NMOSQN
0両トランジスタを交互にオンオフ駆動するように構成
されているため、以下に記述する問題があった。
常にPMOSQP0,NMOSQN0を交互にオンオフ駆動
している。この場合、PMOSトランジスタQP0をオン
駆動しているときには、水晶振動子X’talに充電さ
れたエネルギーのほとんどをそのまま放電する。したが
って、次の充電サイクルにおいて、水晶振動子X’ta
lをはじめから充電しなければならず、本発明者は、こ
れが、回路全体の電力消費を節減する上の大きな問題と
なることを見出した。
ている状態では、水晶振動子X’talに充電された電
力を充放電サイクルにおいて完全に放電しなくても、安
定した発振状態を維持することができる。しかし、従来
の回路では、この充放電サイクルにおいて、水晶振動子
X’talの充電電力をそのまま放電し、再度充電する
というサイクルを繰り返していたため、これが回路全体
の電力消費を増加させる大きな要因となっていた。
願発明者によって検討された水晶発振回路を示す。
l,補償用コンデンサCG,CDに加えて、メイン発振用
インバータINVMと、サブ発振用インバータINVS
と、制御用ゲートNMOSQN5,PMOSQP5とを含
む。
が大きい発振用インバータと、駆動能力が小さい発振用
インバータとを含み、発振開始動作を容易にするため
に、電源投入時は、駆動能力が小さい発振用インバータ
に併用して、駆動能力が大きい発振用インバータを使用
して発振動作を開始させる。そして、前記水晶発振回路
の安定発振後は、前記駆動能力の大きい発振用インバー
タを停止させて前記駆動能力の小さい発振用インバータ
にて発振動作を行なうことにより、電源投入時と安定発
振時で動作を切り分け、図4に示す水晶発振回路の低消
費電力化を図ったものである。
て説明する。
ソースに接地電圧Vddが印加されたPMOSQPMと、ソ
ースに定電圧Vregが印加されたNMOSQNMにより構成
されている。そして、前記PMOSQPMとNMOSQNMの
ゲートは共通に接続されるとともに、前記サブ発振用イ
ンバータINVSのゲートと共通に接続されている。前
記サブ発振用インバータINVSは、ドレインが共通接
続されたPMOSQPS,NMOSQNSにより構成され、前
記ドレインはさらに前記メイン発振用インバータINV
Mの出力部とも接続されている。
構成する前記PMOSQPS,NMOSQNSの電流増幅率β
ps,βnsは、前記メイン発振用インバータINVMを構
成するPMOSQPMおよびNMOSQNMの電流増幅率βp
m,βnmよりも大きくされている。したがって、サブ発
振用インバータINVSの駆動能力が、メイン発振用イ
ンバータINVMの駆動能力よりも大きくされている。
OS制御用ゲートQP5のドレインが接続され、かつ前記
PMOSQP5のソースには接地電圧Vddが印加され、前
記NMOSQNSのソースとNMOS制御用ゲートQN5の
ドレインが接続され、かつ前記NMOSQN5のソースに
定電圧Vregが印加されている。そして、前記PMOS
制御用ゲートQP5のゲートはCMOSインバータCI0
の出力を受けるように接続されている。
入力及び前記NMOS制御用ゲートQN5のゲートへの入
力としては、夫々選択信号SEL0が入力される。ここ
で、前記選択信号SEL0は、水晶発振回路の動作状態
によって、入力/非入力とされるものであって、電源投
入時にはハイレベル、安定動作時にはロウレベルとされ
るものである。
L0がハイレベルなので、PMOS制御トランジスタQP
5とNMOS制御トランジスタQN5がオンする。よっ
て、電流増幅率の小さいトランジスタを含むメイン発振
用インバータINVMと、電流増幅率の大きいトランジ
スタを含むサブ発振用インバータINVSの2個の発振
用インバータを共に使用して、駆動力を増大させて発振
動作が起動される。そして、水晶発振回路の安定発振後
はメイン発振用インバータINVMだけで駆動力を小さ
くして発振動作が行なわれることで、水晶発振回路の低
消費電力化を図るものである。
は、発振開始動作を容易にするために、電流増幅率の大
きいトランジスタを含むサブ発振用インバータINVS
と、電流増幅率の小さいトランジスタを含むメイン発振
用インバータINVMとを設けている。そして、電源投
入時は前記メイン発振用インバータINVMと前記サブ
発振用インバータINVSにて発振動作を開始させ、安
定発振後は、前記サブ発振用インバータINVSを停止
させ、前記メイン発振用インバータINVMのみを動作
状態として安定発振後の低消費電力化を図っていた。
発振開始時に発振用インバータの駆動能力を高くするこ
とで、発振動作の安定状態を早期に得ることができる
が、この場合、発振開始電圧の絶対値|Vsta |が高くな
ってしまう。
ta|を式1に示す。尚、式1においては、簡略化のため
にサブ発振用インバータINVSの発振開始電圧Vsta
についてを示し、式1中のRsは水晶振動子の直列共振
抵抗,Cはドレイン容量CDおよびゲート容量CG,βp
は発振用インバータのPMOSの電流増幅率,βnは発
振用インバータのNMOSの電流増幅率,Vthpはサブ
発振用インバータINVSのPMOSQPSの閾値電圧,
Vthnはサブ発振用インバータINVSのNMOSQNSの
閾値電圧とする。
|は、閾値電圧Vthp,Vthnの依存の方が、電流増幅率
βp,βnの依存よりも大きい。
は、発振開始電圧Vstaは前記サブ発振用インバータI
NVSを構成するPMOSQPSの閾値電圧VthpS,NM
OSQNSの閾値電圧VthnSに依存し、また、製造上のば
らつきによる前記閾値電圧VthpSおよびVthnSへの変
動も起因して、発振開始電圧Vstaを低くすることは困
難であると共に、この製造上のばらつきという問題は、
発振回路という回路の特性上、不利なものとなってい
た。
ためには、たとえば、電流増幅率βp,βnを夫々高くす
ることによっても行なうことができる。しかし、たとえ
ば、電流増幅率βp,βnを100倍とすることは、前記
PMOSQPMおよびNMOSQNMの夫々のチャネル幅を1
00倍とすることであり、集積度向上の面で好ましくな
いという問題がある。また、チャネル幅を増加させる
と、ドレイン素子も増大し、ドレイン−基板間の寄生容
量が増加することになり、消費電力が増加してしまうこ
とになる。以上、サブ発振用インバータINVSについ
て例を挙げて説明したが、前記メイン発振用インバータ
INVMについても同様のことがいえる。
蔵された銀電池においては、電源仕様が1.58Vであ
って、前記サブ発振用インバータINVSを構成するP
MOSQPM,NMOSQNMの製造上のばらつきにより、閾
値電圧VthpM,VthnMが変動した場合の動作確保が困
難であった。
ウムイオンにより構成される2次電池等を電源とする場
合、例えば、電源仕様が1.4Vであって、この場合も
前記サブ発振用インバータINVSを構成するPMOS
QPS,NMOSQNSの製造上のばらつきにより、閾値電圧
VthpS,VthnSが変動した場合の動作確保が困難であ
り、さらに充電に要する時間が長く係り過ぎるという問
題があった。
うな問題を鑑みてなされたものであり、その目的は、発
振用インバータを含む発振回路、半導体装置、携帯用電
子機器、時計において、駆動能力の高い発振用インバー
タと、駆動能力の低い発振用インバータとを、夫々を構
成するトランジスタの閾値電圧を調整することにより形
成し、水晶発振回路への電源投入から前記水晶発振回路
の安定発振動作開始までと、前記安定発振動作開始以降
における、前記発振用インバータの駆動能力を閾値電圧
の変更により選択可能とした、低消費電力駆動の発振回
路を提供することにある。
は、第1の閾値電圧をもつトランジスタを少なくとも1
つ含む第1の発振用インバータと、第1の閾値電圧とは
異なる、第2の閾値電圧をもつトランジスタを少なくと
も1つ含む第2の発振用インバータと、前記第1および
前記第2の発振用インバータの出力側と入力側に接続さ
れた水晶発振子を有し、前記第1及び前記第2の発振用
インバータの出力信号を位相反転して、前記発振用イン
バータにフィードバック入力するフィードバック回路
と、を含み、第1の期間は、前記第1の発振用インバー
タにて発振動作を行ない、第2の期間は、前記第2の発
振用インバータにて発振動作時を行なうことを特徴とす
る。
前記第1の期間と、前記第2の期間とで、夫々駆動能力
が異なる前記第1の発振用インバータと前記第2の発振
用インバータを使い分けることができ、前記フィードバ
ック回路における前記水晶発振子に充電されたエネルギ
ーを効率的に利用して、回路規模を増大させることな
く、安定且つ消費電力の低い発振動作が可能となる。
記載の特徴点に加え、前記第1の閾値電圧の絶対値は、
前記第2の閾値電圧の絶対値よりも低いことを特徴とす
る。
不純物打ち込みによって、前記第1の閾値電圧の絶対値
を低くすることで、前記第1の発振用インバータの駆動
能力を大きくし、前記第2の閾値電圧の絶対値を高くす
ることで、前記第2の発振用インバータの駆動能力を小
さくすることを容易に行なうことができる。
2のいずれかに記載の特徴点に加え、前記第1の閾値電
圧をもつトランジスタを除く、前記第1の発振用インバ
ータに含まれるすべてのトランジスタの閾値電圧の絶対
値は、前記第1の閾値電圧の絶対値以上かつ前記第2の
閾値電圧の絶対値以下であり、前記第2の閾値電圧をも
つトランジスタを除く、前記第2の発振用インバータに
含まれるすべてのトランジスタの閾値電圧の絶対値と同
等もしくは低いことを特徴とする。
前記第1の閾値電圧をもつトランジスタおよび前記第2
の閾値電圧をもつトランジスタ以外のトランジスタは、
すべて同等の駆動能力を有し、前記第1の閾値電圧をも
つトランジスタと前記第2の閾値電圧をもつトランジス
タのみで、前記第1の発振用インバータと前記第2の発
振用インバータの駆動能力を制御することができる。
3のいずれかに記載の特徴点に加え、前記第1の発振用
インバータに含まれるすべてのトランジスタは、絶対値
で前記第1の閾値電圧を有し、前記第2の発振用インバ
ータに含まれるすべてのトランジスタは、絶対値で前記
第2の閾値電圧をもつことを特徴とする。
前記第1の発振用インバータに流れる電流と、前記第2
の発振用インバータに流れる電流を、前記第1の期間と
前記第2の期間で切り換えることができ、前記第1の発
振用インバータを流れる電流と、前記第2の発振用イン
バータを流れる電流の差を大きくすることができ、前記
第1の発振用インバータと前記第2の発振用インバータ
との駆動能力の差を大きくすることができる。
4のいずれかに記載の特徴点に加え、前記第1の発振用
インバータと、前記第2の発振用インバータは、ともに
第1導電型のトランジスタと第2導電型のトランジスタ
とを含むことを特徴とする。
CMOSにより発振用インバータを構成することができ
るので、低消費電力かつ特性の良い発振を得ることがで
きる。
1乃至3のいずれかに記載の特徴点に加え、前記第1の
期間は電源投入から安定発振までの期間であって、前記
第2の期間は安定発振から発振終了までの期間であるこ
とを特徴とする。
電源投入時から発振動作が安定するまでの期間と、発振
動作が安定してから発振動作が終了するまでの期間と
で、前記第1あるいは前記第2の発振用インバータにお
ける駆動能力を使い分けることができるため、前記水晶
発振子に充電されたエネルギーを効率よく利用すること
ができ、低消費電力化が図れる。
の特徴点に加え、前記発振回路は発振用インバータ切り
換え回路を含み、前記発振用インバータ切り換え回路
は、前記電源投入から安定発振までの期間を検出し、前
記第1の発振用インバータの選択を行ない、前記安定発
振から発振終了までの期間に、前記第2の発振用インバ
ータの選択を行なうことを特徴とする。
前記発振用インバータ切り換え回路を設けることによっ
て、電源投入から安定発振までの期間には、駆動能力の
大きい前記第1の発振用インバータにて発振動作を行な
い、安定発振から発振終了までの期間には駆動能力の小
さい前記第2の発振用インバータにて発振動作を行なう
ことで低消費電力化が図れる。
の特徴点に加え、前記発振用インバータ切り換え回路
は、前記発振回路への電源投入を検出する電源投入検出
回路と、電源が投入された時点から経過時間を測定し
て、前記第1の期間から前記第2の期間への切り換え時
点を検出するタイマーと、を含み、前記電源が投入され
た時点で前記第1の発振用インバータの選択を行ない、
前記タイマーが前記第1の期間から前記第2の期間への
切り換え時点を検出した時点で、前記第2の発振用イン
バータの選択を行なうことを特徴とする。
前記発振用インバータ切り換え回路において、前記電源
投入検出回路によって電源投入を検知して、駆動能力の
大きい前記第1の発振用インバータを起動させ、前記タ
イマーにより予め設定された時間の経過後に、駆動能力
の小さい前記第2の発振用インバータを起動させること
ができ、発振回路の低消費電力化を図ることができる。
また、前記タイマーの代わりに前記電源投入回路にて時
定数を、前記第1の期間から前記第2の期間への切り換
え時点となるように設定することにより、構成すること
もできる。
1乃至3のいずれかに記載の特徴点に加え、前記第1お
よび前記第2の発振用インバータは共に第1の電位と、
該第1の電位よりも低い第2の電位との間に設けられ、
前記第1の電位と前記第2の電位との間に、前記第1の
発振用インバータへの電源供給を制御する第1の制御回
路と、前記第2の発振用インバータへの電源供給を制御
する第2の制御回路とが設けられてなることを特徴とす
る。
前記第1の発振用インバータおよび前記第2の発振用イ
ンバータへの電源の供給を、前記第1の制御回路と、前
記第2の制御回路により制御することができ、前記第1
の発振用インバータおよび前記第2の発振用インバータ
を前記第1の電位および前記第2の電位と接続または切
り離して、動作/非動作状態を選択することができる。
(1)〜(9)のいずれかの発振回路を含むことを特徴
とする。 例えば、本発明の半導体装置によれば、第1の
閾値電圧をもつトランジスタを少なくとも1つ含む第1
の発振用インバータと、前記第1の閾値電圧の絶対値よ
りも、その絶対値が低い第2の閾値電圧をもつトランジ
スタを少なくとも1つ含む第2の発振用インバータと、
外付けされた水晶発振子と出力側と入力側が接続された
前記第1及び前記第2の発振用インバータの出力信号を
位相反転して、前記発振用インバータにフィードバック
入力するフィードバック回路と、を含み、前記第1の発
振用インバータにおいて、前記第1の閾値電圧をもつト
ランジスタを除くすべてのトランジスタの閾値電圧の絶
対値は、前記第2の閾値電圧の絶対値以上かつ前記第1
の閾値電圧の絶対値以下である第3の閾値電圧を有し、
前記第2の発振用インバータにおいて、前記第2の閾値
電圧をもつトランジスタを除くすべてのトランジスタ
は、前記第3の閾値電圧の絶対値と同等または低い前記
第4の閾値電圧を有し、第1の期間は、前記第2の発振
用インバータにて発振動作を行ない、第2の期間は、前
記第1の発振用インバータにて発振動作時を行なうこと
を特徴とする発振回路を含むことを特徴とする。
ば、前記第1の期間と、前記第2の期間とで、夫々駆動
能力が異なる前記第1の発振用インバータと前記第2の
発振用インバータを使い分けることができ、不純物打ち
込みによって、前記第1の閾値電圧の前記第1の発振用
インバータの駆動能力を大きくし、前記第2の閾値電圧
の絶対値を高くすることで、前記第2の発振用インバー
タの駆動能力を小さくすることを容易に行なうことがで
き、前記フィードバック回路における前記水晶発振子に
充電されたエネルギーを効率的に利用して、安定且つ消
費電力の低い発振動作が可能となり、半導体装置の低消
費電力化が実現できる。更に、発振回路の規模を増大さ
せることがないため、半導体装置の高集積化,大容量化
が図れる。
間は電源投入から安定発振までの期間であって、前記第
2の期間は安定発振から発振終了までの期間であること
を特徴とする。
定するまでの期間と、発振動作が安定してから発振終了
までの期間で、前記第1あるいは第2の発振用インバー
タにおける駆動能力を使い分けることができるため、前
記水晶発振子に充電されたエネルギーを効率よく利用す
ることができ、低消費電力化が図れる。
値電圧の絶対値と、前記第3の閾値電圧の絶対値は同等
であって、前記第2の閾値電圧の絶対値と、前記第4の
閾値電圧の絶対値は同等であることを特徴とする。
に流れる電流と、前記第2の発振用インバータに流れる
電流を、前記第1の期間と前記第2の期間で切り換える
ことができ、前記第1の発振用インバータを流れる電流
と、前記第2の発振用インバータを流れる電流の差を大
きくすることができ、前記第1の発振用インバータと前
記第2の発振用インバータとの駆動能力の差を大きくす
ることができ、半導体装置の低消費電力化を図ることが
できる。
振用インバータと、前記第2の発振用インバータは、と
もに第1導電型のトランジスタと第2導電型のトランジ
スタとを含むことを特徴とする。
ータを構成することができるので、低消費電力かつ特性
の良い発振を得ることができる。
(1)〜(9)のいずれかの発振回路を含み、前記発振
回路の発振出力から動作基準信号を形成することを特徴
とする。
れば、携帯用電子機器の製造ばらつきによらず、電子回
路の低消費電力化が図れ、携帯用電子機器において、発
振動作を安定して行なうことができるだけでなく、使用
電池の長寿命化を図ることができ、携帯用電子機器の使
い勝手を向上することができる。
(9)のいずれかの発振回路を含み、前記発振回路の発
振出力から時計基準信号を形成することを特徴とする。
の製造ばらつきによらず、電子回路の低消費電力化が図
れ、時計において、発振動作を安定して行なうことがで
きるだけでなく、使用電池の長寿命化を図ることがで
き、時計の使い勝手を向上することができる。
振回路が示されている。本実施の形態の水晶発振回路
は、クォーツタイプの腕時計に使用される水晶発振回路
である。尚、前記図5に示す回路と対応する部材には、
同一符号を付し、その説明は省略する。
の低い、PMOSおよびNMOSを含む発振用インバー
タと、閾値電圧の高い、PMOSおよびNMOSを含む
発振用インバータとを含む。そして、水晶発振回路への
電源投入時は閾値電圧の低いMOSにて構成された発振
用インバータで発振動作を開始させ、水晶発振回路の安
定発振後は、閾値電圧の高いMOSにて構成された発振
用インバータに切り替えて発振動作させるようにしたも
のである。
する。本実施の形態の水晶発振回路は、第1の発振用イ
ンバータINV1と、第2の発振用インバータINV2
と、P/NMOS制御ゲートQP3,QP4,QN3,QN4
と、水晶振動子X’talと、フィードバック回路を構
成する高抵抗Rfとを含んで構成されている。前記フィ
ードバック回路は、抵抗Rf以外に、位相補償用のコン
デンサCD,CGを含んで構成され、前記発振用インバー
タのドレイン出力を、180度位相反転されたゲート入
力として第1の発振用インバータINV1のゲートへフ
ィードバック入力するものである。
とNMOSQN1を含む第1の発振用インバータINV
1、PMOSQP2とNMOSQN2を含む第2の発振用イ
ンバータINV2が形成されている。そして前記第1の
発振用インバータINV1,INV2は、それぞれ第1
の電位側とこれよりも低い電圧の第2の電位側に接続さ
れ、両電位の電位差により電力供給を受け駆動されるよ
うに構成されている。ここで、本実施の形態の水晶発振
回路においては、前記第1の電位は接地電圧Vddに設定
され、第2の電位は定電圧Vregに設定されている。こ
こで、特に図示しないが、本実施の形態の発振回路は、
定電圧発生回路により形成された負の定電圧Vregを受
けるように構成され、前記第1の発振用インバータIN
V1および前記第2の発振用インバータINV2は、接
地電圧Vddおよび負の定電圧Vreg間で発振が行なわれ
るものである。
成する、PMOSQP1,NMOSQN1の夫々の閾値電圧
|Vthp1|,Vthn1は、前記第2の発振用インバータI
NV2を構成する、PMOSQP2,NMOSQN2の夫々
の閾値電圧|Vthp2|,Vthn2よりも低くされて形成さ
れている。このような閾値電圧の制御については、トラ
ンジスタ形成時の不純物の打ち込み濃度を制御すること
により、夫々の発振用インバータごとに閾値電圧が異な
るように形成される。そして、たとえば、これらの閾値
電圧Vthn1とVthn2,Vthp1とVthp2との差を0.
1V〜0.3V程度にすることができる。
V1,INV2は、一端に接地電圧Vddが印加された前
記コンデンサCGの他端と、夫々の入力ゲートが共通に
電気的に接続されている。さらに、前記第1の発振用イ
ンバータINV1,INV2は、夫々の出力ノードが共
通に接続されると共に、接地電圧Vddが一端に印加され
たコンデンサCDの他端、および水晶振動子X’tal
の一端と接続される。また、前記水晶振動子X’tal
の他端は、前記コンデンサCGの他端、前記第1の発振
用インバータINV1,INV2のゲート入力、フィー
ドバック抵抗Rfの一端と接続される。更に、前記フィ
ードバック抵抗Rfの他端は第1の発振用インバータI
NV1,INV2の各出力部と接続されており、前記第
1の発振用インバータINV1,INV2の出力は、各
ゲートにフィードバックされている。
けるように接続された前記制御用PMOSQP3と、制御
用NMOSQN3の各ゲートには常に相補的な電圧レベル
の選択信号SEL1が入力されることにより、オンオフ
が制御され、接地電圧Vddおよび定電圧Vregと第1の
発振用インバータINV1との接続/非接続が制御され
ている。
OSインバータCI1の出力を受けるように接続された
前記制御用NMOSQN4の各ゲートには、常に相補的な
電圧レベルの選択信号SEL1が入力されることによ
り、オンオフが制御され、接地電圧Vddと電源電圧Vss
と第2の発振用インバータINV2との接続/非接続が
制御されている。
V1は、選択信号SEL1がゲートに入力される制御用
NMOSQN3、及び前記CMOSインバータCI1を介
してゲートに前記選択信号SEL1の反転信号が入力さ
れる制御用PMOSQP3間に、接続されて設けられてい
る。
V2は、前記CMOSインバータCI1を介して前記選
択信号SEL1の反転信号がゲートに入力される制御用
NMOSQN4及び選択信号SEL1がゲートに入力され
る、制御用PMOSQP4間に、接続されて設けられてい
る。
1とINV2は択一的に動作されるものであり、前記第
1の発振用インバータINV1が動作状態で、前記第2
の発振用インバータINV2が非動作状態、又は、前記
第1の発振用インバータINV1が非動作状態で、前記
第2の発振用インバータINV2が動作状態とされる。
は、発振回路への電源投入時は低い閾値電圧Vthp1,
Vthn1のトランジスタを有する第1の発振用インバー
タINV1で発振動作を容易に開始させ、安定発振開始
後は高い閾値電圧Vthp2,Vthn2のトランジスタを有
する第2の発振用インバータINV2に発振動作を切り
替えられるものである。
定発振開始時までの間は、選択信号SEL1をハイレベ
ルとすることによって、制御用PMOSQP3がオン,QP
4がオフし、制御用NMOSQN3がオン,QN4がオフす
る。よって、前記第1の発振用インバータINV1が、
接地電圧Vdd及び定電圧Vregと電気的に接続され、前
記第2の発振用インバータINV2が接地電圧Vdd及び
定電圧Vregと電気的に切り離される。したがって、低
い閾値電圧|Vthp1|,Vthn1で形成されたトランジス
タを含む第1の発振用インバータINV1が選択され
る。
Vstaに大きく依存しているので、動作開始電圧の絶対
値|Vsta|を低くすることができ、前記第1の発振用イ
ンバータINV1により高駆動能力をもって発振動作を
開始することができる。
X’talの安定発振動作が得られるようになった時
に、前記選択信号SEL1がロウレベルとされることに
よって、前記制御用PMOSQP3がオフ,QP4がオン
し、前記制御用NMOSQN3がオフ,QN4がオンする。
よって、前記第1の発振用インバータINV1が接地電
圧Vdd及び定電圧Vregと電気的に切り離され、前記第
2の発振用インバータINV2が接地電圧Vdd及び定電
圧Vregと電気的に接続される。したがって、水晶発振
回路の安定発振時に、高い閾値電圧|Vthp2|,Vthn2
で形成されたトランジスタを含む第2の発振用インバー
タINV2が選択される。そして、前記第2の発振用イ
ンバータINV2により、水晶発振子X’talに充電
されたエネルギーを使って、低駆動能力で発振動作を発
振動作終了までの間継続させる。
によれば、電源投入時は低い閾値電圧、すなわち駆動能
力の高い発振用インバータにて発振開始電圧の絶対値|
Vsta|を低くして発振動作を容易に起動させ、安定発振
後は、高閾値電圧、すなわち駆動能力の低い発振用イン
バータに切り替えて発振させることにより、発振回路
を、効率よくエネルギーを使用して、低消費電力で動作
させることができる。
0.5V,0.4V,0.3V等のような閾値電圧に制
御することはプロセス上容易であるため、前述したよう
な方法により、従来のように電流増幅率を高くして発振
開始電圧の絶対値|Vsta|を低くするよりも、閾値電圧
を下げて、発振開始電圧の絶対値|Vsta|を低下させ、
発振開始を容易にして低消費電力化を図る方が有利であ
ることがわかる。
は、従来の発振回路と比較して、素子数の大きな増加は
ないため、半導体装置の高集積化,大容量化に対応する
ことができる。そして、前記制御用PMOSQP3を前記
第1の発振用インバータINV1におけるPMOSQP1
と隣接させて設け、前記制御用NMOSQN3をNMOS
QN1と隣接させて設け、同様に、前記制御用PMOSQP
4を前記第2の発振用インバータINV2におけるPM
OSQP2と隣接させて設け、前記制御用NMOSQN4を
NMOSQN2と隣接させて設けることにより、効率のよ
い配線レイアウトが可能となり、発振回路および半導体
装置のさらなる小型化,高集積化が可能となる。
路の好適な実施の形態について選択信号形成回路を含む
発振回路の機能ブロック図を図2(a)に、各ラインの
信号波形について図2(b)に示す。
図1に示す水晶発振回路10と接続されているものであ
り、分周回路20、クロックタイマーセット回路30、
電源投入検出回路40を含む。
C1,抵抗R1,CMOSインバータCI2により構成
され、前記コンデンサC1の一端に接地電圧Vddが印加
されている。そして、前記抵抗R1の一端に電源電圧V
ssが印加され、前記コンデンサC1の他端および前記抵
抗R1の他端が結合され、前記抵抗R1の他端とCMO
SインバータCI2の入力ゲートが接続されている。さ
らに、前記選択信号形成回路50と前記水晶発振回路1
0においては、前記選択信号形成回路50に含まれる前
記クロックタイマーセット回路30の出力信号としての
選択信号SEL1が、前記水晶発振回路10に入力され
た、フィードバック回路が形成されている。
て、選択信号SEL1の形成方法について説明する。
により、水晶発振回路10および選択信号形成回路50
が起動する。そして、電源投入検出回路40において、
接地電圧VddからコンデンサC1,抵抗R1を介して電
源電圧Vssに向かって電流が流れるため、ライン101
の電位は徐々に低下する。そして、この電位はCMOS
インバータCI2への入力電位となるため、ライン10
1の電位が前記CMOSインバータCI2の出力である
ライン102の電位を、電源電圧Vssから接地電位Vdd
へ切り替える。
回路10の起動により、水晶振動子X’talによる発
振が開始され、たとえば32kHzのクロック信号を分
周回路20が受け、前記クロック信号を所定の周波数、
たとえば、1Hzに分周して前記クロックタイマーセッ
ト回路30に出力される。
OSインバータCI2によって制御されるライン102
の電位が、電源投入直後の電源電圧Vssレベルの時にク
ロックタイマーセット回路30をセットし、この時ハイ
レベルの選択信号SEL1が水晶発振回路10へ出力さ
れる。このことにより、図1に示した第1の発振用イン
バータINV1が起動される。
SインバータCI2によって制御されるライン102の
電位は、前述したように電源電圧Vssから接地電位Vdd
へ切り替わる。すると、クロックタイマーセット回路3
0のセットは解除されるので、前記クロックタイマーセ
ット回路30は分周回路20からのクロック受付が可能
となる。そして、前記水晶発振回路が発振を開始し、更
に安定状態となれば分周回路20が1Hzのクロック信
号を、タイマーセット回路30に供給するので、タイマ
ーセット回路30が前記1Hzのクロック信号の所定数
を計数すると、選択信号SEL1のレベルをハイレベル
からロウレベルに切り替える。このことにより、図1に
示した第2の発振用インバータINV2が起動される。
そして、この状態は前記水晶発振回路が安定発振してい
る限り継続する。
発振回路の発振動作開始時から安定発振動作開始まで
と、安定発振動作開始後から発振動作終了までの駆動能
力の異なる発振用インバータの使い分けができ、消費電
力を低減することが可能となる。
クタイマーセット回路40を使用して、クロック信号を
カウントすることにより水晶発振回路10の安定発振開
始を検出して選択信号の電圧レベルを切り換える例につ
いて記載したが、このクロックタイマーセット回路40
を設けずに、前記電源投入検出回路40により選択信号
の電圧レベルを切り換えることもできる。この場合、コ
ンデンサC1および抵抗R1の大きさを調整し、安定発
振開始までの時間を確保する時定数を得るように、前記
電源投入検出回路40を構成すればよい。
低い閾値電圧を有する発振用インバータを動作させるこ
とにより、発振開始電圧の絶対値を容易に低くすること
ができ、製造ばらつきに関係なく、動作電流を増加さ
せ、大電流を発振用インバータに流すことにより発振開
始動作を容易に行なうことを可能とする。さらに、発振
回路の安定発振動作後は、高い閾値電圧の発振用インバ
ータと水晶発振子に充電されたエネルギーを利用して発
振動作させることにより動作電流を減少させることがで
き、低消費電力化が図れる。
形態の発振回路における発振用インバータでの安定発振
時の発振動作についてのグラフを図3に示し、図1の発
振回路における発振動作について説明する。図3におい
ては、横軸を時間とし、ドレイン波形と、ゲート波形に
おける時間軸を共通として示す。安定発振開始時に第1
の発振用インバータINV1から第2の発振用インバー
タINV2に切り換えられた水晶発振回路において、前
記第2の発振用インバータINV2の駆動能力に応じて
ゲート入力波形の振幅が増幅される。そして、前記ゲー
ト入力波形に対してドレイン出力波形は位相180度に
て反転される。そして、ドレイン容量CDは、高周波成
分をカットし、発振周波数成分だけを有効にして、水晶
発振回路の高調波発振を防ぐフィルターの役目を果たし
ている。そして、前記ドレイン容量CD,水晶振動子
X’tal,ゲート容量CGを含むフィードバック回路
はドレイン波形の位相を180度変換させるものであ
る。
れば、従来と比較してトランジスタ数を大幅に増加させ
ることなく、構成することができるので、低消費電力か
つ高集積な、コストの低い、安定な発振出力特性をもつ
発振回路を構成することができる。
明したが、本実施の形態においては、閾値電圧の設定を
第1の発振用インバータINV1の方が第2の発振用イ
ンバータINV2よりも低いもの、すなわち、Vthn1
<Vthn2,|Vthp1|<|Vthp2|として記載したが、
これに限定されることはない。たとえば、閾値電圧の設
定をINV1>INV2、すなわち、Vthn1>Vthn
2,|Vthp1|>|Vthp2|として設定することもでき
る。ただし、この場合には、前記発振回路への電源投入
時の選択信号SEL1の電圧をロウレベルとし、安定発
振時の電圧をハイレベルとすることが必要となる。
1における1つのトランジスタと、前記第2の発振用イ
ンバータINV2における1つのトランジスタのみに着
目して、本発明の目的を達成することもできる。
NV1に含まれるNMOSQN1の閾値電圧Vthn1およ
びPMOSQP1の閾値電圧の絶対値|Vthp1|のうちの
いずれかが、前記第2の発振用インバータINV2に含
まれるNMOSQN2の閾値電圧Vthn2およびPMOSQ
P2の閾値電圧の絶対値|Vthp2|のうちのいずれかより
も閾値電圧が低く、かつ他のトランジスタの閾値電圧の
絶対値が夫々略同等または第1の発振用インバータIN
V1に含まれるトランジスタの方が前記第2の発振用イ
ンバータINV2に含まれるトランジスタよりも低いと
いう条件を満たすようにすれば良い。
hp1|=Vthn2もしくは|Vthp1|<Vthn2)、(2)
Vthn1<Vthn2(|Vthp1|=|Vthp2|もしくは|Vt
hp1|<|Vthp2|)、(3)|Vt hp1|<Vthn2(Vt
hn1=|Vthp2|もしくはVthn1<|Vthp2|)、
(4)|Vthp1|<|Vthp2|(Vthn1=Vthn2もしく
はVthn1<Vthn2)のうちの1つの条件を満たすこと
によっても、前記第1の発振用インバータINV1と、
前記第2の発振用インバータINV2の駆動能力を変え
ることが可能である。また、この場合、前記第1の発振
用インバータと、前記第2の発振用インバータとにおい
て、夫々の1つのトランジスタのみに着目して、発振回
路の駆動能力を前記各期間にて異なるようにしているも
のである。よって、前記2つのトランジスタの夫々の閾
値電圧の差は、可能な範囲で大きくすることが望まし
い。
れている。
している。使用者が腕時計を装着し腕を動かすと、発電
機構の回転錘が回転し、そのときの運動エネルギーによ
り発電ロータが高速回転され、発電ステータス側に設け
られた発電コイル300から交流電圧が出力される。
され、二次電池301を充電する。この二次電池301
は、昇圧回路303および補助コンデンサ304と共に
主電源を構成する。
て時計の駆動電圧に満たないときには、昇圧回路303
により二次電池の電圧を時計駆動可能な高電圧に変換
し、補助コンデンサ304に蓄電する。そして、この補
助コンデンサ304の電圧を電源として時計回路が動作
する。
発振回路を含む半導体装置として構成されており、この
半導体装置に端子を介して接続された水晶振動子X’t
alを用いて予め設定された発振周波数、例えば、32
768Hzの周波数の発振出力を生成し、この発振出力
を分周することにより、一秒ごとに極性の異なる駆動パ
ルスを出力するように構成されている。この駆動パルス
は、時計回路に接続されたステップモータの駆動コイル
306へ入力される。これにより、図示しないステップ
モータは、駆動パルスが通電されるごとにロータを回転
駆動し、図示しない時計の秒針、分針、時針を駆動し、
時刻を表示板にアナログ表示することになる。
は、前述した主電源から供給される電圧により駆動され
る電源電圧回路部220と、この電源電圧Vssからこの
値よりも低い所定の一定電圧Vregを生成する定電圧発
生回路210と、この定電圧Vregにより駆動される定
電圧動作回路部240とを含んで構成される。
な機能ブロック図が示されている。
た水晶振動子X’talを一部に含んで構成された実施
の形態1に記載した水晶発振回路10と、波形整形ゲー
ト201と、高周波分周回路202とを含んで構成され
る。
タ203と、中低周波分周回路204と、その他の回路
205とを含んで構成される。なお、本実施の形態の時
計回路では、前記電源電圧回路部220と、定電圧発生
回路210とは、主電源から供給される電源電圧Vssに
より駆動される電源電圧動作回路部240を構成してい
る。また、前記水晶発振回路は、電源投入時から安定発
振が開始されるまでの期間、高駆動能力にて発振動作が
行なわれる。
talを用いて基準周波数fs=32768Hzの正弦
波出力を波形整形ゲート201に出力する。
出力を矩形波に整形した後、高周波分周回路202へ出
力する。
32768Hzを2048Hzまで分周し、その分周出
力をレベルシフタ203を介して中低周波数分周回路2
04へ出力する。
8Hzまで分周された信号を、さらに1Hzまで分周
し、その他の回路205へ入力する。
信号に同期してコイルを通電駆動するドライバ回路を含
んで構成され、この1Hzの分周信号に同期して時計用
駆動用ステップモータを駆動する。
が安定した後、前記水晶発振回路10の駆動能力が小さ
くされる。
から供給される電源電圧Vssにより回路全体が駆動され
る電源電圧動作回路部240以外に、これにより低い定
電圧Vregで駆動される定電圧動作回路部220を設け
たのは以下の理由による。
間安定した動作を確保するために、その消費電力をさら
に低減することが必要となる。
回路の容量に比例し、さらに供給電源電圧の二乗に比例
して増大する。
全体の消費電力を低減するためには、回路各部に供給す
る電源電圧を低い値、たとえば定電圧Vregに設定すれ
ば良い。
回路は、信号周波数が高い水晶発振回路10、波形整形
ゲート201、高周波分周回路202と、それ以外の回
路205とに大別することができる。この信号の周波数
は、前述したように回路の消費電力と比例関係がある。
10は、主電源から供給される電源電圧Vssから、それ
より低い定電圧Vregを生成し、これを高周波信号を扱
う回路部230、すなわち水晶発振回路10、波形整形
ゲート201、高周波分周回路202へ供給している。
このように、前記高周波信号を扱う回路230に対して
供給する駆動電圧を低くすることにより、前述した水晶
発振回路自体消費電力を低消費電力化できるだけでな
く、定電圧発生回路210の負担をさほど増加させるこ
となく、時計回路全体の消費電力を効果的に低減するこ
とができる。
回路202と中低周波分周回路204との間にレベルシ
フタ203を設けたのは、以下の理由による。
電圧Vregレベルであり、主電源の電源電圧Vssの波高
値より小さい。このため、前記電源電圧Vssで駆動され
ている中低周波分周回路204に、高周波分周回路20
2の定電圧Vregレベルの出力をそのまま入力しても、
この入力値が中低周波分周回路202の初段のロジック
レベルの電圧を超えないため、中低周波分周回路204
が正常に動作しない。よって、前記中低周波分周回路2
04が正常に動作するように、前記レベルシフタ203
を使い、前記高周波分周回路202の出力波高値を定電
圧Vregレベルから電源電圧Vssレベルまで引き上げて
いる。
路およびこれを含む電子回路は、実施の形態1の水晶発
振回路を含んでいるために、電源投入時から安定発振開
始までの期間は、発振開始電圧を低くして発振回路の駆
動能力を大きくし動作を安定させ、安定発振開始から発
振終了までの期間は、発振回路の駆動能力を小さくする
ことにより、電子回路,時計回路の低消費電力化が図れ
る。したがって、前述したような、携帯用の電子機器ま
たは時計において、発振動作を安定して行なうことがで
きるだけでなく、使用電池の長寿命化を図ることがで
き、携帯用の電子機器または時計の使い勝手を向上する
ことができる。
である。
の概略図および夫々の電位を示すタイミングチャートで
ある。
ングチャートの概略である。
略図である。
能ブロックの概略図である。
能ブロックの概略図である。
Claims (10)
- 【請求項1】 第1の閾値電圧をもつトランジスタを少
なくとも1つ含む第1の発振用インバータと、 第1の閾値電圧とは異なる、第2の閾値電圧をもつトラ
ンジスタを少なくとも1つ含む第2の発振用インバータ
と、 前記第1および前記第2の発振用インバータの出力側と
入力側に接続された水晶発振子を有し、前記第1及び前
記第2の発振用インバータの出力信号を位相反転して、
前記発振用インバータにフィードバック入力するフィー
ドバック回路と、 を含み、前記第1の閾値電圧の絶対値は、前記第2の閾値電圧の
絶対値よりも低く設定され、 第1の期間は、前記第1の発振用インバータにて発振動
作を行ない、 第2の期間は、前記第2の発振用インバータにて発振動
作を行ない、 前記第1の閾値電圧をもつトランジスタを除く、前記第
1の発振用インバータに含まれるすべてのトランジスタ
の閾値電圧の絶対値は、 前記第1の閾値電圧の絶対値以上かつ前記第2の閾値電
圧の絶対値以下であり、 前記第2の閾値電圧をもつトランジスタを除く、前記第
2の発振用インバータに含まれるすべてのトランジスタ
の閾値電圧の絶対値と同等もしくは低いこと を特徴とす
る発振回路。 - 【請求項2】 請求項1において、 前記第1の発振用インバータに含まれるすべてのトラン
ジスタは、絶対値で前記第1の閾値電圧を有し、 前記第2の発振用インバータに含まれるすべてのトラン
ジスタは、絶対値で前記第2の閾値電圧をもつことを特
徴とする発振回路。 - 【請求項3】 請求項1、2のいずれかにおいて、 前記第1の発振用インバータと、前記第2の発振用イン
バータは、ともに第1導電型のトランジスタと第2導電
型のトランジスタとを含むことを特徴とする発振回路。 - 【請求項4】 請求項1において、 前記第1の期間は電源投入から安定発振までの期間であ
って、前記第2の期間は安定発振から発振終了までの期
間であることを特徴とする発振回路。 - 【請求項5】 請求項4において、 前記発振回路は発振用インバータ切り換え回路を含み、 前記発振用インバータ切り換え回路は、前記電源投入か
ら安定発振までの期間を検出し、前記第1の発振用イン
バータの選択を行ない、前記安定発振から発振終了まで
の期間に、前記第2の発振用インバータの選択を行なう
ことを特徴とする発振回路。 - 【請求項6】 請求項5において、 前記発振用インバータ切り換え回路は、 前記発振回路への電源投入を検出する電源投入検出回路
と、 電源が投入された時点から経過時間を測定して、前記第
1の期間から前記第2の期間への切り換え時点を検出す
るタイマーと、 を含み、 前記電源が投入された時点で前記第1の発振用インバー
タの選択を行ない、 前記タイマーが前記第1の期間から前記第2の期間への
切り換え時点を検出した時点で、前記第2の発振用イン
バータの選択を行なうことを特徴とする発振回路。 - 【請求項7】 請求項1において、 前記第1および前記第2の発振用インバータは共に第1
の電位と、該第1の電位よりも低い第2の電位との間に
設けられ、 前記第1の電位と前記第2の電位との間に、前記第1の
発振用インバータへの電源供給を制御する第1の制御回
路と、前記第2の発振用インバータへの電源供給を制御
する第2の制御回路とが設けられてなることを特徴とす
る発振回路。 - 【請求項8】 請求項1〜7のいずれかの発振回路を含
むことを特徴とする半導体装置。 - 【請求項9】 請求項1〜7のいずれかの発振回路を含
み、前記発振回路の発振出力から動作基準信号を形成す
ることを特徴とする携帯用電子機器。 - 【請求項10】 請求項1〜7のいずれかの発振回路を
含み、前記発振回路の発振出力から時計基準信号を形成
することを特徴とする時計。
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