JP2001313529A - 発振回路、定電圧発生回路、半導体装置、及びこれらを具備した携帯用電子機器および時計 - Google Patents

Abstract

(57)【要約】 【課題】 発振回路を構成する発振用インバータにおけ
るトランジスタの閾値電圧を調整することにより低消費
電力駆動且つ安定発振を行なう。 【解決手段】 複数の発振用インバータユニットにより
発振用インバータ群を形成し、かつ前記発振用インバー
タユニットを構成するＰＭＯＳ／ＮＭＯＳの各閾値電圧
を、各発振用インバータユニットごとに異なるように形
成し、最適な発振用インバータユニットを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振回路、定電圧
発生回路、半導体装置及びそれらを具備した携帯用の電
子機器および時計に関するものであり、特に、発振回路
に含まれる発振用インバータおよび定電圧発生回路に関
する。

【０００２】

【背景技術】従来より、時計や携帯用の電話、コンピュ
ータ端末などには、水晶振動子を用いた発振回路が広く
用いられている。このような携帯用の電子機器または時
計では、消費電力を節約し、電池の長寿命化を図ること
が必要となる。

【０００３】消費電力の節約という観点から、本発明者
は、携帯用電子機器、特に腕時計に使用される電子回路
の消費電力を分析した。この分析により、プリント基板
上に構成される電子回路のうち、半導体装置においては
発振回路部分の消費電力が他の回路部分に比べ大きな割
合を占めることが確認された。すなわち、携帯用電子機
器に使用される電子回路の発振回路部分での消費電力を
節減することが、使用電池の長寿命化を図る上で効果的
であることを見出した。

【０００４】図１１には、従来の水晶発振回路および定
電圧発生回路の一例が示されている。

【０００５】この水晶発振回路は、水晶振動子Ｘ’ｔａ
ｌと、発振用インバータＩＮＶ０と、フィードバック回
路を構成する高抵抗Ｒｆとを含んで構成される。前記フ
ィードバック回路は、抵抗Ｒｆ以外に、位相補償用のコ
ンデンサＣ_D，Ｃ_Gを含んで構成され、発振用インバータ
ＩＮＶ０のドレイン出力を、１８０度位相反転されたゲ
ート入力として発振用インバータＩＮＶ０のゲートへフ
ィードバック入力するものである。

【０００６】従来このような水晶発振回路に用いられる
発振用インバータＩＮＶ０は、一対のＰ型電界効果トラ
ンジスタ（以下ＰＭＯＳと記す）QP₀，Ｎ型電界効果ト
ランジスタ（以下ＮＭＯＳと記す）QN₀を含み、各ＰＭ
ＯＳQP₀，ＮＭＯＳQN₀のゲートが入力側、ドレインが出
力側として機能するように構成されている。そして、前
記各トランジスタQP₀，QN₀は、そのドレイン側が互いに
接続され、そのソース側がそれぞれ接地電圧Ｖdd側，負
の定電圧Ｖreg側に接続されている。

【０００７】以上の構成の水晶発振回路では、発振用イ
ンバータＩＮＶ０に定電圧Ｖregを印加すると、前記発
振用インバータＩＮＶ０の出力が１８０度位相反転され
てゲートにフィードバック入力される。これにより、発
振用インバータＩＮＶ０を構成するＰＭＯＳQP₀，ＮＭ
ＯＳQN₀が交互にオンオフ駆動され、水晶発振回路の発
振出力が次第に増加し、ついには水晶振動子Ｘ’ｔａｌ
が安定した発振動作を行なうようになる。

【０００８】しかし、従来の水晶発振回路では、起動時
にも、安定発振後にも、常にＰＭＯＳQP₀，ＮＭＯＳQN₀
両トランジスタを交互にオンオフ駆動するように構成さ
れているため、以下に記述する問題があった。

【０００９】従来の水晶発振回路では、安定発振後にも
常にＰＭＯＳQP₀，ＮＭＯＳQN₀を交互にオンオフ駆動し
ている。この場合、前記ＰＭＯＳQP₀をオン駆動してい
るときには、水晶振動子Ｘ’ｔａｌに充電されたエネル
ギーのほとんどをそのまま放電する。したがって、次の
充電サイクルにおいて、水晶振動子Ｘ’ｔａｌをはじめ
から充電しなければならず、本発明者は、この充電が、
回路全体の電力消費を節減する上の大きな問題となるこ
とを見出した。

【００１０】すなわち、水晶発振回路が安定して発振し
ている状態では、水晶振動子Ｘ’ｔａｌに充電された電
力を充放電サイクルにおいて完全に放電しなくても、安
定した発振状態を維持することができる。しかし、従来
の回路では、この充放電サイクルにおいて、水晶振動子
Ｘ’ｔａｌの充電電力をそのまま放電し、再度充電する
というサイクルを繰り返していたため、これが回路全体
の電力消費を増加させる大きな要因となっていた。

【００１１】また、このような水晶発振回路において
は、発振停止電圧の絶対値|Ｖsto|は、前記ＮＭＯＳQN₀
の閾値電圧をＶthn０，前記ＰＭＯＳのQP₀閾値電圧をＶ
thp０とすると、式１のように表わすことができる。

【００１２】 式１：|Ｖsto|＝Ｋ・（|Ｖthp０|＋Ｖthn０） ここで、定数Ｋは０．８〜０．９であり、|Ｖthp０|は
Ｖthp０の絶対値を示す。このように、発振停止電圧Ｖs
toは、前記ＮＭＯＳトランジスタの閾値電圧Ｖthn０，
前記ＰＭＯＳの閾値電圧Ｖthp０に依存する。

【００１３】一方、定電圧発生回路は、オペアンプＯＰ
と、マイナス（以下−と記す）入力電圧制御用ＰＭＯＳ
QP₂とプラス（以下＋と記す）入力電圧制御用ＮＭＯＳQ
N₂，出力用ＮＭＯＳQN₁とを含んで構成されている。す
なわち、前記オペアンプＯＰの−入力端子が、ゲートが
ドレインと接続され、かつ定電流源と電源電圧Ｖss間に
設けられたＰＭＯＳQP₂のドレインと接続される。さら
に、前記オペアンプＯＰの＋入力端子が、ゲートがドレ
インと短絡され、かつ定電流源と電源電圧Ｖssの間に設
けられたＮＭＯＳQN₂のドレインと接続されている。

【００１４】そして、前記ＮＭＯＳQN₂のソースとその
ドレインが直列に接続され、かつ前記オペアンプＯＰの
出力をゲートに受け、ソースが電源電圧Ｖssと接続され
た、出力用のＮＭＯＳQN₁が設けられている。よって、
前記オペアンプＯＰの出力電圧、すなわち、定電圧発生
回路の出力電圧Ｖregは、前記ＰＭＯＳQP₂およびＮＭＯ
ＳQN₂のそれぞれの閾値電圧Ｖthp２，Ｖthn２の影響を
それぞれ受ける。

【００１５】つまり、この回路の動作について以下に説
明すると、前記ＰＭＯＳQP₂に定電流が流れることによ
って、信号線１００に前記ＰＭＯＳQP₂の閾値電圧|Ｖth
p２|に依存した電圧α|Ｖthp２|（α：定数）が生じ
る。そして、前記オペアンプＯＰとＮＭＯＳQN₁によ
り、信号線１０１は、前記信号線１００と同一の電位α
|Ｖthp２|に制御される。さらに、ＮＭＯＳQN₂に定電流
源からの電流が流れることによって、前記信号線１０１
と出力ライン１０２との間に閾値電圧Ｖthn２に依存し
たαＶthn２の電位差が生じる。よって、前記出力ライ
ン１０２と接地電位Ｖddの間には、|Ｖthp２|＋Ｖthn２
に依存した定電圧α（|Ｖthp２|＋Ｖthn２）が生じる。

【００１６】よって、オペアンプＯＰの出力電圧、すな
わち、定電圧発生回路の出力電圧Ｖregは、前記ＰＭＯ
ＳQP₂の閾値電圧Ｖthp２およびＮＭＯＳQN₂の閾値電圧
Ｖthn２の影響をそれぞれ受ける。すなわち、定電圧|Ｖ
reg|は|Ｖthp２|＋Ｖthn２に比例する。したがって、従
来の構成の水晶発振回路は、|Ｖthp２|＋Ｖthn２に依存
した定電圧値Ｖregを電源として動作することになる。

【００１７】したがって、従来の定電圧発生回路におい
ては、半導体製造プロセス上で閾値電圧Ｖthp２及びＶt
hn２の値がばらついて、|Ｖthp２|もしくはＶthn２の値
が大きくなった場合でも、定電圧|Ｖreg|も同時に大き
くなるので、常に定電圧Ｖregと発振停止電圧Ｖstoの関
係において|Ｖreg|＞|Ｖsto|が保たれ、発振動作確保が
でき、ＩＣの歩留りを向上することができるという利点
があった。

【００１８】そして、発振回路の低消費電力動作のため
に、従来は定電圧発生回路を動作させる定電流源を、前
記定電圧発生回路が動作可能な範囲で、できるだけ少な
くしていた。しかしながら、前述したような携帯用の機
器の発展によるニーズに伴い、発振用インバータの低消
費電力化を図るために、発振動作確保（|Ｖreg|＞|Ｖst
o|）を満足しつつ、定電圧|Ｖreg|をできるだけ下げる
ということが必要となってきた。しかし、定電圧発生回
路を動作させる定電流源からの定電流を少なくしていく
と、温度変化により定電流が変動した場合の定電圧Ｖre
gの変化が大きくなる。

【００１９】ここで、トランジスタの温度特性につい
て、図１１に示される定電圧発生回路を用いて説明す
る。この定電圧発生回路において、ＮＭＯＳQN₂，ＰＭ
ＯＳQP₂を動作させる定電流源ＴＡ，ＴＢの電流値には
温度依存性がある。すなわち、前記定電流源ＴＡ，ＴＢ
は、例えば、デプリーションタイプのＰＭＯＳにより構
成されている場合、定電流ＩDは式２にて表わすことが
できる。ここで、前記定電流源を構成するデプリーショ
ンＰＭＯＳの電流増幅率をβとし、その閾値電圧の絶対
値を|Ｖth|とし、ゲート−ソース間電圧をＶ_GSとする。 式２：Ｉ_D＝１／２・β・（Ｖ_GS−|Ｖth|）² ここで、前記デプリーションＰＭＯＳは定電流を形成す
るためにゲート−ソース間が短絡されているので、前記
ＶGSは０Ｖとなるのでこれを代入すると、式３のように
なる。 式３：Ｉ_D＝１／２・β・（−Ｖth）² 式３に示されるように、定電流Ｉ_Dは、電源電圧には依
存しない。したがって、定電流Ｉ_Dは、温度依存性のあ
る電流増幅率βと閾値電圧Ｖthの二乗に比例するので、
定電流Ｉ_Dの値も、また温度変化によって変動する。

【００２０】また、図１２にＮＭＯＳQN₂の温度変動を
表わすグラフについて示す。図１２において縦軸は前記
定電流Ｉ_Dを表わし、横軸はゲート−ソース間電圧Ｖ_GS
を表わす。グラフには３種類の曲線が示されているが、
曲線Ａは前記ＮＭＯＳQN₂の閾値電圧が低い場合、曲線
Ｃは前記閾値電圧が高い場合、曲線Ｂは前記閾値電圧が
ＡとＣとの中間であった場合について示している。そし
て、特に図示しないが、ＰＭＯＳQP₂も同様の特性をも
っている。つまり、このグラフからも分かるように、定
電圧Ｖregの温度変化に対する変動量は、定電流値の変
動と、前記ＮＭＯＳQN₂の閾値電圧Ｖthn２，ＰＭＯＳQP
₂の閾値電圧Ｖthp２の絶対値の夫々の変動の和となる。

【００２１】一方、発振停止電圧Ｖstoの温度に対する
変化量については、発振停止電圧Ｖstoは、前記した式
１に依存しているので、ＮＭＯＳQN₀，ＰＭＯＳQP₀の閾
値電圧の変動分のみになる。

【００２２】したがって、定電圧Ｖregの温度係数は、
定電流源の変化量と、閾値電圧（|Ｖthp２|＋Ｖthn２）
の変化量となるのに対し、発振停止電圧Ｖstoの温度係
数は閾値電圧（|Ｖthp０|＋Ｖthn０）の変化量となるた
め、温度係数すなわち温度特性が夫々異なる。

【００２３】すなわち、定電圧Ｖregと発振停止電圧Ｖs
toの温度特性が異なる場合、例えば、定電圧|Ｖreg|の
方が温度に対して負の傾きが絶対値で大きい場合につい
ての、定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関する温
度と電圧の関係を図１３に示す。図１３においては、横
軸を温度、縦軸を電圧とし、定電圧Ｖreg，発振停止電
圧Ｖstoについてのグラフを夫々示す。前記発振動作を
確保するためには、動作保証温度範囲における高温時、
すなわち、図１３に示すＢ点においても、|Ｖreg|＞|Ｖ
sto|を確保しなければならない。ここで、前記Ｂ点にお
ける温度は、例えば、一般に公知の腕時計の耐熱温度で
ある。

【００２４】よって、他の低い温度領域では、定電圧|
Ｖreg|値を必要以上に高くしなければならなくなる。つ
まり、従来の定電圧発生回路および水晶発振回路におい
ては、無駄な電力を消費していることになる。したがっ
て、低消費電力化のためには、定電圧Ｖregと発振停止
電圧Ｖstoの温度特性を同様にすることが有効であるこ
とが分かる。すなわち、従来は定電圧Ｖregと発振停止
電圧Ｖstoの温度勾配の差が大きくなり、高温側（ある
いは低温側）の発振動作を保証するために、前記|Ｖreg
|＞|Ｖsto|を常に成り立たせなければならず、低温側
（あるいは高温側）では、|Ｖreg|を発振動作を保証す
る以上に高くしなければならないので、結果として無駄
な電力を消費していた。

【００２５】しかし、前記発振停止電圧Ｖstoは、水晶
発振回路内の発振用インバータＩＮＶ０を構成するＰＭ
ＯＳQP₀の閾値電圧Ｖthp０およびＮＭＯＳQN₀の閾値電
圧Ｖthn０に依存しており、前述したような従来の発振
用インバータにおいては、定電圧発生回路において形成
される定電圧Ｖregのみを調整することで低消費電力化
を図ることしかできなかった。

【００２６】すなわち、発振用インバータを構成するト
ランジスタの形成において閾値電圧を変更させてしまう
と、発振用インバータとしての特性も変わってしまうた
め、発振特性の変更に伴って様々な点での変更が必要と
なり、設計を困難にしてしまうこととなっていた。した
がって、定電圧Ｖregと発振停止電圧Ｖstoにおける|Ｖr
eg|＞|Ｖsto|の関係を保ちつつ、前記定電圧|Ｖreg|を
できるだけ低くする、ということは困難であり、発振回
路のさらなる低消費電力化が図れなかった。

【００２７】

【発明が解決しようとする課題】そこで、本発明は、上
述したような問題を鑑みてなされたものであり、その目
的は、発振用インバータを含む発振回路、定電圧発生回
路、半導体装置、携帯用の電子機器および時計におい
て、発振回路を構成する発振用インバータにおけるトラ
ンジスタの閾値電圧を調整することにより低消費電力駆
動且つ安定発振を行なうことにある。

【００２８】本発明の他の目的は、定電圧発生回路にお
けるオペアンプの入力部と接続されたトランジスタの閾
値電圧を制御することにより、低消費電力駆動を行なう
ことにある。

【００２９】

【課題を解決するための手段】本発明の発振回路は、異
なる閾値電圧を有するトランジスタを用いて構成された
複数の発振用インバータを含み、選択回路を用いていず
れか１つの発振用インバータが選択使用される発振用イ
ンバータ群と、前記発振用インバータ群の出力側と入力
側に接続された水晶振動子を有し、前記発振用インバー
タ群の出力信号を位相反転して、前記発振用インバータ
群にフィードバック入力するフィードバック回路と、を
含むことを特徴とする。

【００３０】本発明の定電圧発生回路は、一端側が第１
の電位側に接続された定電流源と、一端側が前記定電流
源側、他端側が定電圧出力側に接続されるように定電流
路に設けられ、閾値電圧が夫々異なる複数のトランジス
タとを含み、いずれか１つのトランジスタが選択使用さ
れ定電流生成用の参照電圧を出力する定電圧制御回路
と、前記定電圧制御回路の参照電圧が一方の端子へ入力
され、他方の端子へ所与の基準電圧が入力されたオペア
ンプと、一端が前記定電圧制御回路の前記各トランジス
タの他端側に接続され、他端側が第２の電位側に接続さ
れ、前記オペアンプの出力を受けてゲート入力電圧が制
御されるトランジスタと、を含むことを特徴とする。

【００３１】

【発明の実施の形態】第１の実施の形態の発振回路は、
異なる閾値電圧を有するトランジスタを用いて構成され
た複数の発振用インバータを含み、いずれか１つの発振
用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された
水晶振動子を有し、前記発振用インバータ群の出力信号
を位相反転して、前記発振用インバータ群にフィードバ
ック入力するフィードバック回路と、を含むことを特徴
とする。

【００３２】したがって、第１の実施の形態の発振回路
によれば、前記発振用インバータ群のうち、前記発振用
インバータのトランジスタ出力を最適な電圧に調整する
ことができ、水晶発振回路としての発振出力を最適な状
態にすることができ、低消費電力化が図れる。

【００３３】第２の実施の形態の発振回路は、第１の実
施の形態に記載の特徴点に加え、前記発振用インバータ
群から、いずれか１つの発振用インバータを選択する選
択回路を含むことを特徴とする。

【００３４】したがって、第２の実施の形態の発振回路
によれば、前記選択回路により最適な閾値電圧を有する
発振用インバータを選択することができる。

【００３５】第３の実施の形態の発振回路は、第２の実
施の形態に記載の特徴点に加え、前記発振回路は、テス
ト回路と同一の基板上に形成され、前記水晶振動子を搭
載していない状態で、前記テスト回路にて、前記各発振
用インバータを選択し、該夫々の発振用インバータのシ
ョート電流を測定することにより、前記発振用インバー
タ群の中から１つの発振用インバータを特定し、前記選
択回路にて前記発振用インバータを選択するものである
ことを特徴とする。

【００３６】したがって、第３の実施の形態の発振回路
によれば、ＩＣチップまたはウエハ上に形成された発振
用インバータ群の夫々の発振用インバータのショート電
流を測定することができるので、製造条件に係わらず最
適な発振用インバータが得られ、歩留りを向上させるこ
とができるとともに、安定かつ低消費電力な発振特性を
得ることができる。また、前記選択回路も前記テスト回
路と前記同一基板上に形成することもできる。

【００３７】第４の実施の形態の発振回路は、第３の実
施の形態に記載の特徴点に加え、前記テスト回路は、テ
スト用パッドと接続され、前記テスト用パッドへの印加
電圧が制御されることによって、前記テスト回路を介し
て、前記各発振用インバータを選択することを特徴とす
る。

【００３８】したがって、第４の実施の形態の発振回路
によれば、前記テスト用パッドへの印加電圧の組み合わ
せにより、前記テスト回路により、前記各発振用インバ
ータを選択する信号を形成することができ、夫々の発振
用インバータのショート電流を測定することができる。

【００３９】第５の実施の形態の発振回路は、第１の実
施の形態乃至４のいずれかに記載の特徴点に加え、前記
選択回路は、前記発振用インバータと対応して設けら
れ、かつ複数のパッドと接続された、複数の単位回路を
含み、前記複数の単位回路は、夫々フューズ，不揮発性
メモリ，記憶素子のうちのいずれか１つを含み、前記パ
ッドへ電圧を印加することにより、前記発振用インバー
タを選択することを特徴とする。

【００４０】したがって、第５の実施の形態の発振回路
によれば、フューズ，不揮発性メモリ，記憶素子のうち
のいずれか１つを含む手段を付加することにより、容易
に前記発振用インバータを選択する選択回路を構成する
ことができる。

【００４１】第６の実施の形態の発振回路は、第１の実
施の形態乃至第５の実施の形態のいずれかに記載の特徴
点に加え、前記発振用インバータ群は、第１の閾値電圧
を有するトランジスタを含んで構成された第１の発振用
インバータと、前記第１の閾値電圧とは異なる第２の閾
値電圧を有するトランジスタを含んで構成された第２の
発振用インバータと、前記第１及び第２の閾値電圧とは
異なる第３の閾値電圧を有するトランジスタを含んで構
成された第３の発振用インバータとを少なくとも含むこ
とを特徴とする。

【００４２】したがって、第６の実施の形態の発振回路
によれば、前記発振用インバータ群における閾値電圧の
差が微小であるトランジスタを含む３つの発振用インバ
ータのうち、前記発振用インバータに流れるソースドレ
イン電流を最適な電流に調整することができ、水晶発振
回路としての発振出力を最適な状態にすることができ、
低消費電力化が図れる。

【００４３】第７の実施の形態の発振回路は、第１の実
施の形態または第６の実施の形態に記載の特徴点に加
え、前記各発振用インバータの電源ラインは、第１の電
位側と、前記第１の電位とは電位の異なる第２の電位側
に接続され、前記発振回路は、前記第１の電位と前記第
２の電位による電位差をもって、振幅を行なうものであ
ることを特徴とする。

【００４４】したがって、第７の実施の形態の発振回路
によれば、前記発振用インバータの振幅を前記第１の電
源と、前記定電圧との間で行なうことができるため、前
記電圧振幅に基づいた安定かつ低消費電力な発振特性を
得ることができる。

【００４５】第８の実施の形態の発振回路は、第７の実
施の形態に記載の特徴点に加え、前記第１の電位と前記
第２の電位による電位差は、前記発振用インバータの発
振停止電圧の絶対値よりも大きいものであることを特徴
とする。

【００４６】したがって、第８の実施の形態の発振回路
によれば、前記発振用インバータにより安定な発振動作
を確保することができる。

【００４７】第９の実施の形態の発振回路は、第７の実
施の形態または第８の実施の形態に記載の特徴点に加
え、選択する発振用インバータに流れるショート電流
が、選択する発振用インバータを構成するトランジスタ
のオン電流よりも大きいという条件を満たす範囲で、前
記発振用インバータの選択を行なうと共に、前記第１の
電位と前記第２の電位による電位差を、最小の電圧とす
ることを特徴とする。

【００４８】したがって、第９の実施の形態の発振回路
によれば、前記発振用インバータにより安定かつ低消費
電力な発振動作を行なうことができ、低電源電圧化にも
対応することができる。

【００４９】第１０の実施の形態の定電圧発生回路は、
一端側が第１の電位側、他端側が定電圧出力側に接続さ
れ、閾値電圧が夫々異なる複数のトランジスタを含み、
いずれか１つのトランジスタが選択使用される定電圧制
御回路と、前記定電圧制御回路の参照電圧が一方の端子
への入力され、他方の端子へ所与の基準電圧が入力され
たオペアンプと、一端が前記定電圧制御回路の前記各ト
ランジスタの他端側に接続され、他端側が第２の電位側
に接続され、前記オペアンプの出力を受けてゲート入力
電圧が制御されるトランジスタと、を含むことを特徴と
する。

【００５０】したがって、第１０の実施の形態の定電圧
発生回路によれば、ＩＣチップ上に形成されたトランジ
スタ群の夫々のトランジスタ選択時における定電圧の値
をモニタ端子にて測定することができるので、製造条件
に係わらず、最適な定電圧が得られ、ほぼ同一のチップ
面積にて、低消費電力な定電圧を得ることができる。

【００５１】第１１の実施の形態の定電圧発生回路は、
第１０の実施の形態に記載の特徴点に加え、前記定電圧
発生回路は、前記定電圧制御回路における複数のトラン
ジスタから１つのトランジスタを選択する選択回路を含
むことを特徴とする。

【００５２】したがって、第１１の実施の形態の定電圧
発生回路によれば、前記選択回路により、前記最適なト
ランジスタを選択することができる。

【００５３】第１２の実施の形態の定電圧発生回路は、
第１１の実施の形態に記載の特徴点に加え、前記定電圧
発生回路はモニタ端子と接続されるとともに、テスト回
路と同一の基板上に設けられ、検査工程において、前記
テスト回路は、前記定電圧制御回路における各トランジ
スタを選択し、前記定電圧制御回路における各トランジ
スタによる出力電圧を前記モニタ端子にて夫々測定する
ことにより、前記定電圧制御回路における複数のトラン
ジスタの中から１つのトランジスタを特定し、前記選択
回路にて、前記トランジスタを選択することを特徴とす
る。

【００５４】したがって、第１２の実施の形態の定電圧
発生回路によれば、ＩＣチップ上に形成されたトランジ
スタ群の夫々のトランジスタ選択時における定電圧の値
をモニタ端子にて測定することができるので、製造条件
に係わらず、最適な定電圧が得られ、ほぼ同一のチップ
面積にて、低消費電力な定電圧を得ることができる。

【００５５】第１３の実施の形態の定電圧発生回路は、
第１２の実施の形態に記載の特徴点に加え、前記テスト
回路は、テスト用パッドと接続され、前記テスト用パッ
ドへの印加電圧が制御されることによって、前記テスト
回路を介して、前記定電圧制御回路における各トランジ
スタを選択することを特徴とする。

【００５６】したがって、第１３の実施の形態の定電圧
発生回路によれば、前記テスト用パッドへの印加電圧の
組み合わせにより、前記テスト回路により、前記定電圧
制御回路の各トランジスタを選択する信号を形成するこ
とができ、前記夫々のトランジスタにより形成される前
記参照電圧を測定することができる。

【００５７】第１４の実施の形態の定電圧発生回路は、
第１０の実施の形態乃至第１３の実施の形態のうちのい
ずれかに記載の特徴点に加え、前記選択回路は、前記定
電圧制御回路における前記複数のトランジスタと対応し
て形成され、かつ複数のパッドと接続された、複数の単
位回路を含み、前記複数の単位回路は、夫々フューズ，
不揮発性メモリ，記憶素子のうちのいずれか１つを含
み、前記パッドへ電圧を印加することにより、前記トラ
ンジスタを選択することを特徴とする。

【００５８】したがって、第１４の実施の形態の定電圧
発生回路によれば、フューズ，不揮発性メモリ，記憶素
子のうちのいずれか１つを含む手段を付加することによ
り、容易に前記発振用インバータを選択する選択回路を
構成することができる。

【００５９】第１５の実施の形態の定電圧発生回路は、
第１０の実施の形態乃至第１４の実施の形態のいずれか
に記載の特徴点に加え、前記定電圧制御回路は、第４の
閾値電圧を有するトランジスタと、前記第４の閾値電圧
とは異なる第５の閾値電圧を有するトランジスタと、前
記第４及び第５の閾値電圧とは異なる第６の閾値電圧を
有するトランジスタとを少なくとも含み、各前記トラン
ジスタは一端側が第１の電位側に接続され、他端側が定
電圧出力側に接続されていることを特徴とする。

【００６０】したがって、第１５の実施の形態の定電圧
発生回路によれば、ＩＣチップ上に形成されたテスト回
路内の閾値電圧の異なる３種類のトランジスタによる定
電圧値をモニタ端子にて測定することができるので、最
適なトランジスタを選択することができ、製造条件に係
わらず、最適な定電圧が得られ、ほぼ同一のチップ面積
にて、低消費電力な定電圧を得ることができる。

【００６１】第１６の実施の形態の定電圧発生回路は、
第１０の実施の形態乃至第１５の実施の形態のうちのい
ずれかに記載の特徴点に加え、前記定電圧発生回路の出
力電圧を、発振回路へ供給することを特徴とする。

【００６２】したがって、第１６の実施の形態の定電圧
発生回路によれば、前記発振回路の発振特性に応じて前
記定電圧を調整することができるので、前記発振回路へ
最適な定電圧を供給することができる。

【００６３】第１７の実施の形態の半導体装置は、発振
回路と、定電圧発生回路と、テスト回路とを含む半導体
装置であって、前記発振回路は、異なる閾値電圧を有す
るトランジスタを用いて構成された複数の発振用インバ
ータを含み、いずれか１つの発振用インバータが選択使
用される発振用インバータ群と、前記発振用インバータ
群における複数の発振用インバータから１つの発振用イ
ンバータを選択する第１の選択回路と、外付けされた水
晶振動子と出力側及び入力側が接続された前記発振用イ
ンバータ群の出力信号を位相反転して、前記発振用イン
バータ群にフィードバック入力するフィードバック回路
と、を含み、前記定電圧発生回路は、一端側が第１の電
位側、他端側が定電圧出力側に接続され、閾値電圧が夫
々異なる複数のトランジスタを含み、いずれか１つのト
ランジスタが選択使用される定電圧制御回路と、前記定
電圧制御回路の参照電圧が一方の端子へ入力され、他方
の端子へ所与の基準電圧が入力されたオペアンプと、一
端が前記定電圧制御回路の前記各トランジスタの他端側
に接続され、他端側が第２の電位側に接続され、前記オ
ペアンプ出力を受けてゲート入力電圧が制御されるトラ
ンジスタと、前記定電圧制御回路における複数のトラン
ジスタから１つのトランジスタを選択する第２の選択回
路と、を含み、前記テスト回路は、前記発振回路および
前記定電圧発生回路と夫々接続されるとともに、前記定
電圧発生回路の出力電圧をモニタするモニタ端子と、テ
スト用パッドと接続されて設けられ、検査工程におい
て、前記モニタ端子に電圧を印加した状態で、前記テス
ト用パッドへの印加電圧を制御することにより、前記テ
スト回路を介して前記各発振用インバータを夫々選択し
て、前記各発振用インバータのショート電流を夫々測定
し、前記ショート電流測定後に、前記テスト用パッドへ
の印加電圧を制御することにより、前記テスト回路を介
して前記定電圧制御回路における各トランジスタを夫々
選択して、前記各トランジスタの出力電圧を前記モニタ
端子にて夫々測定し、前記発振用インバータの発振動作
を確保できる範囲で、前記発振回路内の前記発振用イン
バータを前記第１の選択回路にて選択するとともに、前
記定電圧発生回路内の定電圧制御回路におけるトランジ
スタを前記第２の選択回路にて選択することを特徴とす
る。

【００６４】したがって、第１７の実施の形態の半導体
装置によれば、前記水晶発振回路の発振用インバータの
ショート電流測定結果と、定電圧の測定結果とによる組
み合わせの中から最適なショート電流と定電圧の組み合
わせを選択することができ、半導体装置における発振回
路の安定発振出力を得ることができると共に、歩留りを
向上することができ、一層の低消費電力化を図ることが
できる。

【００６５】第１８の実施の形態の携帯用電子機器は、
第１の実施の形態乃至第９の実施の形態のいずれかの発
振回路を含み、前記発振回路の発振出力から動作基準信
号を形成することを特徴とする。

【００６６】したがって、第１８の実施の形態の携帯用
電子機器によれば、携帯用電子機器の製造ばらつきによ
らず、発振用インバータの動作マージンを確保しつつ、
電子回路の低消費電力化が図れ、携帯用電子機器におい
て、発振動作を安定して行なうことができるだけでな
く、使用電池の長寿命化を図ることができ、携帯用電子
機器の使い勝手を向上することができる。

【００６７】第１９の実施の形態の携帯用電子機器は、
第１８の実施の形態に記載の特徴点に加え、前記発振回
路への供給電圧を形成する第１０の実施の形態乃至第１
６の実施の形態のいずれかの定電圧発生回路を含むこと
を特徴とする。

【００６８】したがって、第１９の実施の形態の携帯用
電子機器によれば、さらに、最小の定電圧を前記発振回
路に供給することができるため、電子回路の低消費電力
化が図れる。

【００６９】第２０の実施の形態の時計は、第１９の実
施の形態に記載の特徴点に加え、第１の実施の形態乃至
第９の実施の形態のいずれかの発振回路を含み、前記発
振回路の発振出力から時計基準信号を形成することを特
徴とする。

【００７０】したがって、第２０の実施の形態の時計に
よれば、時計の製造ばらつきによらず、発振用インバー
タの動作マージンを確保しつつ、時計において、発振動
作を安定して行なうことができるだけでなく、使用電池
の長寿命化を図ることができ、時計の使い勝手を向上す
ることができる。

【００７１】第２１の実施の形態の時計は、第２０の実
施の形態に記載の特徴点に加え、前記発振回路への供給
電圧を形成する第１０の実施の形態乃至第１６の実施の
形態のいずれかの定電圧発生回路を含むことを特徴とす
る。

【００７２】したがって、第２１の実施の形態の時計に
よれば、さらに、最小の定電圧を前記発振回路に供給す
ることができるため、時計回路の低消費電力化が図れ
る。

【００７３】次に、本発明の好適な実施例を図面に基づ
き詳細に説明する。

【００７４】＜実施例１＞図２には、本発明の好適な実
施例１にかかる定電圧発生回路および水晶発振回路が示
されている。本実施例の水晶発振回路は、クォーツタイ
プの腕時計に使用される水晶発振回路である。尚、前記
図１１に示される回路と対応する部材には、同一符号を
付し、その説明は省略する。

【００７５】本実施例の水晶発振回路は、複数の発振用
インバータユニットにより発振用インバータ群を形成
し、かつ前記発振用インバータユニットを構成するＰＭ
ＯＳ／ＮＭＯＳの各閾値電圧を、各発振用インバータユ
ニットごとに異なるように形成し、最適な発振用インバ
ータユニットを選択することができるようにしたもので
ある。

【００７６】図２に示される水晶発振回路について説明
する。本実施例の水晶発振回路は、発振用インバータ群
１０と、選択制御回路２０Ｐ，２０Ｎと、水晶振動子
Ｘ’ｔａｌと、フィードバック回路を構成する高抵抗Ｒ
ｆとを含んで構成されている。ここで、ＭＯＳは半導体
基板上に形成されているＩＣチップに形成されたもので
あり、他の素子はプリント基板上に前記ＩＣチップと接
続されて実装されたものである。前記フィードバック回
路は、抵抗Ｒｆ以外に、位相補償用のコンデンサＣ_D，
Ｃ_Gを含んで構成され、発振用インバータ群１０のドレ
イン出力を、１８０度位相反転されたゲート入力として
発振用インバータ群１０の初段の発振用インバータユニ
ットＩＮＶ１のゲートへフィードバック入力するもので
ある。

【００７７】前記発振用インバータ群１０においては、
ＰＭＯＳQP₄とＮＭＯＳQN₄を含む第１の発振用インバー
タユニットＩＮＶ１、ＰＭＯＳQP₅とＮＭＯＳQN₅を含む
第２の発振用インバータユニットＩＮＶ２，ＰＭＯＳQP
₆とＮＭＯＳQN₆を含む第３の発振用インバータユニット
ＩＮＶ３が形成されている。

【００７８】そして各発振用インバータユニットＩＮＶ
１〜３は、それぞれ第１の電位側とこれよりも低い電圧
の第２の電位側に接続され、両電位の電位差により電力
供給を受け駆動されるように構成されている。ここで、
本実施例の水晶発振回路においては、前記第１の電位は
接地電圧Ｖddに設定され、第２の電位は定電圧発生回路
から供給される負の定電圧Ｖregに設定されている。

【００７９】これらの発振用インバータ群１０を構成す
る、発振用インバータユニットＩＮＶ１〜３における夫
々のトランジスタは、前記各発振用インバータユニット
ごとにそれぞれ異なる閾値電圧にて形成されているもの
である。たとえば、ＮＭＯＳQN₄，QN₅，QN₆の各閾値電
圧は、Ｖthn４＞Ｖthn５＞Ｖthn６とされ、前記各ＮＭ
ＯＳの閾値電圧の大きさに対応して、ＰＭＯＳQP₄，Q
P₅，QP₆の閾値電圧は、|Ｖthp４|＞|Ｖthp５|＞|Ｖthp
６|となるように形成されている。そして、この閾値電
圧の制御については、トランジスタ形成時の不純物の打
ち込み濃度を制御することにより、夫々の発振用インバ
ータユニットごとに閾値電圧が異なるように形成され
る。そして、たとえば、これらの閾値電圧の差としては
前記Ｖthn４とＶthn５，Ｖthn５とＶthn６、Ｖthp４と
Ｖthp５，Ｖthp５とＶthp６との各電位差を約０．１Ｖ
程度にすることができる。

【００８０】そして、前記各発振用インバータユニット
ＩＮＶ１〜３は、一端に接地電圧Ｖddが印加された前記
コンデンサＣ_Gの他端と、夫々の入力ゲートが共通に電
気的に接続される。さらに、前記各発振用インバータユ
ニットＩＮＶ１〜３は、各出力ノードが共通に接続され
るとともに、接地電圧Ｖddが一端に印加されたコンデン
サＣ_Dの他端、および水晶振動子Ｘ’ｔａｌの一端と接
続される。また、前記水晶振動子Ｘ’ｔａｌの他端は、
前記コンデンサＣ_Gの他端、各発振用インバータユニッ
トＩＮＶ１〜３のゲート入力、フィードバック抵抗Ｒｆ
の一端と接続されている。更に、前記フィードバック抵
抗Ｒｆの他端は各発振用インバータユニットＩＮＶ１〜
３の各出力部と接続されており、前記各発振用インバー
タユニットＩＮＶ１〜３の出力は、各ゲートにフィード
バックされている。

【００８１】更に、前記各発振用インバータユニットＩ
ＮＶ１〜３は、選択信号が入力されるＮＭＯＳ選択制御
回路２０Ｎ及びＰＭＯＳ選択制御回路２０Ｐ間に接続さ
れて設けられている。前記ＮＭＯＳ選択制御回路２０Ｎ
はゲートに選択信号を受けるＮＭＯＳQN₇〜QN₉により構
成されるとともに、前記ＰＭＯＳ選択制御回路２０Ｐ
は、ゲートに選択信号を受けるＣＭＯＳインバータ回路
ＩＰ₁〜ＩＰ₃と、その出力を各ゲートにて受けるＰＭＯ
ＳQP₇〜QP₉により構成されている。すなわち、前記ＰＭ
ＯＳ選択制御回路２０Ｐを構成するＰＭＯＳQP₇〜QP₉の
各ゲートには前記各選択信号の反転信号が入力されるも
のである。

【００８２】そして、前記ＰＭＯＳ選択制御回路２０
Ｐ、前記ＮＭＯＳ選択制御回路２０Ｎ、発振用インバー
タ群１０の接続について、たとえば、発振用インバータ
ユニットＩＮＶ１を例として以下に説明する。尚、発振
用インバータユニットＩＮＶ２，ＩＮＶ３についても全
く同じ構成であるものとする。

【００８３】前記ＰＭＯＳ選択制御回路２０Ｐに含まれ
るＰＭＯＳQP₇は、ソースに電源電圧Ｖssが印加される
とともに、ドレインがＰＭＯＳQP₄のソースと接続され
ている。そして、前記ＮＭＯＳ選択制御回路２０Ｎに含
まれるＮＭＯＳQN₇は、ソースに定電圧Ｖregが印加され
るとともに、ドレインがＮＭＯＳQN₄のソースと接続さ
れている。そして、前記選択制御用ＮＭＯＳQN₇のゲー
トには、発振用インバータ群１０における発振用インバ
ータユニットＩＮＶ１の選択／非選択を命令する選択信
号ＳＥＬ１が入力され、前記選択制御用ＰＭＯＳQP₇の
ゲートには、選択信号ＳＥＬ１の反転信号が印加されて
いる。すなわち、前記選択信号ＳＥＬ１はハイレベルで
発振用インバータユニットＩＮＶ１を選択状態、ロウレ
ベルで前記発振用インバータユニットＩＮＶ１を非選択
状態にすることができる。

【００８４】以上、発振用インバータユニットＩＮＶ１
を例として説明したが、前述したように発振用インバー
タユニットＩＮＶ２，ＩＮＶ３の構成も同様であって、
発振用インバータユニットＩＮＶ２においては、ゲート
に選択信号ＳＥＬ２が入力される選択制御用ＰＭＯＳQP
₈と、ゲートに選択信号ＳＥＬ２の反転信号が入力され
る選択制御用ＮＭＯＳQN₈が設けられている。また、同
様に、インバータＩＮＶ３においては、ゲートに選択信
号ＳＥＬ３が入力される選択制御用ＮＭＯＳQN ₉と、ゲ
ートに選択信号ＳＥＬ１の反転信号が入力される選択制
御用ＰＭＯＳQP₉が同様に設けられている。

【００８５】このように、夫々閾値電圧の異なる前記発
振用インバータユニットＩＮＶ１〜３により構成された
発振用インバータ群１０および選択制御回路２０Ｐ，２
０Ｎは、水晶発振回路としての発振出力を最適な状態に
するために、前記発振用インバータ群１０のうち、前記
発振用インバータユニットのトランジスタ出力を最適な
電圧に調整するために設けられたものである。

【００８６】すなわち、前記選択信号ＳＥＬ１〜３の選
択制御回路２０Ｐ，２０Ｎへの入力により、前記発振用
インバータユニットＩＮＶ１〜３の起動を制御し、最適
な閾値電圧にて形成されたトランジスタを有する発振用
インバータユニットを選択するものである。この選択信
号ＳＥＬ１〜３の電圧レベルの切り替え方法および回路
については、後に図３を用いて詳細に説明する。

【００８７】次に、本実施例の水晶発振回路における、
発振用インバータユニットの選択方法について説明す
る。本実施例では、たとえば、発振用インバータユニッ
トＩＮＶ１を選択する場合について説明する。

【００８８】選択信号ＳＥＬ１がハイレベルとされ、選
択制御用ＰＭＯＳQP₇のゲートにロウレベル、ＮＭＯＳQ
N₇のゲートにハイレベルの電圧が印加されるため、前記
ＰＭＯＳQP₇とＮＭＯＳQN₇はオンする。したがって、発
振用インバータユニットＩＮＶ１において、ＰＭＯＳQP
₄のソースが接地電圧Ｖdd、ＮＭＯＳQN₄のソースが定電
圧Ｖregと、それぞれ電気的に接続されることにより、
発振用インバータユニットＩＮＶ１を選択することがで
きる。

【００８９】一方、選択信号ＳＥＬ１，ＳＥＬ２はロウ
レベルとされるので、選択制御用ＰＭＯＳQP₈，QP₉のゲ
ートにはそれぞれ選択信号ＳＥＬ１，ＳＥＬ２の反転信
号、すなわちハイレベルの信号が印加されるので、ＰＭ
ＯＳQP₈，QP₉はオフする。そして、選択制御用ＮＭＯＳ
QN₈，QN₉のゲートには前記選択信号ＳＥＬ１，ＳＥＬ２
すなわちロウレベルの信号が印加されるので、ＮＭＯＳ
QN₈，QN₉はオフする。よって、発振用インバータユニッ
トＩＮＶ３，ＩＮＶ４は両電源と電気的に切り離され選
択されない。

【００９０】次に、前記選択信号ＳＥＬ１〜３の形成方
法について、図３を用いて説明する。

【００９１】図３に本発明の好適な実施例１にかかる発
振用インバータユニット選択回路が示されている。本実
施例の発振用インバータユニット選択回路は、水晶発振
回路において、前記発振用インバータユニットＩＮＶ１
〜３により構成される発振用インバータ群１０のうち、
最適な発振用インバータユニットを選択する選択信号Ｓ
ＥＬ１〜３を形成するための回路である。

【００９２】発振用インバータユニット選択回路は、前
記発振用インバータユニットの数分の単位回路により構
成され、たとえば、図２に示すような３種類の発振用イ
ンバータユニットＩＮＶ１〜３を有する水晶発振回路用
には、３つの単位回路Ｕ１〜Ｕ３が設けられている。す
なわち、前記発振用インバータユニット選択回路は、３
種類のパッドＰ１〜Ｐ３及び３種類のフューズ回路Ｆ１
〜Ｆ３を含む。前記フューズ回路Ｆ１〜Ｆ３は、それぞ
れ一端が接地電圧Ｖddと接続され、他端がパッドＰ１〜
Ｐ３と接続されたフューズｆ１〜ｆ３と、一端が電源電
圧Ｖssと接続され、他端がパッド及び前記フューズｆ１
〜ｆ３の他端と直列に接続された抵抗Ｒ１〜Ｒ３と、出
力インバータＩ１〜Ｉ３とを含んで構成されている。

【００９３】そして、たとえば、単位回路Ｕ１が選択信
号ＳＥＬ１形成用の回路である場合には、前記単位回路
Ｕ１の出力が、発振用インバータユニットＩＮＶ１のＮ
ＭＯＳQN₇のゲート、または水晶発振回路内の選択制御
回路２０Ｐにおけるインバータを介してＰＭＯＳQP₇の
ゲートに入力される。

【００９４】本実施例の発振用インバータユニット選択
回路において、フューズ回路Ｆ１〜Ｆ３のフューズｆ１
〜ｆ３はたとえば２０Ｖ程度の高電圧を印加することに
よって切断することができる。たとえば、発振用インバ
ータユニットＩＮＶ１を選択する場合は、まず、パッド
Ｐ１に高電圧を印加して、フューズｆ１を切断すること
によって、電流をパッドＰ１から抵抗Ｒ１を介して電源
Ｖssに向かって流すようにする。このことによって、出
力インバータＩＮＶＵ１に入力される電圧はロウレベル
となり、前記出力インバータＩＮＶＵ１の出力電圧、す
なわち発振用インバータユニット選択回路における単位
回路Ｕ１の出力信号はハイレベルとなる。したがって、
図３に示される選択信号ＳＥＬ１はハイレベルとされて
選択制御用ＮＭＯＳQN₇がオンし、選択制御用ＰＭＯＳQ
P₇がオフする。

【００９５】以上、発振用インバータユニットＩＮＶ１
を選択する場合について説明したが、ＩＮＶ２，ＩＮＶ
３の選択も同様に行なうことができる。たとえば、発振
用インバータユニットＩＮＶ２を選択する場合は、パッ
ドＰ２に高電圧を印加して、単位回路Ｕ２のフューズｆ
２を切断し、発振用インバータユニットＩＮＶ３を選択
する場合は、パッドＰ３に高電圧を印加して、単位回路
Ｕ３のフューズｆ３を切断することで同様にして所望の
発振用インバータユニットを選択することができる。こ
こで、本実施例では、フューズの切断による情報記憶の
方法を例として説明したが、これに限定されることな
く、不揮発性メモリや記憶素子等を用いて情報を記憶さ
せることもできる。

【００９６】ここで、図４に発振停止電圧Ｖstoと選択
信号ＳＥＬ１〜３の関係についてのタイミングチャート
を示す。図４において、横軸は時間を表わしている。こ
こで、発振停止電圧Ｖstoと、接地電圧Ｖddとにおいて
は、差電圧が大きくなるほど発振停止電圧|Ｖsto|が大
きくなるものである。

【００９７】まず、選択信号ＳＥＬ１がハイレベルとさ
れることにより、前記した式１により発振停止電圧|Ｖs
to|は、Ｋ（|Ｖthp７|＋Ｖthn７）（Ｋ：定数）とな
る。そして、前記選択信号ＳＥＬ１がロウレベル，選択
信号ＳＥＬ２がハイレベルとされることによって、発振
停止電圧|Ｖsto|は、Ｋ（|Ｖthp８|＋Ｖthn８）とな
る。また、前記選択信号ＳＥＬ２がロウレベル，選択信
号ＳＥＬ３がハイレベルとされることによって、発振停
止電圧|Ｖsto|は、Ｋ（|Ｖthp９|＋Ｖthn９）となる。
つまり、ＳＥＬ１がハイレベルにされたときの発振停止
電圧|Ｖsto|が最も低く、ＳＥＬ３がハイレベルにされ
たときに発振停止電圧|Ｖsto|が最も高くなる。

【００９８】ところで、発振用インバータユニット選択
回路におけるフューズの切断は、ＩＣの検査時に行なわ
れ、このときに、まず、発振用インバータ群１０と接続
された選択制御回路２０ＮのＮＭＯＳQN₇〜QN₉の夫々の
ソースが共通に接続された、定電圧発生回路の出力電圧
である負の定電圧Ｖregの値と、発振用インバータユニ
ットＩＮＶ１〜３の夫々に流れるショート電流Ｉsの測
定により発振用インバータユニットの選択が行なわれ
る。

【００９９】図５（ａ）は発振用インバータユニットに
流れるショート電流Ｉsの測定方法を示す図、図５
（ｂ）は、縦軸を発振停止電圧|Ｖsto|、横軸をショー
ト電流Ｉsとして表わした、発振停止電圧|Ｖsto|とショ
ート電流Ｉsとの関係を示すグラフである。

【０１００】発振用インバータユニットのショート電流
の測定は、図に示すように、発振用インバータユニット
を構成するＰＭＯＳQP_Sのソースに接地電圧Ｖddを印加
し、ＮＭＯＳQN_Sのソースに定電圧Ｖregを印加し、前記
ＰＭＯＳQPs，前記ＮＭＯＳQNsの共通ゲートと共通ドレ
インをショートさせて、接地電圧Ｖdd−定電圧Ｖreg間
に流れる電流を測定することにより行なわれる。

【０１０１】このとき、発振停止電圧|Ｖsto|と発振用
インバータユニットのショート電流Ｉsの関係のグラフ
において、水晶発振回路の低消費電力化のためには、前
述した定電圧Ｖreg，発振停止電圧Ｖstoは、|Ｖreg|＞|
Ｖsto|かつ|Ｖreg|をできるだけ低くするという条件を
満たさなければならない。

【０１０２】すなわち、前記ショート電流Ｉsについて
は、前記ＰＭＯＳQP_Sのオン電圧以上、つまり閾値電圧|
ＶthpＳ|以上、かつ最も低い定電圧|Ｖreg|となるよう
に発振用インバータユニットおよび定電圧Ｖregを選択
する必要がある。更に、発振停止電圧|Ｖsto|において
は、要求される発振電圧がＮＭＯＳQN_Sのオン電圧以
下、つまり閾値電圧ＶthnＳ以下の電圧を選択する必要
がある。したがって、低消費電力化のためには、図に示
す領域１の範囲内でのショート電流Ｉsおよび発振停止
電圧|Ｖsto|である必要がある。一方、この条件を満た
しつつ、近年の電源の低電圧化に対応できる発振用イン
バータユニットを選択するために、トランジスタのオン
オフ動作が補償される範囲で安定発振する、最も低いシ
ョート電流の発振用インバータユニットを選択すること
が必要となる。すなわち、前述したショート電流測定の
結果にしたがって、この条件を満たす最適の発振用イン
バータユニットを選択することで、水晶発振回路の低消
費電力化を実現するものである。

【０１０３】このために、ＩＣの検査工程において、特
に図示しないテスト回路および前記テスト回路と接続さ
れたテスト用パッドを使用して、水晶振動子Ｘ’ｔａｌ
の基板への実装前に、各発振用インバータユニットＩＮ
Ｖ１〜３においてショート電流Ｉsを測定し、オンオフ
動作が補償される範囲で最も低いショート電流のものを
特定する。このときＩＣテストはウエハの状態で行な
い、夫々のＩＣチップ内に設けられたテスト回路および
テスト用パッドを使用して、それぞれのＩＣチップにつ
いてショート電流の測定が行なわれる。また、このと
き、発振用インバータ群１０および選択制御回路２０
Ｐ，２０Ｎのみをアクティブとし、他の素子は非アクテ
ィブ状態にしてテストが行なわれる。

【０１０４】ところで、前記テスト用パッドは発振用イ
ンバータユニットの数およびテスト回路の論理に応じ
て、１つまたは複数設けられると共に、前記テスト回路
には、前記テスト用パッドへの入力信号の電圧レベルの
組み合わせによって、前記選択信号ＳＥＬ１〜３のうち
のいずれか１つをハイレベルにする論理回路を含む回路
が形成されているものである。そして、ショート電流の
測定は、前記テスト回路において、擬似的に、各発振用
インバータユニットへ前記ハイレベルの選択信号を夫々
入力した状態で行なわれる。このとき、前記出力ライン
１０２と接続されたモニタ用パッドＭＰを利用して、定
電圧と同等の負の電圧Ｖregを印加することにより、前
記発振用インバータ群に接地電圧Ｖddと、定電圧Ｖreg
を印加する。

【０１０５】そして、ショート電流Ｉs測定後に、発振
用インバータ群１０のうちの最適な発振用インバータユ
ニットを特定し、前記発振用インバータユニットに対応
して設けられた、発振用インバータユニット選択回路の
単位回路におけるフューズを切断し、最適な発振用イン
バータユニットを１つ選択する。

【０１０６】以上述べたように、本実施例の水晶発振回
路は、発振用インバータユニットのショート電流Ｉsを
ＩＣ検査時にテストすることができるため、製造条件に
係わらず、最適な発振用インバータが得られ、歩留りを
向上させることができるとともに、安定かつ低消費電力
な発振特性を得ることができる。

【０１０７】ここで、このようにして得られた本実施例
の発振用インバータにおける発振動作についてのグラフ
を図６に示し、発振動作について説明する。図６におい
て、横軸を時間を示し、ドレイン波形とゲート波形の時
間軸を共通として示す。最適な発振用インバータユニッ
トが選択された水晶発振回路において、前記発振用イン
バータユニットの最適な駆動能力に応じてゲート入力波
形の振幅が増幅される。そして、前記ゲート入力波形に
対してドレイン出力波形は位相が１８０度反転される。
そして、ドレイン容量Ｃ_Dは、高調波成分をカットし、
発振周波数成分だけを有効にして、水晶発振回路の高調
波発振を防ぐフィルターの役目を果たしている。そし
て、前記抵抗Ｒｆ，ドレイン容量Ｃ_D，水晶振動子Ｘ’
ｔａｌ，ゲート容量Ｃ_Gを含むフィードバック回路はド
レイン波形の位相を１８０度変換させるものである。

【０１０８】このように、本実施例の水晶発振回路にお
ける発振用インバータの出力特性は、最適の発振用イン
バータユニットにて発振動作が行なわれているため、出
力特性が良く低消費電力な発振回路を実現することがで
きる。

【０１０９】以上本実施例の水晶発振回路について説明
してきたが、本実施例においては、異なる閾値電圧を有
する発振用インバータユニットを３種類であるとして説
明したが、発振用インバータユニットの数は特に限定さ
れることなく自由に設定することができ、同様に発振用
インバータユニット選択回路の数も発振用インバータユ
ニットの数と対応させて設けることができる。

【０１１０】本実施例においては、閾値電圧の設定を発
振用インバータＩＮＶ１＞ＩＮＶ２＞ＩＮＶ３、すなわ
ち、Ｖthn４＞Ｖthn５＞Ｖthn６，|Ｖthp４|＞|Ｖthp５
|＞|Ｖthp６|として記載したが、これに限定されること
なく、閾値電圧の設定をＩＮＶ１＜ＩＮＶ２＜ＩＮＶ
３、すなわち、Ｖthn４＜Ｖthn５＜Ｖthn６，|Ｖthp４|
＜|Ｖthp５|＜|Ｖthp６|として設定することもできる。

【０１１１】＜実施例２＞次に、図７を用いて本実施例
の定電圧発生回路について説明する。

【０１１２】本実施例の定電圧発生回路は、オペアンプ
の一方の入力電圧を制御するＮＭＯＳを複数かつ夫々異
なる閾値電圧にて形成し、前記複数のＮＭＯＳのうち最
適なＮＭＯＳを選択することができるようにしたもので
ある。

【０１１３】本実施例の定電圧発生回路は、オペアンプ
ＯＰと、選択制御回路３０と、出力ゲートＮＭＯＳQN₁
と、定電圧制御回路４０と、−入力用ＰＭＯＳQP₂とを
含んで構成されている。

【０１１４】前記オペアンプＯＰは、＋入力端子と−入
力端子とを有し、＋入力端子は定電圧制御回路４０によ
り形成される電圧を受ける。また、前記−入力端子はＰ
ＭＯＳにより構成され、接地電圧Ｖddと定電流源の間に
設けられた前記選択制御用ＰＭＯＳQP₂により制御され
る電圧を受ける。そして、前記オペアンプＯＰは、前記
＋入力端子に印加された電圧と、−入力端子に印加され
た電圧との電位差を増幅して出力する。また、前記−入
力用ＰＭＯＳQP₂は、ソースには接地電圧Ｖssが印加さ
れ、ゲートとドレインが共通に接続され、かつ定電流源
と接続されている。

【０１１５】前記出力ゲートＮＭＯＳQN₁は、前記オペ
アンプＯＰの出力をゲートに受けるものであって、且
つ、ドレインが定電圧発生回路の出力ライン１０２と接
続されている。また、前記出力ゲートＮＭＯＳQN₁のソ
ースには電源電圧Ｖssが印加されている。

【０１１６】前記定電圧制御回路４０は、ＮＭＯＳQN₁₀
〜QN₁₂を含んで構成されている。この定電圧制御回路４
０は、定電圧発生回路にて形成される定電圧Ｖregを、
前記オペアンプＯＰの＋入力端子の入力電圧を制御する
ことによって制御するための回路であって、第１の電位
と、前記第１の電位よりも低い第２の電位の間に設けら
れた前記ＮＭＯＳQN₁₀〜QN₁₃の夫々のゲートとドレイン
が共通にオペアンプＯＰの−入力端子に接続されてい
る。すなわち、前記ＮＭＯＳQN₁₀〜QN₁₂の各ドレイン及
びゲートはオペアンプＯＰの＋入力端子と接続されてい
るとともに、ソースが選択制御回路３０を介して定電圧
発生回路の出力ライン１０２に電気的に接続されてい
る。

【０１１７】ここで、前記定電圧制御用ＮＭＯＳQN₁₀〜
QN₁₂は、夫々異なる閾値電圧にて形成されており、前記
ＮＭＯＳQN₁₀の閾値電圧Ｖthn１０，前記ＮＭＯＳQN₁₁
の閾値電圧Ｖthn１１，前記ＮＭＯＳQN₁₂の閾値電圧Ｖt
hn１２は、たとえば、Ｖthn１０＞Ｖthn１１＞Ｖthn１
２の関係となるように形成されている。そして、この閾
値電圧の制御については、トランジスタ形成時の不純物
の打ち込み濃度を制御することにより形成することがで
きる。このとき、たとえば、Ｖthn１０とＶthn１１，Ｖ
thn１１とＶthn１２との各電位差は０．１Ｖ程度にする
ことができる。

【０１１８】そして、前述したように、選択制御回路３
０が、前記定電圧制御回路４０と接続されて設けられて
いる。すなわち、前記定電圧制御用ＮＭＯＳQN₁₀〜QN₁₂
の夫々のドレインと直列に接続されて、各ゲートにて選
択信号を受ける選択制御用ＮＭＯＳQN₁₃〜QN₁₅が夫々対
応して設けられている。前記選択制御用ＮＭＯＳQN₁₃〜
QN₁₅は、夫々のソースが共通に定電圧発生回路の出力ラ
イン１０２と接続されており、前記出力ライン１０２の
電位が実質的に定電圧発生回路の出力電圧Ｖregとなる
ものである。

【０１１９】そして、前記選択信号は、実施例１の水晶
発振回路の例と同様に、異なる閾値電圧を有する定電圧
制御回路を構成するＮＭＯＳのうちの１つを選択するた
めの信号であり、選択信号ＳＥＬ１０がハイレベルでＮ
ＭＯＳQN１０を選択状態、ＳＥＬ１１がハイレベルでＮ
ＭＯＳQN₁₁を選択状態、ＳＥＬ１２がハイレベルでＮＭ
ＯＳQN₁₂を選択状態とすることができる。また、前記選
択信号ＳＥＬ１０〜１２が夫々ロウレベルで前記ＮＭＯ
ＳQN₁₀〜QN₁₂を夫々非選択状態とすることができる。

【０１２０】前記定電圧制御回路４０を構成する夫々閾
値電圧の異なるＮＭＯＳQN₁₀〜QN₁₂は、定電圧発生回路
により形成された定電圧Ｖregを最適な状態で形成する
ために、前記定電圧制御回路４０のうちの１つのＮＭＯ
Ｓに電流を流すことにより、オペアンプＯＰの＋入力端
子への印加電圧すなわち−入力端子への印加電圧との差
電圧を選択することができ、前記オペアンプＯＰの出力
信号すなわち定電圧Ｖregを制御することを可能とする
ものである。

【０１２１】すなわち、前記選択信号ＳＥＬ１０〜１２
の選択制御回路３０への入力により、前記定電圧制御回
路４０を構成するＮＭＯＳQN₁₃〜QN₁₅のオンオフを制御
し、最適な閾値電圧にて形成されたＮＭＯＳを１つ選択
するものである。この選択信号ＳＥＬ１０〜ＳＥＬ１２
の電圧レベルの切り替え方法及び回路については、図３
に示す回路と同様のものを使用し、同様の切り替え方法
により選択信号ＳＥＬ１０〜１２を形成することができ
るのでここでは説明は省略する。

【０１２２】次に、本実施例の定電圧発生回路におけ
る、定電圧制御回路の選択方法について説明する。本実
施例では、たとえば、ＮＭＯＳQN₁₀を選択する場合につ
いて説明する。

【０１２３】選択信号ＳＥＬ１０がハイレベルとされ、
選択制御用ＮＭＯＳQN₁₃のゲートにハイレベルの電圧が
印加されるため、前記ＮＭＯＳQN₁₃はオンする。したが
って、定電圧制御回路４０において、ＮＭＯＳQN₁₀のソ
ースがオン状態のＮＭＯＳQN１を介して電源電圧Ｖssと
電気的に接続されることにより、定電圧制御用ＮＭＯＳ
QN₁₀を選択することができる。

【０１２４】一方、選択信号ＳＥＬ１１，ＳＥＬ１２は
共にロウレベルとされるので、選択制御用ＮＭＯＳQ
N₁₄，QN₁₅のゲートには前記選択信号ＳＥＬ１１，ＳＥ
Ｌ１２すなわちロウレベルの信号が印加されるので、Ｎ
ＭＯＳQN₁₄，QN₁₅はオフする。よって、定電圧制御用Ｎ
ＭＯＳQN₁₁，QN₁₂は両電源と電気的に切り離され選択さ
れない。

【０１２５】ここで、図８に定電圧Ｖregと選択信号Ｓ
ＥＬ１０〜１２の関係についてのタイミングチャートを
示す。図８において、横軸は時間を表わしている。ここ
で、定電圧|Ｖreg|と、接地電圧Ｖddとにおいては、差
電圧が大きくなるほど定電圧|Ｖreg|が大きくなるもの
である。

【０１２６】まず、選択信号ＳＥＬ１０がハイレベルと
されることにより、前述したように、定電圧は、|Ｖreg
|＝α（|Ｖthp２|＋Ｖthn）（α：定数）で表わすこと
ができるので、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn
１０）となる。そして、前記選択信号ＳＥＬ１０がロウ
レベル，選択信号ＳＥＬ１１がハイレベルとされること
によって、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１
１）となる。また、前記選択信号ＳＥＬ１１がロウレベ
ル，選択信号ＳＥＬ１２がハイレベルとされることによ
って、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１２）と
なる。つまり、ＳＥＬ１０がハイレベルにされたときの
定電圧|Ｖreg|が最も低く、ＳＥＬ３がハイレベルにさ
れたときに定電圧|Ｖreg|が最も高くなる。

【０１２７】ところで、前記したように、定電圧制御回
路４０に含まれるＮＭＯＳの選択は、図３に示す回路と
同様の選択信号形成回路により、ＩＣの検査工程におい
てフューズを切断することにより行なわれる。また、実
施例１と同様に、前記選択信号形成回路において、フュ
ーズの切断による情報記憶方法でなくとも、不揮発性メ
モリや記憶素子等を用いて情報を記憶させることもでき
る。

【０１２８】前記定電圧制御回路に含まれるＮＭＯＳの
選択においては、実施例１でも述べたように、定電圧Ｖ
reg，発振停止電圧Ｖstoは、|Ｖreg|＞|Ｖsto|かつ|Ｖr
eg|を低くするという両方の条件を満たさなければなら
ない。前述したように、前記発振停止電圧Ｖstoは、発
振用インバータを構成するトランジスタのＮＭＯＳQ
N₀，ＰＭＯＳQP₀の閾値電圧Ｖthn０，|Ｖthp０|に依存
するため、特に図示しないテスト回路と接続されたテス
ト用パッドに印加する電圧レベルを制御して、選択信号
ＳＥＬ１０，ＳＥＬ１１，ＳＥＬ１２を順にハイレベル
とする。ここで、テスト回路は、実施例１に記載した前
記テスト回路と同様に、前記テスト用パッドへの入力信
号の組み合わせにより、選択信号ＳＥＬ１０〜１２を選
択的に形成する論理回路を含む回路であり、前記テスト
用パッドは１つまたは複数設けることができる。

【０１２９】そして、定電圧制御用ＮＭＯＳQN₁₀〜QN₁₂
を順にオンさせて、定電圧Ｖregを変化させ、出力ライ
ン１０２に接続されたモニタ用パッドＭＰにて定電圧Ｖ
regを測定する。このとき、ＩＣテストはウエハの状態
で行ない、夫々のＩＣチップ内に設けられた前記テスト
回路，前記テスト用パッドおよびモニタ用パッドを使用
して夫々のＩＣチップについて定電圧Ｖregの測定が行
なわれる。また、測定時には、定電圧制御回路４０，選
択制御回路３０のみがアクティブとされ、他の素子は非
アクティブ状態とされているものである。

【０１３０】そして、実施例１に記載したように、水晶
発振回路における発振用インバータにおいてショート電
流Ｉsを測定し、前記した関係を満たす最適な定電圧Ｖr
egを特定する。そして、ＩＣチップの実効領域に形成さ
れた定電圧発生回路において定電圧制御回路４０に含ま
れる、前記特定した最適なＮＭＯＳと接続された選択信
号形成回路のフューズの切断を行ない、定電圧制御用Ｎ
ＭＯＳを１つ選択する。

【０１３１】以上、本実施例の定電圧発生回路について
説明してきたが、前述したように、本実施例の定電圧発
生回路は、動作マージンを確保しつつできるだけ低い定
電圧|Ｖreg|を形成することを特徴とするものであるの
で、トランジスタ数をさほど増加させることなく実現す
ることができるため、チップ面積を大きく増加させるこ
となく、最適な定電圧が設定でき、低消費電力な定電圧
Ｖregを得ることができる。

【０１３２】本実施例においては、異なる閾値電圧を有
する定電圧制御用ＮＭＯＳを３種類であるとして説明し
たが、この数は特に限定されることなく自由に設定する
ことができ、同様に定電圧選択回路の単位回路の数も定
電圧制御用ＮＭＯＳの数と対応させて設けることができ
る。

【０１３３】本実施例においては、閾値電圧の設定を定
電圧制御用ＮＭＯＳQN₁₀＞QN₁₁＞QN ₁₂、すなわち、Ｖth
n１０＞Ｖthn１１＞Ｖthn１２として記載したが、これ
に限定されることなく、閾値電圧の設定をQN₁₀＜QN₁₁＜
QN₁₂、すなわち、Ｖthn１０＜Ｖthn１１＜Ｖthn１２と
して設定することもできる。

【０１３４】また、実施例１，実施例２として、水晶発
振回路の発振用インバータにて最適発振用インバータを
選択できるもの、定電圧発生回路の定電圧制御回路の最
適ＮＭＯＳを選択できるものとして別々に例を挙げて説
明したが、図１に示されるように、同時に実施例１の定
電圧発生回路と、実施例２の水晶発振回路を適用するこ
ともでき、この場合最も低消費電力化が図れることはい
うまでもない。この場合、前記選択信号ＳＥＬ１〜３を
形成する第１の選択信号形成回路と、前記選択信号ＳＥ
Ｌ１０〜１２を形成する第２の選択信号形成回路が必要
となるが、前記モニタ用パッドは共用することができ
る。また、前述したように、前記第１の選択信号形成回
路と第２の選択信号形成回路の回路構成は同一にするこ
ともできる。そして、図１のように構成した場合、水晶
発振回路の発振用インバータのショート電流測定結果
と、定電圧Ｖregの測定結果とによる組み合わせの中か
ら最適な組み合わせを選択することができ、安定した発
振特性を確保しつつ、歩留りを向上させることができ、
さらに一層の低消費電力化を図ることができる。

【０１３５】以上、実施例１，２を用いて本発明の水晶
発振回路、定電圧発生回路、発振用インバータユニット
選択回路、選択信号形成回路について述べてきたが、前
記発振用インバータユニット選択回路、選択信号形成回
路は図示した回路構成に限定されることなく様々な回路
構成にて実現することができ、例えば、フューズの切断
は高電圧の印加でなくとも、レーザーにてポリシリコン
にて形成されたフューズを切断することもできる。

【０１３６】＜実施例３＞次に、図９に腕時計に用いら
れる電子回路の一例が示されている。

【０１３７】この腕時計は、図示しない発電機構を内蔵
している。使用者が腕時計を装着し腕を動かすと、発電
機構の回転錘が回転し、そのときの運動エネルギーによ
り発電ロータが高速回転され、発電ステータス側に設け
られた発電コイル３００から交流電圧が出力される。

【０１３８】この交流電圧が、ダイオード３０２で整流
され、二次電池３０１を充電する。この二次電池３０１
は、昇圧回路３０３および補助コンデンサ３０４と共に
主電源を構成する。

【０１３９】本実施例では、二次電池の電圧が低くて時
計の駆動電圧に満たないときには、昇圧回路３０３によ
り二次電池の電圧を時計駆動可能な高電圧に変換し、補
助コンデンサ３０４に蓄電する。そして、この補助コン
デンサ３０４の電圧を電源として時計回路が動作する。

【０１４０】この時計回路は、実施例１，２に記載した
発振回路と定電圧発生回路を含む半導体装置として構成
されており、この半導体装置に端子を介して接続された
水晶振動子Ｘ’ｔａｌを用いて予め設定された発振周波
数、ここで３２７６８Ｈｚの周波数の発振出力を生成
し、この発振出力を分周することにより、一秒ごとに極
性の異なる駆動パルスを出力するように構成されてい
る。この駆動パルスは、時計回路に接続されたステップ
モータの駆動コイル３０６へ入力される。これにより、
図示しないステップモータは、駆動パルスが通電される
ごとにロータを回転駆動し、図示しない時計の秒針、分
針、時針を駆動し、時刻を表示板にアナログ表示するこ
とになる。

【０１４１】ここで、本実施例の時計回路３３０は、前
述した主電源から供給される電圧により駆動される電源
電圧回路部２２０と、この電源電圧からこの値よりも低
い所定の一定電圧Ｖregを生成する実施例２に記載した
定電圧発生回路２１０と、この定電圧Ｖregにより駆動
される定電圧動作回路部２４０とを含んで構成される。

【０１４２】図１０には、前記時計回路３３０のより詳
細な機能ブロック図が示されている。

【０１４３】定電圧動作回路部２４０は、外部接続され
た水晶振動子Ｘ’ｔａｌを一部に含んで構成された実施
例１に記載した水晶発振回路２００と、波形整形ゲート
２０１と、高周波分周回路２０２とを含んで構成され
る。

【０１４４】前記電源電圧回路部２２０は、レベルシフ
タ２０３と、中低周波分周回路２０４と、その他の回路
２０５とを含んで構成される。なお、本実施例の時計回
路では、前記電源電圧回路部２２０と、定電圧発生回路
２１０とは、主電源から供給される電圧により駆動され
る電源電圧動作回路部２４０を構成している。

【０１４５】前記水晶発振回路２００は、水晶振動子
Ｘ’ｔａｌを用いて基準周波数ｆｓ＝３２７６８Ｈｚの
正弦波出力を波形整形ゲート２０１に出力する。

【０１４６】前記波形整形ゲート２０１は、この正弦波
出力を矩形波に整形した後、高周波分周回路２０２へ出
力する。

【０１４７】前記高周波分周回路２０２は、基準周波数
３２７６８Ｈｚを２０４８Ｈｚまで分周し、その分周出
力をレベルシフタ２０３を介して中低周波数分周回路２
０４へ出力する。

【０１４８】前記中低周波数分周回路２０４は、２０４
８Ｈｚまで分周された信号を、さらに１Ｈｚまで分周
し、その他の回路２０５へ入力する。

【０１４９】前記その他の回路２０５は、１Ｈｚの分周
信号に同期してコイルを通電駆動するドライバ回路を含
んで構成され、この１Ｈｚの分周信号に同期して時計用
駆動用ステップモータを駆動する。

【０１５０】本実施例の時計回路において、主電源から
供給される電源電圧Ｖssにより回路全体が駆動される電
源電圧動作回路部２４０以外に、これにより低い定電圧
Ｖregで駆動される定電圧動作回路部２２０を設けたの
は以下の理由による。

【０１５１】すなわち、このような時計回路では、長期
間安定した動作を確保するために、その消費電力を低減
することが必要となる。

【０１５２】通常、回路の消費電力は、信号の周波数、
回路の容量に比例し、さらに供給電源電圧の二乗に比例
して増大する。

【０１５３】ここで、時計回路に着目してみると、回路
全体の消費電力を低減するためには、回路各部に供給す
る電源電圧を低い値、たとえばＶregに設定すれば良
い。この定電圧発生回路２１０は、実施例２に記載した
ように、前記水晶発振回路２００の発振動作を補償する
範囲で最小の定電圧Ｖregを形成することができる。

【０１５４】次に、信号周波数に着目してみると、時計
回路は、信号周波数が高い水晶発振回路２００、波形整
形ゲート２０１、高周波分周回路２０２と、それ以外の
回路２０５とに大別することができる。この信号の周波
数は、前述したように回路の消費電力と比例関係があ
る。

【０１５５】そこで、本実施例の定電圧発生回路２１０
は、主電源から供給される電源電圧Ｖssから、それより
低い定電圧Ｖregを生成し、これを高周波信号を扱う回
路部２３０、すなわち水晶発振回路２００、波形整形ゲ
ート２０１、高周波分周回路２０２へ供給している。こ
のように、前記高周波信号を扱う回路２３０に対して供
給する駆動電圧を低くすることにより、定電圧発生回路
２１０の負担をさほど増加させることなく、時計回路全
体の消費電力を効果的に低減することができる。

【０１５６】なお、本実施例において、高周波分周回路
２０２と中低周波分周回路２０４との間にレベルシフタ
２０３を設けたのは、以下の理由による。

【０１５７】高周波分周回路２０２の出力波高値は、定
電圧Ｖregレベルであり、主電源の電圧Ｖssの波高値よ
り小さい。このため、前記電源電圧Ｖssで駆動されてい
る中低周波分周回路２０４に、高周波分周回路２０２の
定電圧Ｖregレベルの出力をそのまま入力しても、この
入力値が中低周波分周回路２０２の初段のロジックレベ
ルの電圧を超えないため、中低周波分周回路２０４が正
常に動作しない。よって、前記中低周波分周回路２０４
が正常に動作するように、前記レベルシフタ２０３を使
い、前記高周波分周回路２０２の出力波高値を定電圧レ
ベルから電源電圧レベルまで引き上げている。

【０１５８】以上述べたように、本実施例の時計回路お
よびこれを含む電子回路は、実施例１の水晶発振回路、
実施例２の定電圧発生回路を含んでいるために、製造ば
らつきによらず、発振用インバータの動作がマージンを
確保しつつ、最小の定電圧を前記水晶発振回路に供給す
ることができるため、電子回路、時計回路の低消費電力
化が図れる。したがって、前述したような、時計または
携帯用の電子機器において、発振動作を安定して行なう
ことができるだけでなく、使用電池の長寿命化を図るこ
とができ、時計又は携帯用の電子機器の使い勝手を向上
することができる。

【図面の簡単な説明】

【図１】実施例２の定電圧発生回路及び実施例１の水晶
発振回路を有する発振回路の概略図である。

【図２】実施例１の水晶発振回路を有する発振回路の概
略図である。

【図３】実施例１の発振用インバータ選択回路の概略図
である。

【図４】実施例１の発振停止電圧と選択信号の関係を示
すタイミングチャートの概略図である。

【図５】発振用インバータのショート電流を測定する方
法について説明するための図と、発振停止電圧とショー
ト電流との関係を示すグラフである。

【図６】実施例１の水晶発振回路のゲート波形と，ドレ
イン波形を示す概略図である。

【図７】実施例２の定電圧発生回路を有する発振回路の
概略図である。

【図８】実施例２の定電圧と選択信号の関係を示すタイ
ミングチャートの概略図である。

【図９】実施例３の時計の機能ブロック図である。

【図１０】実施例３の携帯用電子機器の機能ブロック図
である。

【図１１】従来の定電圧発生回路及び水晶発振回路を有
する発振回路の概略図である。

【図１２】従来の定電圧発生回路における定電流源と接
続されたＮＭＯＳに流れる定電流とゲート−ソース間電
圧との関係を示すグラフである。

【図１３】定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関す
る温度と電圧の関係を示す図である。

【符号の説明】

１０ 発振用インバータ群 ２０Ｐ，２０Ｎ 選択制御回路（水晶発振回路） ３０ 選択制御回路（定電圧発生回路） ４０ 定電圧制御回路 ＩＮＶ１〜３ 発振用インバータユニット Ｐ１〜Ｐ３ パッド ＯＰ オペアンプ Ｒｆ 帰還抵抗 Ｃ_G，Ｃ_D 補償用コンデンサ Ｘ’ｔａｌ 水晶振動子 Ｕ１〜Ｕ４ 単位回路 Ｆ１〜Ｆ３ フューズ回路 ｆ１〜ｆ３ フューズ Ｒ１〜Ｒ３ 抵抗 Ｉ１〜Ｉ３ 出力インバータ ２００ 水晶発振回路 ２０１ 波形整形用ゲート ２０２ 高周波分周回路 ２０３ レベルシフタ ２０４ 中低周波分周回路 ２０５ その他回路 ２１０ 定電圧発生回路 ２２０ 電源電圧回路部 ２３０ 定電圧駆動動作回路部 ２４０ 電源電圧動作回路 ３００ 発電コイル ３０１ 二次電池 ３０２ ダイオード ３０３ 昇圧回路 ３０４ 補助コンデンサ ３０６ 時計用モータコイル

Claims (5)

【特許請求の範囲】
1. 【請求項１】 異なる閾値電圧を有するトランジスタを
   用いて構成された複数の発振用インバータを含み、選択
   回路を用いていずれか１つの発振用インバータが選択使
   用される発振用インバータ群と、 前記発振用インバータ群の出力側と入力側に接続された
   水晶振動子を有し、前記発振用インバータ群の出力信号
   を位相反転して、前記発振用インバータ群にフィードバ
   ック入力するフィードバック回路と、 を含むことを特徴とする発振回路。
2. 【請求項２】 一端側が第１の電位側に接続された定電
   流源と、一端側が前記定電流源側、他端側が定電圧出力
   側に接続されるように定電流路に設けられ、閾値電圧が
   夫々異なる複数のトランジスタとを含み、いずれか１つ
   のトランジスタが選択使用され定電流生成用の参照電圧
   を出力する定電圧制御回路と、 前記定電圧制御回路の参照電圧が一方の端子へ入力さ
   れ、他方の端子へ所与の基準電圧が入力されたオペアン
   プと、 一端が前記定電圧制御回路の前記各トランジスタの他端
   側に接続され、他端側が第２の電位側に接続され、前記
   オペアンプの出力を受けてゲート入力電圧が制御される
   トランジスタと、 を含むことを特徴とする定電圧発生回路。
3. 【請求項３】 請求項１の発振回路、請求項２の定電圧
   発生回路とを含む半導体装置半導体装置。
4. 【請求項４】 請求項１の発振回路を含み、前記発振回
   路の発振出力から動作基準信号を形成することを特徴と
   する携帯用電子機器。
5. 【請求項５】 請求項１の発振回路を含み、前記発振回
   路の発振出力から時計基準信号を形成することを特徴と
   する時計。