JP3446818B2 - 半導体装置の実装構造、及びその製造方法 - Google Patents
半導体装置の実装構造、及びその製造方法Info
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Description
介してICチップを熱伝導性回路基板にフェースダウン
実装した実装構造に関し、特にICチップを低コストで
回路基板に実装することができるとともに、ICチップ
の電気的接続を確実に行うことができ、ICチップで発
生する熱を効率的に放熱することができる半導体装置の
実装構造及びその製造方法に関する。
は目覚しく進歩してきている。これによりチップサイズ
の縮小化並びに高集積回路化が急ピッチで進むととも
に、ICの動作速度も向上することから、高周波数のク
ロック信号で動作する大規模な中央演算処理チップが出
現している。また一方では、液晶ディスプレイやプラズ
マ・ディスプレイパネルのマトリクス電極等にみられる
ような多数の負荷を同時に高速駆動することのできる駆
動ICチップも出現している。これらのICにより、複
雑な信号処理を簡単に、しかも低コストで行うことがで
きるようになったことは工業的に大きなメリットであ
る。しかしながら、これらのICチップに共通する課題
として次の2点が検討されてきた。
チップの入出力端子数が増えたことに伴い、電気的接続
用パッドの配列が狭ピッチ化し、これに適応する接続技
術が必要になったことである。また、第2の課題は、高
速動作や大容量負荷の駆動によりICチップの単位面積
あたりの内部消費電力が増えたために、チップの自己発
熱分を効率的に放熱させる実装技術が必要になったこと
である。特に最近では、個のICチップで数ワット〜数
10ワットの電力を消費するものも珍しくはなく、放熱
問題は今後ますます顕在化すると考えられる。
来のモールト゛パッケージに代わり、より高密度実装が可
能なベアチップ実装へと発展してきている。さらにベア
チップ実装においても、ICチップと回路基板とを電気
的に接続する方法に関し、双方の端子間のワイヤボンデ
ィングによる個別接続に代わり、ICチップをフェース
ダウン実装することにより回路基板側のすべての接続用
パッドとIC側の接続用パッドとを一括して接続する方
式が開発されている。従来はこのような一括接続方式に
より上述した電気的接続用パッドの狭ピッチ化に対応し
てきた。
従来ではフェースダウン実装したチップの背面に放熱板
を外付けすることにより放熱を行っていたため、ICチ
ップの基板材の熱伝導性が高いことが要件とされてい
た。なお、ICチップの基板材が単結晶シリコンの場合
にあっては、単結晶シリコンは約170W/(m・K)
と高い熱伝導率を示すので特筆すべき問題はない。
チップではICチップの製造工程のコストが高くなるた
め、かかる不利益を除去すべく基板材として熱伝導性の
低い材料を用いると、今度は放熱上で問題となる。その
例として、特開平7−333645号には、基板材とし
て熱伝導性の低いガラス基板を用いた例が開示されてい
る。これはガラス基板の上に多結晶シリコン薄膜トラン
ジスタで形成した駆動回路を構成したICチップを、ガ
ラス基板上に形成した液晶ディスプレイパネルの上に駆
動回路としてフェースダウン実装することにより製造コ
ストを低減させることを目的とした発明であった。この
ような構成のICチップは、単結晶シリコンよりも安価
で大面積化が可能なガラス基板上に、より少ない製造工
程で多結晶シリコン薄膜トランジスタを形成することが
できるのでICチップコストを低減することができると
いう特長を持つ。しかしながら、この方法を採用した場
合にあっては上述したとおり、放熱上の問題を生ずる。
すなわち、IC基板材若しくは液晶ディスプレイパネル
側の熱伝導率が約1W/(m・K)であって、前記単結
晶シリコンが示す熱伝導率の1/100以下であるた
め、ICチップで発生した熱がほとんど放熱されないこ
とによる。ICチップ内の駆動回路の温度が極端に上昇
するため、やがてはアルミ配線の溶解、あるいはトラン
ジスタのチャネル領域への不純物の熱拡散等が発生し、
最終的に動作不良に至ってしまう。
用いたICチップをフェースダウン実装した場合には、
ICチップの背面に放熱板を外付けするよりは、回路基
板を金属あるいはセラミックス等の熱伝導性の高い材料
で形成することにより、ICで発生する熱を主に回路基
板側に伝導させ放熱させる必要がある。従って、ICチ
ップと回路基板との距離が小さければ小さいほど、回路
基板側への熱伝導が向上する。なお、ICチップをフェ
ースダウン実装する場合には、半田又は金等のバンプを
介して回路基板及びICチップ双方の接続用パッド間を
電気的に接続する方式がある。しかし、バンプの代わり
に異方性導電膜を用いて対向する接続用パッド間を接続
するバンプレス接続方式が案出されており、この方式で
は、ICチップと回路基板との距離を小さくすることが
できるため熱伝導性が向上し、さらにはICチップ側に
バンプ形成プロセスを行う必要がないため、バンプを介
した接続方式に比べて工程の短縮化が可能なので低コス
トとなる特長がある。
に開示されているバンプレス接続方式による従来のIC
実装構造図である。同図において、回路基板101上に
配線パターン103が形成され、その一部はICチップ
106との電気的接続用パッドとなっている。ICチッ
プ106の回路形成面には前記配線パターン103と対
向する位置に接続用のアルミパッド(図示せず)が配置
されている。そして、回路基板101上に、異方性導電
膜107を介してICチップ106をフェースダウン実
装する。異方性導電膜107はエポキシ樹脂等からなる
バインダー材に金属あるいはこれと樹脂等の複合材から
なる導電粒子を混合させたものである。異方性導電膜1
07を挟んだICチップ106と回路基板101とを1
50〜180℃程度の温度で互いに熱圧着することによ
り、異方性導電膜107中の樹脂が溶出し、対向するパ
ッド間を導電粒子が電気的に接続する。なお、同様の例
は特開昭61−186061号公報にも開示されてい
る。
かも自己発熱の大きいICチップは、その動作電流が大
きいことから、特に回路基板の配線パターンの抵抗分に
よる電圧降下が問題となり、これがIC誤動作の原因と
なる。このような電圧降下を避けるためには、配線パタ
ーンの断面積を大きくすることが効果的である。しかし
ながら、ICの高集積化、高機能化により端子数が増え
てくると、配線を太くすることは困難となる。そこで、
配線層を厚くすることで抵抗分を下げることが考えられ
る。
線パターンには、一般的に電気抵抗が低くマイグレーシ
ョンの少ない銅箔が用いられている。銅箔配線を形成す
る方法は種々知られているが、あらかじめ基板に貼り付
けた銅箔をエッチングしていくサブトラクトでは銅箔が
かなり厚くなるため、ベアチップ実装のファインパター
ン化に対応できるようなパターンを形成することはでき
ない。かかる不利益を除する方法として、アディティブ
法が知られており、この場合、銅箔配線がメッキ工程に
より回路基板材の上に形成される。中でもファインピッ
チで、所定の厚さの銅箔配線を形成するには、一般に電
解メッキ法が用いられている。これは、メッキ速度が速
く、しかもメッキ浴の安定性が良い等、工業的メリット
が大きいという理由によるところが大きい。電解メッキ
法では回路基板上にスパッタ法によりあらかじめ形成し
た薄い銅箔配線パターンと、回路基板とは別に設けた銅
板電極の間に電圧を印加して、これらを硫酸銅水溶液中
に浸漬することにより銅箔配線パターン表面に銅を析出
させてメッキを行う。
C実装構造を実現しようとした場合、配線パターン10
3の配列端に位置する配線パターン103cの外側エッ
ジにおいて電界が急変するため、メッキ時の電流が集中
する。図10は、図8における回路基板101上に形成
されている銅箔配線を、電解メッキ法で形成する際のE
−E’断面における銅箔配線近傍の電界分布図であり、
図中の等高線はその領域における電界2の強さを表して
いる。同図より、特に配線パターン103cの外側エッ
ジには他の部分の4倍もの電界が集中している様子がわ
かる。電解メッキ法の場合、電界の強い領域の電流密度
が高くなり、銅箔表面にはより多くの銅が析出するの
で、その部分の銅箔が厚くなる。
るE−E’断面図であり、配線パターン103の断面形
状は、上述した図10の電界分布の条件でメッキされた
ものを表している。それによれば、配線パターン103
cの外側エッジの銅箔が極端に厚くなるために、異方性
導電膜107を介してICチップ106を実装して熱圧
着を行っても、配線パターン103の配列中間部にある
配線パターン103a及び103bにおいては、ICチ
ップ106側のアルミパッドと回路基板101側の接続
用パッドの間に大きな隙間が空く。そのため、異方性導
電膜107に混合されている導電粒子108が浮いてし
まい、良好な電気的接続が得られなくなる。この隙間が
小さければ導電粒子108で隙間を埋めることが可能と
なる。しかし、特にファインピッチ接続を行おうとした
場合には、隣接する配線パターン103間に存在する導
電粒子108同士が連続的に接触すると、配線パターン
103間が電気的に導通して不良発生の原因となる。こ
れらの導電粒子108は異方性導電膜107のバインダ
ー材の中に確率的に分布するので、設計上では隣接する
配線パターン103の間隔に対して十分に小さい粒径の
導電粒子108を用いる必要がある。しかしそうする
と、回路基板101側の接続用パッドとIC106側の
アルミパッドとの隙間を導電粒子108で埋めることが
いっそう困難になり、接続不良の原因となる。
0579号公報にフレキシブル配線基板の端子構造およ
びそれを用いたICチップの実装構造が開示されてい
る。図11は、特開平9−260579号公報に開示さ
れている従来のフレキシブル配線基板の粒子構造図であ
る。本公知例は、ベースフィルム201上に形成された
インナーリード203に対して、IC実装領域202内
において、配線ピッチの疎密をなくすようにダミー端子
204を設けるというものである。図11に示した従来
のフレキシブル配線基板のインナーリード203を、電
解メッキ法により形成した場合には、インナーリード2
03のパターンエッジ内の近傍で隣接するパターンと対
向しているエッジ部分における金属箔が電界集中により
厚くなるのを防ぐことができた。
9―260579号公報に開示されたフレキシブル配線
基板の端子構造およびそれを用いたICチップの実装構
造にあってもさらに次のような問題があった。図11参
照して説明すると、IC実装領域202における回路パ
ターン先端部エッジ210においては、その近傍に空間
がある構造を有していたため、電解メッキ時に回路パタ
ーン先端部エッジ210で電解集中が起こるので、この
部分の金属箔が厚くなるという問題があった。図12は
図11の従来の回路基板におけるG―G`断面図であ
る。それによれば、インナーリード203の先端部エッ
ジ210の銅箔が極端に厚くなるために、異方性導電膜
207を介してICチップ206を実装して熱圧着を行
った場合、インナーリード203はその先端部エッジ2
10のみでICチップ206と電気的に接続され、異方
性導電膜207中の導電粒子208は浮いてしまって電
気的に寄与することができない。さらにインナーリード
203の先端部エッジ210の銅箔の厚さは、図11の
G―G`断面とH―H`断面とでは異なる。すなわち、
IC実装領域のコーナー部に相当するH−H`断面では
角度90度方向に近接する銅箔が存在するために、電解
集中が緩和される。その結果、この領域におけるインナ
ーリード203の先端部エッジ210の銅箔の厚さは、
G−G`断面の領域よりも小さくなる。これにより、I
C実装領域のコーナー部近傍では、インナーリード20
3の先端部エッジ210とICチップ206との間に隙
間ができ、電気的接続不良を引き起こすという問題があ
った。また、ICチップ206と熱伝導性回路基板の間
にはバインダー材であるエポキシ樹脂が存在し、その厚
さは、配線パターン銅箔の厚さ圧着された導電粒子の粒
径との合計に相当する。一般的な導電粒子の直径は5μ
m程度で、また銅箔の厚さは数10μm程度である。し
かし、エポキシ樹脂の熱伝導率は、0.3〜0.5W/
(m・K)程度と小さいので、従来の実装構造では、近
年のLSIチップにみるような数ワットから数10ワッ
トの発熱量に対しては、放熱性が不十分であるという問
題があった。
みてなされたものであって、ICチップからの放熱性を
向上させ、半導体装置の誤動作を防止し、半導体装置の
動作信頼性を向上させることができる半導体装置の実装
構造、及びその製造方法を提供することを目的とする。
願第1の発明は、配線パターンとダミーパターンとを形
成した回路基板上に異方性導電膜を介してICチップを
バンプレスでフェースダウン実装してなる半導体装置の
実装構造において、前記ダミーパターンは、少なくとも
一部が前記ICチップの実装領域に重畳し、当該実装領
域の配線パターンは、当該配線パターンと隣接する配線
パターン又はダミーパターンとの厚さが均一化されてな
り、前記実装領域に重畳するダミーパターンは、実装さ
れた前記ICチップ上に形成された能動素子領域又は発
熱領域に対向するように配置されてなることを特徴とす
る。
の実装構造によれば、ICチップが実装された領域内に
配置された前記ダミーパターンは、隣接する前記配線パ
ターンとの間隔が所定値以内となるように設置してなる
ことから、パターン内の電流密度が均一になり、電解メ
ッキ処理を行う工程で、パターン表面に析出する金属箔
(例えば、銅箔)の厚さがすくなくともIC実装領域に
配置されるパターン上では均一化する利点がある。よっ
て、パターン厚さの不均一からおこる接続不良を防止で
きる利点があり、熱圧着される異方性導電膜の圧着面の
厚さが従来の数分の一となり、ICチップから回路側へ
の放熱性が向上される利点がある。また、所定値とは、
電解メッキ時における前記配線パターンと前記ダミーパ
ターンの配置を各々の表面近傍の電流密度を均一化させ
る間隔を意味している。
ップの能動素子配置領域又は発熱領域に対応させて配置
されてなることから、前記発熱領域で発生する熱を前記
回路基板に効果的に伝導させることができ、ICチップ
の熱設計マージンが向上し、半導体装置の動作信頼性を
向上させる利点がある。
絶縁膜を形成した基板、若しく熱伝導性絶縁基板上に、
電解メッキ工程により配線パターンを形成し、前記配線
パターン上に異方性導電膜を介してICチップをバンプ
レスでフェースダウン実装する半導体装置の製造方法で
あって、前記ICチップを実装する領域を含んだ領域に
前記配線パターンとダミーパターンとを同時に形成する
と共に、前記配線パターン及び前記ダミーパターンは、
前記電解メッキ工程の際に前記ICチップを実装する領
域内において前記配線パターン及び前記ダミーパターン
の厚さが均一化されるように配置され、さらに前記ダミ
ーパターンは、前記ICチップを実装する際に前記IC
チップ上に形成された能動素子領域又は発熱領域に対向
するように配置されることを特徴とする。
の製造方法によれば、電解メッキ工程の際に、前記IC
チップを実装する領域内において前記配線パターン及び
前記ダミーパターンの厚さを均一化させるように、前記
配線パターン及び前記ダミーパターンを配置したことか
ら、電解メッキ時に前記配線パターンの外側エッジの電
界が急変することなく、金属箔の析出が均一化され、パ
ターン厚さが少なくとも前記ICチップ実装領域内では
均一化される。よって、パターン厚さの不均一からおこ
る接続不良を防止でき、熱圧着する異方性導電膜の厚さ
は従来の数分の一となり、前記ICチップから回路基板
への放熱性が向上される利点がある。
ップの能動素子配置領域又は発熱領域に対向させて配置
されることから、前記発熱領域で発生する熱を前記回路
基板に効果的に伝導させることができ、ICチップの熱
設計マージンが向上し、半導体装置の動作信頼性を向上
させる利点がある。
体装置の実装構造、及びその製造方法につき図面を参照
して説明する。
を示す半導体装置の実装構造図である。以下にその構成
を示す。図1に示すように熱伝導回路基板1上には配線
パターン3が形成されており、それらの各パターンの一
端は接続用パッドとなっている。ICチップ6は異方性
導電膜7を介してフェースダウン実装されており、IC
チップ6の接続用パッドと配線パターン3の接続用パッ
ドとは電気的に接続されている。ここで、隣接する配線
パターン3同士は、ICチップ6が実装された領域内に
おいてその配置間隔が、その表面近傍の電界がほぼ均一
化される距離(以下、所定値)以内に配置されており、
配列端に位置する配線パターン3cの外側には、ダミー
パターン5が設けられている。なお、ダミーパターン5
と配線パターン3との間隔もICチップ6が実装された
領域内においては所定値以内になるようになるように配
置されており、ICチップ6が実装された領域内におい
て、複数の配線パターン3によって囲まれた領域を埋め
るように放熱パターン4が設けられており、配線パター
ン3と放熱パターン4との配置間隔も所定値以内になる
ように配置されている。さらに、放熱パターン4は、熱
伝導性回路基板1上に実装されたICチップ6の能動素
子配置領域11をほぼ含む位置に対応して設けられてい
る。
ーン4、及びダミーパターン5には一般に銅箔配線が用
いられ、これらの配線は主として電解メッキ法により同
時形成される。以下に電解メッキ法により形成される本
願発明の実施の形態1の半導体装置の製造方法につき図
面を参照して説明する。図4は図1に示した本願発明の
実施の形態1の半導体装置の実装構造の熱伝導性回路基
板1上に形成されている銅箔配線を電解メッキ法で形成
する際のA―A’断面における銅箔配線近傍の電界分布
図であり、図中の等高線の大きさは、その領域における
電界2の強さを示している。図4より、電界2が特に強
い領域は、ダミーパターン5の外側エッジ部で、この領
域がICチップ6の実装された領域の外側になるよう
に、ダミーパターン5の幅を設定して配置する。なお、
電解メッキ時のメッキ膜厚は銅箔パターン表面の電界2
に、ほぼ比例するので、ダミーパターン5の外側エッジ
部分の銅箔が他の部分よりも厚くなる。
1による半導体装置のA―A’断面図である。配線パタ
ーン3が形成された熱伝導回路基板1の上に、異方性導
電膜7を介在させ、さらにその上にICチップ6をフェ
ースダウンで装着する。この際、配線パターン3とIC
チップ6の双方の接続パッドの位置が合うようにしてお
き、その後ICチップ6、及び熱伝導性回路基板1を1
50〜180℃程度の温度で互いに熱圧着させる。異方
性導電膜7はエポキシ樹脂等からなるバインダー材に、
金属或いはこれと樹脂等の複合材からなる導電粒子8を
混合させたものである。熱圧着により異方性導電膜7中
の樹脂が溶出し、ICチップ6と熱伝導性回路基板1は
近接するようになるが、対向する接続パッド間には取り
残された導電粒子8が存在する。このため、熱圧着時の
押圧により導電粒子8はやや潰れながら、対向する接続
パッド間を電気的に接続する。図2より、ICチップ6
の実装領域では、熱伝導性回路基板1上の銅箔の厚さが
ほぼ均一となるので、導電粒子8は全ての配線パターン
で電気的接続をとる。一方、図5は図1において、熱導
電性回路基板1上に形成されている銅箔配線を、電解メ
ッキ法で形成する際のB―B’断面における銅箔配線近
傍の電界分布図である。図5によれば、ICチップ6が
実装された領域内において放熱パターン4と配線パター
ン3は、所定値以内に配置されていることから、電界2
が極端に強い領域は存在しない。
る。ICチップ6が実装された領域内では銅箔の厚さが
ほぼ均一となるので、導電粒子8は全ての配線パターン
3上で電気的接続をとることと、ICチップ6に形成さ
れた能動素子10が放熱パターン4上に位置されるよう
に実装されることから、放熱パターン4上においても導
電粒子8を介してICチップ6を熱伝導性回路基板1上
に近接させることができる。このときICチップ6と放
熱パターン4の間にはバインダー材であるエポキシ樹脂
が存在するが、その厚さは、熱圧着された導電粒子8の
粒径に相当する。一般的な導電粒子の直径は5μm程度
であることから、従来の実装構造に比べると、熱圧着面
の樹脂厚さは数分の一となり、ICチップ6から熱伝導
性回路基板1への放熱性が向上する。
導体装置の実装構造、およびその製造方法によれば、配
線パターン3、放熱パターン4、及びダミーパターン5
を電解メッキ法により同時形成した熱伝導性回路基板1
を用い、さらにこれらのパターン内で、他の部分よりも
メッキされた銅箔が厚い領域をICチップ6が実装され
た領域の外部に位置するようにした。これにより、異方
性導電膜を介したバンプレス実装において、ICチップ
6が実装された領域内では銅箔の厚さがほぼ均一になる
ので、銅箔とICチップ6との距離を均一のにすること
ができ、ICチップ6と配線パターンとの電気的接続を
確実に行うことができる。さらに、放熱パターン4は、
熱伝導性回路基板側に効率的に放熱することが可能とな
り、ICチップの熱設計マージンが向上するとともに、
半導体装置の動作信頼性を向上させることができる。
びその製造方法につき図面を参照して説明する。図6は
本願発明の実施の形態2の半導体装置の実装構造図であ
る。図6に示すように本実施の形態の半導体装置の実装
構造、及びその製造方法では、実施の形態1の半導体装
置の実装構造、及びその製造方法とは一部構成が異な
り、放熱パターン4がGNDパターン9と接続されてい
る。このGNDパターン9は、ICチップ6の接続用端
子のうちでGND電極となる端子に対応して接続される
ように設けられている。なお、GNDパターン9とそれ
に隣接する配線パターン3、及びダミーパターン5との
距離は所定値以内に配置されてなる。
実装構造、及びその製造方法によれば実施の形態1の半
導体装置の実装構造、及びその製造方法と同様に、電解
メッキ法で各パターンに銅箔厚さを均一に形成させるこ
とができ、さらに各パターン内で、他の部分よりもメッ
キされた銅箔が厚い領域が、ICチップ6が実装された
領域の外部に位置するように設けてあることから、異方
性導電膜7を介したバンプレス実装において、ICチッ
プ6が実装された領域内では銅箔の厚さがほぼ均一とな
るので、銅箔とICチップ6との距離を均一にすること
ができ、ICチップ6と配線パターン3との電気的接続
を確実に行うことができる。また、放熱パターン4は、
熱伝導性回路基板1上に実装されたICチップ6の能動
素子配置領域11をほぼ含む位置に対応して配置されて
いるので、ICチップ6と熱伝導性回路基板1との間の
放熱性が向上し、ICチップ6内で発生する熱も効率よ
く放熱できることから、ICチップの熱設計マージンを
向上させ、半導体装置の動作信頼性を向上させることが
できると共に、更に本願発明の第2の実施の形態の半導
体装置の実装構造、及びその製造方法によれば、放熱パ
ターン4をGNDパターン9に接続したことにより、静
電シールド効果を持たせることができるという利点があ
る。これは、特に高電圧振幅動作、或いは高速動作する
ICチップを搭載した場合に、そのスイッチングノイズ
を低減させるものであって、半導体装置のノイズマージ
ンを向上させ、装置の誤動作を防止できるものである。
なお、ここでは放熱パターン4をGNDパターン9に接
続したが、放熱パターン4を他の所定電位を持つパター
ンに接続しても同様の効果がある。
実装方法、及びその製造方法とは異なる実施の形態3に
つき、図7を参照して説明する。図7は本願発明の実施
の形態3による半導体装置の実装構造図である。図7に
示したように、本願発明の実施の形態3の半導体装置の
実装方法、及びその製造方法は、本願発明の実施の形態
1及び実施の形態2の半導体装置の実装方法、及びその
製造方法とは一部構成が異なっており、ICチップ6の
能動素子配置領域11をほぼ含む位置に対応して配置さ
れている放熱パターン4の一部は、ICチップ6が実装
されている領域の外部に引き出されている。引き出され
た放熱パターン4の一部には金属板等の放熱器(図示せ
ず)を装着させている。また、引き出された放熱パター
ン4をGNDパターン(図示せず)に接続することも可
能となる。なお、ここでは放熱パターン4をGNDパタ
ーンに接続したが、放熱パターン4を他の所定電位を持
つパターンに接続しても同様の効果がある。
施の形態3では接続用パッドを二辺方向に配置したIC
チップの場合に特に好適であるため、それを例に説明し
たが、接続用パッドを四辺方向、あるいは三辺方向に配
置したICチップを用いても有効である。さらに、上記
に示した実施の形態1〜実施の形態3では配線パターン
の配列端に隣接してダミーパターンを配置したが、その
他にも、配列端の配線パターンの幅を太くして、その配
列の外側に位置するパターンのエッジ部が、ICチップ
が実装された領域の外部に位置させ、または配列端の配
線パターンを分岐させ、ICチップが実装された領域内
において、分岐された配線パターンの配置間隔が、通常
の配線パターンの配置間隔と同じにしても同様の効果が
ある。また、上記の各実施の形態では、熱伝導性回路基
板を用いたが、ICチップの電気的接続性の向上、及び
静電シールド作用に効果を限定した場合には、必ずしも
熱伝導性回路基板を用いる必要はなく、通常のプリント
回路基板を用いても実現可能である。
実装構造図
A―A’断面図
B―B’断面図
A―A’断面における電界分布図
B−B’断面における電界分布図
造図
造図
界分布図
Claims (2)
- 【請求項1】配線パターンとダミーパターンとを形成し
た回路基板上に異方性導電膜を介してICチップをバン
プレスでフェースダウン実装してなる半導体装置の実装
構造において、 前記ダミーパターンは、少なくとも一部が前記ICチッ
プの実装領域に重畳し、 当該実装領域の配線パターンは、当該配線パターンと隣
接する配線パターン又はダミーパターンとの厚さが均一
化されてなり、 前記実装領域に重畳するダミーパターンは、実装された
前記ICチップ上に形成された能動素子領域又は発熱領
域に対向するように配置されてなる ことを特徴とする半
導体装置の実装構造。 - 【請求項2】導電性基板上に絶縁膜を形成した基板、若
しくは熱伝導性絶縁基板上に、電解メッキ工程により配
線パターンを形成し、前記配線パターン上に異方性導電
膜を介してICチップをバンプレスでフェースダウン実
装する半導体装置の製造方法であって、前記ICチップを実装する領域を含んだ領域に前記配線
パターンとダミーパターンとを同時に形成すると共に 、前記配線パターン及び前記ダミーパターンは、前記電解
メッキ工程の際に前記ICチップを実装する領域内にお
いて前記配線パターン及び前記ダミーパターンの厚さが
均一化されるように配置され、 さらに前記ダミーパターンは、前記ICチップを実装す
る際に前記ICチップ上に形成された能動素子領域又は
発熱領域に対向するように配置される ことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12842199A JP3446818B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体装置の実装構造、及びその製造方法 |
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2000323525A JP2000323525A (ja) | 2000-11-24 |
JP3446818B2 true JP3446818B2 (ja) | 2003-09-16 |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3446818B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006179606A (ja) | 2004-12-21 | 2006-07-06 | Nitto Denko Corp | 配線回路基板 |
EP1950805A4 (en) | 2005-11-16 | 2010-03-03 | Fujitsu Ltd | ELECTRONIC ELEMENT, CAPSULATION THEREFOR AND ELECTRONIC ARRANGEMENT |
JP4901332B2 (ja) * | 2006-06-30 | 2012-03-21 | 日本メクトロン株式会社 | フレキシブルプリント配線板 |
JP4185954B2 (ja) * | 2007-01-19 | 2008-11-26 | シャープ株式会社 | フレキシブル基板及び半導体装置 |
JP4983386B2 (ja) * | 2007-05-15 | 2012-07-25 | 住友金属鉱山株式会社 | Cof用配線基板 |
US20100327452A1 (en) * | 2008-03-05 | 2010-12-30 | Hirotsugu Kobayashi | Mounting structure and method of manufacturing the same |
JP5286600B2 (ja) | 2010-08-30 | 2013-09-11 | 株式会社フジクラ | 差動信号伝送回路及びその製造方法 |
JP5975259B2 (ja) * | 2012-03-22 | 2016-08-23 | 日立化成株式会社 | 非接触式ic実装基板及び非接触式icカード |
TWI694557B (zh) * | 2012-03-26 | 2020-05-21 | 先進封裝技術私人有限公司 | 半導體基板、半導體封裝件及其製造方法 |
JP2015126153A (ja) * | 2013-12-27 | 2015-07-06 | 京セラサーキットソリューションズ株式会社 | 配線基板 |
-
1999
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Publication number | Publication date |
---|---|
JP2000323525A (ja) | 2000-11-24 |
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