JP3435171B2 - 高耐圧半導体素子 - Google Patents
高耐圧半導体素子Info
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- JP3435171B2 JP3435171B2 JP11714592A JP11714592A JP3435171B2 JP 3435171 B2 JP3435171 B2 JP 3435171B2 JP 11714592 A JP11714592 A JP 11714592A JP 11714592 A JP11714592 A JP 11714592A JP 3435171 B2 JP3435171 B2 JP 3435171B2
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Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、高耐圧半導体素子に関
する。
する。
【０００２】
【従来の技術】半導体素子の高耐圧化の方法として、高
電圧が印加される素子領域の接合終端部の周囲にガード
リングを設ける方法が知られている。このガードリング
は、終端部ｐｎ接合から伸びる空乏層先端部の電界集中
を緩和して、素子を高耐圧化する。電界集中を緩和する
効果は、ガードリング層の拡散深さや、ガードリング層
と端子領域の間の距離、複数のガードリング層を設ける
場合にはさらにガードリング層間の距離を最適設計する
ことによって得られる。
電圧が印加される素子領域の接合終端部の周囲にガード
リングを設ける方法が知られている。このガードリング
は、終端部ｐｎ接合から伸びる空乏層先端部の電界集中
を緩和して、素子を高耐圧化する。電界集中を緩和する
効果は、ガードリング層の拡散深さや、ガードリング層
と端子領域の間の距離、複数のガードリング層を設ける
場合にはさらにガードリング層間の距離を最適設計する
ことによって得られる。
【０００３】図１６はその様なガードリング構造を持つ
高耐圧ダイオードの終端部構造を示している。高抵抗の
ｎ型シリコン層１（基板）の表面にアノード領域となる
高濃度ｐ型層２が形成され、この高濃度ｐ型層２から所
定距離離れて、空乏層の伸びを止めるための高濃度ｎ型
層３が形成されて、この高濃度ｎ型層３にはカソードと
同電位を与える電極５が形成されている。高濃度ｐ型層
２と高濃度ｎ型層３の間にこの例では二つのガードリン
グとして、高濃度ｐ型層２１、２２が形成されている。
基板の裏面には、高濃度ｎ型層６を介してカソード電極
７が形成されている。この方式では、ガードリング層と
端子領域の間の距離、複数のガードリング層を設ける場
合のガードリング層間の距離の設計が難しいという問題
があった。
高耐圧ダイオードの終端部構造を示している。高抵抗の
ｎ型シリコン層１（基板）の表面にアノード領域となる
高濃度ｐ型層２が形成され、この高濃度ｐ型層２から所
定距離離れて、空乏層の伸びを止めるための高濃度ｎ型
層３が形成されて、この高濃度ｎ型層３にはカソードと
同電位を与える電極５が形成されている。高濃度ｐ型層
２と高濃度ｎ型層３の間にこの例では二つのガードリン
グとして、高濃度ｐ型層２１、２２が形成されている。
基板の裏面には、高濃度ｎ型層６を介してカソード電極
７が形成されている。この方式では、ガードリング層と
端子領域の間の距離、複数のガードリング層を設ける場
合のガードリング層間の距離の設計が難しいという問題
があった。
【０００４】
【発明が解決しようとする課題】以上のように従来のガ
ードリング構造の高耐圧半導体素子では設計が難しいと
いう問題があった。本発明は上記の点に鑑みなされたも
ので、設計が容易で優れた高耐圧特性を得ることができ
る高耐圧半導体素子を提供することを目的とする。 ［発明の構成］
ードリング構造の高耐圧半導体素子では設計が難しいと
いう問題があった。本発明は上記の点に鑑みなされたも
ので、設計が容易で優れた高耐圧特性を得ることができ
る高耐圧半導体素子を提供することを目的とする。 ［発明の構成］
【０００５】
【課題を解決するための手段】本発明の第１の視点にお
いて、高耐圧半導体素子は、半導体基板の第１導電型高
抵抗層に選択的に第２導電型高濃度層が設けられ、この
第２導電型高濃度層から所定距離離れて前記第１導電型
高抵抗層に第１導電型高濃度層が設けられた構造を持つ
半導体素子において、前記第２導電型高濃度層と第１導
電型高濃度層との間で前記第１導電型高抵抗層の表面ま
たは底部に前記基板より誘電率の大きい絶縁体膜が配設
されていることを特徴とする。
いて、高耐圧半導体素子は、半導体基板の第１導電型高
抵抗層に選択的に第２導電型高濃度層が設けられ、この
第２導電型高濃度層から所定距離離れて前記第１導電型
高抵抗層に第１導電型高濃度層が設けられた構造を持つ
半導体素子において、前記第２導電型高濃度層と第１導
電型高濃度層との間で前記第１導電型高抵抗層の表面ま
たは底部に前記基板より誘電率の大きい絶縁体膜が配設
されていることを特徴とする。
【０００６】本発明の第２の視点において、高耐圧半導
体素子は、半導体基板に形成された第１導電型層及び第
２導電型層と、前記第１導電型層と前記第２導電型層と
の接合部の両側に夫々が位置するように、前記基板に配
設された第１電極及び第２電極と、前記第１電極及び第
２電極の間を繋ぐように配設された、前記基板より誘電
率の大きい絶縁体膜と、を具備することを特徴とする。
体素子は、半導体基板に形成された第１導電型層及び第
２導電型層と、前記第１導電型層と前記第２導電型層と
の接合部の両側に夫々が位置するように、前記基板に配
設された第１電極及び第２電極と、前記第１電極及び第
２電極の間を繋ぐように配設された、前記基板より誘電
率の大きい絶縁体膜と、を具備することを特徴とする。
【０００７】
【作用】本発明は、後に詳細に説明するように、絶縁体
膜の誘電率が十分に大きい場合、その中の電界が周囲の
影響を受けることなくその絶縁体に与えられる条件で決
定されるという特性を利用している。すなわち本発明の
ような構造を持つ素子の接合部、例えば終端接合部分の
外側に素子基板に比べて高誘電率の絶縁体膜を配設する
と、その絶縁体膜中に均一な電界分布が形成され、これ
により素子に高い逆バイアスが印加された時の絶縁体膜
近傍の電界集中が効果的に緩和される。
膜の誘電率が十分に大きい場合、その中の電界が周囲の
影響を受けることなくその絶縁体に与えられる条件で決
定されるという特性を利用している。すなわち本発明の
ような構造を持つ素子の接合部、例えば終端接合部分の
外側に素子基板に比べて高誘電率の絶縁体膜を配設する
と、その絶縁体膜中に均一な電界分布が形成され、これ
により素子に高い逆バイアスが印加された時の絶縁体膜
近傍の電界集中が効果的に緩和される。
【０００８】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【０００９】図１は、本発明の一実施例に係る高耐圧ダ
イオードである。ｎ型の高抵抗シリコン層（基板）１の
表面部に、アノード端子領域である高濃度ｐ型層２が選
択的に形成され、この高濃度ｐ型層２から所定距離をお
いて空乏層の伸びを止めるための高濃度ｎ型層３が形成
され、それぞれにアノード電極４、カソード電極５が形
成されている。これらアノード電極４とカソード電極５
の間に跨がって、ｎ型シリコン層１の表面にはシリコン
より誘電率の大きい絶縁体膜８、例えばＴｉＯ2 膜が形
成されている。シリコン層１の裏面には高濃度ｎ型層６
が形成され、これにカソード電極７が形成されている。
イオードである。ｎ型の高抵抗シリコン層（基板）１の
表面部に、アノード端子領域である高濃度ｐ型層２が選
択的に形成され、この高濃度ｐ型層２から所定距離をお
いて空乏層の伸びを止めるための高濃度ｎ型層３が形成
され、それぞれにアノード電極４、カソード電極５が形
成されている。これらアノード電極４とカソード電極５
の間に跨がって、ｎ型シリコン層１の表面にはシリコン
より誘電率の大きい絶縁体膜８、例えばＴｉＯ2 膜が形
成されている。シリコン層１の裏面には高濃度ｎ型層６
が形成され、これにカソード電極７が形成されている。
【００１０】この様な高耐圧ダイオードにおいて、アノ
ード電極４、カソード電極５間に逆バイアスを印加する
と、高濃度ｐ型層２からｎ型シリコン層１内に空乏層が
拡がる。シリコンの誘電率に比べて絶縁体膜８のそれが
十分大きいとすると、この逆バイアス印加時、絶縁体膜
８内の電界は、周囲の影響を受けることなくアノード電
極４と電極５によって決定されて、横方向に一定の電界
すなわち均一な電位勾配が形成される。この結果絶縁体
膜８下のｎ型シリコン層内の電界集中が緩和される。
ード電極４、カソード電極５間に逆バイアスを印加する
と、高濃度ｐ型層２からｎ型シリコン層１内に空乏層が
拡がる。シリコンの誘電率に比べて絶縁体膜８のそれが
十分大きいとすると、この逆バイアス印加時、絶縁体膜
８内の電界は、周囲の影響を受けることなくアノード電
極４と電極５によって決定されて、横方向に一定の電界
すなわち均一な電位勾配が形成される。この結果絶縁体
膜８下のｎ型シリコン層内の電界集中が緩和される。
【００１１】この絶縁体膜８による効果を、より一般的
に図２を参照して説明する。図２は、誘電率ε1 の誘電
体Ａと誘電率ε2 の誘電体Ｂが接している状態である。
この構造の誘電体Ａ、Ｂの境界面を挟んだ微小領域Ωに
ついて、ガウスの定理を適用すると、次式（１）を得
る。
に図２を参照して説明する。図２は、誘電率ε1 の誘電
体Ａと誘電率ε2 の誘電体Ｂが接している状態である。
この構造の誘電体Ａ、Ｂの境界面を挟んだ微小領域Ωに
ついて、ガウスの定理を適用すると、次式（１）を得
る。
【００１２】
【数１】
Ｑは、領域Ωの電荷の総量である。図２の領域Ωの厚み
ｄが、長さｌより十分小さいとすると、（１）式は、次
式（２）のように書き替えることができる。
ｄが、長さｌより十分小さいとすると、（１）式は、次
式（２）のように書き替えることができる。
【００１３】
【数２】
【００１４】ε1 は誘電体Ａ側の領域Ω1 の誘電率、ε
2 は誘電体Ｂ側の領域Ω2 の誘電率であり、σは境界ａ
ｂ間の線電荷密度である。この（２）式の両辺をε2 で
割ると、次の（３）式が得られる。
2 は誘電体Ｂ側の領域Ω2 の誘電率であり、σは境界ａ
ｂ間の線電荷密度である。この（２）式の両辺をε2 で
割ると、次の（３）式が得られる。
【００１５】
【数３】
【００１６】ここで、ε2 がε1 より十分大きく、また
ε2 がσｌより十分大きいとすると、（３）式の左辺第
１項と右辺は、左辺第２項に比べて非常に小さくなり、
従って近似的に次式（４）が得られる。
ε2 がσｌより十分大きいとすると、（３）式の左辺第
１項と右辺は、左辺第２項に比べて非常に小さくなり、
従って近似的に次式（４）が得られる。
【００１７】
【数４】
この（４）式から明らかに、次式（５）が得られる。
【００１８】
【数５】
【００１９】ここで、ψは電位であり、（５）式は反射
型境界条件を示している。つまり、ε2 がε1 より十分
大きく、またε2 がσｌより十分大きいという条件が満
たされると、誘電体Ｂの領域Ω2 の内部電界は、誘電体
Ａの影響を受けることなく、誘電体Ｂの領域Ω2に与え
られた固定境界条件のみによって決定される。
型境界条件を示している。つまり、ε2 がε1 より十分
大きく、またε2 がσｌより十分大きいという条件が満
たされると、誘電体Ｂの領域Ω2 の内部電界は、誘電体
Ａの影響を受けることなく、誘電体Ｂの領域Ω2に与え
られた固定境界条件のみによって決定される。
【００２０】本発明による電界集中の緩和効果は、ＳＩ
ＰＯＳ等の高抵抗体膜を用いた所謂フィールドプレート
によるものと結果的に同じである。しかし、フィールド
プレートは微小電流を流すことによって形成される電位
分布を利用するのに対して、本発明は絶縁体膜内に形成
される均等電界を利用する点で、原理的に異なる。本発
明の効果が得られるためには、（４）式の近似が成立す
る程度に絶縁体膜の誘電率が素子材料であるシリコンに
比べて十分に大きいことが必要であるが、実用上シリコ
ンの誘電率に比べて５倍以上の誘電率を持つ絶縁材料を
用いることが好ましい。その様な絶縁体材料として例え
ば、ＴｉＯ2 、ＢａＴｉＯ3 等がある。シリコンに比べ
て１０倍以上の誘電率を持つ絶縁材料を用いれば、より
好ましい。
ＰＯＳ等の高抵抗体膜を用いた所謂フィールドプレート
によるものと結果的に同じである。しかし、フィールド
プレートは微小電流を流すことによって形成される電位
分布を利用するのに対して、本発明は絶縁体膜内に形成
される均等電界を利用する点で、原理的に異なる。本発
明の効果が得られるためには、（４）式の近似が成立す
る程度に絶縁体膜の誘電率が素子材料であるシリコンに
比べて十分に大きいことが必要であるが、実用上シリコ
ンの誘電率に比べて５倍以上の誘電率を持つ絶縁材料を
用いることが好ましい。その様な絶縁体材料として例え
ば、ＴｉＯ2 、ＢａＴｉＯ3 等がある。シリコンに比べ
て１０倍以上の誘電率を持つ絶縁材料を用いれば、より
好ましい。
【００２１】図３乃至図１２は、第２乃至１１実施例に
係る高耐圧ダイオードを示す断面図である。これら図に
おいて、対応する部分は同一の符号を付して、詳細な説
明を省略してある。
係る高耐圧ダイオードを示す断面図である。これら図に
おいて、対応する部分は同一の符号を付して、詳細な説
明を省略してある。
【００２２】図３は、図１の実施例の構造を基本とし
て、高誘電率の絶縁体膜８と高抵抗ｎ型シリコン層１の
間にシリコン酸化膜９を介在させた本発明の第２実施例
を示す。この実施例によっても、逆バイアス印加時、絶
縁体膜８中の電界は一様分布となり、これが酸化膜９を
介してシリコン層１の電界集中を緩和する働きをする。
なおここで、シリコン酸化膜９の厚さは１μｍ以下が好
ましい。
て、高誘電率の絶縁体膜８と高抵抗ｎ型シリコン層１の
間にシリコン酸化膜９を介在させた本発明の第２実施例
を示す。この実施例によっても、逆バイアス印加時、絶
縁体膜８中の電界は一様分布となり、これが酸化膜９を
介してシリコン層１の電界集中を緩和する働きをする。
なおここで、シリコン酸化膜９の厚さは１μｍ以下が好
ましい。
【００２３】図４は、素子の底部に高誘電率の絶縁体膜
１３（１３1 、１３2 、１３3 ）を配設した本発明の第
３実施例を示す。これは例えば、高抵抗ｎ型シリコン層
１を第１の基板とし、第２のシリコン基板１１との間で
その間にシリコン酸化膜１０を介して直接接着により得
られる誘電体分離構造であって、ｎ型シリコン層１の底
部のシリコン酸化膜１０との界面部に複数個の高誘電率
絶縁体膜１３が配設されている。絶縁体膜１３を複数個
に分割しているのは、これまでの実施例と異なり、この
実施例では絶縁体膜１３の端部にアノード電極４、カソ
ード電極５を接続していないためである。
１３（１３1 、１３2 、１３3 ）を配設した本発明の第
３実施例を示す。これは例えば、高抵抗ｎ型シリコン層
１を第１の基板とし、第２のシリコン基板１１との間で
その間にシリコン酸化膜１０を介して直接接着により得
られる誘電体分離構造であって、ｎ型シリコン層１の底
部のシリコン酸化膜１０との界面部に複数個の高誘電率
絶縁体膜１３が配設されている。絶縁体膜１３を複数個
に分割しているのは、これまでの実施例と異なり、この
実施例では絶縁体膜１３の端部にアノード電極４、カソ
ード電極５を接続していないためである。
【００２４】この実施例の構造では、アノード・カソー
ド間に逆バイアスが印加されてｎ型シリコン層１が完全
空乏化した時、高濃度ｐ型層２と高濃度ｎ型層３の間の
空乏層に全電圧がかかるが、このときフローティング状
態の絶縁体膜１３の電位はその位置によって決まり、か
つ絶縁体膜１３中ではその周囲に比べて電界が十分小さ
い状態になる。したがってｎ型シリコン層１の底部の横
方向の電位分布を見ると、絶縁体膜１３の部分では平坦
になるような段階的な電位分布が形成される。これによ
って、基板１１側からの影響による素子底部の電界集中
が緩和されて、やはり高耐圧特性が得られる。
ド間に逆バイアスが印加されてｎ型シリコン層１が完全
空乏化した時、高濃度ｐ型層２と高濃度ｎ型層３の間の
空乏層に全電圧がかかるが、このときフローティング状
態の絶縁体膜１３の電位はその位置によって決まり、か
つ絶縁体膜１３中ではその周囲に比べて電界が十分小さ
い状態になる。したがってｎ型シリコン層１の底部の横
方向の電位分布を見ると、絶縁体膜１３の部分では平坦
になるような段階的な電位分布が形成される。これによ
って、基板１１側からの影響による素子底部の電界集中
が緩和されて、やはり高耐圧特性が得られる。
【００２５】図５は、ｎ型シリコン層１の底部全体に連
続的に高誘電率絶縁体膜１３を配設した本発明の第４実
施例を示す。この実施例では、アノード電極４、カソー
ド電極５を素子底部まで埋め込んで絶縁体膜１３の両端
部にそれぞれ接続している。これにより、図１のように
素子表面に絶縁体膜８を設けた場合と同様の原理で、裏
面側での電界集中が緩和される。
続的に高誘電率絶縁体膜１３を配設した本発明の第４実
施例を示す。この実施例では、アノード電極４、カソー
ド電極５を素子底部まで埋め込んで絶縁体膜１３の両端
部にそれぞれ接続している。これにより、図１のように
素子表面に絶縁体膜８を設けた場合と同様の原理で、裏
面側での電界集中が緩和される。
【００２６】図６は、図１と図５の構造を組み合わせた
本発明の第５実施例で、終端部のｎ型シリコン層１の両
面から高誘電率絶縁体膜８、１３で挟み込んでいる。こ
れにより、一層の高耐圧化が図られる。図７は、図１の
構造と図４の構造を組み合わせた本発明の第６実施例を
示す。この実施例によっても、優れた高耐圧特性が得ら
れる。
本発明の第５実施例で、終端部のｎ型シリコン層１の両
面から高誘電率絶縁体膜８、１３で挟み込んでいる。こ
れにより、一層の高耐圧化が図られる。図７は、図１の
構造と図４の構造を組み合わせた本発明の第６実施例を
示す。この実施例によっても、優れた高耐圧特性が得ら
れる。
【００２７】図８は、図１の実施例の構造を基本とし
て、ｎ型高抵抗シリコン層（基板）１の表面部にアノー
ド端子領域である高濃度ｐ+ 型層２を選択的に形成し、
その周囲に低不純物濃度のｐ- 型層１５を形成した本発
明の第７実施例を示す。この実施例によっても、逆バイ
アス印加時、前記高抵抗シリコン層表面の電界が緩和さ
れ、高耐圧を得ることができる。
て、ｎ型高抵抗シリコン層（基板）１の表面部にアノー
ド端子領域である高濃度ｐ+ 型層２を選択的に形成し、
その周囲に低不純物濃度のｐ- 型層１５を形成した本発
明の第７実施例を示す。この実施例によっても、逆バイ
アス印加時、前記高抵抗シリコン層表面の電界が緩和さ
れ、高耐圧を得ることができる。
【００２８】図９は、図８の実施例の構造を基本とした
本発明の第８実施例を示す。図８の実施例と異なる点
は、ｐ+ 型層２に接する低不純物濃度層としてｐ- 型層
１５を設け、更にこれに接して、これより低不純物濃度
のｐ--型層１６を設けていることである。
本発明の第８実施例を示す。図８の実施例と異なる点
は、ｐ+ 型層２に接する低不純物濃度層としてｐ- 型層
１５を設け、更にこれに接して、これより低不純物濃度
のｐ--型層１６を設けていることである。
【００２９】この実施例によれば、ｐ+ 型層２の底部コ
ーナーでの電界集中をより一層緩和することができ、逆
バイアスを印加した時のｎ型層１に伸びる空乏層の素子
表面からの厚みが、ｐ+ 型層２から離れるにつれて滑ら
かに変化して消失する。従って、先の第７実施例に比べ
て更に効果的に耐圧向上を図ることができる。
ーナーでの電界集中をより一層緩和することができ、逆
バイアスを印加した時のｎ型層１に伸びる空乏層の素子
表面からの厚みが、ｐ+ 型層２から離れるにつれて滑ら
かに変化して消失する。従って、先の第７実施例に比べ
て更に効果的に耐圧向上を図ることができる。
【００３０】図１０は、図３の実施例の構造を基本とし
て、ｎ型高抵抗シリコン層（基板）１の表面部にアノー
ド端子領域である高濃度ｐ+ 型層２を選択的に形成し、
その周囲に低不純物濃度のｐ- 型層１５を形成した本発
明の第９実施例を示す。この実施例によっても、逆バイ
アス印加時、前記高抵抗シリコン層表面の電界が緩和さ
れ、高耐圧を得ることができる。
て、ｎ型高抵抗シリコン層（基板）１の表面部にアノー
ド端子領域である高濃度ｐ+ 型層２を選択的に形成し、
その周囲に低不純物濃度のｐ- 型層１５を形成した本発
明の第９実施例を示す。この実施例によっても、逆バイ
アス印加時、前記高抵抗シリコン層表面の電界が緩和さ
れ、高耐圧を得ることができる。
【００３１】図１１は、図１０の実施例の構造を基本と
して、アノード電極４を低不純物濃度のｐ- 型層１５を
覆うように形成した本発明の第１０実施例を示す。この
実施例によっても、逆バイアス印加時に前記高抵抗シリ
コン層表面の電界が緩和され、高耐圧を得ることができ
る。
して、アノード電極４を低不純物濃度のｐ- 型層１５を
覆うように形成した本発明の第１０実施例を示す。この
実施例によっても、逆バイアス印加時に前記高抵抗シリ
コン層表面の電界が緩和され、高耐圧を得ることができ
る。
【００３２】図１２は、図１１の実施例の構造を基本と
した本発明の第１１実施例を示す。図１１の実施例と異
なる点は、ｐ+ 型層２に接する低不純物濃度層としてｐ
- 型層１５を設け、更にこれに接して、これより低不純
物濃度のｐ--型層１６を設けていることである。
した本発明の第１１実施例を示す。図１１の実施例と異
なる点は、ｐ+ 型層２に接する低不純物濃度層としてｐ
- 型層１５を設け、更にこれに接して、これより低不純
物濃度のｐ--型層１６を設けていることである。
【００３３】この実施例によれば、ｐ+ 型層２の底部コ
ーナーでの電界集中をより一層緩和することができ、逆
バイアスを印加した時のｎ型層１に伸びる空乏層の素子
表面からの厚みが、ｐ+ 型層２から離れるにつれて滑ら
かに変化して消失する。従って、先の実施例に比べて更
に効果的に耐圧向上を図ることができる。
ーナーでの電界集中をより一層緩和することができ、逆
バイアスを印加した時のｎ型層１に伸びる空乏層の素子
表面からの厚みが、ｐ+ 型層２から離れるにつれて滑ら
かに変化して消失する。従って、先の実施例に比べて更
に効果的に耐圧向上を図ることができる。
【００３４】以上の実施例では、ｐｎ接合ダイオードに
ついて説明したが、本発明では、上記実施例で説明した
のと同様のダイオード構造を含むＭＯＳＦＥＴ、ＩＧＢ
Ｔ、バイポーラトランジスタ、サイリスタ等の各種高耐
圧プレーナ素子に適用することが可能である。次に、本
発明を導電変調型ＭＯＳＦＥＴに適用した実施例を説明
する。
ついて説明したが、本発明では、上記実施例で説明した
のと同様のダイオード構造を含むＭＯＳＦＥＴ、ＩＧＢ
Ｔ、バイポーラトランジスタ、サイリスタ等の各種高耐
圧プレーナ素子に適用することが可能である。次に、本
発明を導電変調型ＭＯＳＦＥＴに適用した実施例を説明
する。
【００３５】図１３は、本発明の第１２実施例である導
電変調型ＭＯＳＦＥＴの要部構造を示し、図１４（ａ）
〜（ｇ）はその製造工程を順に示す。この素子構造を製
造工程に従って以下に説明する。
電変調型ＭＯＳＦＥＴの要部構造を示し、図１４（ａ）
〜（ｇ）はその製造工程を順に示す。この素子構造を製
造工程に従って以下に説明する。
【００３６】先ず、裏面にｐ+ 型層３０（図１３参照）
が形成されたｐ- 型Ｓｉ層３１の表面に深いｐ+ 型層３
６を選択的に拡散形成する。また、これより中心側にｎ
型層３２とその周囲に連続するｎ- 型層３３とを拡散形
成する（図１４（ａ））。
が形成されたｐ- 型Ｓｉ層３１の表面に深いｐ+ 型層３
６を選択的に拡散形成する。また、これより中心側にｎ
型層３２とその周囲に連続するｎ- 型層３３とを拡散形
成する（図１４（ａ））。
【００３７】次に、厚いフィールド酸化膜３８を全面に
形成した後、これを選択的にエッチングする。そして、
これにより露出したＳｉ層上にゲート酸化膜３９を形成
する（図１４（ｂ））。
形成した後、これを選択的にエッチングする。そして、
これにより露出したＳｉ層上にゲート酸化膜３９を形成
する（図１４（ｂ））。
【００３８】次に、全面にゲート電極材料である多結晶
シリコン膜５１を堆積する。続いて、これにフォトレジ
スト５２のパターンを形成して多結晶シリコン膜５１を
選択的にエッチングする。そして、これにより開いた開
口部からボロンをイオン注入する（図１４（ｃ））。
シリコン膜５１を堆積する。続いて、これにフォトレジ
スト５２のパターンを形成して多結晶シリコン膜５１を
選択的にエッチングする。そして、これにより開いた開
口部からボロンをイオン注入する（図１４（ｃ））。
【００３９】次に、熱処理により、上記のイオン注入し
たボロンをドライブイン拡散してｐ型ベース層３４を形
成する。この際、同時に素子表面に酸化膜４１を形成す
る（図１４（ｄ））。
たボロンをドライブイン拡散してｐ型ベース層３４を形
成する。この際、同時に素子表面に酸化膜４１を形成す
る（図１４（ｄ））。
【００４０】次に、多結晶シリコン膜５１の内ドレイン
側の余分な部分を選択的にエッチングしてゲート電極４
０を形成する。この際、酸化膜４１も一部を除いて除去
し、ゲート電極４０の一部を露出させる。続いて、ｎ型
層３２及びｎ- 層３３上のフィールド酸化膜３８からゲ
ート電極４０の露出部にまたがるように、高い誘電率を
持つ絶縁体膜４２を形成する（図１４（ｅ））。
側の余分な部分を選択的にエッチングしてゲート電極４
０を形成する。この際、酸化膜４１も一部を除いて除去
し、ゲート電極４０の一部を露出させる。続いて、ｎ型
層３２及びｎ- 層３３上のフィールド酸化膜３８からゲ
ート電極４０の露出部にまたがるように、高い誘電率を
持つ絶縁体膜４２を形成する（図１４（ｅ））。
【００４１】次に、ゲート電極４０及び誘電体絶縁膜４
２をマスクの一部としてドレイン／ソースとなるｎ+ 型
層４８及びｎ+ 型層３５を形成する。また、ソース側に
は、コンタクト抵抗を下げるため、ｐ+ 型層３７を拡散
形成する（図１４（ｆ））。
２をマスクの一部としてドレイン／ソースとなるｎ+ 型
層４８及びｎ+ 型層３５を形成する。また、ソース側に
は、コンタクト抵抗を下げるため、ｐ+ 型層３７を拡散
形成する（図１４（ｆ））。
【００４２】次に、全面に絶縁膜４３を堆積し、更に、
コンタクトホールを開けてドレイン電極４４及びソース
電極４５を形成する。ドレイン電極４４は、誘電体絶縁
膜４２に直接接触し、またその一部がゲート電極の上方
に位置するようにする（図１４（ｇ））。
コンタクトホールを開けてドレイン電極４４及びソース
電極４５を形成する。ドレイン電極４４は、誘電体絶縁
膜４２に直接接触し、またその一部がゲート電極の上方
に位置するようにする（図１４（ｇ））。
【００４３】このように形成された導電変調型ＭＯＳＦ
ＥＴにおいて、ゲートとソースとの間に低出力インピー
ダンスのゲート回路を接続し、ドレインとソースとの間
に正電圧を印加した場合、両端がそれぞれドレイン電位
及びゲート電位に固定された高い誘電率の絶縁膜中に
は、横方向に一様な電位傾斜が生じる。このため、素子
内部の電界集中が緩和され、ドレイン接合近傍の局部的
な電界集中が防止される。また高い誘電率を持つ絶縁体
膜４２に強制的に電界が形成されるので、ｎ- 型層３３
の表面からも空乏層が広がる。従って、ｎ- 層３３の不
純物濃度が従来より高くても完全に空乏化するから、十
分な高耐圧特性が得られる。
ＥＴにおいて、ゲートとソースとの間に低出力インピー
ダンスのゲート回路を接続し、ドレインとソースとの間
に正電圧を印加した場合、両端がそれぞれドレイン電位
及びゲート電位に固定された高い誘電率の絶縁膜中に
は、横方向に一様な電位傾斜が生じる。このため、素子
内部の電界集中が緩和され、ドレイン接合近傍の局部的
な電界集中が防止される。また高い誘電率を持つ絶縁体
膜４２に強制的に電界が形成されるので、ｎ- 型層３３
の表面からも空乏層が広がる。従って、ｎ- 層３３の不
純物濃度が従来より高くても完全に空乏化するから、十
分な高耐圧特性が得られる。
【００４４】図１５は本発明をサイリスタ構造に適用し
た本発明の第１３実施例を示す。この実施例では、ｎ型
の高抵抗シリコン基板６１の裏面にｐ型不純物層６２が
形成される。また、前記基板６１の表面及び裏面から選
択的にｐ型不純物層６３及び６４が形成される。裏面側
では、更に、前記基板６１の裏面にｐ+型高濃度不純物
層６５が形成され、その上に電極６６が配設される。
た本発明の第１３実施例を示す。この実施例では、ｎ型
の高抵抗シリコン基板６１の裏面にｐ型不純物層６２が
形成される。また、前記基板６１の表面及び裏面から選
択的にｐ型不純物層６３及び６４が形成される。裏面側
では、更に、前記基板６１の裏面にｐ+型高濃度不純物
層６５が形成され、その上に電極６６が配設される。
【００４５】表面側では、ｐ型不純物層６２、６３、６
４に囲まれるｎ型基板に選択的にｐ型不純物層６７が形
成される。更に、ｐ型不純物層６７の表面側に選択的に
ｎ+型高濃度不純物層６８が形成され、これに接するよ
うに電極６９が配設される。また、ｐ型不純物層６４の
表面側にｐ+ 型高濃度不純物層７０が選択的に形成さ
れ、これに接するように電極７１が配設される。電極６
９と電極７１との間にはこれらを繋ぐように高誘電率の
絶縁体７２が配設される。
４に囲まれるｎ型基板に選択的にｐ型不純物層６７が形
成される。更に、ｐ型不純物層６７の表面側に選択的に
ｎ+型高濃度不純物層６８が形成され、これに接するよ
うに電極６９が配設される。また、ｐ型不純物層６４の
表面側にｐ+ 型高濃度不純物層７０が選択的に形成さ
れ、これに接するように電極７１が配設される。電極６
９と電極７１との間にはこれらを繋ぐように高誘電率の
絶縁体７２が配設される。
【００４６】この第１３実施例において、前記電極６６
に０バイアス、電極６９に正のバイアスをかけると、前
記不純物層６７、６８によってなる接合に、逆バイアス
が印加される。また同様に、ｎ型基板６１及びｐ型不純
物層６２、６３、６４よりなる接合にも逆バイアスが印
加される。この時に、表面に形成されている高誘電体７
２によって素子表面部分の電界を緩和することができ、
高耐圧を得ることができる。
に０バイアス、電極６９に正のバイアスをかけると、前
記不純物層６７、６８によってなる接合に、逆バイアス
が印加される。また同様に、ｎ型基板６１及びｐ型不純
物層６２、６３、６４よりなる接合にも逆バイアスが印
加される。この時に、表面に形成されている高誘電体７
２によって素子表面部分の電界を緩和することができ、
高耐圧を得ることができる。
【００４７】
【発明の効果】以上説明したように本発明によれば、誘
電率の大きい絶縁体膜を用いることにより絶縁体膜近傍
の基板部分の電界集中が緩和され、これにより高耐圧化
された半導体素子が提供可能となる。
電率の大きい絶縁体膜を用いることにより絶縁体膜近傍
の基板部分の電界集中が緩和され、これにより高耐圧化
された半導体素子が提供可能となる。
【図１】本発明の第１実施例に係る高耐圧ダイオードを
示す断面図。
示す断面図。
【図２】高誘電率絶縁体膜による電界集中緩和の作用を
説明するための図。
説明するための図。
【図３】本発明の第２実施例に係る高耐圧ダイオードを
示す断面図。
示す断面図。
【図４】本発明の第３実施例に係る高耐圧ダイオードを
示す断面図。
示す断面図。
【図５】本発明の第４実施例に係る高耐圧ダイオードを
示す断面図。
示す断面図。
【図６】本発明の第５実施例に係る高耐圧ダイオードを
示す断面図。
示す断面図。
【図７】本発明の第６実施例に係る高耐圧ダイオードを
示す断面図。
示す断面図。
【図８】本発明の第７実施例に係る高耐圧ダイオードを
示す断面図。
示す断面図。
【図９】本発明の第８実施例に係る高耐圧ダイオードを
示す断面図。
示す断面図。
【図１０】本発明の第９実施例に係る高耐圧ダイオード
を示す断面図。
を示す断面図。
【図１１】本発明の第１０実施例に係る高耐圧ダイオー
ドを示す断面図。
ドを示す断面図。
【図１２】本発明の第１１実施例に係る高耐圧ダイオー
ドを示す断面図。
ドを示す断面図。
【図１３】本発明の第１２実施例に係る導電変調型ＭＯ
ＳＦＥＴを示す断面図。
ＳＦＥＴを示す断面図。
【図１４】図１３図示のＭＯＳＦＥＴの製造工程を順に
示す断面図。
示す断面図。
【図１５】本発明の第１３実施例に係るサイリスタ構造
を示す断面図。
を示す断面図。
【図１６】従来の高耐圧ダイオードの構造例を示す断面
図。
図。
１…高抵抗ｎ型シリコン層、
２…高濃度ｐ型層、
３…高濃度ｎ型層、
４…アノード電極、
５…電極、
６…高濃度ｎ型層、
７…カソード電極、
８、１３…高誘電率絶縁体膜、
９、１０…シリコン酸化膜、
１１…シリコン基板。
フロントページの続き
(56)参考文献 特開 昭48−17973（ＪＰ，Ａ)
特開 昭62−195133（ＪＰ，Ａ)
特開 平４−14266（ＪＰ，Ａ)
特開 平２−16751（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/861
H01L 29/06 301
Claims (5)
- 【請求項１】半導体基板の第１導電型高抵抗層に選択的
に第２導電型高濃度層が設けられ、この第２導電型高濃
度層から所定距離離れて前記第１導電型高抵抗層に第１
導電型高濃度層が設けられた構造を持つ半導体素子であ
って、前記第２導電型高濃度層と前記第１導電型高濃度
層との間で前記第１導電型高抵抗層の底部に前記基板よ
り誘電率の大きい絶縁体膜が配設されていることを特徴
とする高耐圧半導体素子。 - 【請求項２】前記絶縁体膜は、前記第２導電型高濃度層
と前記第１導電型高濃度層との間で分割された複数の部
分からなることを特徴とする請求項１に記載の高耐圧半
導体素子。 - 【請求項３】前記第１導電型高濃度層と前記第２導電型
高濃度層とに夫々接続され且つ前記第１導電型高抵抗層
の底部まで延びる第１電極及び第２電極を具備し、前記
絶縁体膜は前記第１電極及び前記第２電極の間を繋ぐよ
うに配設されることを特徴とする請求項１に記載の高耐
圧半導体素子。 - 【請求項４】半導体基板の上面内に形成された第１導電
型のドレイン層と、 前記ドレイン層から所定距離離れて前記基板の上面内に
形成された第１導電型のソース層と、 前記ソース層と前記ドレイン層との間に挟まれた前記基
板の上面内の第２導電型のチャネル領域と、 前記ドレイン層上に配設されたドレイン電極と、 前記ソース層上に配設されたソース電極と、 前記チャネル領域上にゲート絶縁膜を介して設けられた
ゲート電極と前記ドレイン電極と前記ゲート電極との間
で前記基板上に配設された、前記基板より誘電率の大き
い絶縁体膜と、 を具備することを特徴とする高耐圧半導体素子。 - 【請求項５】前記基板はシリコンからなり、前記絶縁体
膜はシリコンの誘電率に比べて５倍以上の誘電率を有す
ることを特徴とする請求項１乃至４のいずれかに記載の
高耐圧半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11714592A JP3435171B2 (ja) | 1991-06-21 | 1992-05-11 | 高耐圧半導体素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-150576 | 1991-06-21 | ||
| JP15057691 | 1991-06-21 | ||
| JP11714592A JP3435171B2 (ja) | 1991-06-21 | 1992-05-11 | 高耐圧半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136435A JPH05136435A (ja) | 1993-06-01 |
| JP3435171B2 true JP3435171B2 (ja) | 2003-08-11 |
Family
ID=26455314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11714592A Expired - Fee Related JP3435171B2 (ja) | 1991-06-21 | 1992-05-11 | 高耐圧半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3435171B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073710A (ja) * | 2004-09-01 | 2006-03-16 | Sanken Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
-
1992
- 1992-05-11 JP JP11714592A patent/JP3435171B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136435A (ja) | 1993-06-01 |
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