JP2003273127A - 炭化珪素半導体装置およびその製造方法 - Google Patents
炭化珪素半導体装置およびその製造方法Info
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Abstract
きる炭化珪素半導体装置を提供する。 【解決手段】N+SiC基板1の上にN-ドリフト層2と
P型の第1のゲート層3とN+ソース層4とが順に積層
されるとともに、ソース層4と第1のゲート層3とを貫
通してドリフト層2に達するトレンチ5が形成され、さ
らに、このトレンチ5の内壁にN型チャネル層6が形成
されるとともにその内方にSiCよりなるP型の第2の
ゲート層7が形成されている。トレンチ5を形成したセ
ル部の外周部において、セル部でのトレンチ5、チャネ
ル層6、第2のゲート層7と同様な構造を有するガード
リング構造体が形成され、かつ、この構造体での第1の
ゲート層3および第2のゲート層7に対応する部材3
a,3b,3c,32,42は電気的にフローティング
状態となっている。
Description
に係り、詳しくは、縦型JFETに関するものである。
ンチ構造を用いた縦型JFETの一例を示す。図7にお
いて、N+型SiC基板100の上にN-ドリフト層10
1、P +型の第1のゲート層102、N+ソース層103
が順に形成され、ソース層103と第1のゲート層10
2を貫通しドリフト層101に達する深さのトレンチ1
04が形成されている。また、トレンチ104の内部に
おいてN型のチャネル層105とP型の第2のゲート層
106が形成されている。このように形成されたセル部
における外周部にはトレンチ110が形成され、このト
レンチ110によりドリフト層101が露出している。
このトレンチ110内でのドリフト層101にはP型の
ガードリング111が形成されている。
チ104を用いてチャネル部を形成するためセルを微細
化できるとともにウエハ表面から裏面に向けて電子を直
線的に流すためトランジスタのオン抵抗を小さくできる
というメリットがある。
として通常のガードリング形成技術を適用した図7にお
いては、以下の不具合がある。チップ周辺でのトレンチ
110のチップ内側の境界(図中のβ点)において、第
1のゲート層102とガードリング層111との間隔L
2が、セル部での第1のゲート層102と第2のゲート
層106との間隔L1よりも広くなってしまう(L2>
L1)。これにより、耐圧が確保できないという不具合
が発生する。
景の下になされたものであり、その目的は、セル部外周
において耐圧を向上させることができる炭化珪素半導体
装置を提供することにある。
よれば、セル部でのトレンチ、第1のゲート層、チャネ
ル層、第2のゲート層の各構成をそのままガードリング
構造として利用しているため、セル部と同じ耐圧を確保
することができ、耐圧低下が生じない。
のチャネル層、第2のゲート層を延設してフィールドプ
レートとして利用している。そのため、セル部の第2の
ゲート層と同じ不純物濃度に形成できるとともに、第1
導電型の基板から測った時のドリフト層とチャネル層の
合計の距離を等しくすることができ(図1でのd1=d
2)、そのため耐圧低下が生じない。
および2の作用・効果が全て得られて、より高耐圧にす
ることができる。請求項4に記載の発明によれば、フィ
ールドプレート層の端部での電界を緩和することがで
き、より高耐圧の外周構造とすることができる。
ガードリング構造体との間の部位におけるトレンチ部で
ブレークダウンを起こさせることができ、サージ耐量の
向上に有利となる。
部に形成したトレンチの側面でのドリフト層の上面と交
差する部位における電界を緩和することができるため高
耐圧とすることができる。
底面における電界を緩和することができるため高耐圧と
することができる。請求項8に記載の炭化珪素半導体装
置の製造方法によれば、請求項1に記載の炭化珪素半導
体装置を得ることができる。また、請求項9に記載の炭
化珪素半導体装置の製造方法によれば、請求項2に記載
の炭化珪素半導体装置を得ることができる。さらに、請
求項10に記載の炭化珪素半導体装置の製造方法によれ
ば、請求項7に記載の炭化珪素半導体装置を得ることが
できる。これら請求項8,9,10に記載の炭化珪素半
導体装置の製造方法においては、セル部を形成すると同
時に外周構造も形成することができるため、余分の工程
を追加する必要がないため、コストダウン化を図ること
ができる。
発明を具体化した第1の実施の形態を図面に従って説明
する。
導体装置(縦型JFET)の縦断面図を示す。本装置
は、ゲートとして第1ゲート(G1)と第2ゲート(G
2)を有し、G1,G2に対し別々に電圧を印加するこ
とができるようになっている。また、トレンチゲート構
造を有している。
に、エピタキシャル層よりなるN-ドリフト層2と、S
iCよりなるP+型の第1のゲート層3と、SiCより
なるN+型のソース層4とが順に積層されている。本実
施形態では第1導電型をN型とし、第2導電型をP型と
している。
ト層3とを貫通してドリフト層2に達するトレンチ5が
形成されている。このトレンチ5の内壁には、エピタキ
シャル層よりなるN型のチャネル層6が形成されるとと
もにその内方にSiCよりなるP型の第2のゲート層7
が形成されている。第1のゲート層3は埋め込まれてい
るのでバリッドゲート層とも言い、第2のゲート層7は
上部に配置されているのでトップゲート層とも言う。
としてニッケル膜8とアルミ膜9とが形成されている。
また、ソース層4の上には酸化膜10が形成され、当該
酸化膜10の開口部には電極材としてニッケル膜11と
アルミ膜12とが形成されている。一方、ソース層4の
一部が除去され第1のゲート層3が露出しており、この
露出部には電極材としてニッケル膜13とアルミ膜14
とが形成されている。さらに、基板1の裏面(下面)に
はドレイン電極15が全面に形成されている。
層7との電圧を調整することによりチャネル層6におい
て空乏層の広がりを調整してソース・ドレイン間に流れ
る電流をコントロールすることができる。
側は、分離部、その外側のガードリング部、その外側の
フィールドプレート部となっている。ガードリング部に
は、内周側の第1ガードリング構造体(図中のガードリ
ング構造体(I))と外周側の第2ガードリング構造体
(図中のガードリング構造体(II))が形成されてい
る。
のゲート層3とを貫通してドリフト層2に達するトレン
チ20が形成されている。このトレンチ20はセル部を
囲むようにリング状に形成されている。トレンチ20の
内壁には、エピタキシャル層よりなるN型のチャネル層
21が形成されるとともにその内方にSiCよりなるP
型の第2のゲート層22が形成されている。さらに、第
2のゲート層22の上には電極材としてニッケル膜23
とアルミ膜24とが形成されている。
て、ソース層4と第1のゲート層3とを貫通してドリフ
ト層2に達するトレンチ30が形成されている。このト
レンチ30は分離部(トレンチ20)を囲むようにリン
グ状に形成されている。トレンチ30の内壁には、エピ
タキシャル層よりなるN型のSiC層31が形成される
とともにその内方にP型のSiC層32が形成されてい
る。さらに、SiC層32の上には電極材としてニッケ
ル膜33とアルミ膜34とが形成されている。さらに、
この第1ガードリング構造体の外周側において、ソース
層4と第1のゲート層3とを貫通してドリフト層2に達
するトレンチ40が形成されている。このトレンチ40
は第1ガードリング構造体(トレンチ30)を囲むよう
にリング状に形成されている。トレンチ40の内壁に
は、エピタキシャル層よりなるN型のSiC層41が形
成されるとともにその内方にP型のSiC層42が形成
されている。さらに、SiC層42の上には電極材とし
てニッケル膜43とアルミ膜44とが形成されている。
このようにして第2ガードリング構造体が形成されてい
る。
において、セル部での第1のゲート層3に対応する部材
であるP+層3a,3b,3cは電気的にフローティン
グ状態となっている。また、セル部の第2のゲート層7
に対応する部材であるP層32,42も電気的にフロー
ティング状態となっている。
いて、ソース層4と第1のゲート層3とを貫通してドリ
フト層2に達するトレンチ50が形成されている。この
トレンチ50はチップ端面部においてチップ全周にわた
りリング状に形成されている。トレンチ50の内壁に
は、エピタキシャル層よりなるN型のSiC層51が形
成されるとともにその内方にP型のSiC層52が形成
されている。SiC層51とSiC層52との積層体は
セル部側からトレンチ50の内面に沿ってトレンチ側面
から底面の一部まで延設されている。また、配線材56
にてSiC層52と、トレンチ50の内方での第1のゲ
ート層(P+層)3cとが電気的に接続されている。ま
た、SiC層52の上を含めたトレンチ50内には酸化
膜53が形成されている。さらに、トレンチ50の底面
において酸化膜53の上にはアルミ膜55が形成され、
アルミ膜55はSiC層52に対しニッケル膜54を介
して電気的に接続されている。また、アルミ膜55はS
iC層51,52よりも外周側に延設されている。この
アルミ膜55はフィールドプレートとして機能する。
時に形成されたものであり、N型SiC層6,21,3
1,41,51は同時に形成されたものであり、P型S
iC層7,22,32,42,52は同時に形成された
ものである。
60が形成されるとともに、この領域60の上にはニッ
ケル膜61を介してアルミ膜62が等電位リング(EQ
R)として形成されている。
においては、トレンチ5を形成したセル部の外周部にお
いて、セル部でのトレンチ5、チャネル層6、第2のゲ
ート層7と同様な構造を有するガードリング構造体を2
つ形成している。さらに、この構造体での第1のゲート
層3および第2のゲート層7に対応する部材3a,3
b,3c,32,42を電気的にフローティング状態と
している。これにより、セル部でのトレンチ(5)、第
1のゲート層(3)、チャネル層(6)、第2のゲート
層(7)の各構成をそのままガードリング構造体として
利用しているため、セル部と同じ耐圧を確保することが
でき、耐圧低下が生じない。
ランド電位にするとともにセル部の外周の分離部におい
て第2のゲート層22をソース電位(グランド電位)と
している。よって、分離部での第2のゲート層22のコ
ーナー(トレンチ20の底面角部)にてブレークダウン
を起こさせることが容易となる。このようにして、セル
部とガードリング構造体との間の部位において、セル部
でのトレンチ5、チャネル層6、第2のゲート層7と同
様な構造を形成し、かつ、ここでの第2のゲート層に対
応する部材22をグランド電位とする。これにより、セ
ル部とガードリング構造体との間のおけるトレンチ部で
ブレークダウンを起こさせることができ、サージ耐量の
向上に有利となる。
部において第1のゲート層3をセル部と電気的に分離し
た状態にするとともに、チップの端部においてソース層
4と第1のゲート層3とを貫通してドリフト層2に達す
るトレンチ50を形成している。さらに、セル部側から
少なくともこのトレンチ50の底面での内端部βまで、
チャネル層6および第2のゲート層7と同様な構造を有
し、かつ、第2のゲート層に対応する部材52を前記電
気的に分離した第1のゲート層3cと同電位としたフィ
ールドプレート層51,52を延設している。これによ
り、図1のチップ周辺でのトレンチ50のチップ内側の
境界α1、詳しくは、トレンチ50の側面におけるドリ
フト層2の上面α1での耐圧を確保することができる。
また、セル部でのチャネル層6(51)、第2のゲート
層7(52)を延設してフィールドプレートとして利用
している。そのため、セル部のSiC層(第2のゲート
層)7と同じ不純物濃度に形成できるとともに、N+ド
レイン層(基板1)から測った時のN-ドリフト層2と
チャネル層6の合計の距離dを等しくすることができ
(d1=d2)、そのため耐圧低下が生じない。
る。つまり、トレンチ5を形成したセル部の外周部にお
いて、セル部でのトレンチ5、チャネル層6、第2のゲ
ート層7と同様な構造を有するガードリング構造体を形
成し、かつ、この構造体での第1のゲート層3および第
2のゲート層7に対応する部材3a,3b,3c,3
2,42を電気的にフローティング状態とし、さらに、
チップの端部にソース層4と第1のゲート層3とを貫通
してドリフト層2に達するトレンチ50を形成するとと
もに、セル部側から少なくともこのトレンチ50の底面
での内端部βまで、チャネル層6および第2のゲート層
7と同様な構造を有し、かつ、第2のゲート層と対応す
る部材52をガードリング構造体での第1のゲート層と
対応する部材3cと同電位としたフィールドプレート層
51,52を延設している。よって、両方の作用・効果
が全て得られ、より高耐圧にすることができる。
外端部から更に外周側に、絶縁膜(酸化膜)53の上に
おいてフィールドプレート用配線材55を延設した。つ
まり、P型SiC層52の上からチップ外周側に配線電
極55を第2のフィールドプレートとして延ばしてい
る。このように配線材(電極)55を、セル外周部での
N型SiC層51とP型SiC層52との間のPN接合
部の端部(図1でのα2点)の上方に位置するように形
成することによりフィールドプレート層51,52の端
部、即ち、PN接合部の端部(α2点)での電界を緩和
することができ、より高耐圧の外周構造とすることがで
きる。
1を用いて説明する。まず、図2に示すように、N+型
SiC基板1の上に、エピタキシャル成長法よりN-ド
リフト層2とP+型の第1のゲート層3とN+ソース層4
とを順に積層する。そして、基板(N+ソース層4)上
にLTO膜70をデポするとともにこの膜70に対しパ
ターニングを行う。パターニングしたLTO膜70をマ
スク材としてエッチングを行い、トレンチ5,20,3
0,40,50を形成する。各トレンチ5,20,3
0,40,50は、ソース層4と第1のゲート層3とを
貫通してドリフト層2に達している。
その外周部のガードリング形成予定領域に、ソース層4
と第1のゲート層3とを貫通してドリフト層2に達する
トレンチ5,30,40を同時に形成する。また、セル
形成予定領域とその外周部とチップ端部においてソース
層4と第1のゲート層3とを貫通してドリフト層2に達
するトレンチ5,30,40,50を同時に形成する。
底面にイオン注入を行い、EQR用のN+領域60を形
成する。引き続き、LTO膜70を除去した後、図3に
示すように、基板上(N+ソース層4の上面側)に、エ
ピタキシャル成長法よりN層とP層を順に形成するとと
もにこのエピ層に対し不要部分をエッチングにより除去
する。これにより、所定の位置にN層6,21,31,
41,51とP層7,22,32,42,52が配置さ
れる。
部のガードリング形成予定領域におけるトレンチ5,3
0,40の内壁にセル形成予定領域ではチャネル層とな
るエピタキシャル層よりなるN型のSiC層6,31,
41を同時に形成するとともにその内方にセル形成予定
領域では第2のゲート層となるP型のSiC層7,3
2,42を同時に形成する。また、セル形成予定領域で
はチャネル層となるエピタキシャル層よりなるN型のS
iC層6,31,41,51とセル形成予定領域では第
2のゲート層となるP型のSiC層7,32,42,5
2との積層体を、セル形成予定領域でのトレンチ5内、
その外周部のトレンチ30,40内、および、チップ端
部でのトレンチ50についてセル部側から少なくとも同
トレンチ50の底面での内端部βまで延びるように形成
する。
層3におけるコンタクト部をエッチングにより除去し、
さらに、LTO膜10を成膜し、コンタクトホールを開
口する。
極用ニッケル膜8,11,13,23,33,43,5
4,61およびアルミ膜9,12,14,24,34,
44,55,62を形成する(パターニングする)。さ
らに、ガードリング部(ガードリング形成予定領域)で
の第1のゲート層3a,3b,3cおよびP型SiC層
32,42については電気的にフローティング状態にな
るとともにセル形成予定領域での第1のゲート層3、お
よび第2のゲート層となるP型SiC層7については所
定の電圧が印加できるような配線を施す。また、チップ
の端部でのトレンチ50におけるP型SiC層52を、
配線材56にて内方の電気的に分離した第1のゲート層
3cと電気的に接続する。
り、従来、セル部とセル外周部とで構造が異なっている
ため、セル部での耐圧とセル外周部での耐圧のバランス
をとることが難しかったり、セル外周部での耐圧構造を
形成するため、セル部には必要のないプロセスが必要と
なり、プロセスの増加を招くとともに、プロセスの整合
性をとることが極めて困難であった。これに対し本実施
形態では、セル部を形成すると同時に外周構造も形成す
ることができるため、余分の工程を追加する必要がない
ため、コストダウン化を図ることができる。
形態を、第1の実施の形態との相違点を中心に説明す
る。図5には、図1に代わる本実施形態における炭化珪
素半導体装置(縦型JFET)の縦断面図を示す。本実
施形態においては図1における点α1,α3での耐圧向
上を図っている。つまり、セル部の外周部に形成したト
レンチ30,40,50における側面でのドリフト層2
の上面と交差する部位α1,α3での耐圧向上を図って
いる。
部の外周部において、ソース層4と第1のゲート層3と
を貫通してドリフト層2に達するトレンチ30,40,
50を、セル部の第1のゲート層3が分離されるように
形成している。つまり、第1の実施の形態において説明
したようにトレンチ30,40,50をリング状に形成
している。また、少なくとも、このトレンチ30,4
0,50の側面でのドリフト層2の上面と交差する部位
α1,α3におけるドリフト層2に第1のゲート層3よ
りも薄いP型(P-型)の不純物拡散領域80,81,
82を形成している。詳しくは、P-型不純物拡散領域
80,81については、ドリフト層2におけるトレンチ
30,40の側面の全長および底面の全長に接する部位
にわたり延設している。また、P-型不純物拡散領域8
2については、ドリフト層2におけるトレンチ50の側
面の全長および底面の一部に接する部位にわたり延設し
ている。
に示した工程を実行する。つまり、N+型SiC基板1
の上に、エピタキシャル層よりなるN-型ドリフト層2
と、SiCよりなるP+型の第1のゲート層3と、Si
CよりなるN+型ソース層4とを順に積層する。さら
に、トレンチ5,20,30,40,50を形成する。
つまり、セル形成予定領域においてソース層4と第1の
ゲート層3とを貫通してドリフト層2に達するトレンチ
5を、また、セル外周部においてソース層4と第1のゲ
ート層3とを貫通してドリフト層2に達しセル部の第1
のゲート層3が分離されるトレンチ30,40を、同時
に形成する。
配置する。そして、マスク材70,90を用いたイオン
注入を行い、トレンチ30,40,50内での所定の領
域にP-層80,81,82を形成する。つまり、セル
外周部のトレンチ30,40でのドリフト層2の露出す
る部位にP-型の不純物拡散領域80,81を形成する
とともに、トレンチ50でのマスク材90が無くドリフ
ト層2が露出する部位にP-型の不純物拡散領域82を
形成する。
後、図3を用いて説明したように、基板上(N+ソース
層4の上面側)に、エピタキシャル成長法よりN層とP
層を順に形成するとともにこのエピ層に対し不要部分を
エッチングにより除去する(N層6,21,31,4
1,51とP層7,22,32,42,52を配置す
る)。そして、図4を用いて説明したように、第1のゲ
ート層3におけるコンタクト部をエッチングにより除去
し、さらに、LTO膜10を成膜し、コンタクトホール
を開口する。
領域におけるトレンチ5の内壁にエピタキシャル層より
なるN型のチャネル層6を形成するとともにその内方に
不純物拡散領域80,81,82よりも濃いSiCより
なるP型の第2のゲート層7を形成する。
線を形成する。即ち、ニッケル膜8,11,13,2
3,33,43,54,61、アルミ膜9,12,1
4,24,34,44,55,62、および配線材56
を形成する(パターニングする)。
0,81,82を設けたことにより、セル部に対しその
外周部に形成したトレンチ30,40,50の側面での
ドリフト層2の上面と交差する部位α1,α3における
電界を緩和することができ、そのため高耐圧とすること
ができる。特に、P-層80,81を、ドリフト層2に
おけるトレンチ30,40の側面および底面に接する部
位にわたり延設したので、トレンチ30,40の底面に
おける電界を緩和することができるため高耐圧とするこ
とができる。また、製造方法においては、セル部を形成
すると同時に外周構造も形成することができるため、余
分の工程を追加する必要がないため、コストダウン化を
図ることができる。
縦断面図。
の縦断面図。
の縦断面図。
の縦断面図。
縦断面図。
の縦断面図。
の縦断面図。
ゲート層、4…N+ソース層、5…トレンチ、6…N型
チャネル層、7…第2のゲート層、20…トレンチ、2
1…N型チャネル層、22…第2のゲート層、30…ト
レンチ、31…N型SiC層、32…P型SiC層、4
0…トレンチ、41…N型SiC層、42…P型SiC
層、50…トレンチ、51…N型SiC層、52…P型
SiC層、53…酸化膜、55…アルミ膜。
Claims (10)
- 【請求項1】 高濃度な第1導電型のSiC基板(1)
の上に、エピタキシャル層よりなる低濃度な第1導電型
のドリフト層(2)と、SiCよりなる第2導電型の第
1のゲート層(3)と、SiCよりなる第1導電型のソ
ース層(4)とが順に積層されるとともに、前記ソース
層(4)と第1のゲート層(3)とを貫通してドリフト
層(2)に達するトレンチ(5)が形成され、さらに、
このトレンチ(5)の内壁にエピタキシャル層よりなる
第1導電型のチャネル層(6)が形成されるとともにそ
の内方にSiCよりなる第2導電型の第2のゲート層
(7)を形成した炭化珪素半導体装置において、 前記トレンチ(5)を形成したセル部の外周部におい
て、セル部でのトレンチ(5)、チャネル層(6)、第
2のゲート層(7)と同様な構造を有するガードリング
構造体を形成し、かつ、この構造体での前記第1のゲー
ト層(3)および第2のゲート層(7)に対応する部材
(3a,3b,3c,32,42)を電気的にフローテ
ィング状態としたことを特徴とする炭化珪素半導体装
置。 - 【請求項2】 高濃度な第1導電型のSiC基板(1)
の上に、エピタキシャル層よりなる低濃度な第1導電型
のドリフト層(2)と、SiCよりなる第2導電型の第
1のゲート層(3)と、SiCよりなる第1導電型のソ
ース層(4)とが順に積層されるとともに、前記ソース
層(4)と第1のゲート層(3)とを貫通してドリフト
層(2)に達するトレンチ(5)が形成され、さらに、
このトレンチ(5)の内壁にエピタキシャル層よりなる
第1導電型のチャネル層(6)が形成されるとともにそ
の内方にSiCよりなる第2導電型の第2のゲート層
(7)を形成した炭化珪素半導体装置において、 前記トレンチ(5)を形成したセル部の外周部において
前記第1のゲート層(3)をセル部と電気的に分離した
状態にするとともに、チップの端部において前記ソース
層(4)と第1のゲート層(3)とを貫通してドリフト
層(2)に達するトレンチ(50)を形成し、さらに、
セル部側から少なくともこのトレンチ(50)の底面で
の内端部(β)まで、前記チャネル層(6)および第2
のゲート層(7)と同様な構造を有し、かつ、第2のゲ
ート層に対応する部材(52)を前記電気的に分離した
第1のゲート層(3c)と同電位としたフィールドプレ
ート層(51,52)を延設したことを特徴とする炭化
珪素半導体装置。 - 【請求項3】 高濃度な第1導電型のSiC基板(1)
の上に、エピタキシャル層よりなる低濃度な第1導電型
のドリフト層(2)と、SiCよりなる第2導電型の第
1のゲート層(3)と、SiCよりなる第1導電型のソ
ース層(4)とが順に積層されるとともに、前記ソース
層(4)と第1のゲート層(3)とを貫通してドリフト
層(2)に達するトレンチ(5)が形成され、さらに、
このトレンチ(5)の内壁にエピタキシャル層よりなる
第1導電型のチャネル層(6)が形成されるとともにそ
の内方にSiCよりなる第2導電型の第2のゲート層
(7)を形成した炭化珪素半導体装置において、 前記トレンチ(5)を形成したセル部の外周部におい
て、セル部でのトレンチ(5)、チャネル層(6)、第
2のゲート層(7)と同様な構造を有するガードリング
構造体を形成し、かつ、この構造体での前記第1のゲー
ト層(3)および第2のゲート層(7)に対応する部材
(3a,3b,3c,32,42)を電気的にフローテ
ィング状態とし、さらに、チップの端部に前記ソース層
(4)と第1のゲート層(3)とを貫通してドリフト層
(2)に達するトレンチ(50)を形成するとともに、
セル部側から少なくともこのトレンチ(50)の底面で
の内端部(β)まで、前記チャネル層(6)および第2
のゲート層(7)と同様な構造を有し、かつ、第2のゲ
ート層と対応する部材(52)を前記ガードリング構造
体での第1のゲート層と対応する部材(3c)と同電位
としたフィールドプレート層(51,52)を延設した
ことを特徴とする炭化珪素半導体装置。 - 【請求項4】 前記フィールドプレート層(51,5
2)の外端部から更に外周側に、絶縁膜(53)の上に
おいてフィールドプレート用配線材(55)を延設した
ことを特徴とする請求項2または3に記載の炭化珪素半
導体装置。 - 【請求項5】 前記セル部とガードリング構造体との間
の部位において、セル部でのトレンチ(5)、チャネル
層(6)、第2のゲート層(7)と同様な構造を形成
し、かつ、ここでの第2のゲート層(7)に対応する部
材(22)をグランド電位としたことを特徴とする請求
項1,3,4のいずれか1項に記載の炭化珪素半導体装
置。 - 【請求項6】 高濃度な第1導電型のSiC基板(1)
の上に、エピタキシャル層よりなる低濃度な第1導電型
のドリフト層(2)と、SiCよりなる第2導電型の第
1のゲート層(3)と、SiCよりなる第1導電型のソ
ース層(4)とが順に積層されるとともに、前記ソース
層(4)と第1のゲート層(3)とを貫通してドリフト
層(2)に達するトレンチ(5)が形成され、さらに、
このトレンチ(5)の内壁にエピタキシャル層よりなる
第1導電型のチャネル層(6)が形成されるとともにそ
の内方にSiCよりなる第2導電型の第2のゲート層
(7)を形成した炭化珪素半導体装置において、 前記トレンチ(5)を形成したセル部の外周部におい
て、前記ソース層(4)と第1のゲート層(3)とを貫
通してドリフト層(2)に達するトレンチ(30,4
0,50)を、セル部の第1のゲート層(3)が分離さ
れるように形成するとともに、少なくとも、このトレン
チ(30,40,50)の側面でのドリフト層(2)の
上面と交差する部位(α1,α3)におけるドリフト層
(2)に第1のゲート層(3)よりも薄い第2導電型の
不純物拡散領域(80,81,82)を形成したことを
特徴とする炭化珪素半導体装置。 - 【請求項7】 前記薄い第2導電型の不純物拡散領域
(80,81)を、前記ドリフト層(2)における前記
トレンチ(30,40)の側面および底面に接する部位
にわたり延設したことを特徴とする請求項6に記載の炭
化珪素半導体装置。 - 【請求項8】 高濃度な第1導電型のSiC基板(1)
の上に、エピタキシャル層よりなる低濃度な第1導電型
のドリフト層(2)と、SiCよりなる第2導電型の第
1のゲート層(3)と、SiCよりなる第1導電型のソ
ース層(4)とを順に積層する工程と、 セル形成予定領域およびその外周部のガードリング形成
予定領域に、前記ソース層(4)と第1のゲート層
(3)とを貫通してドリフト層(2)に達するトレンチ
(5,30,40)を同時に形成する工程と、 前記セル形成予定領域およびその外周部のガードリング
形成予定領域におけるトレンチ(5,30,40)の内
壁にセル形成予定領域ではチャネル層となるエピタキシ
ャル層よりなる第1導電型のSiC層(6,31,4
1)を同時に形成するとともにその内方にセル形成予定
領域では第2のゲート層となる第2導電型のSiC層
(7,32,42)を同時に形成する工程と、 前記ガードリング形成予定領域での第1のゲート層(3
a,3b,3c)および第2導電型のSiC層(32,
42)については電気的にフローティング状態になると
ともに前記セル形成予定領域での第1のゲート層
(3)、および第2のゲート層となる前記第2導電型の
SiC層(7)については所定の電圧が印加できるよう
な配線を施す工程と、を備えたことを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項9】 高濃度な第1導電型のSiC基板(1)
の上に、エピタキシャル層よりなる低濃度な第1導電型
のドリフト層(2)と、SiCよりなる第2導電型の第
1のゲート層(3)と、SiCよりなる第1導電型のソ
ース層(4)とを順に積層する工程と、 セル形成予定領域とその外周部とチップ端部において前
記ソース層(4)と第1のゲート層(3)とを貫通して
ドリフト層(2)に達するトレンチ(5,30,40,
50)を同時に形成する工程と、 セル形成予定領域ではチャネル層となるエピタキシャル
層よりなる第1導電型のSiC層(6,31,41,5
1)とセル形成予定領域では第2のゲート層となる第2
導電型のSiC層(7,32,42,52)の積層体
を、前記セル形成予定領域でのトレンチ(5)内、その
外周部のトレンチ(30,40)内、および、チップ端
部でのトレンチ(50)についてセル部側から少なくと
も同トレンチ(50)の底面での内端部(β)まで延び
るように形成する工程と、 チップ端部でのトレンチ(50)における第2導電型の
SiC層(52)を、内方の電気的に分離した第1のゲ
ート層(3c)と電気的に接続する工程と、を備えたこ
とを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項10】 高濃度な第1導電型のSiC基板
(1)の上に、エピタキシャル層よりなる低濃度な第1
導電型のドリフト層(2)と、SiCよりなる第2導電
型の第1のゲート層(3)と、SiCよりなる第1導電
型のソース層(4)とを順に積層する工程と、 セル形成予定領域において前記ソース層(4)と第1の
ゲート層(3)とを貫通してドリフト層(2)に達する
トレンチ(5)を、また、セル外周部においてソース層
(4)と第1のゲート層(3)とを貫通してドリフト層
(2)に達しセル部の第1のゲート層(3)が分離され
るトレンチ(30,40)を、同時に形成する工程と、 セル外周部のトレンチ(30,40)でのドリフト層
(2)の露出する部位に第2導電型の不純物拡散領域
(80,81)を形成する工程と、 少なくともセル形成予定領域におけるトレンチ(5)の
内壁にエピタキシャル層よりなる第1導電型のチャネル
層(6)を形成するとともにその内方に前記不純物拡散
領域(80,81)よりも濃いSiCよりなる第2導電
型の第2のゲート層(7)を形成する工程と、を有する
ことを特徴とする炭化珪素半導体装置の製造方法。
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