JP2003273127A - 炭化珪素半導体装置およびその製造方法 - Google Patents
炭化珪素半導体装置およびその製造方法Info
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- JP2003273127A JP2003273127A JP2002072237A JP2002072237A JP2003273127A JP 2003273127 A JP2003273127 A JP 2003273127A JP 2002072237 A JP2002072237 A JP 2002072237A JP 2002072237 A JP2002072237 A JP 2002072237A JP 2003273127 A JP2003273127 A JP 2003273127A
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Abstract
(57)【要約】
【課題】セル部外周において耐圧を向上させることがで
きる炭化珪素半導体装置を提供する。 【解決手段】Ｎ+ＳｉＣ基板１の上にＮ-ドリフト層２と
Ｐ型の第１のゲート層３とＮ+ソース層４とが順に積層
されるとともに、ソース層４と第１のゲート層３とを貫
通してドリフト層２に達するトレンチ５が形成され、さ
らに、このトレンチ５の内壁にＮ型チャネル層６が形成
されるとともにその内方にＳｉＣよりなるＰ型の第２の
ゲート層７が形成されている。トレンチ５を形成したセ
ル部の外周部において、セル部でのトレンチ５、チャネ
ル層６、第２のゲート層７と同様な構造を有するガード
リング構造体が形成され、かつ、この構造体での第１の
ゲート層３および第２のゲート層７に対応する部材３
ａ，３ｂ，３ｃ，３２，４２は電気的にフローティング
状態となっている。
きる炭化珪素半導体装置を提供する。 【解決手段】Ｎ+ＳｉＣ基板１の上にＮ-ドリフト層２と
Ｐ型の第１のゲート層３とＮ+ソース層４とが順に積層
されるとともに、ソース層４と第１のゲート層３とを貫
通してドリフト層２に達するトレンチ５が形成され、さ
らに、このトレンチ５の内壁にＮ型チャネル層６が形成
されるとともにその内方にＳｉＣよりなるＰ型の第２の
ゲート層７が形成されている。トレンチ５を形成したセ
ル部の外周部において、セル部でのトレンチ５、チャネ
ル層６、第２のゲート層７と同様な構造を有するガード
リング構造体が形成され、かつ、この構造体での第１の
ゲート層３および第２のゲート層７に対応する部材３
ａ，３ｂ，３ｃ，３２，４２は電気的にフローティング
状態となっている。
Description
【０００１】
【発明の属する技術分野】本発明は炭化珪素半導体装置
に係り、詳しくは、縦型ＪＦＥＴに関するものである。
に係り、詳しくは、縦型ＪＦＥＴに関するものである。
【０００２】
【従来の技術】炭化珪素半導体装置として、図７にトレ
ンチ構造を用いた縦型ＪＦＥＴの一例を示す。図７にお
いて、Ｎ+型ＳｉＣ基板１００の上にＮ-ドリフト層１０
１、Ｐ +型の第１のゲート層１０２、Ｎ+ソース層１０３
が順に形成され、ソース層１０３と第１のゲート層１０
２を貫通しドリフト層１０１に達する深さのトレンチ１
０４が形成されている。また、トレンチ１０４の内部に
おいてＮ型のチャネル層１０５とＰ型の第２のゲート層
１０６が形成されている。このように形成されたセル部
における外周部にはトレンチ１１０が形成され、このト
レンチ１１０によりドリフト層１０１が露出している。
このトレンチ１１０内でのドリフト層１０１にはＰ型の
ガードリング１１１が形成されている。
ンチ構造を用いた縦型ＪＦＥＴの一例を示す。図７にお
いて、Ｎ+型ＳｉＣ基板１００の上にＮ-ドリフト層１０
１、Ｐ +型の第１のゲート層１０２、Ｎ+ソース層１０３
が順に形成され、ソース層１０３と第１のゲート層１０
２を貫通しドリフト層１０１に達する深さのトレンチ１
０４が形成されている。また、トレンチ１０４の内部に
おいてＮ型のチャネル層１０５とＰ型の第２のゲート層
１０６が形成されている。このように形成されたセル部
における外周部にはトレンチ１１０が形成され、このト
レンチ１１０によりドリフト層１０１が露出している。
このトレンチ１１０内でのドリフト層１０１にはＰ型の
ガードリング１１１が形成されている。
【０００３】このような構造とすることにより、トレン
チ１０４を用いてチャネル部を形成するためセルを微細
化できるとともにウエハ表面から裏面に向けて電子を直
線的に流すためトランジスタのオン抵抗を小さくできる
というメリットがある。
チ１０４を用いてチャネル部を形成するためセルを微細
化できるとともにウエハ表面から裏面に向けて電子を直
線的に流すためトランジスタのオン抵抗を小さくできる
というメリットがある。
【０００４】しかし、セル部の外周部における耐圧構造
として通常のガードリング形成技術を適用した図７にお
いては、以下の不具合がある。チップ周辺でのトレンチ
１１０のチップ内側の境界（図中のβ点）において、第
１のゲート層１０２とガードリング層１１１との間隔Ｌ
２が、セル部での第１のゲート層１０２と第２のゲート
層１０６との間隔Ｌ１よりも広くなってしまう（Ｌ２＞
Ｌ１）。これにより、耐圧が確保できないという不具合
が発生する。
として通常のガードリング形成技術を適用した図７にお
いては、以下の不具合がある。チップ周辺でのトレンチ
１１０のチップ内側の境界（図中のβ点）において、第
１のゲート層１０２とガードリング層１１１との間隔Ｌ
２が、セル部での第１のゲート層１０２と第２のゲート
層１０６との間隔Ｌ１よりも広くなってしまう（Ｌ２＞
Ｌ１）。これにより、耐圧が確保できないという不具合
が発生する。
【０００５】
【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その目的は、セル部外周
において耐圧を向上させることができる炭化珪素半導体
装置を提供することにある。
景の下になされたものであり、その目的は、セル部外周
において耐圧を向上させることができる炭化珪素半導体
装置を提供することにある。
【０００６】
【課題を解決するための手段】請求項１に記載の発明に
よれば、セル部でのトレンチ、第１のゲート層、チャネ
ル層、第２のゲート層の各構成をそのままガードリング
構造として利用しているため、セル部と同じ耐圧を確保
することができ、耐圧低下が生じない。
よれば、セル部でのトレンチ、第１のゲート層、チャネ
ル層、第２のゲート層の各構成をそのままガードリング
構造として利用しているため、セル部と同じ耐圧を確保
することができ、耐圧低下が生じない。
【０００７】請求項２に記載の発明によれば、セル部で
のチャネル層、第２のゲート層を延設してフィールドプ
レートとして利用している。そのため、セル部の第２の
ゲート層と同じ不純物濃度に形成できるとともに、第１
導電型の基板から測った時のドリフト層とチャネル層の
合計の距離を等しくすることができ（図１でのｄ１＝ｄ
２）、そのため耐圧低下が生じない。
のチャネル層、第２のゲート層を延設してフィールドプ
レートとして利用している。そのため、セル部の第２の
ゲート層と同じ不純物濃度に形成できるとともに、第１
導電型の基板から測った時のドリフト層とチャネル層の
合計の距離を等しくすることができ（図１でのｄ１＝ｄ
２）、そのため耐圧低下が生じない。
【０００８】請求項３に記載の発明によれば、請求項１
および２の作用・効果が全て得られて、より高耐圧にす
ることができる。請求項４に記載の発明によれば、フィ
ールドプレート層の端部での電界を緩和することがで
き、より高耐圧の外周構造とすることができる。
および２の作用・効果が全て得られて、より高耐圧にす
ることができる。請求項４に記載の発明によれば、フィ
ールドプレート層の端部での電界を緩和することがで
き、より高耐圧の外周構造とすることができる。
【０００９】請求項５に記載の発明によれば、セル部と
ガードリング構造体との間の部位におけるトレンチ部で
ブレークダウンを起こさせることができ、サージ耐量の
向上に有利となる。
ガードリング構造体との間の部位におけるトレンチ部で
ブレークダウンを起こさせることができ、サージ耐量の
向上に有利となる。
【００１０】請求項６に記載の発明によれば、セル外周
部に形成したトレンチの側面でのドリフト層の上面と交
差する部位における電界を緩和することができるため高
耐圧とすることができる。
部に形成したトレンチの側面でのドリフト層の上面と交
差する部位における電界を緩和することができるため高
耐圧とすることができる。
【００１１】請求項７に記載の発明によれば、トレンチ
底面における電界を緩和することができるため高耐圧と
することができる。請求項８に記載の炭化珪素半導体装
置の製造方法によれば、請求項１に記載の炭化珪素半導
体装置を得ることができる。また、請求項９に記載の炭
化珪素半導体装置の製造方法によれば、請求項２に記載
の炭化珪素半導体装置を得ることができる。さらに、請
求項１０に記載の炭化珪素半導体装置の製造方法によれ
ば、請求項７に記載の炭化珪素半導体装置を得ることが
できる。これら請求項８，９，１０に記載の炭化珪素半
導体装置の製造方法においては、セル部を形成すると同
時に外周構造も形成することができるため、余分の工程
を追加する必要がないため、コストダウン化を図ること
ができる。
底面における電界を緩和することができるため高耐圧と
することができる。請求項８に記載の炭化珪素半導体装
置の製造方法によれば、請求項１に記載の炭化珪素半導
体装置を得ることができる。また、請求項９に記載の炭
化珪素半導体装置の製造方法によれば、請求項２に記載
の炭化珪素半導体装置を得ることができる。さらに、請
求項１０に記載の炭化珪素半導体装置の製造方法によれ
ば、請求項７に記載の炭化珪素半導体装置を得ることが
できる。これら請求項８，９，１０に記載の炭化珪素半
導体装置の製造方法においては、セル部を形成すると同
時に外周構造も形成することができるため、余分の工程
を追加する必要がないため、コストダウン化を図ること
ができる。
【００１２】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
発明を具体化した第１の実施の形態を図面に従って説明
する。
【００１３】図１には、本実施形態における炭化珪素半
導体装置（縦型ＪＦＥＴ）の縦断面図を示す。本装置
は、ゲートとして第１ゲート（Ｇ１）と第２ゲート（Ｇ
２）を有し、Ｇ１，Ｇ２に対し別々に電圧を印加するこ
とができるようになっている。また、トレンチゲート構
造を有している。
導体装置（縦型ＪＦＥＴ）の縦断面図を示す。本装置
は、ゲートとして第１ゲート（Ｇ１）と第２ゲート（Ｇ
２）を有し、Ｇ１，Ｇ２に対し別々に電圧を印加するこ
とができるようになっている。また、トレンチゲート構
造を有している。
【００１４】図１において、Ｎ+型ＳｉＣ基板１の上
に、エピタキシャル層よりなるＮ-ドリフト層２と、Ｓ
ｉＣよりなるＰ+型の第１のゲート層３と、ＳｉＣより
なるＮ+型のソース層４とが順に積層されている。本実
施形態では第１導電型をＮ型とし、第２導電型をＰ型と
している。
に、エピタキシャル層よりなるＮ-ドリフト層２と、Ｓ
ｉＣよりなるＰ+型の第１のゲート層３と、ＳｉＣより
なるＮ+型のソース層４とが順に積層されている。本実
施形態では第１導電型をＮ型とし、第２導電型をＰ型と
している。
【００１５】セル部において、ソース層４と第１のゲー
ト層３とを貫通してドリフト層２に達するトレンチ５が
形成されている。このトレンチ５の内壁には、エピタキ
シャル層よりなるＮ型のチャネル層６が形成されるとと
もにその内方にＳｉＣよりなるＰ型の第２のゲート層７
が形成されている。第１のゲート層３は埋め込まれてい
るのでバリッドゲート層とも言い、第２のゲート層７は
上部に配置されているのでトップゲート層とも言う。
ト層３とを貫通してドリフト層２に達するトレンチ５が
形成されている。このトレンチ５の内壁には、エピタキ
シャル層よりなるＮ型のチャネル層６が形成されるとと
もにその内方にＳｉＣよりなるＰ型の第２のゲート層７
が形成されている。第１のゲート層３は埋め込まれてい
るのでバリッドゲート層とも言い、第２のゲート層７は
上部に配置されているのでトップゲート層とも言う。
【００１６】さらに、第２のゲート層７の上には電極材
としてニッケル膜８とアルミ膜９とが形成されている。
また、ソース層４の上には酸化膜１０が形成され、当該
酸化膜１０の開口部には電極材としてニッケル膜１１と
アルミ膜１２とが形成されている。一方、ソース層４の
一部が除去され第１のゲート層３が露出しており、この
露出部には電極材としてニッケル膜１３とアルミ膜１４
とが形成されている。さらに、基板１の裏面（下面）に
はドレイン電極１５が全面に形成されている。
としてニッケル膜８とアルミ膜９とが形成されている。
また、ソース層４の上には酸化膜１０が形成され、当該
酸化膜１０の開口部には電極材としてニッケル膜１１と
アルミ膜１２とが形成されている。一方、ソース層４の
一部が除去され第１のゲート層３が露出しており、この
露出部には電極材としてニッケル膜１３とアルミ膜１４
とが形成されている。さらに、基板１の裏面（下面）に
はドレイン電極１５が全面に形成されている。
【００１７】そして、第１のゲート層３と第２のゲート
層７との電圧を調整することによりチャネル層６におい
て空乏層の広がりを調整してソース・ドレイン間に流れ
る電流をコントロールすることができる。
層７との電圧を調整することによりチャネル層６におい
て空乏層の広がりを調整してソース・ドレイン間に流れ
る電流をコントロールすることができる。
【００１８】一方、トレンチ５を形成したセル部の外周
側は、分離部、その外側のガードリング部、その外側の
フィールドプレート部となっている。ガードリング部に
は、内周側の第１ガードリング構造体（図中のガードリ
ング構造体（I））と外周側の第２ガードリング構造体
（図中のガードリング構造体（II））が形成されてい
る。
側は、分離部、その外側のガードリング部、その外側の
フィールドプレート部となっている。ガードリング部に
は、内周側の第１ガードリング構造体（図中のガードリ
ング構造体（I））と外周側の第２ガードリング構造体
（図中のガードリング構造体（II））が形成されてい
る。
【００１９】まず、分離部において、ソース層４と第１
のゲート層３とを貫通してドリフト層２に達するトレン
チ２０が形成されている。このトレンチ２０はセル部を
囲むようにリング状に形成されている。トレンチ２０の
内壁には、エピタキシャル層よりなるＮ型のチャネル層
２１が形成されるとともにその内方にＳｉＣよりなるＰ
型の第２のゲート層２２が形成されている。さらに、第
２のゲート層２２の上には電極材としてニッケル膜２３
とアルミ膜２４とが形成されている。
のゲート層３とを貫通してドリフト層２に達するトレン
チ２０が形成されている。このトレンチ２０はセル部を
囲むようにリング状に形成されている。トレンチ２０の
内壁には、エピタキシャル層よりなるＮ型のチャネル層
２１が形成されるとともにその内方にＳｉＣよりなるＰ
型の第２のゲート層２２が形成されている。さらに、第
２のゲート層２２の上には電極材としてニッケル膜２３
とアルミ膜２４とが形成されている。
【００２０】分離部の外周でのガードリング部におい
て、ソース層４と第１のゲート層３とを貫通してドリフ
ト層２に達するトレンチ３０が形成されている。このト
レンチ３０は分離部（トレンチ２０）を囲むようにリン
グ状に形成されている。トレンチ３０の内壁には、エピ
タキシャル層よりなるＮ型のＳｉＣ層３１が形成される
とともにその内方にＰ型のＳｉＣ層３２が形成されてい
る。さらに、ＳｉＣ層３２の上には電極材としてニッケ
ル膜３３とアルミ膜３４とが形成されている。さらに、
この第１ガードリング構造体の外周側において、ソース
層４と第１のゲート層３とを貫通してドリフト層２に達
するトレンチ４０が形成されている。このトレンチ４０
は第１ガードリング構造体（トレンチ３０）を囲むよう
にリング状に形成されている。トレンチ４０の内壁に
は、エピタキシャル層よりなるＮ型のＳｉＣ層４１が形
成されるとともにその内方にＰ型のＳｉＣ層４２が形成
されている。さらに、ＳｉＣ層４２の上には電極材とし
てニッケル膜４３とアルミ膜４４とが形成されている。
このようにして第２ガードリング構造体が形成されてい
る。
て、ソース層４と第１のゲート層３とを貫通してドリフ
ト層２に達するトレンチ３０が形成されている。このト
レンチ３０は分離部（トレンチ２０）を囲むようにリン
グ状に形成されている。トレンチ３０の内壁には、エピ
タキシャル層よりなるＮ型のＳｉＣ層３１が形成される
とともにその内方にＰ型のＳｉＣ層３２が形成されてい
る。さらに、ＳｉＣ層３２の上には電極材としてニッケ
ル膜３３とアルミ膜３４とが形成されている。さらに、
この第１ガードリング構造体の外周側において、ソース
層４と第１のゲート層３とを貫通してドリフト層２に達
するトレンチ４０が形成されている。このトレンチ４０
は第１ガードリング構造体（トレンチ３０）を囲むよう
にリング状に形成されている。トレンチ４０の内壁に
は、エピタキシャル層よりなるＮ型のＳｉＣ層４１が形
成されるとともにその内方にＰ型のＳｉＣ層４２が形成
されている。さらに、ＳｉＣ層４２の上には電極材とし
てニッケル膜４３とアルミ膜４４とが形成されている。
このようにして第２ガードリング構造体が形成されてい
る。
【００２１】また、この第１，第２ガードリング構造体
において、セル部での第１のゲート層３に対応する部材
であるＰ+層３ａ，３ｂ，３ｃは電気的にフローティン
グ状態となっている。また、セル部の第２のゲート層７
に対応する部材であるＰ層３２，４２も電気的にフロー
ティング状態となっている。
において、セル部での第１のゲート層３に対応する部材
であるＰ+層３ａ，３ｂ，３ｃは電気的にフローティン
グ状態となっている。また、セル部の第２のゲート層７
に対応する部材であるＰ層３２，４２も電気的にフロー
ティング状態となっている。
【００２２】フィールドプレート部（チップ端部）にお
いて、ソース層４と第１のゲート層３とを貫通してドリ
フト層２に達するトレンチ５０が形成されている。この
トレンチ５０はチップ端面部においてチップ全周にわた
りリング状に形成されている。トレンチ５０の内壁に
は、エピタキシャル層よりなるＮ型のＳｉＣ層５１が形
成されるとともにその内方にＰ型のＳｉＣ層５２が形成
されている。ＳｉＣ層５１とＳｉＣ層５２との積層体は
セル部側からトレンチ５０の内面に沿ってトレンチ側面
から底面の一部まで延設されている。また、配線材５６
にてＳｉＣ層５２と、トレンチ５０の内方での第１のゲ
ート層（Ｐ+層）３ｃとが電気的に接続されている。ま
た、ＳｉＣ層５２の上を含めたトレンチ５０内には酸化
膜５３が形成されている。さらに、トレンチ５０の底面
において酸化膜５３の上にはアルミ膜５５が形成され、
アルミ膜５５はＳｉＣ層５２に対しニッケル膜５４を介
して電気的に接続されている。また、アルミ膜５５はＳ
ｉＣ層５１，５２よりも外周側に延設されている。この
アルミ膜５５はフィールドプレートとして機能する。
いて、ソース層４と第１のゲート層３とを貫通してドリ
フト層２に達するトレンチ５０が形成されている。この
トレンチ５０はチップ端面部においてチップ全周にわた
りリング状に形成されている。トレンチ５０の内壁に
は、エピタキシャル層よりなるＮ型のＳｉＣ層５１が形
成されるとともにその内方にＰ型のＳｉＣ層５２が形成
されている。ＳｉＣ層５１とＳｉＣ層５２との積層体は
セル部側からトレンチ５０の内面に沿ってトレンチ側面
から底面の一部まで延設されている。また、配線材５６
にてＳｉＣ層５２と、トレンチ５０の内方での第１のゲ
ート層（Ｐ+層）３ｃとが電気的に接続されている。ま
た、ＳｉＣ層５２の上を含めたトレンチ５０内には酸化
膜５３が形成されている。さらに、トレンチ５０の底面
において酸化膜５３の上にはアルミ膜５５が形成され、
アルミ膜５５はＳｉＣ層５２に対しニッケル膜５４を介
して電気的に接続されている。また、アルミ膜５５はＳ
ｉＣ層５１，５２よりも外周側に延設されている。この
アルミ膜５５はフィールドプレートとして機能する。
【００２３】トレンチ５，２０，３０，４０，５０は同
時に形成されたものであり、Ｎ型ＳｉＣ層６，２１，３
１，４１，５１は同時に形成されたものであり、Ｐ型Ｓ
ｉＣ層７，２２，３２，４２，５２は同時に形成された
ものである。
時に形成されたものであり、Ｎ型ＳｉＣ層６，２１，３
１，４１，５１は同時に形成されたものであり、Ｐ型Ｓ
ｉＣ層７，２２，３２，４２，５２は同時に形成された
ものである。
【００２４】また、チップの端面部においてはＮ+領域
６０が形成されるとともに、この領域６０の上にはニッ
ケル膜６１を介してアルミ膜６２が等電位リング（ＥＱ
Ｒ）として形成されている。
６０が形成されるとともに、この領域６０の上にはニッ
ケル膜６１を介してアルミ膜６２が等電位リング（ＥＱ
Ｒ）として形成されている。
【００２５】このようにして本実施形態の縦型ＪＦＥＴ
においては、トレンチ５を形成したセル部の外周部にお
いて、セル部でのトレンチ５、チャネル層６、第２のゲ
ート層７と同様な構造を有するガードリング構造体を２
つ形成している。さらに、この構造体での第１のゲート
層３および第２のゲート層７に対応する部材３ａ，３
ｂ，３ｃ，３２，４２を電気的にフローティング状態と
している。これにより、セル部でのトレンチ（５）、第
１のゲート層（３）、チャネル層（６）、第２のゲート
層（７）の各構成をそのままガードリング構造体として
利用しているため、セル部と同じ耐圧を確保することが
でき、耐圧低下が生じない。
においては、トレンチ５を形成したセル部の外周部にお
いて、セル部でのトレンチ５、チャネル層６、第２のゲ
ート層７と同様な構造を有するガードリング構造体を２
つ形成している。さらに、この構造体での第１のゲート
層３および第２のゲート層７に対応する部材３ａ，３
ｂ，３ｃ，３２，４２を電気的にフローティング状態と
している。これにより、セル部でのトレンチ（５）、第
１のゲート層（３）、チャネル層（６）、第２のゲート
層（７）の各構成をそのままガードリング構造体として
利用しているため、セル部と同じ耐圧を確保することが
でき、耐圧低下が生じない。
【００２６】また、セル部のソース電極１１，１２をグ
ランド電位にするとともにセル部の外周の分離部におい
て第２のゲート層２２をソース電位（グランド電位）と
している。よって、分離部での第２のゲート層２２のコ
ーナー（トレンチ２０の底面角部）にてブレークダウン
を起こさせることが容易となる。このようにして、セル
部とガードリング構造体との間の部位において、セル部
でのトレンチ５、チャネル層６、第２のゲート層７と同
様な構造を形成し、かつ、ここでの第２のゲート層に対
応する部材２２をグランド電位とする。これにより、セ
ル部とガードリング構造体との間のおけるトレンチ部で
ブレークダウンを起こさせることができ、サージ耐量の
向上に有利となる。
ランド電位にするとともにセル部の外周の分離部におい
て第２のゲート層２２をソース電位（グランド電位）と
している。よって、分離部での第２のゲート層２２のコ
ーナー（トレンチ２０の底面角部）にてブレークダウン
を起こさせることが容易となる。このようにして、セル
部とガードリング構造体との間の部位において、セル部
でのトレンチ５、チャネル層６、第２のゲート層７と同
様な構造を形成し、かつ、ここでの第２のゲート層に対
応する部材２２をグランド電位とする。これにより、セ
ル部とガードリング構造体との間のおけるトレンチ部で
ブレークダウンを起こさせることができ、サージ耐量の
向上に有利となる。
【００２７】また、トレンチ５を形成したセル部の外周
部において第１のゲート層３をセル部と電気的に分離し
た状態にするとともに、チップの端部においてソース層
４と第１のゲート層３とを貫通してドリフト層２に達す
るトレンチ５０を形成している。さらに、セル部側から
少なくともこのトレンチ５０の底面での内端部βまで、
チャネル層６および第２のゲート層７と同様な構造を有
し、かつ、第２のゲート層に対応する部材５２を前記電
気的に分離した第１のゲート層３ｃと同電位としたフィ
ールドプレート層５１，５２を延設している。これによ
り、図１のチップ周辺でのトレンチ５０のチップ内側の
境界α１、詳しくは、トレンチ５０の側面におけるドリ
フト層２の上面α１での耐圧を確保することができる。
また、セル部でのチャネル層６（５１）、第２のゲート
層７（５２）を延設してフィールドプレートとして利用
している。そのため、セル部のＳｉＣ層（第２のゲート
層）７と同じ不純物濃度に形成できるとともに、Ｎ+ド
レイン層（基板１）から測った時のＮ-ドリフト層２と
チャネル層６の合計の距離ｄを等しくすることができ
（ｄ１＝ｄ２）、そのため耐圧低下が生じない。
部において第１のゲート層３をセル部と電気的に分離し
た状態にするとともに、チップの端部においてソース層
４と第１のゲート層３とを貫通してドリフト層２に達す
るトレンチ５０を形成している。さらに、セル部側から
少なくともこのトレンチ５０の底面での内端部βまで、
チャネル層６および第２のゲート層７と同様な構造を有
し、かつ、第２のゲート層に対応する部材５２を前記電
気的に分離した第１のゲート層３ｃと同電位としたフィ
ールドプレート層５１，５２を延設している。これによ
り、図１のチップ周辺でのトレンチ５０のチップ内側の
境界α１、詳しくは、トレンチ５０の側面におけるドリ
フト層２の上面α１での耐圧を確保することができる。
また、セル部でのチャネル層６（５１）、第２のゲート
層７（５２）を延設してフィールドプレートとして利用
している。そのため、セル部のＳｉＣ層（第２のゲート
層）７と同じ不純物濃度に形成できるとともに、Ｎ+ド
レイン層（基板１）から測った時のＮ-ドリフト層２と
チャネル層６の合計の距離ｄを等しくすることができ
（ｄ１＝ｄ２）、そのため耐圧低下が生じない。
【００２８】また、これら２つのことを同時に行ってい
る。つまり、トレンチ５を形成したセル部の外周部にお
いて、セル部でのトレンチ５、チャネル層６、第２のゲ
ート層７と同様な構造を有するガードリング構造体を形
成し、かつ、この構造体での第１のゲート層３および第
２のゲート層７に対応する部材３ａ，３ｂ，３ｃ，３
２，４２を電気的にフローティング状態とし、さらに、
チップの端部にソース層４と第１のゲート層３とを貫通
してドリフト層２に達するトレンチ５０を形成するとと
もに、セル部側から少なくともこのトレンチ５０の底面
での内端部βまで、チャネル層６および第２のゲート層
７と同様な構造を有し、かつ、第２のゲート層と対応す
る部材５２をガードリング構造体での第１のゲート層と
対応する部材３ｃと同電位としたフィールドプレート層
５１，５２を延設している。よって、両方の作用・効果
が全て得られ、より高耐圧にすることができる。
る。つまり、トレンチ５を形成したセル部の外周部にお
いて、セル部でのトレンチ５、チャネル層６、第２のゲ
ート層７と同様な構造を有するガードリング構造体を形
成し、かつ、この構造体での第１のゲート層３および第
２のゲート層７に対応する部材３ａ，３ｂ，３ｃ，３
２，４２を電気的にフローティング状態とし、さらに、
チップの端部にソース層４と第１のゲート層３とを貫通
してドリフト層２に達するトレンチ５０を形成するとと
もに、セル部側から少なくともこのトレンチ５０の底面
での内端部βまで、チャネル層６および第２のゲート層
７と同様な構造を有し、かつ、第２のゲート層と対応す
る部材５２をガードリング構造体での第１のゲート層と
対応する部材３ｃと同電位としたフィールドプレート層
５１，５２を延設している。よって、両方の作用・効果
が全て得られ、より高耐圧にすることができる。
【００２９】また、フィールドプレート層５１，５２の
外端部から更に外周側に、絶縁膜（酸化膜）５３の上に
おいてフィールドプレート用配線材５５を延設した。つ
まり、Ｐ型ＳｉＣ層５２の上からチップ外周側に配線電
極５５を第２のフィールドプレートとして延ばしてい
る。このように配線材（電極）５５を、セル外周部での
Ｎ型ＳｉＣ層５１とＰ型ＳｉＣ層５２との間のＰＮ接合
部の端部（図１でのα２点）の上方に位置するように形
成することによりフィールドプレート層５１，５２の端
部、即ち、ＰＮ接合部の端部（α２点）での電界を緩和
することができ、より高耐圧の外周構造とすることがで
きる。
外端部から更に外周側に、絶縁膜（酸化膜）５３の上に
おいてフィールドプレート用配線材５５を延設した。つ
まり、Ｐ型ＳｉＣ層５２の上からチップ外周側に配線電
極５５を第２のフィールドプレートとして延ばしてい
る。このように配線材（電極）５５を、セル外周部での
Ｎ型ＳｉＣ層５１とＰ型ＳｉＣ層５２との間のＰＮ接合
部の端部（図１でのα２点）の上方に位置するように形
成することによりフィールドプレート層５１，５２の端
部、即ち、ＰＮ接合部の端部（α２点）での電界を緩和
することができ、より高耐圧の外周構造とすることがで
きる。
【００３０】次に、製造工程を、図２，３，４および図
１を用いて説明する。まず、図２に示すように、Ｎ+型
ＳｉＣ基板１の上に、エピタキシャル成長法よりＮ-ド
リフト層２とＰ+型の第１のゲート層３とＮ+ソース層４
とを順に積層する。そして、基板（Ｎ+ソース層４）上
にＬＴＯ膜７０をデポするとともにこの膜７０に対しパ
ターニングを行う。パターニングしたＬＴＯ膜７０をマ
スク材としてエッチングを行い、トレンチ５，２０，３
０，４０，５０を形成する。各トレンチ５，２０，３
０，４０，５０は、ソース層４と第１のゲート層３とを
貫通してドリフト層２に達している。
１を用いて説明する。まず、図２に示すように、Ｎ+型
ＳｉＣ基板１の上に、エピタキシャル成長法よりＮ-ド
リフト層２とＰ+型の第１のゲート層３とＮ+ソース層４
とを順に積層する。そして、基板（Ｎ+ソース層４）上
にＬＴＯ膜７０をデポするとともにこの膜７０に対しパ
ターニングを行う。パターニングしたＬＴＯ膜７０をマ
スク材としてエッチングを行い、トレンチ５，２０，３
０，４０，５０を形成する。各トレンチ５，２０，３
０，４０，５０は、ソース層４と第１のゲート層３とを
貫通してドリフト層２に達している。
【００３１】このようにして、セル形成予定領域および
その外周部のガードリング形成予定領域に、ソース層４
と第１のゲート層３とを貫通してドリフト層２に達する
トレンチ５，３０，４０を同時に形成する。また、セル
形成予定領域とその外周部とチップ端部においてソース
層４と第１のゲート層３とを貫通してドリフト層２に達
するトレンチ５，３０，４０，５０を同時に形成する。
その外周部のガードリング形成予定領域に、ソース層４
と第１のゲート層３とを貫通してドリフト層２に達する
トレンチ５，３０，４０を同時に形成する。また、セル
形成予定領域とその外周部とチップ端部においてソース
層４と第１のゲート層３とを貫通してドリフト層２に達
するトレンチ５，３０，４０，５０を同時に形成する。
【００３２】さらに、チップ端面部のトレンチ５０での
底面にイオン注入を行い、ＥＱＲ用のＮ+領域６０を形
成する。引き続き、ＬＴＯ膜７０を除去した後、図３に
示すように、基板上（Ｎ+ソース層４の上面側）に、エ
ピタキシャル成長法よりＮ層とＰ層を順に形成するとと
もにこのエピ層に対し不要部分をエッチングにより除去
する。これにより、所定の位置にＮ層６，２１，３１，
４１，５１とＰ層７，２２，３２，４２，５２が配置さ
れる。
底面にイオン注入を行い、ＥＱＲ用のＮ+領域６０を形
成する。引き続き、ＬＴＯ膜７０を除去した後、図３に
示すように、基板上（Ｎ+ソース層４の上面側）に、エ
ピタキシャル成長法よりＮ層とＰ層を順に形成するとと
もにこのエピ層に対し不要部分をエッチングにより除去
する。これにより、所定の位置にＮ層６，２１，３１，
４１，５１とＰ層７，２２，３２，４２，５２が配置さ
れる。
【００３３】つまり、セル形成予定領域およびその外周
部のガードリング形成予定領域におけるトレンチ５，３
０，４０の内壁にセル形成予定領域ではチャネル層とな
るエピタキシャル層よりなるＮ型のＳｉＣ層６，３１，
４１を同時に形成するとともにその内方にセル形成予定
領域では第２のゲート層となるＰ型のＳｉＣ層７，３
２，４２を同時に形成する。また、セル形成予定領域で
はチャネル層となるエピタキシャル層よりなるＮ型のＳ
ｉＣ層６，３１，４１，５１とセル形成予定領域では第
２のゲート層となるＰ型のＳｉＣ層７，３２，４２，５
２との積層体を、セル形成予定領域でのトレンチ５内、
その外周部のトレンチ３０，４０内、および、チップ端
部でのトレンチ５０についてセル部側から少なくとも同
トレンチ５０の底面での内端部βまで延びるように形成
する。
部のガードリング形成予定領域におけるトレンチ５，３
０，４０の内壁にセル形成予定領域ではチャネル層とな
るエピタキシャル層よりなるＮ型のＳｉＣ層６，３１，
４１を同時に形成するとともにその内方にセル形成予定
領域では第２のゲート層となるＰ型のＳｉＣ層７，３
２，４２を同時に形成する。また、セル形成予定領域で
はチャネル層となるエピタキシャル層よりなるＮ型のＳ
ｉＣ層６，３１，４１，５１とセル形成予定領域では第
２のゲート層となるＰ型のＳｉＣ層７，３２，４２，５
２との積層体を、セル形成予定領域でのトレンチ５内、
その外周部のトレンチ３０，４０内、および、チップ端
部でのトレンチ５０についてセル部側から少なくとも同
トレンチ５０の底面での内端部βまで延びるように形成
する。
【００３４】そして、図４に示すように、第１のゲート
層３におけるコンタクト部をエッチングにより除去し、
さらに、ＬＴＯ膜１０を成膜し、コンタクトホールを開
口する。
層３におけるコンタクト部をエッチングにより除去し、
さらに、ＬＴＯ膜１０を成膜し、コンタクトホールを開
口する。
【００３５】その後、図１に示すように、オーミック電
極用ニッケル膜８，１１，１３，２３，３３，４３，５
４，６１およびアルミ膜９，１２，１４，２４，３４，
４４，５５，６２を形成する（パターニングする）。さ
らに、ガードリング部（ガードリング形成予定領域）で
の第１のゲート層３ａ，３ｂ，３ｃおよびＰ型ＳｉＣ層
３２，４２については電気的にフローティング状態にな
るとともにセル形成予定領域での第１のゲート層３、お
よび第２のゲート層となるＰ型ＳｉＣ層７については所
定の電圧が印加できるような配線を施す。また、チップ
の端部でのトレンチ５０におけるＰ型ＳｉＣ層５２を、
配線材５６にて内方の電気的に分離した第１のゲート層
３ｃと電気的に接続する。
極用ニッケル膜８，１１，１３，２３，３３，４３，５
４，６１およびアルミ膜９，１２，１４，２４，３４，
４４，５５，６２を形成する（パターニングする）。さ
らに、ガードリング部（ガードリング形成予定領域）で
の第１のゲート層３ａ，３ｂ，３ｃおよびＰ型ＳｉＣ層
３２，４２については電気的にフローティング状態にな
るとともにセル形成予定領域での第１のゲート層３、お
よび第２のゲート層となるＰ型ＳｉＣ層７については所
定の電圧が印加できるような配線を施す。また、チップ
の端部でのトレンチ５０におけるＰ型ＳｉＣ層５２を、
配線材５６にて内方の電気的に分離した第１のゲート層
３ｃと電気的に接続する。
【００３６】よって、このようにして製造することによ
り、従来、セル部とセル外周部とで構造が異なっている
ため、セル部での耐圧とセル外周部での耐圧のバランス
をとることが難しかったり、セル外周部での耐圧構造を
形成するため、セル部には必要のないプロセスが必要と
なり、プロセスの増加を招くとともに、プロセスの整合
性をとることが極めて困難であった。これに対し本実施
形態では、セル部を形成すると同時に外周構造も形成す
ることができるため、余分の工程を追加する必要がない
ため、コストダウン化を図ることができる。
り、従来、セル部とセル外周部とで構造が異なっている
ため、セル部での耐圧とセル外周部での耐圧のバランス
をとることが難しかったり、セル外周部での耐圧構造を
形成するため、セル部には必要のないプロセスが必要と
なり、プロセスの増加を招くとともに、プロセスの整合
性をとることが極めて困難であった。これに対し本実施
形態では、セル部を形成すると同時に外周構造も形成す
ることができるため、余分の工程を追加する必要がない
ため、コストダウン化を図ることができる。
【００３７】（第２の実施の形態）次に、第２の実施の
形態を、第１の実施の形態との相違点を中心に説明す
る。図５には、図１に代わる本実施形態における炭化珪
素半導体装置（縦型ＪＦＥＴ）の縦断面図を示す。本実
施形態においては図１における点α１，α３での耐圧向
上を図っている。つまり、セル部の外周部に形成したト
レンチ３０，４０，５０における側面でのドリフト層２
の上面と交差する部位α１，α３での耐圧向上を図って
いる。
形態を、第１の実施の形態との相違点を中心に説明す
る。図５には、図１に代わる本実施形態における炭化珪
素半導体装置（縦型ＪＦＥＴ）の縦断面図を示す。本実
施形態においては図１における点α１，α３での耐圧向
上を図っている。つまり、セル部の外周部に形成したト
レンチ３０，４０，５０における側面でのドリフト層２
の上面と交差する部位α１，α３での耐圧向上を図って
いる。
【００３８】図５において、トレンチ５を形成したセル
部の外周部において、ソース層４と第１のゲート層３と
を貫通してドリフト層２に達するトレンチ３０，４０，
５０を、セル部の第１のゲート層３が分離されるように
形成している。つまり、第１の実施の形態において説明
したようにトレンチ３０，４０，５０をリング状に形成
している。また、少なくとも、このトレンチ３０，４
０，５０の側面でのドリフト層２の上面と交差する部位
α１，α３におけるドリフト層２に第１のゲート層３よ
りも薄いＰ型（Ｐ-型）の不純物拡散領域８０，８１，
８２を形成している。詳しくは、Ｐ-型不純物拡散領域
８０，８１については、ドリフト層２におけるトレンチ
３０，４０の側面の全長および底面の全長に接する部位
にわたり延設している。また、Ｐ-型不純物拡散領域８
２については、ドリフト層２におけるトレンチ５０の側
面の全長および底面の一部に接する部位にわたり延設し
ている。
部の外周部において、ソース層４と第１のゲート層３と
を貫通してドリフト層２に達するトレンチ３０，４０，
５０を、セル部の第１のゲート層３が分離されるように
形成している。つまり、第１の実施の形態において説明
したようにトレンチ３０，４０，５０をリング状に形成
している。また、少なくとも、このトレンチ３０，４
０，５０の側面でのドリフト層２の上面と交差する部位
α１，α３におけるドリフト層２に第１のゲート層３よ
りも薄いＰ型（Ｐ-型）の不純物拡散領域８０，８１，
８２を形成している。詳しくは、Ｐ-型不純物拡散領域
８０，８１については、ドリフト層２におけるトレンチ
３０，４０の側面の全長および底面の全長に接する部位
にわたり延設している。また、Ｐ-型不純物拡散領域８
２については、ドリフト層２におけるトレンチ５０の側
面の全長および底面の一部に接する部位にわたり延設し
ている。
【００３９】製造方法は以下の通りである。まず、図２
に示した工程を実行する。つまり、Ｎ+型ＳｉＣ基板１
の上に、エピタキシャル層よりなるＮ-型ドリフト層２
と、ＳｉＣよりなるＰ+型の第１のゲート層３と、Ｓｉ
ＣよりなるＮ+型ソース層４とを順に積層する。さら
に、トレンチ５，２０，３０，４０，５０を形成する。
つまり、セル形成予定領域においてソース層４と第１の
ゲート層３とを貫通してドリフト層２に達するトレンチ
５を、また、セル外周部においてソース層４と第１のゲ
ート層３とを貫通してドリフト層２に達しセル部の第１
のゲート層３が分離されるトレンチ３０，４０を、同時
に形成する。
に示した工程を実行する。つまり、Ｎ+型ＳｉＣ基板１
の上に、エピタキシャル層よりなるＮ-型ドリフト層２
と、ＳｉＣよりなるＰ+型の第１のゲート層３と、Ｓｉ
ＣよりなるＮ+型ソース層４とを順に積層する。さら
に、トレンチ５，２０，３０，４０，５０を形成する。
つまり、セル形成予定領域においてソース層４と第１の
ゲート層３とを貫通してドリフト層２に達するトレンチ
５を、また、セル外周部においてソース層４と第１のゲ
ート層３とを貫通してドリフト層２に達しセル部の第１
のゲート層３が分離されるトレンチ３０，４０を、同時
に形成する。
【００４０】その後、図６に示すようにマスク材９０を
配置する。そして、マスク材７０，９０を用いたイオン
注入を行い、トレンチ３０，４０，５０内での所定の領
域にＰ-層８０，８１，８２を形成する。つまり、セル
外周部のトレンチ３０，４０でのドリフト層２の露出す
る部位にＰ-型の不純物拡散領域８０，８１を形成する
とともに、トレンチ５０でのマスク材９０が無くドリフ
ト層２が露出する部位にＰ-型の不純物拡散領域８２を
形成する。
配置する。そして、マスク材７０，９０を用いたイオン
注入を行い、トレンチ３０，４０，５０内での所定の領
域にＰ-層８０，８１，８２を形成する。つまり、セル
外周部のトレンチ３０，４０でのドリフト層２の露出す
る部位にＰ-型の不純物拡散領域８０，８１を形成する
とともに、トレンチ５０でのマスク材９０が無くドリフ
ト層２が露出する部位にＰ-型の不純物拡散領域８２を
形成する。
【００４１】引き続き、マスク材７０，９０を除去した
後、図３を用いて説明したように、基板上（Ｎ+ソース
層４の上面側）に、エピタキシャル成長法よりＮ層とＰ
層を順に形成するとともにこのエピ層に対し不要部分を
エッチングにより除去する（Ｎ層６，２１，３１，４
１，５１とＰ層７，２２，３２，４２，５２を配置す
る）。そして、図４を用いて説明したように、第１のゲ
ート層３におけるコンタクト部をエッチングにより除去
し、さらに、ＬＴＯ膜１０を成膜し、コンタクトホール
を開口する。
後、図３を用いて説明したように、基板上（Ｎ+ソース
層４の上面側）に、エピタキシャル成長法よりＮ層とＰ
層を順に形成するとともにこのエピ層に対し不要部分を
エッチングにより除去する（Ｎ層６，２１，３１，４
１，５１とＰ層７，２２，３２，４２，５２を配置す
る）。そして、図４を用いて説明したように、第１のゲ
ート層３におけるコンタクト部をエッチングにより除去
し、さらに、ＬＴＯ膜１０を成膜し、コンタクトホール
を開口する。
【００４２】このようにして、少なくともセル形成予定
領域におけるトレンチ５の内壁にエピタキシャル層より
なるＮ型のチャネル層６を形成するとともにその内方に
不純物拡散領域８０，８１，８２よりも濃いＳｉＣより
なるＰ型の第２のゲート層７を形成する。
領域におけるトレンチ５の内壁にエピタキシャル層より
なるＮ型のチャネル層６を形成するとともにその内方に
不純物拡散領域８０，８１，８２よりも濃いＳｉＣより
なるＰ型の第２のゲート層７を形成する。
【００４３】その後、図５に示すように各電極および配
線を形成する。即ち、ニッケル膜８，１１，１３，２
３，３３，４３，５４，６１、アルミ膜９，１２，１
４，２４，３４，４４，５５，６２、および配線材５６
を形成する（パターニングする）。
線を形成する。即ち、ニッケル膜８，１１，１３，２
３，３３，４３，５４，６１、アルミ膜９，１２，１
４，２４，３４，４４，５５，６２、および配線材５６
を形成する（パターニングする）。
【００４４】よって、図５の構造において、Ｐ-層８
０，８１，８２を設けたことにより、セル部に対しその
外周部に形成したトレンチ３０，４０，５０の側面での
ドリフト層２の上面と交差する部位α１，α３における
電界を緩和することができ、そのため高耐圧とすること
ができる。特に、Ｐ-層８０，８１を、ドリフト層２に
おけるトレンチ３０，４０の側面および底面に接する部
位にわたり延設したので、トレンチ３０，４０の底面に
おける電界を緩和することができるため高耐圧とするこ
とができる。また、製造方法においては、セル部を形成
すると同時に外周構造も形成することができるため、余
分の工程を追加する必要がないため、コストダウン化を
図ることができる。
０，８１，８２を設けたことにより、セル部に対しその
外周部に形成したトレンチ３０，４０，５０の側面での
ドリフト層２の上面と交差する部位α１，α３における
電界を緩和することができ、そのため高耐圧とすること
ができる。特に、Ｐ-層８０，８１を、ドリフト層２に
おけるトレンチ３０，４０の側面および底面に接する部
位にわたり延設したので、トレンチ３０，４０の底面に
おける電界を緩和することができるため高耐圧とするこ
とができる。また、製造方法においては、セル部を形成
すると同時に外周構造も形成することができるため、余
分の工程を追加する必要がないため、コストダウン化を
図ることができる。
【図１】第１の実施形態における炭化珪素半導体装置の
縦断面図。
縦断面図。
【図２】製造工程を説明するための炭化珪素半導体装置
の縦断面図。
の縦断面図。
【図３】製造工程を説明するための炭化珪素半導体装置
の縦断面図。
の縦断面図。
【図４】製造工程を説明するための炭化珪素半導体装置
の縦断面図。
の縦断面図。
【図５】第２の実施形態における炭化珪素半導体装置の
縦断面図。
縦断面図。
【図６】製造工程を説明するための炭化珪素半導体装置
の縦断面図。
の縦断面図。
【図７】従来技術を説明するための炭化珪素半導体装置
の縦断面図。
の縦断面図。
１…Ｎ+型ＳｉＣ基板、２…Ｎ-ドリフト層、３…第１の
ゲート層、４…Ｎ+ソース層、５…トレンチ、６…Ｎ型
チャネル層、７…第２のゲート層、２０…トレンチ、２
１…Ｎ型チャネル層、２２…第２のゲート層、３０…ト
レンチ、３１…Ｎ型ＳｉＣ層、３２…Ｐ型ＳｉＣ層、４
０…トレンチ、４１…Ｎ型ＳｉＣ層、４２…Ｐ型ＳｉＣ
層、５０…トレンチ、５１…Ｎ型ＳｉＣ層、５２…Ｐ型
ＳｉＣ層、５３…酸化膜、５５…アルミ膜。
ゲート層、４…Ｎ+ソース層、５…トレンチ、６…Ｎ型
チャネル層、７…第２のゲート層、２０…トレンチ、２
１…Ｎ型チャネル層、２２…第２のゲート層、３０…ト
レンチ、３１…Ｎ型ＳｉＣ層、３２…Ｐ型ＳｉＣ層、４
０…トレンチ、４１…Ｎ型ＳｉＣ層、４２…Ｐ型ＳｉＣ
層、５０…トレンチ、５１…Ｎ型ＳｉＣ層、５２…Ｐ型
ＳｉＣ層、５３…酸化膜、５５…アルミ膜。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/808
Ｆターム(参考） 5F032 AC04 BA01 CA05 CA09 CA16
5F102 FA01 FA08 GB02 GB05 GC08
GD04 GJ02 GL02 GR07 HC01
HC07
Claims (10)
- 【請求項１】 高濃度な第１導電型のＳｉＣ基板（１）
の上に、エピタキシャル層よりなる低濃度な第１導電型
のドリフト層（２）と、ＳｉＣよりなる第２導電型の第
１のゲート層（３）と、ＳｉＣよりなる第１導電型のソ
ース層（４）とが順に積層されるとともに、前記ソース
層（４）と第１のゲート層（３）とを貫通してドリフト
層（２）に達するトレンチ（５）が形成され、さらに、
このトレンチ（５）の内壁にエピタキシャル層よりなる
第１導電型のチャネル層（６）が形成されるとともにそ
の内方にＳｉＣよりなる第２導電型の第２のゲート層
（７）を形成した炭化珪素半導体装置において、 前記トレンチ（５）を形成したセル部の外周部におい
て、セル部でのトレンチ（５）、チャネル層（６）、第
２のゲート層（７）と同様な構造を有するガードリング
構造体を形成し、かつ、この構造体での前記第１のゲー
ト層（３）および第２のゲート層（７）に対応する部材
（３ａ，３ｂ，３ｃ，３２，４２）を電気的にフローテ
ィング状態としたことを特徴とする炭化珪素半導体装
置。 - 【請求項２】 高濃度な第１導電型のＳｉＣ基板（１）
の上に、エピタキシャル層よりなる低濃度な第１導電型
のドリフト層（２）と、ＳｉＣよりなる第２導電型の第
１のゲート層（３）と、ＳｉＣよりなる第１導電型のソ
ース層（４）とが順に積層されるとともに、前記ソース
層（４）と第１のゲート層（３）とを貫通してドリフト
層（２）に達するトレンチ（５）が形成され、さらに、
このトレンチ（５）の内壁にエピタキシャル層よりなる
第１導電型のチャネル層（６）が形成されるとともにそ
の内方にＳｉＣよりなる第２導電型の第２のゲート層
（７）を形成した炭化珪素半導体装置において、 前記トレンチ（５）を形成したセル部の外周部において
前記第１のゲート層（３）をセル部と電気的に分離した
状態にするとともに、チップの端部において前記ソース
層（４）と第１のゲート層（３）とを貫通してドリフト
層（２）に達するトレンチ（５０）を形成し、さらに、
セル部側から少なくともこのトレンチ（５０）の底面で
の内端部（β）まで、前記チャネル層（６）および第２
のゲート層（７）と同様な構造を有し、かつ、第２のゲ
ート層に対応する部材（５２）を前記電気的に分離した
第１のゲート層（３ｃ）と同電位としたフィールドプレ
ート層（５１，５２）を延設したことを特徴とする炭化
珪素半導体装置。 - 【請求項３】 高濃度な第１導電型のＳｉＣ基板（１）
の上に、エピタキシャル層よりなる低濃度な第１導電型
のドリフト層（２）と、ＳｉＣよりなる第２導電型の第
１のゲート層（３）と、ＳｉＣよりなる第１導電型のソ
ース層（４）とが順に積層されるとともに、前記ソース
層（４）と第１のゲート層（３）とを貫通してドリフト
層（２）に達するトレンチ（５）が形成され、さらに、
このトレンチ（５）の内壁にエピタキシャル層よりなる
第１導電型のチャネル層（６）が形成されるとともにそ
の内方にＳｉＣよりなる第２導電型の第２のゲート層
（７）を形成した炭化珪素半導体装置において、 前記トレンチ（５）を形成したセル部の外周部におい
て、セル部でのトレンチ（５）、チャネル層（６）、第
２のゲート層（７）と同様な構造を有するガードリング
構造体を形成し、かつ、この構造体での前記第１のゲー
ト層（３）および第２のゲート層（７）に対応する部材
（３ａ，３ｂ，３ｃ，３２，４２）を電気的にフローテ
ィング状態とし、さらに、チップの端部に前記ソース層
（４）と第１のゲート層（３）とを貫通してドリフト層
（２）に達するトレンチ（５０）を形成するとともに、
セル部側から少なくともこのトレンチ（５０）の底面で
の内端部（β）まで、前記チャネル層（６）および第２
のゲート層（７）と同様な構造を有し、かつ、第２のゲ
ート層と対応する部材（５２）を前記ガードリング構造
体での第１のゲート層と対応する部材（３ｃ）と同電位
としたフィールドプレート層（５１，５２）を延設した
ことを特徴とする炭化珪素半導体装置。 - 【請求項４】 前記フィールドプレート層（５１，５
２）の外端部から更に外周側に、絶縁膜（５３）の上に
おいてフィールドプレート用配線材（５５）を延設した
ことを特徴とする請求項２または３に記載の炭化珪素半
導体装置。 - 【請求項５】 前記セル部とガードリング構造体との間
の部位において、セル部でのトレンチ（５）、チャネル
層（６）、第２のゲート層（７）と同様な構造を形成
し、かつ、ここでの第２のゲート層（７）に対応する部
材（２２）をグランド電位としたことを特徴とする請求
項１，３，４のいずれか１項に記載の炭化珪素半導体装
置。 - 【請求項６】 高濃度な第１導電型のＳｉＣ基板（１）
の上に、エピタキシャル層よりなる低濃度な第１導電型
のドリフト層（２）と、ＳｉＣよりなる第２導電型の第
１のゲート層（３）と、ＳｉＣよりなる第１導電型のソ
ース層（４）とが順に積層されるとともに、前記ソース
層（４）と第１のゲート層（３）とを貫通してドリフト
層（２）に達するトレンチ（５）が形成され、さらに、
このトレンチ（５）の内壁にエピタキシャル層よりなる
第１導電型のチャネル層（６）が形成されるとともにそ
の内方にＳｉＣよりなる第２導電型の第２のゲート層
（７）を形成した炭化珪素半導体装置において、 前記トレンチ（５）を形成したセル部の外周部におい
て、前記ソース層（４）と第１のゲート層（３）とを貫
通してドリフト層（２）に達するトレンチ（３０，４
０，５０）を、セル部の第１のゲート層（３）が分離さ
れるように形成するとともに、少なくとも、このトレン
チ（３０，４０，５０）の側面でのドリフト層（２）の
上面と交差する部位（α１，α３）におけるドリフト層
（２）に第１のゲート層（３）よりも薄い第２導電型の
不純物拡散領域（８０，８１，８２）を形成したことを
特徴とする炭化珪素半導体装置。 - 【請求項７】 前記薄い第２導電型の不純物拡散領域
（８０，８１）を、前記ドリフト層（２）における前記
トレンチ（３０，４０）の側面および底面に接する部位
にわたり延設したことを特徴とする請求項６に記載の炭
化珪素半導体装置。 - 【請求項８】 高濃度な第１導電型のＳｉＣ基板（１）
の上に、エピタキシャル層よりなる低濃度な第１導電型
のドリフト層（２）と、ＳｉＣよりなる第２導電型の第
１のゲート層（３）と、ＳｉＣよりなる第１導電型のソ
ース層（４）とを順に積層する工程と、 セル形成予定領域およびその外周部のガードリング形成
予定領域に、前記ソース層（４）と第１のゲート層
（３）とを貫通してドリフト層（２）に達するトレンチ
（５，３０，４０）を同時に形成する工程と、 前記セル形成予定領域およびその外周部のガードリング
形成予定領域におけるトレンチ（５，３０，４０）の内
壁にセル形成予定領域ではチャネル層となるエピタキシ
ャル層よりなる第１導電型のＳｉＣ層（６，３１，４
１）を同時に形成するとともにその内方にセル形成予定
領域では第２のゲート層となる第２導電型のＳｉＣ層
（７，３２，４２）を同時に形成する工程と、 前記ガードリング形成予定領域での第１のゲート層（３
ａ，３ｂ，３ｃ）および第２導電型のＳｉＣ層（３２，
４２）については電気的にフローティング状態になると
ともに前記セル形成予定領域での第１のゲート層
（３）、および第２のゲート層となる前記第２導電型の
ＳｉＣ層（７）については所定の電圧が印加できるよう
な配線を施す工程と、を備えたことを特徴とする炭化珪
素半導体装置の製造方法。 - 【請求項９】 高濃度な第１導電型のＳｉＣ基板（１）
の上に、エピタキシャル層よりなる低濃度な第１導電型
のドリフト層（２）と、ＳｉＣよりなる第２導電型の第
１のゲート層（３）と、ＳｉＣよりなる第１導電型のソ
ース層（４）とを順に積層する工程と、 セル形成予定領域とその外周部とチップ端部において前
記ソース層（４）と第１のゲート層（３）とを貫通して
ドリフト層（２）に達するトレンチ（５，３０，４０，
５０）を同時に形成する工程と、 セル形成予定領域ではチャネル層となるエピタキシャル
層よりなる第１導電型のＳｉＣ層（６，３１，４１，５
１）とセル形成予定領域では第２のゲート層となる第２
導電型のＳｉＣ層（７，３２，４２，５２）の積層体
を、前記セル形成予定領域でのトレンチ（５）内、その
外周部のトレンチ（３０，４０）内、および、チップ端
部でのトレンチ（５０）についてセル部側から少なくと
も同トレンチ（５０）の底面での内端部（β）まで延び
るように形成する工程と、 チップ端部でのトレンチ（５０）における第２導電型の
ＳｉＣ層（５２）を、内方の電気的に分離した第１のゲ
ート層（３ｃ）と電気的に接続する工程と、を備えたこ
とを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項１０】 高濃度な第１導電型のＳｉＣ基板
（１）の上に、エピタキシャル層よりなる低濃度な第１
導電型のドリフト層（２）と、ＳｉＣよりなる第２導電
型の第１のゲート層（３）と、ＳｉＣよりなる第１導電
型のソース層（４）とを順に積層する工程と、 セル形成予定領域において前記ソース層（４）と第１の
ゲート層（３）とを貫通してドリフト層（２）に達する
トレンチ（５）を、また、セル外周部においてソース層
（４）と第１のゲート層（３）とを貫通してドリフト層
（２）に達しセル部の第１のゲート層（３）が分離され
るトレンチ（３０，４０）を、同時に形成する工程と、 セル外周部のトレンチ（３０，４０）でのドリフト層
（２）の露出する部位に第２導電型の不純物拡散領域
（８０，８１）を形成する工程と、 少なくともセル形成予定領域におけるトレンチ（５）の
内壁にエピタキシャル層よりなる第１導電型のチャネル
層（６）を形成するとともにその内方に前記不純物拡散
領域（８０，８１）よりも濃いＳｉＣよりなる第２導電
型の第２のゲート層（７）を形成する工程と、を有する
ことを特徴とする炭化珪素半導体装置の製造方法。
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