JP3435133B2 - イベント型半導体テストシステム - Google Patents
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Description
にテストパターン信号を供給し、その結果としての被試
験半導体部品の出力信号を評価する自動テスト装置に関
する。特に本発明は、様々なタイミングのイベントをテ
ストパターン信号やストローブ信号として使い、半導体
デバイスをテストするイベント型半導体テストシステム
に関し、そのイベントは、予め決められた時点からの時
間差として規定されている。
ICテスターのような半導体テストシステムによりテス
トするためには、被試験半導体部品の適切なピンに、テ
スト信号を、予め決められたタイミングで供給しなけれ
ばならない。半導体テストシステムは、被試験半導体部
品からテスト信号に対する応答として生成された出力信
号を受け取る。その出力信号は、決められたタイミング
を有するストローブ信号によってサンプルされ、期待値
と比較されて、その被試験半導体部品に不良があるか否
かが評価される。
要を示したブロック図である。第1図の半導体テストシ
ステムにおいて、パターン発生器12は、テストプロセ
ッサ11からのデータを受け取る。これによりパターン
発生器12は、波形フォーマッタ14に供給するテスト
パターンとパターン比較器17に供給する期待値パター
ンを発生する。タイミング発生器13は、全体的な動作
を同期させるための、タイミング信号を生成する。第1
図では、タイミング信号は、例えばパターン発生器1
2、パターン比較器17、波形フォーマッタ14、そし
てアナログ比較器16に供給されている。
クル(テスターレート)パルスとタイミングデータ(タ
イミングを設定するデータ)を、波形フォーマッタ14
に供給する。パターン(テストベクター)データは、”
0”と”1”を、すなわちテスト信号波形の立ち上がり
エッジと立ち下がりエッジを規定する。タイミングデー
タは、そのテスト信号波形の各立ち上がりエッジと立ち
下がりエッジについて、テストサイクル・パルスに対す
るタイミング(遅延時間)を規定する。一般的に、タイ
ミングデータは更に、RZ(リターンゼロ)波形、NR
Z(ノンリターンゼロ)波形やEOR(イクスクルシブ
オア)波形等の波形情報を有している。
タイミング発生器13からのテストサイクル・パルスと
タイミングデータに基づいて、波形フォーマッタ14
は、規定された波形とタイミングを有するテスト信号を
形成する。波形フォーマッタ14は、ドライバ15を介
してテスト信号を被試験デバイス(DUT)19に送出
する。波形フォーマッタ14は、図に示していないが、
ドライバ15に供給するためのテスト信号を形成するた
めのセット・リセット・フリップフロップを有してい
る。ドライバ15は、テスト信号の振幅、インピーダン
ス、およびスルーレイトを制御し、そのテスト信号をD
UT19に供給する。
信号は、アナログ比較器16において、予め決められた
ストローブのタイミングにより、基準電圧と比較され
る。そして、その結果得られたロジック信号は、パター
ン比較器17に供給され、そこでアナログ比較器16か
らのロジックパターンと、パターン発生器12からの期
待値パターンが比較される。パターン比較器17は、そ
の2つのパターンが一致するかどうかを調べ、それによ
りDUT19のパス/フェイルを決定する。もし、不良
が見つかった場合、そのような不良情報は、フェイルメ
モリ18に供給され、不良分析を行うために、パターン
発生器からのDUT19の不良アドレス情報とともに記
憶される。
テムでは、被試験半導体部品に与えられるテスト信号
は、3種類のデータを基にして、サイクル毎に形成され
る。そのデータは、パターン(ベクター)データ、タイ
ミングデータそしてウェーブフォーム(波形)データで
ある。第2図は、テスト信号を発生するための、このよ
うな3種のデータとテストサイクルの関係例を波形表示
45として示している。テストベクター・ファイル41
からのパターンデータ(テストベクター)46が、パタ
ーン発生器12を介して、波形フォーマッタ14に供給
されている。またテストプラン・ファイル42からのタ
イミングデータ47は、タイミング発生器13を介し
て、波形フォーマッタ14に供給されている。パターン
データ46は、それぞれのテストサイクルにおけるエッ
ジの種類(1か0)を規定し、またタイミングデータ4
7は、波形とタイミング、すなわち、そのテストサイク
ルに対応する各エッジの遅延時間を規定する。
テムでは、それぞれのテストサイクルに対応するパター
ンデータ、タイミングデータ、そしてウェーブフォーム
・データを基にしてテスト信号とストローブ信号が形成
される。そのようなテストシステムは、サイクル型のテ
ストシステムとも呼ばれ、タイミングデータとパターン
データは、各サイクルごとに、そのサイクルのクロック
との相対関係で記述されている。
ンする際に広く使用されているコンピューター・エイデ
ッド・デザイン(CAD)では、ロジック・シミュレー
タは一般に、テスト信号やテスト結果をイベント形式で
記述している。ここでイベントとは、テスト信号の立ち
上がりや立ち下がりのような、ロジック状態の変化のこ
とであり、基準時間点からの時間の長さに基づいて記述
される。つまり、イベント形式によるテスト信号やテス
ト結果の記述方法は、従来のテストシステムにおけるテ
ストサイクルの概念を使用していない。従って、従来の
サイクル形式のテストシステムでは、被試験半導体部品
の設計段階(デザイン・ステージ)において得られたテ
スト信号やテスト結果を、直接的に使用することができ
ない。
は、半導体部品を評価するにあたって、イベントメモリ
に格納されたイベントデータから、テスト信号とストロ
ーブ信号を直接的に作成することのできるイベント型半
導体テストシステムを提供することにある。
ベントのタイミングが、予め決められた共通の基準点か
らの時間の長さによって定義されたイベント型半導体テ
ストシステムを提供することにある。
のイベントのタイミングが直前のイベントからの時間の
長さによって規定されるイベント型半導体テストシステ
ムを提供することにある。
とイベントの間の時間の長さが、基準クロックサイクル
の整数倍と基準クロックサイクルの端数分との組み合わ
せにより規定されるイベント型半導体テストシステムを
提供することにある。
ベントの遅延時間をスケール・ファクター(倍率変更係
数)に比例して変更することにより、タイミングデータ
をスケーリングして、新たなタイミングによる現在イベ
ントを形成することができるイベント型半導体テストシ
ステムを提供することにある。
メモリの容量を減少させるために、イベントメモリに記
憶するイベントデータについて、データ圧縮技術とデー
タ復元技術を用いたイベント型半導体テストシステムを
提供することにある。
導体部品の設計段階で、CADシステムによるテストベ
ンチにより形成されたデータを、直接的に使用して、テ
スト信号とストローブ信号を形成することが可能なイベ
ント型半導体テストシステムを提供することにある。
品(DUT)をテストするにあたって、テスト信号をD
UTに与え、そのDUTの出力をストローブ信号のタイ
ミングを用いて評価するイベント型テストシステムであ
る。このイベント型テストシステムは、基準クロック周
期(ピリオド)の整数倍(インテグラル部データ)と基
準クロック周期の端数部(フラクショナル部データ)デ
ータにより構成される各イベントのタイミングデータ
(直前のイベントとの時間差または共通基準時点との時
間差)を記憶するイベントメモリと、そのイベントメモ
リをアクセスしてタイミングデータを読み出すためのア
ドレスデータを作成するアドレスシーケンサと、基準ク
ロックに上記インテグラル部データを乗算した時間だけ
遅延したイベントスタート信号を形成するタイミング・
カウント・ロジックと、そのタイミング・カウント・ロ
ジックからのイベントスタート信号と、上記イベントメ
モリからの上記フラクショナル部データとに基づいて、
上記テスト信号とストローブ信号を形成するためのイベ
ント発生ユニットと、そのイベント型テストシステムの
全体的な実行を、テストプログラムにより制御するホス
トコンピューターと、により構成されている。
トメモリは、各イベントの上記タイミングデータのイン
テグラル部データを記憶するためのイベント・カウント
・メモリと、各イベントのタイミングデータのフラクシ
ョナル部データを記憶するためのバーニアメモリと、そ
のイベント・カウント・メモリとバーニアメモリのタイ
ミングデータに関する、それぞれのイベントの種類を表
わすイベント・タイプ・データを記憶するためのイベン
トタイプ・メモリで構成されている。
ト型テストシステムは、上記イベントメモリと上記タイ
ミング・カウント・ロジックとの間に、イベントメモリ
に圧縮して記憶されたイベントデータを復元するために
用いるデコンプレッション・ユニットを有している。そ
してタイミング・カウント・ロジックは、上記スケール
・ファクターに基ずいてイベントメモリのイベントデー
タを変更するためのスケーリング・ロジックを有してい
る。
発生ユニットは、イベントメモリからのイベント・タイ
プ・データに基づいて、上記タイミング・カウント・ロ
ジックからのイベントスタート信号を、選択的に供給す
るデマルチプレクサと、そのデマルチプレクサからのイ
ベントスタート信号を受け、タイミング・カウント・ロ
ジックからのバーニアサム・データに記述された追加の
遅延時間を与えるための複数の可変遅延回路と、テスト
信号の間に可変オフセット遅延を形成するための手段と
により構成される。
システムは、被試験半導体部品を評価するにあたって、
テスト信号とストローブを、イベントメモリからのイベ
ントデータを基に作成することが可能である。各イベン
トのタイミングは、共通基準時点からの時間の長さか
(絶対時間)、直前のイベントからの時間の相違(デル
タ時間)によって規定される。テスト信号とストローブ
は、基準クロック周期の整数倍データと基準クロック周
期の端数分データとの組み合わせにより記述されたタイ
ミングデータによるイベント情報を用いて形成される。
ストシステムの構成例を示すブロック図である。このイ
ベント型テストシステムは、ホストコンピュータ22と
バスインタフェース23を含み、その双方が、システム
バス24、インターナル(内部)バス25、アドレスシ
ーケンサ28、フェイルメモリ27、イベントメモリ3
0、デコンプレッション・ユニット32、タイミング・
カウント・スケーリング・ロジック33、イベント発生
ユニット34、そしてピンエレクトロニクス36等に接
続されている。イベント型テストシステムは、被試験半
導体部品(DUT)38をテストするために用いるもの
であり、そのDUT38は、一般にメモリIC、マイク
ロプロセッサIC、またはASIC等であり、ピンエレ
クトロニクス36を経由して、イベント型テストシステ
ムに接続される。
ステーションである。ホストコンピュータ22は、ユー
ザー・インタフェースとしての機能を行い、これにより
ユーザーが、テストオペレーションの開始と終了を命令
したり、テストプログラムや他のテスト条件をロードし
たり、テスト結果の分析をホストコンピュータ内で実行
することを可能としている。ホストコンピュータ22
は、システムバス24とバス・インタフェース23を介
して、ハードウェアとしてのテストシステムとインタフ
ェースしている。図に示されてはいないが、ホストコン
ピュータ22は、他のテストシステムやコンピュータ・
ネットワークからテスト情報を送受信できるよう、通信
ネットワークと接続されていることが好ましい。
テストシステム内のバスであり、一般にアドレスシーケ
ンサ28、フェイルメモリ27、デコンプレッション・
ユニット32、タイミング・カウント・スケーリング・
ロジック33、そしてイベント発生ユニット34等の各
機能ブロックが接続されている。アドレスシーケンサ2
8の1例は、ハードウェア・テストシステムに専用であ
り、一般にユーザーがアクセスできないように構成され
たテストプロセッサである。アドレスシーケンサ28
は、ホストコンピュータ22からのテストプログラムや
テスト条件に基づいて、テストシステム内の他の機能ブ
ロックに、インストラクションを与える。フェイルメモ
リ27は、DUT(被試験デバイス)38のフェイル情
報のようなテスト結果データを、アドレスシーケンサ2
8によって規定されたアドレスに記憶する。このように
フェイルメモリ27に記憶された情報は、被試験デバイ
スのフェイル分析の段階で使用される。
は、第3図に示されるように、アドレスデータをイベン
トメモリ30に供給することである。実際のテストシス
テムでは、複数のイベントメモリ30が、テストピン
(テストチャンネル)に対応して設けられる。イベント
メモリ30は、テスト信号とストローブ信号の各イベン
トのタイミングデータを記憶する。後で詳細に説明する
が、イベントメモリ30は2つの異なる方法でイベント
データを記憶する。1つは基準クロックの1サイクルの
整数倍データによるタイミングデータであり、もう1つ
は、基準クロックの1サイクルの端数分データのタイミ
ングデータである。本発明では、それぞれのイベントの
タイミングデータは、共通基準時点からの時間差(絶対
時間)、あるいは直前のイベントからの時間差(デルタ
時間)により表現される。
イベントメモリ30に格納されるタイミングデータは、
コンプレッション(圧縮)することが好ましい。デコン
プレッション・ユニット32は、イベントメモリ30か
ら圧縮されたデータを受け、タイミングデータをデコン
プレッションのプロセスにより復元する。
ジック33は、総合タイミングデータを作成するための
ものであり、その総合タイミングデータにより、イベン
トメモリからのタイミングデータの端数部(フラクショ
ナル)データに基づいて、現在のイベントを直接的に形
成することができる。このような総合タイミングデータ
を形成する例としては、イベントスタート信号とそのイ
ベントスタート信号からの遅延時間との組み合わせを用
いる。1の態様において、そのような総合タイミングデ
ータを形成する手順は、複数の端数(バーニア)データ
の加算をともなう。そのタイミングデータの加算のプロ
セス中、端数部データのキャリーオーバ動作(整数デー
タへの桁上げ)が、タイミング・カウント・スケーリン
グ・ロジック32において行われている。更に別の態様
においては、総合タイミングデータを形成するプロセス
において、そのような加算を使用しない。
ジック33は、更にスケール・ファクタ(倍率変更係
数)に比例して、タイミングデータを変更する機能(ス
ケーリング)を有する。このようなタイミングデータの
スケーリング動作は、タイミングデータをスケール・フ
ァクタでかけ算することによって実行される。例えば、
システム(基準)クロックの”1.5”であるタイミン
グデータを、スケーリング・ファクタ”2”によりスケ
ーリングする場合、その結果としてのタイミングデータ
は、システムクロックの 1.5x2=3.0となる。
一般に、上記のようにイベントカウントとイベントバー
ニアにより定義されるタイミングデータでは、このかけ
算は、(イベント・カウント+イベントバーニア)x
(スケール・ファクター)=スケーリングされた遅延、
としてあらわすことができる。
フトウェアによって行うことができる。しかし、遅延時
間の大きなデータベースを変換するために必要な時間
と、このデータをイベント型テスターにロードする時間
は多大となる可能性がある。したがって、直接的にハー
ドウェアによる高速な加算とスケーリング動作を実行す
ることが好ましい。本発明のイベント型テストシステム
において、各種のスケーリング技術が使用可能である。
・カウント・スクーリング・ロジック33からの総合タ
イミングデータを基に、実際にイベントを発生する。そ
のように発生されたイベント(テスト信号とストローブ
信号の立ち上がり、立ち下がり点)は、ピンエレクトロ
ニクス36を介して、DUT38に印加される。基本的
にピンエレクトロニクス36は、半導体テストテストシ
ステムと被試験半導体デバイス間をインタフェースする
ための、多数のインタフェース回路を有している。例え
ば、それぞれのインタフェース回路は、第1図に示すよ
うに、ドライバとコンパレータで構成されており、かつ
ドライバ、コンパレータ、そしてDUT38の間で、入
力・出力関係を確立するためのスイッチを搭載してい
る。
験段階の総合的な関係を示した概念図である。この例で
は、電子自動設計環境(EDA)51において、超LS
I例えば、システムオンチップ(SoC)53を設計し
た場合を示している。
53の設計により、その集積回路53の設計データファ
イル55と試験データファイル63が得られる。設計デ
ータは各種のデータ変換等を経て、物理的な半導体のゲ
ート単位のデータとされ、半導体集積回路の製造プロセ
ス(シリコンプロセス)56により、現実の集積回路5
9が製造される。
試験ICデバイスとして試験装置60に与えられる。設
計段階で得られた試験データを用いて、テストベンチ6
4等による論理シミュレーションを実行することによ
り、集積回路の入出力間の関係を示すデータファイル6
5が得られる。このよなデータファイルを、デバイス論
理シミュレータのダンプファイルと称すことがあり、そ
の典型的な例としては、VerilogのVCD(Valu
e Change Dump)がある。
ている場合は、イベント形式で記載されているVCDフ
ァイル65を、サイクル形式の試験信号に変換するため
に、変換ソフトウエア67によりデータ形式の変換が行
われる。これにより、サイクル形式としての試験パター
ンが集積回路試験装置60内のファイル68に蓄積され
る。ハードウエアとしてのテスタ69は、この試験パタ
ーンを用いて被試験デバイス59の機能等を試験する。
本発明のイベント型テストシステムの場合は、イベント
形式で形成されたVCDファイル65のデータを、直接
的にイベントデータとしてイベントメモリ30に用いる
ことができる。
成するための動作例を第5図(A)−第5図(K)に示
す。第6図は、絶対時間、すなわち共通時点を基準とし
て記述された、イベントメモリ30からのタイミングデ
ータを基にして、イベントスタート信号とバーニアデー
タを形成するためのタイミング・カウント・スケーリン
グ・ロジック33の構成例を示す回路図である。第7図
は、デルタ時間、すなわち直前のイベントを基準として
記述された、イベントメモリ30からのタイミングデー
タを基にして、イベントスタート信号とバーニアデータ
を形成するための、タイミング・カウント・スケーリン
グ・ロジック33の他の構成例を示した回路図である。
第6図の回路例では、加算機能を有しないのに対し、第
7図の回路例では、バーニアデータの加算機能とキャリ
ー信号を発生する機能を有している。ここでは、説明を
容易にするために、第6図および第7図の回路構成例で
は、スケーリング・ロジックの回路図を示していない。
ーケンサ28は、イベントメモリ30に、アドレスデー
タを供給する。前述したように、アドレスシーケンサ2
8は、マイクロプロセッサを有するテスタープロセッサ
でもよい。しかし、最も単純な形態としては、アドレス
シーケンサー28は、アドレスカウンタである。アドレ
スカウンタは、例えばゼロのカウントから開始して、所
定の停止アドレスに至るまでの間を、1づつ順にインク
リメントする。アドレスのビット幅は、使用するイベン
トメモリの深さによって左右されるが、実際の応用で
は、最低16ビット必要である。
クロックカウントRAM(イベント・カウント・メモリ
あるいはクロック・カウント・メモリとも称する)7
1、バーニアRAM(バーニアメモリあるいはバーニア
データメモリとも称する)72、およびイベントタイプ
RAM73により構成している。クロックカウントRA
M71は、タイミングデータのインテグラル(整数)部
分、つまり基準クロック周期の整数倍のデータを記憶す
る。バーニアRAM72は、タイミングデータのバーニ
ア(端数)部分、つまり基準クロック周期の端数データ
を記憶する。イベントタイプRAM73は、イベントの
タイプを選択するためのデータを記憶している。イベン
トタイプとは、テスター出力ピン(テスト信号)から送
出する信号の設定を、ロジック”1”、ロジック”0”
あるいは”高いインピーダンス”のように選択するもの
であり、またストローブ信号のタイミングにより、DU
T38からの応答信号をラッチするための設定を選択す
るものである。
ング・ロジックにより、第5図(I)−第5図(K)の
イベントを発生するために、イベントメモリ30に記憶
するデータ例を第10図(A)のデータテーブルに示
す。前述したように、タイミングメモリ30に格納され
るタイミングデータは、共通基準時点に対する、各イベ
ントのタイミング(時間差)を記述している。すなわ
ち、そのタイミングデータは、対象とするイベントが、
予め定められた基準点からどの時間長だけ離れているか
の絶対時間を示している。従って、第6図のタイミング
・カウント・スケーリング・ロジックは、加算機能を有
していない。
5図(I)に示されるように、イベント1のタイミング
は、基準(開始)点から1(3/16)ナノセカンドで
ある。この場合のイベント1のクロックカウントRAM
71のタイミングデータは”1”であり、バーニアRA
M72の端数データは3/16である。またイベント2
のタイミングは、第5図(J)に示されるように、基準
点から2(10/16)ナノセカンド離れている。従っ
て、クロックカウントRAM71のタイミングデータ
は”2”であり、バーニアRAM72の端数データは1
0/16である。さらに第5図(K)に示されるよう
に、イベント3のタイミングは、基準点から4(2/1
6)ナノセカンド離れているので、クロックカウントR
AM71のタイミングデータは”4”であり、バーニア
RAM72の端数データは2/16となる。
ンテグラル部)は、対応するイベントを実行する前に待
つ基準(システム)クロックカウント数の整数値を示し
ており、イベントスタート信号のタイミングを決定す
る。バーニアRAM72では、バーニア部に割り当てら
れたビット数により、基準クロックの端数分の数を示し
ており、イベントスタート信号の後に付加する遅延時間
を決定し、そのタイミングにより目的とするイベントを
形成する。上記の例では、基準クロックの各サイクルに
ついての端数ユニットの総数は”16”であり、したが
って端数部データの最小値は、クロックサイクルの16
分の1である。
第6図に示してある、タイミング・カウント・スケーリ
ング・ロジックに与えられる。第6図の回路構成例で
は、基準クロックパルス(第5図(A))の数をカウン
トダウンするためのダウンカウンタ75のみしか有して
いない。クロックカウントRAM71からのデータが、
ダウンカウンタ75をプリセットし、これにより、ダウ
ンカウンタ75は基準クロックを計数し、プリセットし
たデータがゼロになると、ターミナルカウント(イベン
トスタート信号)を発生する。バーニアRAM72から
のバーニアデータとイベントタイプRAM73からのイ
ベントタイプデータは、イベント発生ユニットに供給さ
れる。
において、第5図(B)に示されるイベントスタート信
号と第5図(C)に示される端数時間差をあらわすバー
ニアデータは、イベント発生ユニット34に供給され、
第5図(I)に示すイベント1が発生される。次に、基
準クロックパルスを2個計数すると、第5図(D)に示
すイベントスタート信号が発生され、第5図(E)に示
す端数時間差10/16をあらわすバーニアデータと共
に、イベント発生ユニット34に供給され、その結果、
第5図(J)のイベント2が発生される。第5図(G)
のイベントスタート信号は、4個めの基準クロックパル
スを計数したときに発生され、第5図(H)の端数時間
差2/16をあらわすバーニアデータと共に、イベント
発生ユニット34に供給され、その結果、第5図(K)
のイベント3が発生される。
トの直前のイベントからの時間の差異(デルタ時間)を
あらわすイベントデータを処理するために用いる加算機
能を有している。この場合、イベントメモリ30に格納
された現イベントのタイミングデータは、直前イベント
からの遅延時間として記述されている。従って、第10
図(B)に示すように、第5図(I)のイベント1で
は、クロックカウントRAM71のタイミングデータ
は”1”であり、バーニアRAM72の端数データは3
/16となっている。同様にしてイベント2のタイミン
グは、第5図(J)に示されるよう、イベント1から1
(7/16)ナノセカンドの時間差になっている。従っ
て、クロックカウントRAMのタイミングデータは”
1”であり、バーニアRAM72の端数データは7/1
6となっている(第10図(B))。さらに第5図
(K)に示されるよう、イベント3のタイミングはイベ
ント2から1(8/16)ナノセカンドの時間差になっ
ている。したがって、クロックカウントRAM71のタ
イミングデータは”1”であり、バーニアRAM72の
端数データは8/16となっている(第10図
(B))。
ンテグラル部)は、対象とするイベントを実行する前
に、待つべき基準(システム)クロック数を示してい
る。バーニアRAM72のデータ(フラクショナル部)
は、インテグラル部についてのクロック計数が終了した
(イベントスタート信号が発生)後、目的とするイベン
トを発生する前に、待つべきバーニア(端数)ユニット
の数を示している。バーニア部に割り当てられたビット
数が、各クロックに対する端数ユニットの数を規定して
いる。上記の例では、基準クロックの各サイクルについ
ての端数ユニット数は”16”であり、したがって端数
部データの最小値は、クロックサイクルの16分の1で
ある。
値)は、前イベントの端数(バーニア)データと現イベ
ントの端数データを加算した値を示している。例えば、
イベント2のバーニアサムは、”10/16”、つまり
イベント1のバーニアカウント(バーニアデータ)”3
/16”とイベント2のバーニアカウント”7/16”
を加算した値である。イベント3のバーニアサムは、イ
ベント1のバーニアカウント”3/16”と、イベント
2のバーニアカウント”7/16”と、イベント3のバ
ーニアカウント”8/16”を加算した”18/16”
である。この加算動作の結果、イベント3のバーニアサ
ムとして”2/16”が設定され、クロックカウント
(整数値データ)に1が加算される。
イベントの合計タイミングが、第10図(B)の右の欄
に示されている。このような合計時間は、タイミングデ
ータのインテグラル(整数)部とタイミングデータのフ
ラクショナル(端数)部を加算することによって得られ
る。端数部のデータを加算した値が、基準クロックの単
位時間周期を越えたときは、整数部データがそれに応じ
て増加される。イベント1の合計時間は基準点から1
(3/16)ナノセカンド離れている。イベント2の合
計時間は、基準点から2(10/16)ナノセカンド離
れており、イベント3の合計時間は基準点から4(2/
16)ナノセカンド離れている。従って、イベント1か
らイベント3についての各イベントスタート信号とバー
ニアサムは、第6図について述べたのと同様に、イベン
ト発生ユニット34に供給される。
ング・ロジック33は、ダウンカウンタ75、ラッチ7
6、フリップフロップ77、マルチプレクサ78と加算
器79を有している。ダウンカウンタ75は、クロック
カウントRAM71から、タイミングデータのインテグ
ラル部のデータを受け取る。加算器79は、バーニアR
AM72から、タイミングデータの端数部データを受け
取る。
のインテグラル部データは、ダウンカウンタ75にプリ
セットされ、基準クロックCLKによってそのプリセッ
トされた値がカウントダウンされる。ダウンカウンタ7
5の計数値が0になったとき、出力信号(ターミナルカ
ウント)が発生され、マルチプレクサ78の1つの入力
端子に供給される。マルチプレクサ78の他の入力端子
には、ダウンカウンタ75の出力信号を、基準クロック
の1サイクル分遅れて発生するフリップフロップ77の
出力が供給されている。従って、マルチプレクサ78
は、クロックカウントRAM71からのインテグラル部
データに、クロックの整数倍の遅延を追加する。マルチ
プレクサ78の出力は、イベントスタート、つまり基準
クロックカウント値の数となる。イベントスタート信号
は、イベント発生ユニット34に供給されるとともに、
アドレスシーケンサ28にも供給される。
部データは、加算器79の入力端子の1つに供給され
る。加算器79の他の入力端子には、ラッチ76を通し
て、以前のイベントのバーニアデータが供給される。従
って、加算器79は、バーニアRAM72からの全ての
フラクショナル部データを加算する。第5図および第1
0図(A)におけるイベント3で示したように、フラク
ショナル部データの合計が、16/16のような、1ク
ロックカウント越えると、キャリーディレイが発生され
て、マルチプレクサ78に送られる。キャリーディレイ
を受け取ると、マルチプレクサー78は、フリップフロ
ップ79の出力を選択して、イベントスタート信号を1
基準クロック周期分だけ遅らせる。第10図(B)の例
では、イベント3の端数データの合計は”18/16”
なので、マルチプレクサー78にキャリーディレイが供
給され、イベントスタート信号に1クロック分の遅延が
追加される。残りの”2/16”は、加算器79の出力
から、バーニアサムとして形成される。
り、第5図(I)−第5図(K)のイベント1−3を発
生するプロセスは次のようになる。イベント1のインテ
グラル部データは”1”なので、ダウンカウンタ75
は、第5図(A)の基準クロックのパルスを1個数える
ことにより、第5図(B)の出力パルス(ターミナルカ
ウント)を発生する。第5図(B)のターミナルカウン
トは、マルチプレクサー78の出力から、イベントスタ
ート信号として発生される。第5図(C)は、加算器7
9の出力におけるバーニアサム・データであり、イベン
ト発生ユニット34により、イベントスタート信号に追
加する遅延時間を示している。以上により、第5図
(I)のイベント1が、イベント発生ユニットにより形
成される。
1”なので、ダウンカウンタ75は、基準クロックのパ
ルスを1個計数することによってターミナルカウントを
発生する。ダウンカウンタ75のターミナルカウント
は、第5図(B)に示す前のターミナルカウントから1
サイクル後に発生され、第5図(D)に示すように、イ
ベントスタート信号をマルチプレクサー78の出力で発
生する。第5図(E)のデータは、イベント発生ユニッ
ト34において、第5図(D)に示すイベントスタート
信号に、追加して遅延すべきバーニアサムとして与えら
れる、加算器79の出力を示している。イベント1の端
数データは”3/16”であり、イベント2の端数デー
タは”7/16”であるため、第5図(E)のアダー7
9の出力におけるバーニアサムは、”10/16”とな
る。このバーニアサムは、第5図(D)のイベントスタ
ートに追加され、第5図(J)に示すイベント2を形成
する。
1”なので、ダウンカウンタ75は、基準クロックパル
スを1個計数することにより、出力パルス(ターミナル
カウント)を発生する。ダウンカウンタ75のターミナ
ルカウントは、マルチプレクサ78に送られる。このタ
イミングは第5図(F)に示されるよう、基準点から、
3基準クロックカウント遅れている。しかし、イベント
3の端数データ”8/16”に以前のイベントの端数デ
ータの加算値であるバーニアサム”10/16”が加算
器79によって追加されるため、イベント3の端数デー
タの合計は”18/16”となる。従って、第5図
(G)に示すように、イベントスタート信号に、1クロ
ック分の追加の遅延を行うように、マルチプレクサ78
がフリップフロップ77の出力を選択するためのキャリ
ーがマルチプレクサ78に供給される。残りの端数デー
タ”2/16”は、第5図(H)に示すように、バーニ
アサムとして、加算器79から出力され。従って、第5
図(K)のイベント3は、第5図(H)のベーニサムと
第5図(G)のイベントスタートの各タイミングを加算
することにより、イベント発生ユニット34により形成
される。
を、第8図の回路図に示す。簡単に前述したように、第
8図のイベント発生ユニット34は、テスト信号やスト
ローブ信号を、第6図や第7図のタイミング・カウント
・スケーリング・ロジックから供給されるイベントスタ
ート信号とバーニアサムに基づいて生成するものであ
る。
ニット34は、デマルチプレクサ82、コンパレータ
(比較器)83、可変遅延回路85−87、ORゲート
88、SRフリップフロップ91−92、ピンドライバ
93、可変遅延回路95−97、フリップフロップ10
2−104、OR回路105、フリップフロップ106
により構成されている。可変遅延回路85−87と可変
遅延回路95−97は、イベントプロセッサ(図にな
し)により構成し、第6図または第7図の回路構成から
のバーニアサムにより、キャリブレート(校正)された
遅延時間を選択するように実現してもよい。説明の便宜
のため、ピンドライバ93とコンパレータ83が、第8
図の構成に含まれているが、これらの部分は実際の応用
においては、むしろ第3図のピンエレクトロニクス36
に含められる。
試験デバイス(DUT)ピンが入力ピンであるときに、
そのDUTピンにテスト信号を供給するためのものであ
る。ピンドライバ93により、テスト信号の所望の振幅
とスルーレートが形成される。コンパレータ83は、対
象とするDUTピンが出力ピンであるときに、DUTの
応答出力を受信する。コンパレータ83は、受信したD
UT出力のアナログレベルを基準電圧と比較し、その出
力値が所定の電圧範囲内であるかを評価するためのアナ
ログ比較機能を果たす。そのような電圧範囲としては、
第8図に示すように、”ハイレベル”、”ローレベ
ル”、および”ハイインピーダンスZ”である。この例
では、同一時間においては、そのうちの1つの電圧範囲
のみがアクティブとなる。
7図のタイミング・カウント・スケーリング・ロジック
から、イベントスタート信号を受信し、イベントメモリ
30のイベントタイプRAM73から、イベントタイプ
についてのデータを受信する。イベントタイプデータ
が、デマルチプレクサ82の選択ターミナルに供給され
る。従って、イベントスタート信号は、イベントタイプ
データに規定された可変遅延回路を有するイベントプロ
セサに供給される。
ベント(イベント1)について”ドライブDUTピンハ
イ”を示す場合は、イベントスタート信号は可変遅延回
路85に送られ、そこでバーニアサム(端数部合計)デ
ータの定める時間だけ遅延される。従って、可変遅延回
路85の出力(例えば第5図(I)に示すイベント1)
が、SRフリップフロップ91をセットする。これによ
り、ピンドライバ93が、これに接続されているDUT
ピンをロジック1に設定する。
ベント(イベント2)について”ドライブDUTピンロ
ー”と規定する場合には、イベントスタート信号は、可
変遅延回路86に送信され、ここでバーニアサム(端数
合計)データに規定する時間だけ遅延される。したがっ
て可変遅延回路86の出力(第5図(J)に示すイベン
ト2)は、SRフリップフロップ91をリセットする。
その結果、ピンドライバ93が、これに接続されている
DUTピンをロジックゼロに設定する。
について”ターンオフドライブDUT”と規定している
場合は、イベントスタート信号は、可変遅延回路87に
送信され、そこでバーニアサム(端数合計)データの定
める時間だけ遅延される。従って、可変遅延回路87の
出力により、SR−フリップフロップ92がリセットさ
れる。これにより、コンパレータ83がDUTピンの出
力を受け取るために、DUTピンに接続されたピンドラ
イバ93を高インピーダンス状態にする。
力信号をコンパレータ83が受け取ることができるよう
に、高インピーダンスモードにある場合には、イベント
は一般に、コンパレータ出力のロジックをラッチするた
めのストローブ信号を生成するために使用される。例え
ば、イベントタイプデータが、現在のイベントについ
て”テストDUTハイインピーダンス”と規定する場合
は、イベントスタート信号は、可変遅延回路95に送信
され、そこでバーニアサム(端数合計)データの定める
時間だけ遅延される。DUTピンの電圧レベルは、コン
パレータ83により、あらかじめ設定された高インピー
ダンス電圧レベルと比較される。もしDUTピンの電圧
レベルが、最小限の高インピーダンス電圧レベルに到達
していない場合は、その結果としてのコンパレータ83
の出力は、可変遅延回路95からのストローブ信号(イ
ベント3)により、フリップフロップ102にラッチさ
れる。このラッチされたデータは、DUTのフェイル
(不良)を示し、OR回路105とフリップフロップ1
06を介して、”エラー”としてクロックに同期して出
力される。
ントについて”テストDUTロー”と規定する場合は、
イベントスタート信号は、可変遅延回路96に送信さ
れ、そこでバーニアサム(端数合計)データの定める時
間だけ遅延される。DUTピンの電圧レベルは、コンパ
レータ83により、あらかじめ設定された低電圧レベル
と比較される。もしDUTピンの電圧レベルが、必要限
度の低電圧レベルに達していない場合は、その結果とし
てのコンパレータ83の出力は、可変遅延回路56から
のストローブ信号のタイミングで、フリップフロップ1
03にラッチされる。このラッチされたデータは、DU
Tのフェイル(不良)を示し、OR回路105とフリッ
プフロップ106を介して、”エラー”としてクロック
に同期して出力される。
ベントについて”テストDUTハイ”と規定する場合
は、イベントスタート信号は可変遅延回路97に送信さ
れ、そこでバーニアサム(端数合計)データの定める時
間だけ遅延される。DUTピンの電圧レベルは、コンパ
レータ83により、あらかじめ設定された高電圧レベル
と比較される。もしDUTピンの電圧レベルが、必要限
度の高電圧レベルに達していない場合は、その結果とし
てのコンパレータ83の出力は、可変遅延回路97から
ストローブ信号のタイミングで、フリップフロップ10
4にラッチされる。このラッチされたデータは、DUT
のフェイル(不良)を示し、OR回路105とフリップ
フロップ106を介して”エラー”としてクロック同期
して出力される。
ローディングするための、本発明のイベント型テストシ
ステムのシステム構成例を示した概念図である。ピンカ
ード1151ー115nは、それぞれピンバス113を介
して相互に接続しており、ピンバスコントローラ112
によって個別にアドレスされる。ピンバスコントローラ
112は、テストコントローラのソフトウェアを走らせ
ているホストコンピュータ111に接続されている。ピ
ンバスコントローラ112は、テストの開始、停止、テ
スト結果の送出、イベントデータのローディング、グロ
ーバルピンバス信号を介したピンの配列等のサービスを
行う。この構造により”N”ピンのテストシステムを実
現できる。
型テストシステムに搭載されているコンプレッション
(圧縮)、デコンプレッション(復元)技術に関する。
この技術については、本発明の出願人により、より詳細
な開示が、米国特許出願番号09/259402にされ
ている。第11図はタイミングデータで規定された各種
のイベントT0−T10を示したタイミングチャートで
ある。そのタイミングデータは、クロックカウントデー
タとバーニアデータの組み合わせにより構成されてい
る。前述したように、クロックカウントデータは、対象
とするイベントについて、基準クロック周期の整数倍の
データを示しており、バーニアデータは、そのイベント
について、基準クロック周期の端数データを示してい
る。
0−T10を規定するために、イベントメモリに格納さ
れるタイミングデータであり、圧縮技術を用いない場合
のタイミングデータである。第6図と第7図に示したよ
うに、イベントメモリはクロック・カウント・メモリ7
1(上記イベント・カウント・メモリあるいはクロック
カウントRAMと同義)とバーニアメモリ72に分けら
れる。クロック・カウント・メモリ71のデータは、基
準クロック周期の整数倍の値であり、0−Nまでのどの
ような整数値でもよい。Nはイベント型テストシステム
がサポートできる基準クロック周期数の最高値である。
ト型テストシステムのクロックカウントメモリ71は、
134、217、728クロック周期をサポートする。
これにはイベント・カウント・メモリの各記憶領域に2
7データビットが必要である。従って、この場合のイベ
ント・カウント・メモリの合計サイズは、27ビットの
M倍(Mはテストシステムのベクター:テストパターン
の長さ)の数となる。
クロック周期の端数値による微少遅延時間(タイミン
グ)データを記憶している。従って、バーニアデータ
は、1基準クロックピリオドよりもその値は小さい。テ
ストシステムがサポートする微少遅延時間により、バー
ニアメモリの幅は、基準クロックの1周期を充分カバー
するほどの大きさがなければならない。例えば、基準ク
ロック周期が32ナノセカンドの場合、0.2ナノセカ
ンドのタイミング精度をサポートするテストシステムで
は、バーニアメモリは、8ビットなくてはならない。上
記の第12図(A)の例では、バーニアメモリ72は、
10ビットのデータ幅を有している。従ってメモリサイ
ズ全体としては、10ビットのM倍となる。
数十メガバイト等と大きいため、タイミングデータを第
12図(A)のようにイベントメモリに記憶される方法
では、イベントメモリの全体のサイズがかなり大きくな
る。例えば、イベント列T0−T10のクロックカウン
トデータを示すのに使用するビット数は297、イベン
ト列T0−T10のバーニアデータに使用するビット数
は110、つまり合計で407ビットである。
ムは、必要なイベントメモリの容量を減少させる圧縮・
復元(コンプレッション・デコンプレッション)技術を
搭載している。第12図(B)は、第11図のイベント
列T0−T10を、圧縮されたタイミングデータにより
あらわす例を示したデータテーブルである。この方法で
は、イベント列T0−T10に使用されたクロックカウ
ントデータのビット数は88、バーニアデータに使用さ
れたビット数は110、結果として合計198ビットと
なり、第12図(A)の407ビットと大きく異なる。
この例では、クロックカウントデータは、ワード(8ビ
ット)単位であらわされ、必要な基準クロック数によっ
て、4ワード(32ビット)まで用いられる。各ワード
の構成等の詳細については、上記の米国特許出願番号0
9/259,402に示されている。
トT0のクロックカウントデータは1ワードで、イベン
トT1は2ワードで、イベントT2は3ワードで、イベ
ントT4は4ワードで、そしてイベントT7は1ワード
で、それぞれ表現できると想定している。更に、第11
図の各イベントT3、T5、T6、T8、T9そしてT
10の時間差は、基準クロック周期よりも小さいと想定
している。従って、クロックカウントデータを示すため
に必要な最小限のワード数を割り当てることにより、ク
ロック・カウント・メモリの容量を全体として減少する
ことができる。更に、1基準クロック周期よりも小さな
時間差のイベントでは、クロックカウントデータは0で
ある。つまりこのようなイベントには、メモリ領域を割
り当てないことで、またこれらのイベントの各バーニア
データを、バーニアメモリ72内1のバーニアデータ領
域で結合させることで、クロック・カウント・メモリ7
1のメモリ容量を減少させることができる。
72は、各クロックカウントメモリ位置に対応して4個
のバーニアデータを記憶している。従って、バーニアメ
モリ72は、40ビットの幅を有している。この方法
は、テストベクターが、1基準クロック周期よりも小さ
な時間差のイベントを多数有するときに有効である。更
に、2つ以上のイベントのバーニアデータを結合するこ
とにより、テストシステムの動作をシステムクロック周
波数よりも早い周波数で動作させることができる。これ
は、イベントメモリをアクセスする毎(クロック周期)
に、2以上のイベントのバーニアデータを同時に取り出
すことが可能だからである。イベントカウントデータの
最初の1ワードが、そのイベント数を表示するので、現
イベントに対応する正しいバーニアデータを特定するこ
とができる。
の回路構成例を第13図に示す。デコンプレッション・
ユニット32は、本発明の圧縮テクノロジーによって圧
縮された、イベントメモリからのタイミングデータを再
生するものである。この例では、全ての圧縮および再生
のプロセスは、システムソフトウェアにより行われる。
デコンプレッション・ユニット32の簡単な説明を以下
におこなう。より詳細な説明は上記の米国特許出願番号
09/259,402に開示されている。
32は、クロックカウント・ステートマシン121、ロ
ード/ダウンカウンタ122、バーニアコントロール・
ステートマシン123、および格納・選択回路126を
有している。この例では格納・選択回路126は、レジ
スタ131−134とマルチプレクサ135−137を
有している。
ロックカウントデータは、クロックカウント・ステート
マシン121とロード/ダウンカウンタ122に供給さ
れている。第11図−第12図を参照して示したよう
に、好ましい実施例では、クロック・カウント・メモリ
71からのクロックカウントデータは、1、2、3また
は4データワードで構成され、それぞれのデータワード
は8ビット、すなわちバイトの構造をしている。バーニ
アメモリ72からのバーニアデータは、格納・選択回路
126のレジスタ131と132に供給されている。前
記したように、好ましい実施例では、4個までのバーニ
アデータを記述するために、バーニアデータは40ビッ
トで構成されている。
ロックカウント・ステートマシン121は、クロックカ
ウントデータの最上位ビットをサンプルする(調べる)
ことにより、各イベントのデータバイトの数を判断す
る。その判断に基づいて、クロックカウント・ステート
マシン121は、クロック・カウント・メモリ71から
のデータバイトを、ロード/ダウンカウンタ122の正
規の位置にロードする。上述したように、各データワー
ドは8ビットで構成されており、データワード内での割
り当てられたデータビットは、第1ワードと第2から第
4ワードでは異なっている。再生されたイベントカウン
トデータは、タイミング・カウント・スケーリング・ロ
ジック33に送られる。
メモリ71からバーニアデータを受け取る。上述した第
12図(B)のテーブルの例では、バーニアメモリ72
のそれぞれのメモリ位置は、4個のバーニアデータ用と
して40ビットで構成されている。バーニアメモリ72
からのバーニアデータは、交互にレジスタ131とレジ
スタ132のどちらかにセットされる。このようなイン
タリーブ動作により、バーニアメモリ72のアクセスス
ピードが遅くても、タイミング・カウント・スケーリン
グ・ロジック33により、十分なデータ量が処理される
ことを可能にする。
チプレクサ135が正しいバーニアデータをシリアル方
式でマルチプレクサ137に送出できるように、指定し
たバーニアデータを並列にマルチプレクサ135に送信
する。同様に、レジスタ132とレジスタ134は、マ
ルチプレクサ136が正しいバーニアデータを、シリア
ル方式でマルチプレクサ137に送信できるように、指
定したバーニアデータを、並列にマルチプレクサ136
に送信する。このようなレジスタ131−134とマル
チプレクサ135−137における、バーニアデータを
選択する作業は、バーニアコントロール・ステートマシ
ン123の制御の下で行われる。選択されたバーニアデ
ータは、イベント・カウント・スケーリング・ロジック
に送出される。
たスケーリング技術に関するものである。スケーリング
技術についてのより詳細な説明は、本発明と同じ出願人
による米国特許出願番号09/286,226にされて
いる。第14図はイベント・カウント・スケーリング・
ロジック33のスケーリング・ロジック部の基本構成例
を示した概念図である。スケーリングの目的は、イベン
トメモリのタイミングデータを変更することなく、スケ
ール・ファクターに比例してタイミングデータを拡大ま
たは縮小することである。
ミング・ロジック142とイベント・ディレイ・スケー
リング・ロジック146を有している。基本的に、イベ
ント・サミング・ロジック142は、第7図の回路図に
示した複数のイベントのバーニアデータを加算するもの
であり、第7図の回路構成に該当する。イベント・サミ
ング・ロジック142は、イベント・カウント・ディレ
イ143とイベント・バーニア・ディレイ144をを有
している。イベント・カウント・ディレイ143は、基
本的にダウンカウンタであり、ダウンカウンタにプリセ
ットされたイベントカウントデータが、基準クロックで
ダウンカウントすることによりゼロになったとき、ター
ミナルカウントパルスを発生する。イベント・バーニア
・ディレイ144は、例えば、バーニアデータを累積す
るアキュミレーターであり、その累積による合計が1基
準クロックサイクルを越えたとき、キャリー信号を発生
し、イベント・カウント・ディレイに1基準クロックを
追加する。イベント・カウント・ディレイ143からの
ターミナルカウント信号とバーニアディレイ144から
のバーニアサム(残り)は、イベント・ディレイ・スケ
ーリング146に供給される。
(整数部)遅延データは、イベント・カウント・ディレ
イ・ロジック143から、マルチプライヤー148に与
えられる。インテグラル遅延データは、マルチプライヤ
ー148において、スケール・ファクター(倍率変更係
数)と乗算される。またサミングの結果としてバーニア
遅延データは、イベント・バーニア・ディレイ・ロジッ
ク144からマルチプライヤー149に与えられる。バ
ーニア遅延データは、マルチプライヤー149におい
て、スケール・ファクターと乗算される。このようにし
てスケーリングされたマルチプライヤー148および1
49からのデータは、加算器147によって加算され
る。バーニアデータのスケーリングにより生じた整数デ
ータは、加算器147によってインテグラル遅延データ
に追加される。そして、加算器147の出力から、イン
テグラル部遅延データとフラクショナル(端数部)遅延
データが、イベント発生ユニット34に供給される。
更係数)をタイミングデータに乗算するために用いるス
ケーリングロジックの、より具体的な例を示している。
第15図の実施例の簡単な説明を以下に行う。より詳細
には、上記の米国特許出願番号09/286、226に
開示されている。イベントカウント・ステートマシン1
51は、部分的に、第14図のイベント・サミング・ロ
ジック52における、イベント・カウント・ディレイ・
ロジック143に相当している。イベントカウント・ス
テートマシン151は、全ての前イベントについて累積
された遅延データにおけるインテグラル部(整数部)デ
ータに基づいて、バリッドデータエネーブルを生成す
る。レジスター152は、スケール・ファクタを格納し
ている。
ベント・カウント・スケーリング部、イベント・バーニ
ア・スケーリング部、およびイベント・スケーリング出
力部で構成されている。イベント・カウント・スケーリ
ング部は、ほぼ第14図のマルチプライヤー(乗算器)
148に相当し、イベント・バーニア・スケーリング部
は、ほぼ第14図のマルチプライヤー(乗算器)149
に相当する。また、イベント・スケーリング出力部は、
ほぼ第14図の加算器147に相当する。累積したイベ
ントカウントデータに基づいて生成された、ステートマ
シン151からのバリッドデータ・エネーブルは、レジ
スタ159とフリップフロップ161を介してイベント
・スケーリイング出力部に送られ、総合的遅延データの
整数部であるイベントスタート信号を生成する。イベン
ト・スケーリング出力部はさらに、総合的な遅延データ
の端数部データであって、イベントスタート信号に追加
すべき遅延タイミングを現すイベントバーニアデータも
生成する。
は、第15図のイベント・カウント・スケーリング部と
イベント・バーニア・スケーリング部に供給される。イ
ベント・カウント・スケーリング部は、スケーリングカ
ウンタ153、および加算器154とレジスタ155で
形成するアキュミュレータを有している。イベント・バ
ーニア・スケーリング部は、マルチプライヤー157と
レジスタ158を有している。イベント・スケーリング
出力部は、加算器162、フリップフロップ163およ
びステートマシン164を有している。特に図示してい
ないが、基準クロックが第15図のそれぞれの回路素子
に共通に供給されている。
リング部において、スケール・ファクタの端数部分が、
加算器154に供給されており、スケール・ファクタの
整数部分が、スケーリングカウンタ153に供給されて
いる。イベント・バーニア・スケーリング部では、スケ
ール・ファクタのフルスケール値(整数部と端数部)
が、マルチプライヤー157に供給されている。イベン
トバーニアメモリからのバーニアデータは、スケール・
ファクタと乗算するために、マルチプライヤー157に
供給されている。
リングカウンタ153をプリセットする。これにより、
基準クロックをカウントした値がプリセット値に達した
とき、ターミナルカウント(TC)パルスが、スケーリ
ングカウンタ153から発生される。例えば、スケール
・ファクタの整数部分の値が”3”を示している場合に
は、スケーリングカウンタ153は、基準クロックのパ
ルスを3個カウントする毎に、ターミナルカウントパル
スを生成する。ターミナルカウントパルスはイベントカ
ウント・ステートマシン71に、クロックイネーブル信
号として与えられる。これにより、ターミナルカウント
パルスの数が、ステートマシン151において規定され
た累積したイベントカウント値に達したときに、バリッ
ドデータ・エネーブルが生成される。
ミナル・カウント・パルスは、レジスタ155と158
にも供給されている。上述したように、レジスタ155
と加算器74は、アキュミュレータを形成しているの
で、レジスタ155がターミナル・カウント・パルスを
受け取る毎に、スケール・ファクタの端数部が以前の端
数部データに加算される。このように累積した端数部
が、例えば1基準クロック・サイクルのような”1”と
いった整数値を超過する場合には、その結果としてのキ
ャリー信号をスケーリング・カウンタ153に与えて、
次のターミナル・カウント・パルスの発生を基準クロッ
ク・サイクルに相当する時間だけ遅延させる。
は、レジスタ158は、バーニアデータをスケール・フ
ァクタで乗算した結果のバーニア値を、イベント・スケ
ーリング出力部の加算器162に送出する。従って、イ
ベント・スケーリング出力部の加算器162は、レジス
タ158からのスケーリングされたバーニアデータに、
レジスタ(アキュムレータ)155からの累積した端数
部データを加算する。加算の結果がオーバーフロー、す
なわち整数値を越える場合には、そのような整数値を示
す最上位ビット(MSB)を、ステートマシン164に
与えることにより、その整数値により定義される追加の
遅延時間を与える。追加遅延の定義されたタイミングに
基づいて、ステートマシン164は、イベント発生ユニ
ット34に供給するイベントスタート信号すなわちバリ
ッドデータ・エネーブルを発生する。スケーリングされ
たイベントバーニアの端数部は、イベント・スケーリン
グ出力部から発生され、イベント発生ユニット34に供
給される。
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
トシステムは、被試験半導体部品を評価するにあたっ
て、テスト信号とストローブを、イベントメモリからの
イベントデータを基に作成することが可能である。各イ
ベントのタイミングは、共通基準時点からの時間の長さ
か(絶対時間)、直前のイベントからの時間の相違(デ
ルタ時間)によって規定される。テスト信号とストロー
ブは、基準クロック周期の整数倍データと基準クロック
周期の端数分データとの組み合わせにより記述されたタ
イミングデータによるイベント情報を用いて形成され
る。
は、テスト信号とストローブ信号を、イベントメモリの
タイミングデータを直接的に使用して発生できる。本発
明のイベント型半導体テストシステムは、被試験半導体
部品の設計段階において、CADシステムによるテスト
ベンチにより形成されたデータを直接使用し、テスト信
号とストローブ信号を発生することが可能である。
り、テスト信号とストローブ信号を形成する、従来技術
による半導体テストシステムの構成例を示した概念的ブ
ロック図である。
タイミングデータ、そして波形データを使用して、テス
ト信号を形成する場合において、第1図のサイクル型テ
ストシステムにより使用されるデータ構成例を示す図で
ある。
成例を示したブロック図である。
動電子デザイン環境(EDA)との関係を示した概念的
ブロック図である。
れたイベントデータを基にして、第5図(I)−第5図
(K)のテスト信号エッジ(イベント)を発生する場合
の、本発明のイベント型テストシステムの動作例を示し
たタイミングチャートである。
ベントメモリの構成例を示した概要図である。
ベントメモリの更に他の構成例を示した概念図である。
ロジックにより作成されたデータに基づいて各種のイベ
ントを発生するためのイベント発生ユニットの構成例を
示したブロック概念図である。
なシステム構成を示した概念図である。
−第5図(K)に示したイベントを発生するための各種
のタイミングの関係を示したデータテーブルであり、第
10図(A)は、第7図の回路構成を使用して、第5図
(I)−第5図(K)に示したイベントを発生するため
の各種のタイミングの関係を示したデータテーブルであ
る。
データコンプレッション(圧縮)とデコンプレッション
(復元)技術を説明するためのイベントシーケンス例を
示したタイミングチャートである。
リとバーニアメモリ)に格納された、データ圧縮をして
いないイベントデータを示したデータテーブルであり、
第12図(B)は、イベントメモリに格納された、本発
明のデータ圧縮を用いたイベントデータを示したデータ
テーブルである。
プレッション・ユニット内の回路構成例を示したブロッ
ク図である。
スケーリングロジックの構成例を示したブロック図であ
る。
スケーリングロジック内の構成をより詳細に示したブロ
ック図である。
ロジック 34 イベント発生ユニット 36 ピンエレクトロニクス 38 DUT
Claims (12)
- 【請求項1】 テスト信号を被試験デバイスに供給し、
その被試験デバイスの出力信号をストローブ信号のタイ
ミングで検証することにより、被試験デバイスの評価を
するためのテストシステムにおいて、 基準クロック周期の整数倍データと基準クロック周期の
端数データとで形成されるタイミングデータを格納する
イベントメモリを有し、そのタイミングデータは予め定
めた基準時点と現在のイベントとの間の時間差であり、 上記タイミングデータを読み出すために、上記イベント
メモリをアクセスするためのアドレスデータを発生する
アドレスシーケンサと、 上記基準クロックの上記整数倍だけ遅延したイベントス
タート信号を発生するためのタイミング・カウント・ロ
ジック部と、上記イベントメモリと上記タイミング・カウント・ロジ
ック部との間に設けられ、上記イベントメモリからの圧
縮されたイベントデータを復元して上記タイミング・カ
ウント・ロジック部に供給するためのデコンプレッショ
ン・ユニットと、 そのタイミング・カウント・ロジック部からのイベント
スタート信号と上記端数データを基にして、各イベント
を形成し、これにより上記テスト信号やストローブ信号
を発生するためのイベント発生ユニットと、 テストプログラムを介してイベント型テストシステムの
全体動作を制御するホストコンピュータと、 により構成され、テストサイクルあるいはテストレート
と称される時間区分を用いないで上記テスト信号やスト
ローブ信号を形成することを特徴とするイベント型テス
トシステム。 - 【請求項2】 上記タイミング・カウント・ロジック
は、上記イベントメモリからのイベントデータをスケー
ル・ファクタに比例した値に変更するためのスケーリン
グ・ロジックを有する請求項1に記載のイベント型テス
トシステム。 - 【請求項3】 上記被試験デバイスにテスト信号を供給
してその被試験デバイスの出力信号をストローブ信号の
タイミングで期待値と比較して得られた結果としての被
試験デバイスのフェイル情報を格納するためのフェイル
メモリをさらに有する請求項1に記載のイベント型テス
トシステム。 - 【請求項4】 上記イベントメモリは、 イベントの上記タイミングデータにおける上記整数部デ
ータを格納するためのイベント・カウント・メモリと、 各イベントの上記タイミングデータにおける上記端数デ
ータを格納するためのバーニアメモリと、 上記クロック・カウント・メモリとバーニアメモリに格
納された上記タイミングデータに対応する各イベントの
タイプを示すデータを格納するイベント・タイプ・メモ
リと、 により構成される請求項1に記載のイベント型テストシ
ステム。 - 【請求項5】 上記タイミング・カウント・ロジック部
は、基準クロック周期の整数倍の遅延時間を生成する為
に、上記整数部データをプリセットしてそのプリセット
した整数部データを上記基準クロックによりダウンカウ
ントすることにより、上記基準クロックの整数倍の遅延
時間を形成するためのダウンカウンタにより構成される
請求項1に記載のイベント型テストシステム。 - 【請求項6】 上記イベント発生ユニットは、 上記イベントメモリからのイベント・タイプ・データに
基づいて、タイミング・カウント・ロジック部からイベ
ントスタート信号を選択的に供給するデマルチプレクサ
と、 そのデマルチプレクサから上記イベントスタート信号を
受け、上記イベントメモリからの端数データに規定され
た追加の遅延時間を付加するための複数の可変遅延回路
と、 少なくとも2つの上記可変遅延回路からの出力信号に基
づいて、上記テスト信号を生成する手段と、 少なくとも1つの上記可変遅延回路からの出力信号に基
づいて、上記ストローブ信号を生成する手段と、 により構成される請求項1に記載のイベント型テストシ
ステム。 - 【請求項7】 テスト信号を被試験デバイスに供給し、
その被試験デバイスの出力信号をストローブ信号のタイ
ミングで検証することにより、被試験デバイスの評価を
するためのテストシステムにおいて、 基準クロック周期の整数倍データと基準クロック周期の
端数データとで形成されるタイミングデータを格納する
イベントメモリを有し、そのタイミングデータは隣接す
る2つのイベント間の時間差を規定しており、そのタイ
ミングデータは、そのイベントメモリに圧縮された形式
で格納されており、 上記タイミングデータを読み出すために、上記イベント
メモリをアクセスするためのアドレスデータを発生する
アドレスシーケンサと、上記イベントメモリの出力側に設けられ、 上記イベント
メモリからの上記圧縮されたタイミングデータを伸張し
て再生するためのデコンプレッション・ユニットと、 そのデコンプレッション・ユニットからのタイミングデ
ータを加算して、直前のイベントから上記基準クロック
の上記整数倍だけ遅延したイベントスタート信号とバー
ニアデータ合計値を発生するためのタイミング・カウン
ト・ロジック部を有し、そのタイミング・カウント・ロ
ジック部は、上記端数データの合計が上記クロック周期
を超過するたびに、基準クロック周期の1個分の追加遅
延を実施するための遅延手段を有しており、 そのタイミング・カウント・ロジック部からのイベント
スタート信号と上記バーニアデータ合計値を基にして、
現在イベントを形成し、これにより上記テスト信号やス
トローブ信号を発生するためのイベント発生ユニットを
有し、その現在イベントは、上記イベントスタート信号
に対して上記バーニアデータ合計値だけ遅延したタイミ
ングで発生され、 テストプログラムを介してイベント型テストシステムの
全体動作を制御するホストコンピュータと、 により構成され、テストサイクルあるいはテストレート
と称される時間区分を用いないで上記テスト信号やスト
ローブ信号を形成することを特徴とするイベント型テス
トシステム。 - 【請求項8】 上記タイミング・カウント・ロジック
は、上記イベントメモリからのイベントデータをスケー
ル・ファクタに比例した値に変更するためのスケーリン
グ・ロジックを有する請求項7に記載のイベント型テス
トシステム。 - 【請求項9】 上記被試験デバイスにテスト信号を供給
してその被試験デバイスの出力信号をストローブ信号の
タイミングで期待値と比較して得られた結果としての被
試験デバイスのフェイル情報を格納するためのフェイル
メモリをさらに有する請求項7に記載のイベント型テス
トシステム。 - 【請求項10】 上記イベントメモリは、 イベントの上記タイミングデータにおける上記整数部デ
ータを格納するためのイベント・カウント・メモリと、 各イベントの上記タイミングデータにおける上記端数デ
ータを格納するためのバーニアメモリと、 上記クロック・カウント・メモリとバーニアメモリに格
納された上記タイミングデータに対応する各イベントの
タイプを示すデータを格納するイベント・タイプ・メモ
リと、 により構成される請求項7に記載のイベント型テストシ
ステム。 - 【請求項11】 上記タイミングデータを加算するため
の上記タイミング・カウント・ロジック部は、 基準クロック周期の整数倍の遅延時間を生成する為の整
数部データをプリセットし、そのプリセットした整数部
データを基準クロックによりダウンカウントして、上記
基準クロックの整数倍の遅延時間を形成するためのダウ
ンカウンタと、 そのダウンカウンタからの遅延時間を1クロック周期の
遅延時間を付加するためのフリップ・フロップと、 そのフリップフロップの出力と上記ダウンカウンタの出
力とがそれぞれ与えられ、そのいずれかを選択的に取り
出して、イベントスタート信号として生成するためのマ
ルチプレクサと、 上記イベントメモリからの以前の各イベントの端数デー
タに現在のイベントの端数データを加えるための加算部
であって、その加算部により上記バーニアデータ合計値
を生成し、端数部データを加算した結果その値が基準ク
ロック周期を超過する場合には、加算部からキャリー信
号を発生し、 上記マルチプレクサはその加算部からのキャリー信号を
受信する毎に、基準クロックの1周期に等しい遅延時間
を上記イベントスタート信号に追加する、 ように構成した請求項7に記載のイベント型テストシス
テム。 - 【請求項12】 上記イベント発生ユニットは、 上記イベントメモリからのイベント・タイプ・データに
基づいて、タイミング・カウント・ロジック部からイベ
ントスタート信号を選択的に供給するデマルチプレクサ
と、 そのデマルチプレクサから上記イベントスタート信号を
受け、そのイベントスタート信号に上記タイミング・カ
ウント・ロジック部からの上記バーニアデータ合計値に
規定された追加の遅延時間を付加するための複数の可変
遅延回路と、 少なくとも2つの上記可変遅延回路からの出力信号に基
づいて、上記テスト信号を生成する手段と、 少なくとも1つの上記可変遅延回路からの出力信号に基
づいて、上記ストローブ信号を生成する手段と、 により構成される請求項7に記載のイベント型テストシ
ステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/406,300 US6532561B1 (en) | 1999-09-25 | 1999-09-25 | Event based semiconductor test system |
US09/406300 | 1999-09-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001124836A JP2001124836A (ja) | 2001-05-11 |
JP3435133B2 true JP3435133B2 (ja) | 2003-08-11 |
Family
ID=23607370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000295463A Expired - Fee Related JP3435133B2 (ja) | 1999-09-25 | 2000-09-25 | イベント型半導体テストシステム |
Country Status (5)
Country | Link |
---|---|
US (1) | US6532561B1 (ja) |
JP (1) | JP3435133B2 (ja) |
KR (1) | KR100506771B1 (ja) |
DE (1) | DE10045568B4 (ja) |
TW (1) | TW578002B (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030520 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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