JP3429927B2 - 浮動小数点演算装置の正規化回路装置 - Google Patents
浮動小数点演算装置の正規化回路装置Info
- Publication number
- JP3429927B2 JP3429927B2 JP32210195A JP32210195A JP3429927B2 JP 3429927 B2 JP3429927 B2 JP 3429927B2 JP 32210195 A JP32210195 A JP 32210195A JP 32210195 A JP32210195 A JP 32210195A JP 3429927 B2 JP3429927 B2 JP 3429927B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output signal
- bit
- mantissa
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/012—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising in floating-point computations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Complex Calculations (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【0001】
【発明の属する技術分野】この発明は、浮動小数点演算
装置の正規化回路装置に関するものである。
装置の正規化回路装置に関するものである。
【0002】
【従来の技術】浮動小数点演算装置の正規化回路の従来
技術としては、米国特許5,103,418号に開示さ
れたものがある。この文献に記載された正規化回路は、
同一回路で以て、正規化演算と非正規化演算の双方を高
速で実行し得ることを目的としており、そのために次の
様な構成を採る。
技術としては、米国特許5,103,418号に開示さ
れたものがある。この文献に記載された正規化回路は、
同一回路で以て、正規化演算と非正規化演算の双方を高
速で実行し得ることを目的としており、そのために次の
様な構成を採る。
【0003】即ち、全段である演算回路50での演算結
果のうち指数部(バイナリ値)をデコーダでデコード
し、その出力と上記演算結果のうち仮数部との全てのビ
ットステイトに対してOR演算を行って両者の結合値を
求め、この結合値の先頭の1のビット位置をリーディン
グ1ディテクタにより検出し、検出したビット位置の値
分だけ、上記演算結果のうち仮数部を上位にシフトす
る。
果のうち指数部(バイナリ値)をデコーダでデコード
し、その出力と上記演算結果のうち仮数部との全てのビ
ットステイトに対してOR演算を行って両者の結合値を
求め、この結合値の先頭の1のビット位置をリーディン
グ1ディテクタにより検出し、検出したビット位置の値
分だけ、上記演算結果のうち仮数部を上位にシフトす
る。
【0004】
【発明が解決しようとする課題】上述の通り、従来技術
は、正規化演算に加えて非正規化演算についても高速で
処理することができる利点を有している。しかしなが
ら、浮動小数点演算、特に減算を含む場合には、演算結
果として得られる仮数部の値が全て0になる場合が、必
然的に生じ得る。このような場合には、指数部の値も0
としなければならない。これをここでは「0機能」と称
するならば、上記従来技術は、「0機能」を有していな
いという問題点を有している。
は、正規化演算に加えて非正規化演算についても高速で
処理することができる利点を有している。しかしなが
ら、浮動小数点演算、特に減算を含む場合には、演算結
果として得られる仮数部の値が全て0になる場合が、必
然的に生じ得る。このような場合には、指数部の値も0
としなければならない。これをここでは「0機能」と称
するならば、上記従来技術は、「0機能」を有していな
いという問題点を有している。
【0005】上述した、従来の浮動小数点演算装置用正
規化回路装置が有する問題点を解決する方法の一つとし
ては、図43に示すような回路が考えられる。
規化回路装置が有する問題点を解決する方法の一つとし
ては、図43に示すような回路が考えられる。
【0006】図43において、各参照符号は、それぞれ
次のものを意味する。即ち、101はプライオリティ・
エンコーダ回路、102は減算器回路、103a,10
3bはマルチ・プレクサ回路(MUX回路)、104は
デコーダ回路、105はシフタ回路、106はORゲー
ト回路からなる仮数部の0を検出する0検出回路、10
7はANDゲート回路からなる、指数部を強制的に零に
し得る強制零回路である。
次のものを意味する。即ち、101はプライオリティ・
エンコーダ回路、102は減算器回路、103a,10
3bはマルチ・プレクサ回路(MUX回路)、104は
デコーダ回路、105はシフタ回路、106はORゲー
ト回路からなる仮数部の0を検出する0検出回路、10
7はANDゲート回路からなる、指数部を強制的に零に
し得る強制零回路である。
【0007】また、図43において、記号Aは指数部の
入力値を与える入力信号を、記号Bは仮数部の入力値を
与える入力信号を、記号Cは指数部の出力値を与える信
号を示す。また、記号Dは仮数部の入力信号Bを正規化
するための移動量(シフト量)を表す値を与える制御信
号である。更に、記号Eは仮数部の出力値を与える信号
を表す。
入力値を与える入力信号を、記号Bは仮数部の入力値を
与える入力信号を、記号Cは指数部の出力値を与える信
号を示す。また、記号Dは仮数部の入力信号Bを正規化
するための移動量(シフト量)を表す値を与える制御信
号である。更に、記号Eは仮数部の出力値を与える信号
を表す。
【0008】次に、指数部(A、C)を8ビット、仮数
部(B、E)を24ビット、移動量(D)を32ビット
とした時の上記回路各部の機能と回路全体の動作につい
て説明する。
部(B、E)を24ビット、移動量(D)を32ビット
とした時の上記回路各部の機能と回路全体の動作につい
て説明する。
【0009】プライオリティ・エンコーダ回路101
は、入力信号Bの最上位ビットから順次に検索し、はじ
めて『1』が存在する位置を上記最上位ビット位置から
数えた番数値から1を引いた数をバイナリ値B’で表す
回路である。すなわち、出力信号B’のビット幅は、入
力信号Bがnビットの場合には、{int(1og
2(n−1))+1}ビットとなる。従って、プライオ
リティ・エンコーダ回路101の入力信号Bが24ビッ
トの場合には、出力信号B’のビット幅は5ビットとな
る。図44,図45に、入力が24ビットの場合のプラ
イオリティ・エンコーダ回路101の真理値表を示す。
ただし、プライオリティ・エンコーダ回路101におい
て、入力信号Bの値が全て0の場合には、出力信号B’
の値は0とする。
は、入力信号Bの最上位ビットから順次に検索し、はじ
めて『1』が存在する位置を上記最上位ビット位置から
数えた番数値から1を引いた数をバイナリ値B’で表す
回路である。すなわち、出力信号B’のビット幅は、入
力信号Bがnビットの場合には、{int(1og
2(n−1))+1}ビットとなる。従って、プライオ
リティ・エンコーダ回路101の入力信号Bが24ビッ
トの場合には、出力信号B’のビット幅は5ビットとな
る。図44,図45に、入力が24ビットの場合のプラ
イオリティ・エンコーダ回路101の真理値表を示す。
ただし、プライオリティ・エンコーダ回路101におい
て、入力信号Bの値が全て0の場合には、出力信号B’
の値は0とする。
【0010】減算器回路102は、入力信号A及び出力
信号B’をそれぞれ入力信号S、Rとし、これらの入力
信号S、Rに対して減算を行う。その減算結果は、出力
信号(S−R)およびキャリー出力信号Fco(S≧R
のときFcoが1となる)として出力される。
信号B’をそれぞれ入力信号S、Rとし、これらの入力
信号S、Rに対して減算を行う。その減算結果は、出力
信号(S−R)およびキャリー出力信号Fco(S≧R
のときFcoが1となる)として出力される。
【0011】MUX回路103a,103bは、共に、
キャリー出力信号Fcoである制御信号Sの値に応じ
て、その入力信号P、Qを選択する回路である。即ち、
制御信号Sが『0』の時は、出力信号G,D’としては
入力信号Pが、制御信号Sが『1』のときは、出力信号
G,D’としては入力信号Qが選択される。
キャリー出力信号Fcoである制御信号Sの値に応じ
て、その入力信号P、Qを選択する回路である。即ち、
制御信号Sが『0』の時は、出力信号G,D’としては
入力信号Pが、制御信号Sが『1』のときは、出力信号
G,D’としては入力信号Qが選択される。
【0012】デコーダ回路104は、バイナリ値で表現
された入力信号D’をデコードする回路である。入力が
5bitの場合のその真理値表を、図46〜図50に示
す。
された入力信号D’をデコードする回路である。入力が
5bitの場合のその真理値表を、図46〜図50に示
す。
【0013】シフタ回路105は、制御信号Dに応じ
て、入力信号Bをシフトする回路である。その真理値表
を、制御信号が32bitの場合について、図51〜図
55に示す。
て、入力信号Bをシフトする回路である。その真理値表
を、制御信号が32bitの場合について、図51〜図
55に示す。
【0014】仮数部の0検出回路106は、仮数部が
『0』であることを検出する回路である。即ち、仮数部
が全て0の時にその出力信号Hは『0』となり、仮数部
が0でないときに出力信号Hは『1』となる。
『0』であることを検出する回路である。即ち、仮数部
が全て0の時にその出力信号Hは『0』となり、仮数部
が0でないときに出力信号Hは『1』となる。
【0015】指数部の強制零回路107は、出力信号H
が0のときに、即ち仮数部が全て0のときに、指数部の
出力信号Cを強制的に0にする回路である。
が0のときに、即ち仮数部が全て0のときに、指数部の
出力信号Cを強制的に0にする回路である。
【0016】次に、回路動作について説明する。今、指
数部の入力信号A、仮数部の入力信号Bを、それぞれ、
A=127、B=0000 0001 0001 00
010001 0001とする。
数部の入力信号A、仮数部の入力信号Bを、それぞれ、
A=127、B=0000 0001 0001 00
010001 0001とする。
【0017】(1)プライオリティ・エンコーダ回路1
01の出力信号B’は、B’=7となる。 (2)減算器回路102の出力信号F、キャリー出力信
号Fcoは以下の通りとなる。 F=A−B’→127−7→120。 Fco=A≧B’→127≧7→1。
01の出力信号B’は、B’=7となる。 (2)減算器回路102の出力信号F、キャリー出力信
号Fcoは以下の通りとなる。 F=A−B’→127−7→120。 Fco=A≧B’→127≧7→1。
【0018】(3)MUX回路103aの出力信号G
は、以下の通りとなる。 G=Fco?F:0→1?120:0→120。
は、以下の通りとなる。 G=Fco?F:0→1?120:0→120。
【0019】(4)仮数部の0検出回路106の出力信
号Hは、H=|B→1となる。
号Hは、H=|B→1となる。
【0020】(5)指数部の強制零回路107の出力信
号Cは、以下の通りとなる。 C=G&H→120&1→120。
号Cは、以下の通りとなる。 C=G&H→120&1→120。
【0021】(6)MUX回路103bの出力信号D’
は、以下の通りとなる。 D’=Fco?B’:A→1?7:127→7。
は、以下の通りとなる。 D’=Fco?B’:A→1?7:127→7。
【0022】(7)デコーダ回路104の出力信号D
は、以下の通りとなる。 D=0000 0000 0000 0000 000
0 00001000 0000。
は、以下の通りとなる。 D=0000 0000 0000 0000 000
0 00001000 0000。
【0023】(8)シフタ回路105の出力信号Eは、
以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
【0024】以上のように、正規化演算が正しく実行さ
れている。
れている。
【0025】次に、A=5、B=0000 0001
0001 0001 0001 0001とする。
0001 0001 0001 0001とする。
【0026】(1)プライオリティ・エンコーダ回路1
01の出力信号B’の値は7となる。
01の出力信号B’の値は7となる。
【0027】(2)減算器回路102の出力信号F、キ
ャリー出力信号Fcoの各値は、以下の通りとなる。 F=A−B’→5−7→−2。 Fco=A≧B’→5≧7→0。
ャリー出力信号Fcoの各値は、以下の通りとなる。 F=A−B’→5−7→−2。 Fco=A≧B’→5≧7→0。
【0028】(3)MUX回路103aの出力信号Gの
値は、以下の通りとなる。 G=Fco?F:0→0?−2:0→0。
値は、以下の通りとなる。 G=Fco?F:0→0?−2:0→0。
【0029】(4)仮数部の0検出回路106の出力信
号Hの値は、H=|B→1となる。
号Hの値は、H=|B→1となる。
【0030】(5)指数部の強制零回路107の出力信
号Cは、C=G&H→0&1→0となる。
号Cは、C=G&H→0&1→0となる。
【0031】(6)MUX回路103bの出力信号D’
の値は、以下の通りとなる。 D’=Fco?B’:A→0?7:5→5。
の値は、以下の通りとなる。 D’=Fco?B’:A→0?7:5→5。
【0032】(7)デコーダ回路104の出力信号Dの
値は、以下の通りとなる。 D=0000 0000 0000 0000 000
0 00000010 0000。
値は、以下の通りとなる。 D=0000 0000 0000 0000 000
0 00000010 0000。
【0033】(8)シフタ回路105の出力信号Eの値
は、以下の通りとなる。 E=0010 0010 0010 0010 001
0 0000。
は、以下の通りとなる。 E=0010 0010 0010 0010 001
0 0000。
【0034】以上のように、非正規化演算が正しく行わ
れている。
れている。
【0035】さらに、A=7、B=0000 0001
0001 0001 00010001とする。
0001 0001 00010001とする。
【0036】(1)プライオリティ・エンコーダ回路1
01の出力信号B’はB’=7となる。
01の出力信号B’はB’=7となる。
【0037】(2)減算器回路102の出力信号F、キ
ャリー出力信号Fcoは、以下の通りとなる。 F=A−B’→7−7→0。 Fco=A≧B’→7≧7→1。
ャリー出力信号Fcoは、以下の通りとなる。 F=A−B’→7−7→0。 Fco=A≧B’→7≧7→1。
【0038】(3)MUX回路103aの出力信号G
は、以下の通りとなる。 G=Fco?F:0→1?0:0→0。
は、以下の通りとなる。 G=Fco?F:0→1?0:0→0。
【0039】(4)仮数部の0検出回路106の出力信
号Hは、H=|B→1となる。
号Hは、H=|B→1となる。
【0040】(5)指数部の強制零回路107の出力信
号Cは、以下の通りとなる。 C=G&H→0&1→0。
号Cは、以下の通りとなる。 C=G&H→0&1→0。
【0041】(6)MUX回路103bの出力信号D’
は、以下の通りとなる。 D’=Fco?B’:A→1?7:7→7。
は、以下の通りとなる。 D’=Fco?B’:A→1?7:7→7。
【0042】(7)デコーダ回路104の出力信号D
は、以下の通りとなる。 D=0000 0000 0000 0000 000
0 00000010 0000。
は、以下の通りとなる。 D=0000 0000 0000 0000 000
0 00000010 0000。
【0043】(8)シフタ回路105の出力信号Eは、
以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
【0044】以上のように、正規化演算処理が正しく実
行されている。
行されている。
【0045】また、A=127、B=0000 000
0 0000 0000 00000000とする。
0 0000 0000 00000000とする。
【0046】(1)プライオリティ・エンコーダ回路1
01の出力信号B’は、B’=0となる。
01の出力信号B’は、B’=0となる。
【0047】(2)減算器回路102の出力信号F、キ
ャリー出力信号Fcoは、以下の通りとなる。 F=A−B’→127−0→127。 Fco=A≧B’→127≧0→1。
ャリー出力信号Fcoは、以下の通りとなる。 F=A−B’→127−0→127。 Fco=A≧B’→127≧0→1。
【0048】(3)MUX回路103aの出力信号G
は、以下の通りとなる。 G=Fco?F:0→1?127:0→127。
は、以下の通りとなる。 G=Fco?F:0→1?127:0→127。
【0049】(4)仮数部の0検出回路106の出力信
号Hは、H=|B→0となる。
号Hは、H=|B→0となる。
【0050】(5)指数部の強制零回路107の出力信
号Cは、以下の通りとなる。 C=G&H→127&0→0。
号Cは、以下の通りとなる。 C=G&H→127&0→0。
【0051】(6)MUX回路103bの出力信号D’
は、以下の通りとなる。 D’=Fco?B’:A→1?0:127→0。
は、以下の通りとなる。 D’=Fco?B’:A→1?0:127→0。
【0052】(7)デコーダ回路104の出力信号D
は、以下の通りとなる。 D=0000 0000 0000 0000 000
0 00000000 0001。
は、以下の通りとなる。 D=0000 0000 0000 0000 000
0 00000000 0001。
【0053】(8)シフタ回路105の出力信号Eは、
以下の通りとなる。 E=0000 0000 0000 0000 000
0 0000。
以下の通りとなる。 E=0000 0000 0000 0000 000
0 0000。
【0054】このように、「0機能」が確実に実行され
ている。
ている。
【0055】以上、例示したように、図43において提
案した正規化回路は、正規化演算と非正規化演算に加え
て、「0機能」を実現することができ、従来技術の問題
点を克服しえている。しかしながら、図43に示した回
路では、仮数部が0の時に指数部を0にするためには、
仮数部が0であることを検出するためのOR回路106
を特別に設ける必要がある。このような仮数部の入力信
号Bの全ての入力信号線についてOR演算処理を行う方
式は、入力信号Bのビット幅が大であるため、回路規模
の増大を招き、回路設計上、好ましいとは言い難い。
案した正規化回路は、正規化演算と非正規化演算に加え
て、「0機能」を実現することができ、従来技術の問題
点を克服しえている。しかしながら、図43に示した回
路では、仮数部が0の時に指数部を0にするためには、
仮数部が0であることを検出するためのOR回路106
を特別に設ける必要がある。このような仮数部の入力信
号Bの全ての入力信号線についてOR演算処理を行う方
式は、入力信号Bのビット幅が大であるため、回路規模
の増大を招き、回路設計上、好ましいとは言い難い。
【0056】さらに、図43の正規化回路は、上記OR
回路106を実現しようとした結果、当該正規化回路へ
の伝達までに入力信号Aよりも多くの時間を要する入力
信号B側の経路での演算が中心となる構成を採用してい
る。このため、最遅延経路、即ち、クリティカルパス
は、仮数部の入力信号Bからプライオリティ・エンコー
ダ回路101→減算器回路102(Fco出力)→MUX
回路103b→デコーダ回路104→制御信号D→シフ
タ回路105→仮数部出力信号Eにいたる経路となり、
それは従来技術におけるクリティカルパスよりも長い経
路となっている。
回路106を実現しようとした結果、当該正規化回路へ
の伝達までに入力信号Aよりも多くの時間を要する入力
信号B側の経路での演算が中心となる構成を採用してい
る。このため、最遅延経路、即ち、クリティカルパス
は、仮数部の入力信号Bからプライオリティ・エンコー
ダ回路101→減算器回路102(Fco出力)→MUX
回路103b→デコーダ回路104→制御信号D→シフ
タ回路105→仮数部出力信号Eにいたる経路となり、
それは従来技術におけるクリティカルパスよりも長い経
路となっている。
【0057】以上の様に、図43で提案した正規化回路
は、「0機能」という従来技術にはない機能を実現しえ
る反面、従来技術が有していた高速演算性という優れた
特性をも兼ね備えることができないという問題点を有し
ている。
は、「0機能」という従来技術にはない機能を実現しえ
る反面、従来技術が有していた高速演算性という優れた
特性をも兼ね備えることができないという問題点を有し
ている。
【0058】そこで、この発明は、浮動小数点演算装置
において、正規化,非正規化,0機能の全てを実現し得
る、高速な正規化回路装置を、回路規模の増大化を招く
ことなく、簡易な回路構成で以て実現するものである。
において、正規化,非正規化,0機能の全てを実現し得
る、高速な正規化回路装置を、回路規模の増大化を招く
ことなく、簡易な回路構成で以て実現するものである。
【0059】
【課題を解決するための手段】請求項1に係る発明は、
所定の浮動小数点演算処理を成されて伝達されて来る2
進数値として表現された、仮数部入力信号と指数部入力
信号とに対して正規化を行う浮動小数点演算装置の正規
化回路装置において、前記仮数部入力信号と前記指数部
入力信号とを受けて、前記指数部入力信号が与える10
進数値が、前記仮数部入力信号の最上位ビットからみて
ビット状態が最初に1となるビット位置としての先頭1
ビット位置の番数値以上のときには第1レベルの制御信
号を生成する一方、前記指数部入力信号の前記10進数
値が、前記先頭1ビット位置の前記番数値未満のとき又
は前記仮数部入力信号が0値を与えるときには第2レベ
ルの前記制御信号を生成する、制御信号生成手段と、前
記仮数部入力信号に基づき、前記先頭1ビット位置の前
記番数値を2進数表示した信号を出力するエンコード手
段と、前記指数部入力信号と前記エンコード手段の出力
信号と前記制御信号とを受けて、前記制御信号が前記第
1レベルにあるときには前記指数部入力信号と前記エン
コード手段の前記出力信号との減算結果を指数部出力信
号として出力し、前記制御信号が前記第2レベルにある
ときには0値を前記指数部出力信号として出力する、指
数部出力信号決定手段とを備えており、前記先頭1ビッ
ト位置の前記番数値とは、前記最上位ビット自体を含ま
ないで前記最上位ビットの位置から各ビット位置を数え
たときの値に相当する。
所定の浮動小数点演算処理を成されて伝達されて来る2
進数値として表現された、仮数部入力信号と指数部入力
信号とに対して正規化を行う浮動小数点演算装置の正規
化回路装置において、前記仮数部入力信号と前記指数部
入力信号とを受けて、前記指数部入力信号が与える10
進数値が、前記仮数部入力信号の最上位ビットからみて
ビット状態が最初に1となるビット位置としての先頭1
ビット位置の番数値以上のときには第1レベルの制御信
号を生成する一方、前記指数部入力信号の前記10進数
値が、前記先頭1ビット位置の前記番数値未満のとき又
は前記仮数部入力信号が0値を与えるときには第2レベ
ルの前記制御信号を生成する、制御信号生成手段と、前
記仮数部入力信号に基づき、前記先頭1ビット位置の前
記番数値を2進数表示した信号を出力するエンコード手
段と、前記指数部入力信号と前記エンコード手段の出力
信号と前記制御信号とを受けて、前記制御信号が前記第
1レベルにあるときには前記指数部入力信号と前記エン
コード手段の前記出力信号との減算結果を指数部出力信
号として出力し、前記制御信号が前記第2レベルにある
ときには0値を前記指数部出力信号として出力する、指
数部出力信号決定手段とを備えており、前記先頭1ビッ
ト位置の前記番数値とは、前記最上位ビット自体を含ま
ないで前記最上位ビットの位置から各ビット位置を数え
たときの値に相当する。
【0060】請求項2に係る発明では、請求項1記載の
浮動小数点演算装置の正規化回路装置における、前記指
数部出力信号決定手段は、前記指数部入力信号と前記エ
ンコード手段の前記出力信号との減算を行う減算手段
と、前記0値を与える電位と前記減算手段の出力信号と
前記制御信号とを受けて、前記制御信号が前記第1レベ
ルにあるときには前記減算手段の前記出力信号を前記指
数部出力信号として出力し、前記制御信号が前記第2レ
ベルにあるときには前記電位を前記指数部出力信号とし
て出力する選択手段とを備えている。
浮動小数点演算装置の正規化回路装置における、前記指
数部出力信号決定手段は、前記指数部入力信号と前記エ
ンコード手段の前記出力信号との減算を行う減算手段
と、前記0値を与える電位と前記減算手段の出力信号と
前記制御信号とを受けて、前記制御信号が前記第1レベ
ルにあるときには前記減算手段の前記出力信号を前記指
数部出力信号として出力し、前記制御信号が前記第2レ
ベルにあるときには前記電位を前記指数部出力信号とし
て出力する選択手段とを備えている。
【0061】請求項3に係る発明では、請求項2記載の
浮動小数点演算装置の正規化回路装置において、前記選
択手段に代えて、前記減算手段の前記出力信号と前記制
御信号とをその入力とするANDゲート回路を備えてい
る。
浮動小数点演算装置の正規化回路装置において、前記選
択手段に代えて、前記減算手段の前記出力信号と前記制
御信号とをその入力とするANDゲート回路を備えてい
る。
【0062】請求項4に係る発明では、請求項1記載の
浮動小数点演算装置の正規化回路装置において、前記指
数部出力信号決定手段は、前記制御信号が前記第1レベ
ルにあるときには前記エンコード手段の前記出力信号を
選択出力し、前記制御信号が前記第2レベルにあるとき
には前記指数部入力信号を選択出力する選択手段と、前
記指数部入力信号と前記選択手段の出力信号との減算を
求めてその減算結果を前記指数部出力信号として出力す
る減算手段とを備えている。
浮動小数点演算装置の正規化回路装置において、前記指
数部出力信号決定手段は、前記制御信号が前記第1レベ
ルにあるときには前記エンコード手段の前記出力信号を
選択出力し、前記制御信号が前記第2レベルにあるとき
には前記指数部入力信号を選択出力する選択手段と、前
記指数部入力信号と前記選択手段の出力信号との減算を
求めてその減算結果を前記指数部出力信号として出力す
る減算手段とを備えている。
【0063】請求項5に係る発明では、請求項1記載の
浮動小数点演算装置の正規化回路装置において、前記制
御信号生成手段は、前記指数部入力信号を受けてリファ
レンス信号を出力するリファレンス信号生成手段と、前
記リファレンス信号と前記仮数部入力信号との論理積処
理を行い、更に前記論理積処理の結果の論理和処理を実
行して前記論理和処理の結果を前記制御信号として出力
する論理演算手段とを備えており、前記リファレンス信
号は、その最上位ビット位置から前記指数部入力信号に
基づいて定まる所定のビット位置までの各ビット状態が
全て1に設定され且つその他のビット位置のビット状態
が全て0に設定されている。
浮動小数点演算装置の正規化回路装置において、前記制
御信号生成手段は、前記指数部入力信号を受けてリファ
レンス信号を出力するリファレンス信号生成手段と、前
記リファレンス信号と前記仮数部入力信号との論理積処
理を行い、更に前記論理積処理の結果の論理和処理を実
行して前記論理和処理の結果を前記制御信号として出力
する論理演算手段とを備えており、前記リファレンス信
号は、その最上位ビット位置から前記指数部入力信号に
基づいて定まる所定のビット位置までの各ビット状態が
全て1に設定され且つその他のビット位置のビット状態
が全て0に設定されている。
【0064】請求項6に係る発明では、請求項5記載の
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号は、前記指数部入力信号の前記10進数
値に1を加えた値に相当する位置数だけその最上位ビッ
ト位置からの各ビット位置のビット状態が全て1に設定
され且つ他のビット位置のビット状態が全て0に設定さ
れている。
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号は、前記指数部入力信号の前記10進数
値に1を加えた値に相当する位置数だけその最上位ビッ
ト位置からの各ビット位置のビット状態が全て1に設定
され且つ他のビット位置のビット状態が全て0に設定さ
れている。
【0065】請求項7に係る発明では、請求項6記載の
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号生成手段は前記指数部入力信号より直接
に前記リファレンス信号を生成する。
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号生成手段は前記指数部入力信号より直接
に前記リファレンス信号を生成する。
【0066】請求項8に係る発明では、請求項6記載の
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号生成手段は、前記指数部入力信号をデコ
ードするデコーダ手段と、前記デコーダ手段の出力信号
を受けて、前記リファレンス信号を生成する主たるリフ
ァレンス信号生成手段とを備えており、前記主たるリフ
ァレンス信号生成手段は、前記リファレンス信号の前記
最上位ビット位置から、前記デコーダ手段の前記出力信
号のビット状態が前記デコーダ手段の前記出力信号の最
上位ビット位置からみて初めて1となる前記デコーダ手
段の前記出力信号の先頭1ビット位置に相当するビット
位置までを全て1に設定し、その他のビット位置を全て
0に設定する。
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号生成手段は、前記指数部入力信号をデコ
ードするデコーダ手段と、前記デコーダ手段の出力信号
を受けて、前記リファレンス信号を生成する主たるリフ
ァレンス信号生成手段とを備えており、前記主たるリフ
ァレンス信号生成手段は、前記リファレンス信号の前記
最上位ビット位置から、前記デコーダ手段の前記出力信
号のビット状態が前記デコーダ手段の前記出力信号の最
上位ビット位置からみて初めて1となる前記デコーダ手
段の前記出力信号の先頭1ビット位置に相当するビット
位置までを全て1に設定し、その他のビット位置を全て
0に設定する。
【0067】請求項9に係る発明では、請求項5記載の
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号は、前記指数部入力信号の前記10進数
値に相当する位置数だけその最上位ビット位置からの各
ビット位置のビット状態が全て1に設定され且つその他
のビット位置のビット状態が全て0に設定されている。
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号は、前記指数部入力信号の前記10進数
値に相当する位置数だけその最上位ビット位置からの各
ビット位置のビット状態が全て1に設定され且つその他
のビット位置のビット状態が全て0に設定されている。
【0068】請求項10に係る発明では、請求項9記載
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は前記指数部入力信号より直
接に前記リファレンス信号を生成する。
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は前記指数部入力信号より直
接に前記リファレンス信号を生成する。
【0069】請求項11に係る発明では、請求項9記載
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は、前記指数部入力信号をデ
コードするデコーダ手段と、前記デコーダ手段の出力信
号を受けて、前記リファレンス信号を生成する主たるリ
ファレンス信号生成手段とを備えており、前記主たるリ
ファレンス信号生成手段は、前記リファレンス信号の前
記最上位ビット位置から、前記デコーダ手段の前記出力
信号のビット状態が前記デコーダ手段の前記出力信号の
最上位ビット位置からみて初めて1となる前記デコーダ
手段の前記出力信号の先頭1ビット位置よりも1ビット
位置分だけ上位のビット位置までを全て1に設定し、そ
の他のビット位置を全て0に設定する。
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は、前記指数部入力信号をデ
コードするデコーダ手段と、前記デコーダ手段の出力信
号を受けて、前記リファレンス信号を生成する主たるリ
ファレンス信号生成手段とを備えており、前記主たるリ
ファレンス信号生成手段は、前記リファレンス信号の前
記最上位ビット位置から、前記デコーダ手段の前記出力
信号のビット状態が前記デコーダ手段の前記出力信号の
最上位ビット位置からみて初めて1となる前記デコーダ
手段の前記出力信号の先頭1ビット位置よりも1ビット
位置分だけ上位のビット位置までを全て1に設定し、そ
の他のビット位置を全て0に設定する。
【0070】請求項12に係る発明では、請求項5記載
の浮動小数点演算装置の正規化回路装置において、前記
エンコード手段は、前記仮数部入力信号を受けて、前記
仮数部入力信号の前記先頭1ビット位置を検出する先頭
1検出手段と、前記先頭1検出手段の検出結果をエンコ
ードして前記先頭1ビット位置の前記番数値を2進数表
示した前記信号を出力するエンコーダ回路とを備えてい
る。
の浮動小数点演算装置の正規化回路装置において、前記
エンコード手段は、前記仮数部入力信号を受けて、前記
仮数部入力信号の前記先頭1ビット位置を検出する先頭
1検出手段と、前記先頭1検出手段の検出結果をエンコ
ードして前記先頭1ビット位置の前記番数値を2進数表
示した前記信号を出力するエンコーダ回路とを備えてい
る。
【0071】請求項13に係る発明では、請求項5記載
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は、前記指数部入力信号をデ
コードするデコーダ手段と、前記デコーダ手段の出力信
号を受けて、前記リファレンス信号を生成する主たるリ
ファレンス信号生成手段とを備えている。
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は、前記指数部入力信号をデ
コードするデコーダ手段と、前記デコーダ手段の出力信
号を受けて、前記リファレンス信号を生成する主たるリ
ファレンス信号生成手段とを備えている。
【0072】請求項14に係る発明では、請求項13記
載の浮動小数点演算装置の正規化回路装置において、前
記エンコード手段は、前記仮数部入力信号を受けて、前
記仮数部入力信号の前記先頭1ビット位置を検出する先
頭1検出手段と、前記先頭1検出手段の検出結果をエン
コードして前記先頭1ビット位置の前記番数値を2進数
表示した前記信号を出力するエンコーダ回路とを備えて
いる。
載の浮動小数点演算装置の正規化回路装置において、前
記エンコード手段は、前記仮数部入力信号を受けて、前
記仮数部入力信号の前記先頭1ビット位置を検出する先
頭1検出手段と、前記先頭1検出手段の検出結果をエン
コードして前記先頭1ビット位置の前記番数値を2進数
表示した前記信号を出力するエンコーダ回路とを備えて
いる。
【0073】請求項15に係る発明では、請求項13記
載の浮動小数点演算装置の正規化回路装置において、前
記仮数部入力信号を受けて、前記仮数部入力信号の前記
先頭1ビット位置を検出する先頭1検出手段と、その最
上位ビットを除いた前記先頭1検出手段の出力信号と前
記デコーダ手段の前記出力信号と前記制御信号とを受け
て、前記制御信号が前記第1レベルにあるときには前記
先頭1検出手段の出力信号を選択し、前記制御信号が前
記第2レベルにあるときには前記デコーダ手段の前記出
力信号を選択する選択手段と、前記選択手段の出力信号
と前記先頭1検出手段の前記出力信号の内で前記最上位
ビットを与える部分に基づき前記仮数部入力信号をシフ
トして仮数部出力信号を生成するシフタ手段とを更に備
えている。
載の浮動小数点演算装置の正規化回路装置において、前
記仮数部入力信号を受けて、前記仮数部入力信号の前記
先頭1ビット位置を検出する先頭1検出手段と、その最
上位ビットを除いた前記先頭1検出手段の出力信号と前
記デコーダ手段の前記出力信号と前記制御信号とを受け
て、前記制御信号が前記第1レベルにあるときには前記
先頭1検出手段の出力信号を選択し、前記制御信号が前
記第2レベルにあるときには前記デコーダ手段の前記出
力信号を選択する選択手段と、前記選択手段の出力信号
と前記先頭1検出手段の前記出力信号の内で前記最上位
ビットを与える部分に基づき前記仮数部入力信号をシフ
トして仮数部出力信号を生成するシフタ手段とを更に備
えている。
【0074】請求項16に係る発明では、請求項5記載
の浮動小数点演算装置の正規化回路装置において、前記
指数部入力信号をデコードするデコーダ手段と、前記仮
数部入力信号を受けて、前記仮数部入力信号の前記先頭
1ビット位置を検出する先頭1検出手段と、その最上位
ビットを除いた前記先頭1検出手段の出力信号と前記デ
コーダ手段の前記出力信号と前記制御信号とを受けて、
前記制御信号が前記第1レベルにあるときには前記先頭
1検出手段の出力信号を選択し、前記制御信号が前記第
2レベルにあるときには前記デコーダ手段の前記出力信
号を選択する選択手段と、前記選択手段の出力信号と前
記先頭1検出手段の前記出力信号の内で前記最上位ビッ
トを与える部分に基づき前記仮数部入力信号をシフトし
て仮数部出力信号を生成するシフタ手段とを更に備えて
いる。
の浮動小数点演算装置の正規化回路装置において、前記
指数部入力信号をデコードするデコーダ手段と、前記仮
数部入力信号を受けて、前記仮数部入力信号の前記先頭
1ビット位置を検出する先頭1検出手段と、その最上位
ビットを除いた前記先頭1検出手段の出力信号と前記デ
コーダ手段の前記出力信号と前記制御信号とを受けて、
前記制御信号が前記第1レベルにあるときには前記先頭
1検出手段の出力信号を選択し、前記制御信号が前記第
2レベルにあるときには前記デコーダ手段の前記出力信
号を選択する選択手段と、前記選択手段の出力信号と前
記先頭1検出手段の前記出力信号の内で前記最上位ビッ
トを与える部分に基づき前記仮数部入力信号をシフトし
て仮数部出力信号を生成するシフタ手段とを更に備えて
いる。
【0075】この発明においては、仮数部入力信号が
『0』であることを検出するための回路を設ける必要が
なくなった。
『0』であることを検出するための回路を設ける必要が
なくなった。
【0076】さらに、通常、浮動小数点加算器や浮動小
数点乗算器などの浮動小数点演算装置においては、正規
化回路までの信号伝達に必要な時間は、指数部入力信号
よりも仮数部入力信号の方が時間を要する。これは、一
般に指数部よりも仮数部の方がビット幅が広く、計算が
複雑になるためである。従って、一般的な浮動小数点演
算装置全体の最遅延経路(つまり、クリティカルパス)
内に正規化回路装置が含まれる場合には、仮数部入力信
号から仮数部出力信号までの経路がクリティカルパスに
なるケースが非常に多いと考えられる。この発明におい
ては、最遅延経路(クリティカルパス)は、仮数部入力
信号から先頭1検出手段→選択手段→シフタ手段→仮数
部出力信号にいたる経路となり、高速な正規化回路装置
を実現することが可能になる。
数点乗算器などの浮動小数点演算装置においては、正規
化回路までの信号伝達に必要な時間は、指数部入力信号
よりも仮数部入力信号の方が時間を要する。これは、一
般に指数部よりも仮数部の方がビット幅が広く、計算が
複雑になるためである。従って、一般的な浮動小数点演
算装置全体の最遅延経路(つまり、クリティカルパス)
内に正規化回路装置が含まれる場合には、仮数部入力信
号から仮数部出力信号までの経路がクリティカルパスに
なるケースが非常に多いと考えられる。この発明におい
ては、最遅延経路(クリティカルパス)は、仮数部入力
信号から先頭1検出手段→選択手段→シフタ手段→仮数
部出力信号にいたる経路となり、高速な正規化回路装置
を実現することが可能になる。
【0077】請求項17に係る発明では、請求項5記載
の浮動小数点演算装置の正規化回路装置において、実際
に入力する前記仮数部入力信号のビット幅及び規格によ
り予め定まる仮数部出力信号のビット幅をそれぞれxビ
ット及びyビットであるものとすると、前記正規化回路
装置は、前記指数部入力信号をデコードするデコーダ手
段と、前記仮数部入力信号を受けて、前記仮数部入力信
号の前記先頭1ビット位置を検出する先頭1検出手段
と、その最上位ビットを除いた前記先頭1検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ1ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第1シフト手段と、前
記第1シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第1レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第2レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭1検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記xビットの前記仮数部入力信号を
前記yビットの信号にシフトし、シフト後の前記yビッ
トの信号を前記仮数部出力信号として出力する第2シフ
ト手段とを更に備えており、前記第2シフト手段は、前
記選択手段が前記第1シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて(x−y−1)で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて(x−y)で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
の浮動小数点演算装置の正規化回路装置において、実際
に入力する前記仮数部入力信号のビット幅及び規格によ
り予め定まる仮数部出力信号のビット幅をそれぞれxビ
ット及びyビットであるものとすると、前記正規化回路
装置は、前記指数部入力信号をデコードするデコーダ手
段と、前記仮数部入力信号を受けて、前記仮数部入力信
号の前記先頭1ビット位置を検出する先頭1検出手段
と、その最上位ビットを除いた前記先頭1検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ1ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第1シフト手段と、前
記第1シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第1レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第2レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭1検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記xビットの前記仮数部入力信号を
前記yビットの信号にシフトし、シフト後の前記yビッ
トの信号を前記仮数部出力信号として出力する第2シフ
ト手段とを更に備えており、前記第2シフト手段は、前
記選択手段が前記第1シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて(x−y−1)で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて(x−y)で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
【0078】請求項18に係る発明では、請求項12記
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれx
ビット及びyビットであるものとすると、前記正規化回
路は、前記指数部入力信号をデコードするデコーダ手段
と、その最上位ビットを除いた前記先頭1検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ1ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第1シフト手段と、前
記第1シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第1レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第2レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭1検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記xビットの前記仮数部入力信号を
前記yビットの信号にシフトし、シフト後の前記yビッ
トの信号を前記仮数部出力信号として出力する第2シフ
ト手段とを更に備えており、前記第2シフト手段は、前
記選択手段が前記第1シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて(x−y−1)で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて(x−y)で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれx
ビット及びyビットであるものとすると、前記正規化回
路は、前記指数部入力信号をデコードするデコーダ手段
と、その最上位ビットを除いた前記先頭1検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ1ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第1シフト手段と、前
記第1シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第1レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第2レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭1検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記xビットの前記仮数部入力信号を
前記yビットの信号にシフトし、シフト後の前記yビッ
トの信号を前記仮数部出力信号として出力する第2シフ
ト手段とを更に備えており、前記第2シフト手段は、前
記選択手段が前記第1シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて(x−y−1)で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて(x−y)で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
【0079】請求項19に係る発明では、請求項13記
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれx
ビット及びyビットであるものとすると、前記正規化回
路は、前記仮数部入力信号を受けて、前記仮数部入力信
号の前記先頭1ビット位置を検出する先頭1検出手段
と、その最上位ビットを除いた前記先頭1検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ1ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第1シフト手段と、前
記第1シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第1レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第2レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭1検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記xビットの前記仮数部入力信号を
前記yビットの信号にシフトし、シフト後の前記yビッ
トの信号を前記仮数部出力信号として出力する第2シフ
ト手段とを更に備えており、前記第2シフト手段は、前
記選択手段が前記第1シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて(x−y−1)で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて(x−y)で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれx
ビット及びyビットであるものとすると、前記正規化回
路は、前記仮数部入力信号を受けて、前記仮数部入力信
号の前記先頭1ビット位置を検出する先頭1検出手段
と、その最上位ビットを除いた前記先頭1検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ1ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第1シフト手段と、前
記第1シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第1レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第2レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭1検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記xビットの前記仮数部入力信号を
前記yビットの信号にシフトし、シフト後の前記yビッ
トの信号を前記仮数部出力信号として出力する第2シフ
ト手段とを更に備えており、前記第2シフト手段は、前
記選択手段が前記第1シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて(x−y−1)で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて(x−y)で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
【0080】請求項20に係る発明では、請求項14記
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれx
ビット及びyビットであるものとすると、前記正規化回
路は、その最上位ビットを除いた前記先頭1検出手段の
出力信号を受けて、当該出力信号の各ビット状態をその
最下位ビット側へ1ビット分ずつシフトし、且つ前記最
下位ビットのビット状態を入力した前記出力信号の最上
位ビットのビット状態に設定する、第1シフト手段と、
前記第1シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第1レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第2レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、前記選択手段の前記出力信号と前記先頭1
検出手段の前記出力信号の内で前記最上位ビットを与え
る部分とに応じて、前記xビットの前記仮数部入力信号
を前記yビットの信号にシフトし、シフト後の前記yビ
ットの信号を前記仮数部出力信号として出力する第2シ
フト手段とを更に備えており、前記第2シフト手段は、
前記選択手段が前記第1シフト手段の前記出力信号を出
力するときには、前記仮数部入力信号の最上位ビットを
削除し且つその最下位ビットを含めて(x−y−1)で
与えられる数だけの前記最下位ビット側の各ビットを削
除するように前記仮数部入力信号をシフトし、他方、前
記選択手段が前記デコーダ手段の前記出力信号を出力す
るときには、前記仮数部入力信号の前記最下位ビットを
含めて(x−y)で与えられる数だけの前記最下位ビッ
ト側の各ビットを削除するように前記仮数部入力信号を
シフトする。
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれx
ビット及びyビットであるものとすると、前記正規化回
路は、その最上位ビットを除いた前記先頭1検出手段の
出力信号を受けて、当該出力信号の各ビット状態をその
最下位ビット側へ1ビット分ずつシフトし、且つ前記最
下位ビットのビット状態を入力した前記出力信号の最上
位ビットのビット状態に設定する、第1シフト手段と、
前記第1シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第1レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第2レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、前記選択手段の前記出力信号と前記先頭1
検出手段の前記出力信号の内で前記最上位ビットを与え
る部分とに応じて、前記xビットの前記仮数部入力信号
を前記yビットの信号にシフトし、シフト後の前記yビ
ットの信号を前記仮数部出力信号として出力する第2シ
フト手段とを更に備えており、前記第2シフト手段は、
前記選択手段が前記第1シフト手段の前記出力信号を出
力するときには、前記仮数部入力信号の最上位ビットを
削除し且つその最下位ビットを含めて(x−y−1)で
与えられる数だけの前記最下位ビット側の各ビットを削
除するように前記仮数部入力信号をシフトし、他方、前
記選択手段が前記デコーダ手段の前記出力信号を出力す
るときには、前記仮数部入力信号の前記最下位ビットを
含めて(x−y)で与えられる数だけの前記最下位ビッ
ト側の各ビットを削除するように前記仮数部入力信号を
シフトする。
【0081】請求項21に係る発明では、請求項17乃
至請求項20の何れかに記載の浮動小数点演算装置の正
規化回路装置において、前記第1シフト手段は、前記最
上位ビットを除いた前記先頭1検出手段の前記出力信号
の出力ポートと前記選択手段の一方の入力ポートとを接
続する配線層のみによって実現されており、前記選択手
段の他方の入力ポートには前記デコーダ手段の前記出力
信号が入力する。
至請求項20の何れかに記載の浮動小数点演算装置の正
規化回路装置において、前記第1シフト手段は、前記最
上位ビットを除いた前記先頭1検出手段の前記出力信号
の出力ポートと前記選択手段の一方の入力ポートとを接
続する配線層のみによって実現されており、前記選択手
段の他方の入力ポートには前記デコーダ手段の前記出力
信号が入力する。
【0082】請求項22に係る発明では、所定の浮動小
数点演算処理を成されて伝達されて来る2進数値として
表現された、仮数部入力信号と指数部入力信号とに対し
て正規化を行う浮動小数点演算装置の正規化回路装置に
おいて、前記仮数部入力信号と前記指数部入力信号とを
受けて、前記指数部入力信号をデコードすると共に、前
記仮数部入力信号と前記指数部入力信号とに基づき前記
正規化回路装置の出力結果が正規化数となるか、非正規
化数となるか、それとも前記仮数部入力信号が0値を与
える0機能状態かを判断して、前記正規化数となる場合
には第1レベルの制御信号を生成し、前記非正規化数と
なる場合及び前記0機能状態となる場合には第2レベル
の前記制御信号を生成する、制御信号生成手段と、前記
仮数部入力信号を受けて、前記仮数部入力信号の前記先
頭1ビット位置を検出する先頭1検出手段と、その最上
位ビットを除いた前記先頭1検出手段の出力信号を受け
て、当該出力信号の各ビット状態をその最下位ビット側
へ1ビット分ずつシフトし、且つ前記最下位ビットのビ
ット状態を入力した前記出力信号の最上位ビットのビッ
ト状態に設定する、第1シフト手段と、前記第1シフト
手段の出力信号と前記デコーダ手段の前記出力信号と前
記制御信号とを受けて、前記制御信号が前記第1レベル
にあるときには前記第1シフト手段の前記出力信号を選
択し、前記制御信号が前記第2レベルにあるときには前
記デコーダ手段の前記出力信号を選択する、選択手段
と、前記選択手段の前記出力信号と前記先頭1検出手段
の前記出力信号の内で前記最上位ビットを与える部分と
に応じて、xビットの前記仮数部入力信号をyビットの
信号にシフトし、シフト後の前記yビットの信号を前記
仮数部出力信号として出力する第2シフト手段とを備
え、前記xビット及び前記yビットとは、それぞれ実際
に入力する前記仮数部入力信号のビット幅及び規格によ
り予め定まる仮数部出力信号のビット幅であり、前記第
2シフト手段は、前記選択手段が前記第1シフト手段の
前記出力信号を出力するときには、前記仮数部入力信号
の最上位ビットを削除し且つその最下位ビットを含めて
(x−y−1)で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトし、他方、前記選択手段が前記デコーダ手段の前記
出力信号を出力するときには、前記仮数部入力信号の前
記最下位ビットを含めて(x−y)で与えられる数だけ
の前記最下位ビット側の各ビットを削除するように前記
仮数部入力信号をシフトする。
数点演算処理を成されて伝達されて来る2進数値として
表現された、仮数部入力信号と指数部入力信号とに対し
て正規化を行う浮動小数点演算装置の正規化回路装置に
おいて、前記仮数部入力信号と前記指数部入力信号とを
受けて、前記指数部入力信号をデコードすると共に、前
記仮数部入力信号と前記指数部入力信号とに基づき前記
正規化回路装置の出力結果が正規化数となるか、非正規
化数となるか、それとも前記仮数部入力信号が0値を与
える0機能状態かを判断して、前記正規化数となる場合
には第1レベルの制御信号を生成し、前記非正規化数と
なる場合及び前記0機能状態となる場合には第2レベル
の前記制御信号を生成する、制御信号生成手段と、前記
仮数部入力信号を受けて、前記仮数部入力信号の前記先
頭1ビット位置を検出する先頭1検出手段と、その最上
位ビットを除いた前記先頭1検出手段の出力信号を受け
て、当該出力信号の各ビット状態をその最下位ビット側
へ1ビット分ずつシフトし、且つ前記最下位ビットのビ
ット状態を入力した前記出力信号の最上位ビットのビッ
ト状態に設定する、第1シフト手段と、前記第1シフト
手段の出力信号と前記デコーダ手段の前記出力信号と前
記制御信号とを受けて、前記制御信号が前記第1レベル
にあるときには前記第1シフト手段の前記出力信号を選
択し、前記制御信号が前記第2レベルにあるときには前
記デコーダ手段の前記出力信号を選択する、選択手段
と、前記選択手段の前記出力信号と前記先頭1検出手段
の前記出力信号の内で前記最上位ビットを与える部分と
に応じて、xビットの前記仮数部入力信号をyビットの
信号にシフトし、シフト後の前記yビットの信号を前記
仮数部出力信号として出力する第2シフト手段とを備
え、前記xビット及び前記yビットとは、それぞれ実際
に入力する前記仮数部入力信号のビット幅及び規格によ
り予め定まる仮数部出力信号のビット幅であり、前記第
2シフト手段は、前記選択手段が前記第1シフト手段の
前記出力信号を出力するときには、前記仮数部入力信号
の最上位ビットを削除し且つその最下位ビットを含めて
(x−y−1)で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトし、他方、前記選択手段が前記デコーダ手段の前記
出力信号を出力するときには、前記仮数部入力信号の前
記最下位ビットを含めて(x−y)で与えられる数だけ
の前記最下位ビット側の各ビットを削除するように前記
仮数部入力信号をシフトする。
【0083】請求項23に係る発明では、請求項22記
載の浮動小数点演算装置の正規化回路装置において、前
記第1シフト手段は、前記最上位ビットを除いた前記先
頭1検出手段の前記出力信号の出力ポートと前記選択手
段の一方の入力ポートとを接続する配線層のみによって
実現されており、前記選択手段の他方の入力ポートには
前記デコーダ手段の前記出力信号が入力する。
載の浮動小数点演算装置の正規化回路装置において、前
記第1シフト手段は、前記最上位ビットを除いた前記先
頭1検出手段の前記出力信号の出力ポートと前記選択手
段の一方の入力ポートとを接続する配線層のみによって
実現されており、前記選択手段の他方の入力ポートには
前記デコーダ手段の前記出力信号が入力する。
【0084】請求項24に係る発明では、請求項23記
載の浮動小数点演算装置の正規化回路装置において、前
記制御信号生成手段は、入力した前記指数部入力信号に
対して先ずデコード化した上で、デコード後の前記指数
部入力信号と前記仮数部入力信号とに基づき前記判断を
実行する。
載の浮動小数点演算装置の正規化回路装置において、前
記制御信号生成手段は、入力した前記指数部入力信号に
対して先ずデコード化した上で、デコード後の前記指数
部入力信号と前記仮数部入力信号とに基づき前記判断を
実行する。
【0085】請求項25の発明に係る浮動小数点演算装
置の正規化回路装置は、所定の浮動小数点演算処理を施
された仮数部入力信号と指数部入力信号とを受けて、前
記仮数部入力信号と前記指数部入力信号とに基づき前記
正規化回路装置の出力結果が正規化数となるか、非正規
化数となるか、それとも前記仮数部入力信号が0値を与
える0機能状態かを判断し、その判断結果に応じて前記
仮数部入力信号と前記指数部入力信号とに対する正規化
処理を行うものである。
置の正規化回路装置は、所定の浮動小数点演算処理を施
された仮数部入力信号と指数部入力信号とを受けて、前
記仮数部入力信号と前記指数部入力信号とに基づき前記
正規化回路装置の出力結果が正規化数となるか、非正規
化数となるか、それとも前記仮数部入力信号が0値を与
える0機能状態かを判断し、その判断結果に応じて前記
仮数部入力信号と前記指数部入力信号とに対する正規化
処理を行うものである。
【0086】
【発明の実施の形態】図1は、浮動小数点演算装置の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【0087】浮動小数点演算においては、図1の演算回
路50によって行われた演算結果の出力(バイナリ値)
に対して、通常その正規化を行い、仮数部が1≦仮数部
<2の範囲内(1.△△△△の形式:△は1又は0を意
味する)にあるようにする。但し、指数部が0の場合に
は、非正規化数として、その仮数部を1より小さい数
(0.△△△の形式)で表す。これらの演算は、周知の
通り、IEEE754規格に準じる。さらに、仮数部が
0の場合には、指数部も0とする(これを、0機能と呼
ぶ)。以下に述べる各実施の形態は、このような演算
(正規化演算,非正規化演算,0機能演算)を行う正規
化回路装置1(図1)に関するものである。
路50によって行われた演算結果の出力(バイナリ値)
に対して、通常その正規化を行い、仮数部が1≦仮数部
<2の範囲内(1.△△△△の形式:△は1又は0を意
味する)にあるようにする。但し、指数部が0の場合に
は、非正規化数として、その仮数部を1より小さい数
(0.△△△の形式)で表す。これらの演算は、周知の
通り、IEEE754規格に準じる。さらに、仮数部が
0の場合には、指数部も0とする(これを、0機能と呼
ぶ)。以下に述べる各実施の形態は、このような演算
(正規化演算,非正規化演算,0機能演算)を行う正規
化回路装置1(図1)に関するものである。
【0088】(実施の形態1)浮動小数点演算装置にお
ける正規化回路装置1の一例を、図2に示す。図2にお
いて、各参照符号は、それぞれ次のものを示す。即ち、
2はプライオリティ・エンコーダ回路、3はリファレン
ス信号生成回路、4はデコーダ回路、5はリーディング
1ディテクタ回路、6は減算器回路、7a,7bはマル
チ・プレクサ回路、すなわちMUX回路、8はANDゲ
ート回路、9はORゲート回路、10はシフタ回路であ
る。各部3,8,9は、中核部分たる「制御信号生成部
20」を形成する。この制御信号生成部20は、後述説
明から明らかな通り、仮数部入力信号と指数部入力信号
とを受けて、指数部入力信号が与える10進数値が、仮
数部入力信号の最上位ビットからみてビット状態が最初
に1となるビット位置としての先頭1ビット位置の番数
値以上のときには第1レベルの制御信号を生成する一
方、指数部入力信号の前記10進数値が、先頭1ビット
位置の番数値未満のとき又は仮数部入力信号が0値を与
えるときには第2レベルの制御信号を生成する。
ける正規化回路装置1の一例を、図2に示す。図2にお
いて、各参照符号は、それぞれ次のものを示す。即ち、
2はプライオリティ・エンコーダ回路、3はリファレン
ス信号生成回路、4はデコーダ回路、5はリーディング
1ディテクタ回路、6は減算器回路、7a,7bはマル
チ・プレクサ回路、すなわちMUX回路、8はANDゲ
ート回路、9はORゲート回路、10はシフタ回路であ
る。各部3,8,9は、中核部分たる「制御信号生成部
20」を形成する。この制御信号生成部20は、後述説
明から明らかな通り、仮数部入力信号と指数部入力信号
とを受けて、指数部入力信号が与える10進数値が、仮
数部入力信号の最上位ビットからみてビット状態が最初
に1となるビット位置としての先頭1ビット位置の番数
値以上のときには第1レベルの制御信号を生成する一
方、指数部入力信号の前記10進数値が、先頭1ビット
位置の番数値未満のとき又は仮数部入力信号が0値を与
えるときには第2レベルの制御信号を生成する。
【0089】又、出力信号B”の最上位ビットB”24の
出力ラインが、ライン5Aである。
出力ラインが、ライン5Aである。
【0090】また、図2において、記号Aは指数部の入
力値を与える指数部入力信号を、記号Bは仮数部の入力
値を与える仮数部入力信号を、信号Cは指数部の出力値
を与える指数部出力信号を、それぞれ示す。また、記号
Dは、仮数部入力信号Bを正規化するための移動量(シ
フト量)を表す値を与えるシフタ制御信号である。更
に、記号Eは、仮数部の出力値を与える仮数部出力信号
を表す。尚、信号A,Bを単に入力信号と、信号C,E
を単に出力信号とも称する。
力値を与える指数部入力信号を、記号Bは仮数部の入力
値を与える仮数部入力信号を、信号Cは指数部の出力値
を与える指数部出力信号を、それぞれ示す。また、記号
Dは、仮数部入力信号Bを正規化するための移動量(シ
フト量)を表す値を与えるシフタ制御信号である。更
に、記号Eは、仮数部の出力値を与える仮数部出力信号
を表す。尚、信号A,Bを単に入力信号と、信号C,E
を単に出力信号とも称する。
【0091】次に、指数部(A、C)を8ビット、仮数
部(B、E)を24ビット、移動量(D)を25ビット
とした場合における、本回路1の各部の機能について説
明する。
部(B、E)を24ビット、移動量(D)を25ビット
とした場合における、本回路1の各部の機能について説
明する。
【0092】デコーダ回路4は、バイナリ値で表現され
た入力信号Aをデコードする回路である。その真理値表
を図3,図4に示す。また、入力が8bitの場合のデ
コーダ回路4の具体的構成の1例を、図5に示す。図5
において、参照符号11はインバータ(notゲート回
路)、参照符号12はANDゲート回路である。
た入力信号Aをデコードする回路である。その真理値表
を図3,図4に示す。また、入力が8bitの場合のデ
コーダ回路4の具体的構成の1例を、図5に示す。図5
において、参照符号11はインバータ(notゲート回
路)、参照符号12はANDゲート回路である。
【0093】リーディング1ディテクタ回路5は、入力
信号Bの最上位ビットから最下位ビット側に向けて順次
に検索し、はじめて『1』が存在するビット位置のビッ
ト状態のみを『1』とし、その他のビット位置のビット
状態を全て『0』とする回路である。図6〜図8に、入
力が24bitの場合のリーディング1ディテクタ回路
5の真理値表を示す。また、入力が24bitの場合の
リーディング1ディテクタ回路5の具体的構成の1例
を、図9に示す。図9において、参照符号11はインバ
ータ(notゲート回路)、参照符号12はANDゲー
ト回路である。但し、図6〜図8の真理値表に示す通
り、入力信号Bが0のときは、出力信号B”の最上位ビ
ットB”24が1、その他のビットB”23〜B”0が全て
0とする。この例外的処理は、「0機能」の実現を考慮
したものである。
信号Bの最上位ビットから最下位ビット側に向けて順次
に検索し、はじめて『1』が存在するビット位置のビッ
ト状態のみを『1』とし、その他のビット位置のビット
状態を全て『0』とする回路である。図6〜図8に、入
力が24bitの場合のリーディング1ディテクタ回路
5の真理値表を示す。また、入力が24bitの場合の
リーディング1ディテクタ回路5の具体的構成の1例
を、図9に示す。図9において、参照符号11はインバ
ータ(notゲート回路)、参照符号12はANDゲー
ト回路である。但し、図6〜図8の真理値表に示す通
り、入力信号Bが0のときは、出力信号B”の最上位ビ
ットB”24が1、その他のビットB”23〜B”0が全て
0とする。この例外的処理は、「0機能」の実現を考慮
したものである。
【0094】プライオリティ・エンコーダ回路2は、入
力信号Bの最上位ビッ卜B23から最下位ビットB0へ向
けて順次に検索し、はじめて『1』が存在するビット位
置の最上位ビットB23から数えた番数値から1を引いた
数をバイナリ値で表す回路である。すなわち、出力信号
B’のビット幅は、入力信号Bがnビットの場合には、
int{(1og2(n−1))+1}ビットとなる。
従って、プライオリティ・エンコーダ回路2の入力信号
Bが24ビットの場合には、出力信号B’のビット幅は
5ビットとなる。図10及び図11に、入力が24bi
tの場合におけるプライオリティ・エンコーダ回路2の
真理値表を示す。ただし、プライオリティ・エンコーダ
回路2において、入力信号Bの値が全て0の場合には、
出力信号B’の値は0とする。尚、この例外的処理は、
特別の意味をもたない。又、同回路2は、仮数部入力信
号に基づき、先頭1ビット位置の番数値を2進数表示し
た信号を出力するエンコード部に該当する。
力信号Bの最上位ビッ卜B23から最下位ビットB0へ向
けて順次に検索し、はじめて『1』が存在するビット位
置の最上位ビットB23から数えた番数値から1を引いた
数をバイナリ値で表す回路である。すなわち、出力信号
B’のビット幅は、入力信号Bがnビットの場合には、
int{(1og2(n−1))+1}ビットとなる。
従って、プライオリティ・エンコーダ回路2の入力信号
Bが24ビットの場合には、出力信号B’のビット幅は
5ビットとなる。図10及び図11に、入力が24bi
tの場合におけるプライオリティ・エンコーダ回路2の
真理値表を示す。ただし、プライオリティ・エンコーダ
回路2において、入力信号Bの値が全て0の場合には、
出力信号B’の値は0とする。尚、この例外的処理は、
特別の意味をもたない。又、同回路2は、仮数部入力信
号に基づき、先頭1ビット位置の番数値を2進数表示し
た信号を出力するエンコード部に該当する。
【0095】リファレンス信号生成回路3は、バイナリ
値で表現された入力信号Aの10進数値に1を加えた値
の数だけ、その出力信号A”の最上位ビット位置から各
ビット位置のビット状態を『1』に設定する回路であ
る。図12及び図13に、リファレンス信号生成回路3
の真理値表を示す。また、リファレンス信号生成回路3
の具体的構成の1例を図14に示す。図14において、
参照符号12はANDゲート回路、参照符号13はAN
D−ORゲート回路、参照符号14はORゲート回路で
ある。ただし、リファレンス信号生成回路3において、
入力信号Aの値が23以上の場合には、出力信号A”の
各ビット値は全て1に設定される。
値で表現された入力信号Aの10進数値に1を加えた値
の数だけ、その出力信号A”の最上位ビット位置から各
ビット位置のビット状態を『1』に設定する回路であ
る。図12及び図13に、リファレンス信号生成回路3
の真理値表を示す。また、リファレンス信号生成回路3
の具体的構成の1例を図14に示す。図14において、
参照符号12はANDゲート回路、参照符号13はAN
D−ORゲート回路、参照符号14はORゲート回路で
ある。ただし、リファレンス信号生成回路3において、
入力信号Aの値が23以上の場合には、出力信号A”の
各ビット値は全て1に設定される。
【0096】ANDゲート回路8は、信号A”及びBの
各ビットごとのAND演算を行ない、信号Gを出力す
る。すなわち、G0 =A”0 & B0,G1 =A”1 &
B1,・・・・・,G22=A”22 & B22,G23=A”
23 & B23となる。
各ビットごとのAND演算を行ない、信号Gを出力す
る。すなわち、G0 =A”0 & B0,G1 =A”1 &
B1,・・・・・,G22=A”22 & B22,G23=A”
23 & B23となる。
【0097】ORゲート回路9は、出力信号Gの全ビッ
トのOR演算を行ない出力信号G’を出力する。すなわ
ち、G”=G0OR G1OR G2OR … ORG22OR G23
の関係式が成立する。
トのOR演算を行ない出力信号G’を出力する。すなわ
ち、G”=G0OR G1OR G2OR … ORG22OR G23
の関係式が成立する。
【0098】尚、2つのゲート回路8及び9は、リファ
レンス信号と仮数部入力信号との論理積処理を行い、更
に論理積処理の結果の論理和処理を実行して論理和処理
の結果を制御信号として出力する論理演算部を形成す
る。
レンス信号と仮数部入力信号との論理積処理を行い、更
に論理積処理の結果の論理和処理を実行して論理和処理
の結果を制御信号として出力する論理演算部を形成す
る。
【0099】減算回路6とMUX回路7b(選択部に該
当)とは、指数部入力信号とエンコード手段の出力信号
と制御信号とを受けて、制御信号が第1レベルにあると
きには指数部入力信号とエンコード手段の出力信号との
減算結果を指数部出力信号として出力し、制御信号が第
2レベルにあるときには0値を指数部出力信号として出
力する、指数部出力信号決定部を構成する。
当)とは、指数部入力信号とエンコード手段の出力信号
と制御信号とを受けて、制御信号が第1レベルにあると
きには指数部入力信号とエンコード手段の出力信号との
減算結果を指数部出力信号として出力し、制御信号が第
2レベルにあるときには0値を指数部出力信号として出
力する、指数部出力信号決定部を構成する。
【0100】減算器回路6は、入力信号A,出力信号
B’をそれぞれ入力信号S、Rとし、この入力信号S、
Rに対して減算処理を行い、その減算結果を、出力信号
端子(S−R)から出力信号Hとして出力する。
B’をそれぞれ入力信号S、Rとし、この入力信号S、
Rに対して減算処理を行い、その減算結果を、出力信号
端子(S−R)から出力信号Hとして出力する。
【0101】MUX回路7(7a,7b)は、制御信号
G’を制御信号Sとして受信し、この制御信号Sのレベ
ルに応じて、両入力信号P(7bでは接地)、Q(7b
では出力信号Hに等しい)を選択する回路である。即
ち、制御信号Sが『0』の時には、出力信号Cとしては
入力信号Pが、制御信号Sが『1』のときには、出力信
号Cとしては入力信号Qが選択される。尚、制御信号S
ないしG’の一方のレベル値『1』を「第1レベル」と
呼ぶならば、他方のレベル値『0』は、「第2レベル」
と称されることとなる。
G’を制御信号Sとして受信し、この制御信号Sのレベ
ルに応じて、両入力信号P(7bでは接地)、Q(7b
では出力信号Hに等しい)を選択する回路である。即
ち、制御信号Sが『0』の時には、出力信号Cとしては
入力信号Pが、制御信号Sが『1』のときには、出力信
号Cとしては入力信号Qが選択される。尚、制御信号S
ないしG’の一方のレベル値『1』を「第1レベル」と
呼ぶならば、他方のレベル値『0』は、「第2レベル」
と称されることとなる。
【0102】シフタ回路10は、制御信号D(T)の値
に応じて、入力信号Bをシフトする回路である。制御信
号Dが25bitの場合としたときのその真理値表を、
図15〜図17に示す。また、シフタ回路10の具体的
構成の1例を、図18及び図19に示す。図18,図1
9において、参照符号15はNチャネルMOS型FET
である。
に応じて、入力信号Bをシフトする回路である。制御信
号Dが25bitの場合としたときのその真理値表を、
図15〜図17に示す。また、シフタ回路10の具体的
構成の1例を、図18及び図19に示す。図18,図1
9において、参照符号15はNチャネルMOS型FET
である。
【0103】次に、回路動作について説明する。
【0104】先ず、指数部の入力信号A、仮数部の入力
信号Bを、それぞれ、A=127、B=0000 00
01 0001 0001 0001 0001とした
場合について、その回路動作を考えることとする。
信号Bを、それぞれ、A=127、B=0000 00
01 0001 0001 0001 0001とした
場合について、その回路動作を考えることとする。
【0105】(1)リファレンス信号生成回路3の出力
信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
【0106】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0001 0001 0001 000
1 0001。
値は、以下の通りとなる。 G=0000 0001 0001 0001 000
1 0001。
【0107】(3)ORゲート回路9の出力信号、即ち
制御信号G’の値は、以下の通りとなる。 G’=|G→1。
制御信号G’の値は、以下の通りとなる。 G’=|G→1。
【0108】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=7となる。
の出力信号B’の値は、B’=7となる。
【0109】(5)減算器回路6の出力信号Hの値は、
以下の通りとなる。 H=A−B’→127−7→120。
以下の通りとなる。 H=A−B’→127−7→120。
【0110】(6)MUX回路7bの出力信号Cの値
は、以下の通りとなる。 C=G’?H:0→1?120:0→120。
は、以下の通りとなる。 C=G’?H:0→1?120:0→120。
【0111】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
【0112】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0113】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
【0114】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
【0115】以上の様に、本正規化回路1は、正しく正
規化演算を実行している。
規化演算を実行している。
【0116】次に、A=5、B=0000 0001
0001 0001 0001 0001の場合につい
て検討する。
0001 0001 0001 0001の場合につい
て検討する。
【0117】(1)リファレンス信号生成回路3の出力
信号A”の値は、以下の通りとなる。 A”=1111 1100 0000 0000 00
00 0000。
信号A”の値は、以下の通りとなる。 A”=1111 1100 0000 0000 00
00 0000。
【0118】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
【0119】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→0となる。
値は、G’=|G→0となる。
【0120】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=7となる。
の出力信号B’の値は、B’=7となる。
【0121】(5)減算器回路6の出力信号Hの値は、
以下の通りとなる。 H=A−B’→5−7→−2。
以下の通りとなる。 H=A−B’→5−7→−2。
【0122】(6)MUX回路7bの出力信号Cの値
は、以下の通りとなる。 C=G’?H:0→0?−2:0→0。
は、以下の通りとなる。 C=G’?H:0→0?−2:0→0。
【0123】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0100 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0100 0000 0000 00
00 0000。
【0124】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0125】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=0 0000 0100 0000 0000 0
000 0000。
は、以下の通りとなる。 D=0 0000 0100 0000 0000 0
000 0000。
【0126】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=0010 0010 0010 0010 001
0 0000。
は、以下の通りとなる。 E=0010 0010 0010 0010 001
0 0000。
【0127】以上の様に、本回路1は、非正規化演算を
正しく実行している。
正しく実行している。
【0128】さらに、A=7、B=0000 0001
0001 0001 00010001の場合につい
て検討する。
0001 0001 00010001の場合につい
て検討する。
【0129】(1)リファレンス信号生成回路3の出力
信号A”の値は、以下の通りとなる。 A”=1111 1111 0000 0000 00
00 0000。
信号A”の値は、以下の通りとなる。 A”=1111 1111 0000 0000 00
00 0000。
【0130】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0001 0000 0000 000
0 0000。
値は、以下の通りとなる。 G=0000 0001 0000 0000 000
0 0000。
【0131】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→1となる。
値は、G’=|G→1となる。
【0132】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=7となる。
の出力信号B’の値は、B’=7となる。
【0133】(5)減算器回路6の出力信号Hの値は、
以下の通りとなる。 H=A−B’→7−7→0。
以下の通りとなる。 H=A−B’→7−7→0。
【0134】(6)MUX回路7bの出力信号Cの値
は、以下の通りとなる。 C=G’?H:0→1?0:0→0。
は、以下の通りとなる。 C=G’?H:0→1?0:0→0。
【0135】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0001 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0001 0000 0000 00
00 0000。
【0136】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0137】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
【0138】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
【0139】また、A=127、B=0000 000
0 0000 0000 00000000の場合につ
いて検討する。
0 0000 0000 00000000の場合につ
いて検討する。
【0140】(1)リファレンス信号生成回路3の出力
信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
【0141】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
【0142】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→0となる。
値は、G’=|G→0となる。
【0143】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=0となる。
の出力信号B’の値は、B’=0となる。
【0144】(5)減算器回路6の出力信号Hの値は、
以下の通りとなる。 H=A−B’→127−0→127。
以下の通りとなる。 H=A−B’→127−0→127。
【0145】(6)MUX回路7bの出力信号Cの値
は、以下の通りとなる。 C=G’?H:0→0?127:0→0。
は、以下の通りとなる。 C=G’?H:0→0?127:0→0。
【0146】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
【0147】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=1 0000 0000 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=1 0000 0000 0000 0000
0000 0000。
【0148】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=1 0000 0000 0000 0000 0
000 0000。
は、以下の通りとなる。 D=1 0000 0000 0000 0000 0
000 0000。
【0149】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=0000 0000 0000 0000 000
0 0000。
は、以下の通りとなる。 E=0000 0000 0000 0000 000
0 0000。
【0150】以上の通り、この正規化回路1において
は、仮数部及び指数部を直接入力として、仮数部側及び
指数部側のそれぞれMUX回路7a,7bを制御する制
御信号G’を生成する制御信号生成部20を、指数部側
の処理経路内に設けることにより、正規化演算処理、
非正規化演算処理、「0機能」演算処理のそれぞれ
を高速で実行可能としている。しかも、上記を実現す
るためには、図43で示したような特別の回路106を
別途設ける必要性もなくなった。このような構成は、次
の点を基礎としている。
は、仮数部及び指数部を直接入力として、仮数部側及び
指数部側のそれぞれMUX回路7a,7bを制御する制
御信号G’を生成する制御信号生成部20を、指数部側
の処理経路内に設けることにより、正規化演算処理、
非正規化演算処理、「0機能」演算処理のそれぞれ
を高速で実行可能としている。しかも、上記を実現す
るためには、図43で示したような特別の回路106を
別途設ける必要性もなくなった。このような構成は、次
の点を基礎としている。
【0151】即ち、通常、浮動小数点加算器や浮動小数
点乗算器などの浮動小数点演算装置においては、正規化
回路までの信号伝達に必要な時間は、指数部入力信号A
よりも仮数部入力信号Bの方が時間を要する。これは、
一般に指数部よりも仮数部の方がビット幅が広く、計算
が複雑になるためである。従って、浮動小数点演算装置
全体の最遅延経路は、正規化回路が含まれる場合には、
正規化回路における仮数部入力信号Bから仮数部出力信
号Eまでの経路により左右されることとなる。というこ
とは、正規化回路内の仮数部側の経路中に負荷を多く設
けないことが望まれる。
点乗算器などの浮動小数点演算装置においては、正規化
回路までの信号伝達に必要な時間は、指数部入力信号A
よりも仮数部入力信号Bの方が時間を要する。これは、
一般に指数部よりも仮数部の方がビット幅が広く、計算
が複雑になるためである。従って、浮動小数点演算装置
全体の最遅延経路は、正規化回路が含まれる場合には、
正規化回路における仮数部入力信号Bから仮数部出力信
号Eまでの経路により左右されることとなる。というこ
とは、正規化回路内の仮数部側の経路中に負荷を多く設
けないことが望まれる。
【0152】そこで、この発明においては、図2に示す
ような構成を採用している。これにより、最遅延経路
(クリティカルパス)は、仮数部入力信号Bからリーデ
ィング1ディテクタ回路5→MUX回路7a→シフタ回
路10→仮数部出力信号Eにいたる経路となり、高速な
正規化回路装置を実現することが可能になる。この場
合、仮数部入力信号Bが入力されるまでの間に、リファ
レンス信号生成回路3及びデコーダ4の演算は終了して
おり、出力信号A”,A’は既に生成されている。この
ため、AND,ORゲート回路8,9は、入力信号Bの
入力に応じて直ちに制御信号G’を生成する。
ような構成を採用している。これにより、最遅延経路
(クリティカルパス)は、仮数部入力信号Bからリーデ
ィング1ディテクタ回路5→MUX回路7a→シフタ回
路10→仮数部出力信号Eにいたる経路となり、高速な
正規化回路装置を実現することが可能になる。この場
合、仮数部入力信号Bが入力されるまでの間に、リファ
レンス信号生成回路3及びデコーダ4の演算は終了して
おり、出力信号A”,A’は既に生成されている。この
ため、AND,ORゲート回路8,9は、入力信号Bの
入力に応じて直ちに制御信号G’を生成する。
【0153】(実施の形態1の変形例1)なお、図2の
回路において、リファレンス信号生成回路3を、バイナ
リ値で表現された入力信号Aの10進数の値だけ、出力
信号A”の最上位からの各ビット位置のビット状態を全
て『1』とする回路に置き換えてもよい。何故ならば、
図2においてA=B’のとき即ちA’=B”(23〜0)
のときには、入力信号P,QのいずれをMUX回路7a
で選択してもよい。また、A=B’より減算回路6の出
力信号HはH=A−B’=0となり、MUX回路7bも
入力信号P,Qのいずれを選択してもよいので、この変
形例1では、両MUX回路ともPを選択する。図20及
び図21に、このような機能に置換されたリファレンス
信号生成回路3’の真理値表を示す。また、このリファ
レンス信号生成回路3’の具体的構成の1例を、図22
に示す。図22において、参照符号12はANDゲート
回路、参照符号13はAND−ORゲート回路、参照符
号14はORゲート回路である。ただし、リファレンス
信号生成回路3’において、入力信号Aの値が24以上
の場合には、出力信号A”の値を全て1とする。
回路において、リファレンス信号生成回路3を、バイナ
リ値で表現された入力信号Aの10進数の値だけ、出力
信号A”の最上位からの各ビット位置のビット状態を全
て『1』とする回路に置き換えてもよい。何故ならば、
図2においてA=B’のとき即ちA’=B”(23〜0)
のときには、入力信号P,QのいずれをMUX回路7a
で選択してもよい。また、A=B’より減算回路6の出
力信号HはH=A−B’=0となり、MUX回路7bも
入力信号P,Qのいずれを選択してもよいので、この変
形例1では、両MUX回路ともPを選択する。図20及
び図21に、このような機能に置換されたリファレンス
信号生成回路3’の真理値表を示す。また、このリファ
レンス信号生成回路3’の具体的構成の1例を、図22
に示す。図22において、参照符号12はANDゲート
回路、参照符号13はAND−ORゲート回路、参照符
号14はORゲート回路である。ただし、リファレンス
信号生成回路3’において、入力信号Aの値が24以上
の場合には、出力信号A”の値を全て1とする。
【0154】このようなリファレンス信号生成回路3’
を用いたときの正規化回路1の動作について説明する。
を用いたときの正規化回路1の動作について説明する。
【0155】先ず、指数部の入力信号A=127、仮数
部の入力信号B=0000 0001 0001 00
01 0001 0001の場合を検討する。
部の入力信号B=0000 0001 0001 00
01 0001 0001の場合を検討する。
【0156】(1)リファレンス信号生成回路3’の出
力信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
力信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
【0157】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0001 0001 0001 000
1 0001。
値は、以下の通りとなる。 G=0000 0001 0001 0001 000
1 0001。
【0158】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→1となる。
値は、G’=|G→1となる。
【0159】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=7となる。
の出力信号B’の値は、B’=7となる。
【0160】(5)減算器回路6の出力信号Hの値は、
以下の通りとなる。 H=A−B’→127−7→120。
以下の通りとなる。 H=A−B’→127−7→120。
【0161】(6)MUX回路7bの出力信号Cの値
は、以下の通りとなる。 C=G’?H:0→1?120:0→120。
は、以下の通りとなる。 C=G’?H:0→1?120:0→120。
【0162】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
【0163】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0164】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
【0165】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
【0166】以上の通り、変形例1もまた、正しく正規
化演算を実行する。
化演算を実行する。
【0167】次に、A=5、B=0000 0001
0001 0001 0001 0001を考える。
0001 0001 0001 0001を考える。
【0168】(1)リファレンス信号生成回路3’の出
力信号A”の値は、以下の通りとなる。 A”=1111 1000 0000 0000 00
00 0000。
力信号A”の値は、以下の通りとなる。 A”=1111 1000 0000 0000 00
00 0000。
【0169】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
【0170】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→0となる。
値は、G’=|G→0となる。
【0171】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=7となる。
の出力信号B’の値は、B’=7となる。
【0172】(5)減算器回路6の出力信号Hの値は、
以下の通りとなる。 H=A−B’→5−7→−2。
以下の通りとなる。 H=A−B’→5−7→−2。
【0173】(6)MUX回路7bの出力信号Cの値
は、以下の通りとなる。 C=G’?H:0→0?−2:0→0。
は、以下の通りとなる。 C=G’?H:0→0?−2:0→0。
【0174】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0100 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0100 0000 0000 00
00 0000。
【0175】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0176】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=0 0000 0100 0000 0000 0
000 0000。
は、以下の通りとなる。 D=0 0000 0100 0000 0000 0
000 0000。
【0177】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=0010 0010 0010 0010 001
0 0000。
は、以下の通りとなる。 E=0010 0010 0010 0010 001
0 0000。
【0178】以上のように、変形例1は、確実に非正規
化演算を実行している。
化演算を実行している。
【0179】さらに、A=7、B=0000 0001
0001 0001 00010001の場合は、次
の通りとなる。
0001 0001 00010001の場合は、次
の通りとなる。
【0180】(1)リファレンス信号生成回路3’の出
力信号A”の値は、以下の通りとなる。 A”=1111 1110 0000 0000 00
00 0000。
力信号A”の値は、以下の通りとなる。 A”=1111 1110 0000 0000 00
00 0000。
【0181】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
【0182】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→0となる。
値は、G’=|G→0となる。
【0183】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=7となる。
の出力信号B’の値は、B’=7となる。
【0184】(5)減算器回路6の出力信号Hの値は、
以下の通りとなる。 H=A−B’→7−7→0。
以下の通りとなる。 H=A−B’→7−7→0。
【0185】(6)MUX回路7bの出力信号Cの値
は、以下の通りとなる。 C=G’?H:0→0?0:0→0。
は、以下の通りとなる。 C=G’?H:0→0?0:0→0。
【0186】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0001 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0001 0000 0000 00
00 0000。
【0187】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0188】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
【0189】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
【0190】以上の通り、変形例1もまた、正しく正規
化演算を実行している。
化演算を実行している。
【0191】また、A=127、B=0000 000
0 0000 0000 00000000について、
検討する。
0 0000 0000 00000000について、
検討する。
【0192】(1)リファレンス信号生成回路3’の出
力信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
力信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
【0193】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
【0194】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→0となる。
値は、G’=|G→0となる。
【0195】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=0となる。
の出力信号B’の値は、B’=0となる。
【0196】(5)減算器回路6の出力信号Hの値は、
以下の通りとなる。 H=A−B’→127−0→127。
以下の通りとなる。 H=A−B’→127−0→127。
【0197】(6)MUX回路7bの出力信号Cの値
は、以下の通りとなる。 C=G’?H:0→0?127:0→0。
は、以下の通りとなる。 C=G’?H:0→0?127:0→0。
【0198】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
【0199】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=1 0000 0000 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=1 0000 0000 0000 0000
0000 0000。
【0200】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=1 0000 0000 0000 0000 0
000 0000。
は、以下の通りとなる。 D=1 0000 0000 0000 0000 0
000 0000。
【0201】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=0000 0000 0000 0000 000
0 0000。
は、以下の通りとなる。 E=0000 0000 0000 0000 000
0 0000。
【0202】このように、変形例1もまた、「0機能」
を実現する。
を実現する。
【0203】変形例1は、本質的には図2の場合と同一
であるので、図2の正規化回路と同一の作用効果を奏す
る。
であるので、図2の正規化回路と同一の作用効果を奏す
る。
【0204】(実施の形態1の変形例2)なお、図2の
回路において、図23に示すように、MUX回路7bを
ANDゲート回路16に置き換えることができる。この
場合には、制御信号G’が0の場合に指数部の出力信号
Cが0となる。また、制御信号G’が1の場合は、指数
部の出力信号Cは減算器回路6の出力信号Hと等しくな
る。
回路において、図23に示すように、MUX回路7bを
ANDゲート回路16に置き換えることができる。この
場合には、制御信号G’が0の場合に指数部の出力信号
Cが0となる。また、制御信号G’が1の場合は、指数
部の出力信号Cは減算器回路6の出力信号Hと等しくな
る。
【0205】(実施の形態1の変形例3)さらに、図2
の正規化回路に対して、図23に示すようにMUX回路
7bをANDゲート回路16に置き換えると共に、リフ
ァレンス信号生成回路3を図22に示したリファレンス
信号生成回路3’に置き換えてもよい。
の正規化回路に対して、図23に示すようにMUX回路
7bをANDゲート回路16に置き換えると共に、リフ
ァレンス信号生成回路3を図22に示したリファレンス
信号生成回路3’に置き換えてもよい。
【0206】(実施の形態2)浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図24に示
す。この正規化回路1Aの特徴点は、図2の正規化回路
1における、減算器回路6とMUX回路7bとからなる
「指数部出力信号決定部」の構成を変形した点にある。
ける正規化回路装置の別の実施の形態を、図24に示
す。この正規化回路1Aの特徴点は、図2の正規化回路
1における、減算器回路6とMUX回路7bとからなる
「指数部出力信号決定部」の構成を変形した点にある。
【0207】図24において、参照符号2はプライオリ
ティ・エンコーダ回路、3はリファレンス信号生成回
路、4はデコーダ回路、5はリーディング1ディテクタ
回路、6Aは減算器回路、7a,7cはMUX回路(選
択部)、8はANDゲート回路、9はORゲート回路、
10はシフタ回路である。これらの内、MUX回路7
c,減算器回路6Aを除く各部は、図2中の対応する各
部と同一のものである。
ティ・エンコーダ回路、3はリファレンス信号生成回
路、4はデコーダ回路、5はリーディング1ディテクタ
回路、6Aは減算器回路、7a,7cはMUX回路(選
択部)、8はANDゲート回路、9はORゲート回路、
10はシフタ回路である。これらの内、MUX回路7
c,減算器回路6Aを除く各部は、図2中の対応する各
部と同一のものである。
【0208】また、図24において、各記号A〜Eは、
図2における対応する記号と同一のものを示す。
図2における対応する記号と同一のものを示す。
【0209】MUX回路7cは、制御信号G’が1のと
き、入力信号Q(=B’)を出力し、制御信号G’が0
のとき入力信号P(=A)を出力する。
き、入力信号Q(=B’)を出力し、制御信号G’が0
のとき入力信号P(=A)を出力する。
【0210】次に、指数部(A、C)を8ビット、仮数
部(B、E)を24ビット、移動量(D)を25ビット
とした時の、回路動作について説明する。
部(B、E)を24ビット、移動量(D)を25ビット
とした時の、回路動作について説明する。
【0211】先ず、指数部の入力信号A、仮数部の入力
信号Bをそれぞれ、A=127、B=0000 000
1 0001 0001 0001 0001とする。
信号Bをそれぞれ、A=127、B=0000 000
1 0001 0001 0001 0001とする。
【0212】(1)リファレンス信号生成回路3の出力
信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
【0213】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0001 0001 0001 000
1 0001。
値は、以下の通りとなる。 G=0000 0001 0001 0001 000
1 0001。
【0214】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→1となる。
値は、G’=|G→1となる。
【0215】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=7となる。
の出力信号B’の値は、B’=7となる。
【0216】(5)MUX回路7cの出力信号Hの値
は、以下の通りとなる。 H=G’?B’:A→1?7:127→7。
は、以下の通りとなる。 H=G’?B’:A→1?7:127→7。
【0217】(6)減算器回路6Aの出力信号Cの値
は、以下の通りとなる。 C=A−H→127−7→120。
は、以下の通りとなる。 C=A−H→127−7→120。
【0218】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
【0219】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0220】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
【0221】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
【0222】次に、A=5、B=0000 0001
0001 0001 0001 0001とする。
0001 0001 0001 0001とする。
【0223】(1)リファレンス信号生成回路3の出力
信号A”の値は、以下の通りとなる。 A”=1111 1100 0000 0000 00
00 0000。
信号A”の値は、以下の通りとなる。 A”=1111 1100 0000 0000 00
00 0000。
【0224】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
【0225】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→0となる。
値は、G’=|G→0となる。
【0226】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=7となる。
の出力信号B’の値は、B’=7となる。
【0227】(5)MUX回路7cの出力信号Hの値
は、以下の通りとなる。 H=G’?B’:A→0?7:5→5。
は、以下の通りとなる。 H=G’?B’:A→0?7:5→5。
【0228】(6)減算器回路6Aの出力信号Cの値
は、以下の通りとなる。 C=A−H→5−5→0。
は、以下の通りとなる。 C=A−H→5−5→0。
【0229】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0100 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0100 0000 0000 00
00 0000。
【0230】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0231】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=0 0000 0100 0000 0000 0
000 0000。
は、以下の通りとなる。 D=0 0000 0100 0000 0000 0
000 0000。
【0232】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=0010 0010 0010 0010 001
0 0000。
は、以下の通りとなる。 E=0010 0010 0010 0010 001
0 0000。
【0233】さらに、A=7、B=0000 0001
0001 0001 00010001とする。
0001 0001 00010001とする。
【0234】(1)リファレンス信号生成回路3の出力
信号A”の値は、以下の通りとなる。 A”=1111 1111 0000 0000 00
00 0000。
信号A”の値は、以下の通りとなる。 A”=1111 1111 0000 0000 00
00 0000。
【0235】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0001 0000 0000 000
0 0000。
値は、以下の通りとなる。 G=0000 0001 0000 0000 000
0 0000。
【0236】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→1となる。
値は、G’=|G→1となる。
【0237】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=7となる。
の出力信号B’の値は、B’=7となる。
【0238】(5)MUX回路7cの出力信号Hの値
は、以下の通りとなる。 H=G’?B’:A→1?7:7→7。
は、以下の通りとなる。 H=G’?B’:A→1?7:7→7。
【0239】(6)減算器回路6Aの出力信号Cの値
は、以下の通りとなる。 C=A−H→7−7→0。
は、以下の通りとなる。 C=A−H→7−7→0。
【0240】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0001 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0001 0000 0000 00
00 0000。
【0241】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0242】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
は、以下の通りとなる。 D=0 0000 0001 0000 0000 0
000 0000。
【0243】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
は、以下の通りとなる。 E=1000 1000 1000 1000 100
0 0000。
【0244】また、A=127、B=0000 000
0 0000 0000 00000000とする。
0 0000 0000 00000000とする。
【0245】(1)リファレンス信号生成回路3の出力
信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
信号A”の値は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
【0246】(2)ANDゲート回路8の出力信号Gの
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
値は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
【0247】(3)ORゲート回路9の出力信号G’の
値は、G’=|G→0となる。
値は、G’=|G→0となる。
【0248】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、B’=0となる。
の出力信号B’の値は、B’=0となる。
【0249】(5)MUX回路7cの出力信号Hの値
は、以下の通りとなる。 H=G’?B’:A→1?0:127→127。
は、以下の通りとなる。 H=G’?B’:A→1?0:127→127。
【0250】(6)減算器回路6Aの出力信号Cの値
は、以下の通りとなる。 C=A−H→127−127→0。
は、以下の通りとなる。 C=A−H→127−127→0。
【0251】(7)デコーダ回路4の出力信号A’の値
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
は、以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
【0252】(8)リーディング1ディテクタ回路5の
出力信号B”の値は、以下の通りとなる。 B”=1 0000 0000 0000 0000
0000 0000。
出力信号B”の値は、以下の通りとなる。 B”=1 0000 0000 0000 0000
0000 0000。
【0253】(9)MUX回路7aの出力信号Dの値
は、以下の通りとなる。 D=1 0000 0000 0000 0000 0
000 0000。
は、以下の通りとなる。 D=1 0000 0000 0000 0000 0
000 0000。
【0254】(10)シフタ回路10の出力信号Eの値
は、以下の通りとなる。 E=0000 0000 0000 0000 000
0 0000。
は、以下の通りとなる。 E=0000 0000 0000 0000 000
0 0000。
【0255】以上の通り、実施の形態2においても実施
の形態1と同一の効果を奏し得る。
の形態1と同一の効果を奏し得る。
【0256】なお、図24の回路において、リファレン
ス信号生成回路3を、図22に示したリファレンス信号
生成回路3’に置き換えてもよい。
ス信号生成回路3を、図22に示したリファレンス信号
生成回路3’に置き換えてもよい。
【0257】(実施の形態3)浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図25に示
す。図25の正規化回路1Bは、図2の正規化回路1の
エンコード部の改良に係るものであり、プライオリティ
・エンコーダ2に代えて、リーディング1ディテクタ回
路5の出力をエンコードするエンコーダ17を備えた点
に特徴を有する。従って、ここでは、両回路5,17が
上記エンコード部を形成することとなる。これは、図2
のように入力信号Bを直接エンコード化する場合には、
プライオリティ・エンコーダ回路2の論理回路構成が複
雑化して、正規化回路1中に占めるその面積が増大し、
大規模な回路となるので、この問題点を克服する点にあ
る。
ける正規化回路装置の別の実施の形態を、図25に示
す。図25の正規化回路1Bは、図2の正規化回路1の
エンコード部の改良に係るものであり、プライオリティ
・エンコーダ2に代えて、リーディング1ディテクタ回
路5の出力をエンコードするエンコーダ17を備えた点
に特徴を有する。従って、ここでは、両回路5,17が
上記エンコード部を形成することとなる。これは、図2
のように入力信号Bを直接エンコード化する場合には、
プライオリティ・エンコーダ回路2の論理回路構成が複
雑化して、正規化回路1中に占めるその面積が増大し、
大規模な回路となるので、この問題点を克服する点にあ
る。
【0258】従って、図25において、エンコーダ回路
17を除いて、他の各要素は図2中の対応するものと同
一である。また、図25において、各記号A〜Eも、図
2の場合と同一である。
17を除いて、他の各要素は図2中の対応するものと同
一である。また、図25において、各記号A〜Eも、図
2の場合と同一である。
【0259】次に、指数部(A、C)を8ビット、仮数
部(B、E)を24ビット、移動量(D)を25ビット
とした場合について、説明する。
部(B、E)を24ビット、移動量(D)を25ビット
とした場合について、説明する。
【0260】エンコーダ回路17は、リーディング1デ
ィテクタ5の出力信号B”をその入力信号とし、当該入
力信号B”の最上位ビットから検索して、『1』が存在
するビット位置の番数値から1を引いた数をバイナリ値
で表す回路である。すなわち、出力信号B’のビット幅
は、入力信号B”がnビットの場合には、{int(1
og2(n−1))+1}ビットとなる。従って、エン
コーダ回路17の入力信号B”が25ビットの場合に
は、出力信号B’のビット幅は5ビットとなる。図26
及び図27に、入力が25bitの場合のエンコーダ回
路17の真理値表を示す。又、図28に、エンコーダ回
路17の具体的構成の一例を示す。図28の回路構成よ
り明らかな通り、論理回路の構成が容易化されるので、
正規化回路内でのエンコーダ回路17の占有面積を小規
模なものとすることができる。
ィテクタ5の出力信号B”をその入力信号とし、当該入
力信号B”の最上位ビットから検索して、『1』が存在
するビット位置の番数値から1を引いた数をバイナリ値
で表す回路である。すなわち、出力信号B’のビット幅
は、入力信号B”がnビットの場合には、{int(1
og2(n−1))+1}ビットとなる。従って、エン
コーダ回路17の入力信号B”が25ビットの場合に
は、出力信号B’のビット幅は5ビットとなる。図26
及び図27に、入力が25bitの場合のエンコーダ回
路17の真理値表を示す。又、図28に、エンコーダ回
路17の具体的構成の一例を示す。図28の回路構成よ
り明らかな通り、論理回路の構成が容易化されるので、
正規化回路内でのエンコーダ回路17の占有面積を小規
模なものとすることができる。
【0261】(実施の形態3の変形例1)なお、図25
の正規化回路1Bにおいて、リファレンス信号生成回路
3を、図22に示したリファレンス信号生成回路3’に
置き換えてもよい。ただし、リファレンス信号生成回路
3’において、入力信号Aの値が24以上の場合には、
出力信号A”の値を全て1とする。
の正規化回路1Bにおいて、リファレンス信号生成回路
3を、図22に示したリファレンス信号生成回路3’に
置き換えてもよい。ただし、リファレンス信号生成回路
3’において、入力信号Aの値が24以上の場合には、
出力信号A”の値を全て1とする。
【0262】(実施の形態3の変形例2)また、図25
の正規化回路1Bにおいて、MUX回路7bをANDゲ
ート回路16に置き換えることができる。この場合の正
規化回路の構成を、図29に示す。
の正規化回路1Bにおいて、MUX回路7bをANDゲ
ート回路16に置き換えることができる。この場合の正
規化回路の構成を、図29に示す。
【0263】(実施の形態3の変形例3)さらに、図2
9に示すようにMUX回路7bをANDゲート回路16
に置き換え、かつリファレンス信号生成回路3を図22
に示したリファレンス信号生成回路3’に置き換えても
よい。
9に示すようにMUX回路7bをANDゲート回路16
に置き換え、かつリファレンス信号生成回路3を図22
に示したリファレンス信号生成回路3’に置き換えても
よい。
【0264】(実施の形態4)浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図30に示
す。この正規化回路1Cは、図25の正規化回路1Bに
図24の正規化回路1Aにおける特徴点を適用したもの
である。即ち、図25の回路6,7bの組合せから成る
「指数部出力信号決定部」を図30の回路7C,6の組
合せに置換えている。
ける正規化回路装置の別の実施の形態を、図30に示
す。この正規化回路1Cは、図25の正規化回路1Bに
図24の正規化回路1Aにおける特徴点を適用したもの
である。即ち、図25の回路6,7bの組合せから成る
「指数部出力信号決定部」を図30の回路7C,6の組
合せに置換えている。
【0265】なお、図30の回路において、リファレン
ス信号生成回路3を、図22に示したリファレンス信号
生成回路3’に置き換えてもよい。
ス信号生成回路3を、図22に示したリファレンス信号
生成回路3’に置き換えてもよい。
【0266】(実施の形態5)浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図31に示
す。この正規化回路1Dは、図2のリファレンス信号生
成回路3のように入力信号Aを直接入力とするのではな
く、デコーダ回路4の出力信号A’を入力とするリファ
レンス信号生成回路19(主たるリファレンス信号生成
回路とも称する)を具備した点に特徴を有しており、そ
の他の点では、図2の正規化回路1と同一構成を有す
る。これは、後で示される通り、デコーダ回路4の出力
からリファレンス信号A”を生成した方が回路構成的に
みて有利だからである。
ける正規化回路装置の別の実施の形態を、図31に示
す。この正規化回路1Dは、図2のリファレンス信号生
成回路3のように入力信号Aを直接入力とするのではな
く、デコーダ回路4の出力信号A’を入力とするリファ
レンス信号生成回路19(主たるリファレンス信号生成
回路とも称する)を具備した点に特徴を有しており、そ
の他の点では、図2の正規化回路1と同一構成を有す
る。これは、後で示される通り、デコーダ回路4の出力
からリファレンス信号A”を生成した方が回路構成的に
みて有利だからである。
【0267】以上の通り、両回路4,19は「リファレ
ンス信号生成部」を形成しており、これとゲート回路
8,9からなる「論理演算部」とが、ここでは、上記し
た制御信号生成部20に対応する「制御信号生成部2
0’」を形成する。
ンス信号生成部」を形成しており、これとゲート回路
8,9からなる「論理演算部」とが、ここでは、上記し
た制御信号生成部20に対応する「制御信号生成部2
0’」を形成する。
【0268】次に、指数部(A、C)を8ビット、仮数
部(B、E)を24ビット、移動量(D)を25ビット
とした時の、回路各部について説明する。
部(B、E)を24ビット、移動量(D)を25ビット
とした時の、回路各部について説明する。
【0269】デコーダ回路4、リーディング1ディテク
タ回路5、プライオリティ・エンコーダ回路2、減算器
回路6、MUX回路7a,7b、及びシフタ回路10
は、それぞれ実施の形態1で示したものと同様に機能す
る。
タ回路5、プライオリティ・エンコーダ回路2、減算器
回路6、MUX回路7a,7b、及びシフタ回路10
は、それぞれ実施の形態1で示したものと同様に機能す
る。
【0270】デコーダ出力からリファレンス信号A”を
生成するリファレンス信号生成回路19は、バイナリ値
で表現された入力信号Aがデコーダ回路4によってデコ
ードされた信号A’をもとに、リファレンス信号A”を
生成する回路である。リファレンス信号A”は、その最
上位ビットから信号A’が『1』であるビットまでが全
て1に設定され、それ以下のビットが全て0と設定され
た信号である。図32及び図33に、リファレンス信号
生成回路19の真理値表を示す。同真理値表は、図1
2,図13に示した真理値表に実質的に対応する。ま
た、リファレンス信号生成回路19の具体的構成の1例
を、図34に示す。図34において、参照符号14はO
Rゲート回路である。ただし、リファレンス信号生成回
路19において、その入力A’が全て0の場合には、そ
の出力A”の値は全て1に設定される。
生成するリファレンス信号生成回路19は、バイナリ値
で表現された入力信号Aがデコーダ回路4によってデコ
ードされた信号A’をもとに、リファレンス信号A”を
生成する回路である。リファレンス信号A”は、その最
上位ビットから信号A’が『1』であるビットまでが全
て1に設定され、それ以下のビットが全て0と設定され
た信号である。図32及び図33に、リファレンス信号
生成回路19の真理値表を示す。同真理値表は、図1
2,図13に示した真理値表に実質的に対応する。ま
た、リファレンス信号生成回路19の具体的構成の1例
を、図34に示す。図34において、参照符号14はO
Rゲート回路である。ただし、リファレンス信号生成回
路19において、その入力A’が全て0の場合には、そ
の出力A”の値は全て1に設定される。
【0271】図34の回路構成を図14のそれと対比し
た明らかな通り、図34のリファレンス信号生成回路1
9をORゲート回路14を主に用いて設計することが可
能となり、このため、当該回路19の小規模化を実現す
ることができる。
た明らかな通り、図34のリファレンス信号生成回路1
9をORゲート回路14を主に用いて設計することが可
能となり、このため、当該回路19の小規模化を実現す
ることができる。
【0272】(実施の形態5の変形例1)なお、図31
の回路において、リファレンス信号生成回路19を、デ
コーダ回路2によってデコードされた信号A’の、最上
位ビットから、最初に『1』となるビットより1ビット
上位のビットまでを全て1とするリファレンス信号A”
を出力するリファレンス信号生成回路19’に置き換え
ることができる。図35,図36及び図37に、そのよ
うなリファレンス信号生成回路19’の真理値表及び具
体的構成の一例を、それぞれ示す。同真理値表は、図2
0,図21に示した真理値表と実質的に対応する。ただ
し、リファレンス信号生成回路19’において、入力信
号Aの値が24以上の場合には、出力A”の値を全て1
とする。
の回路において、リファレンス信号生成回路19を、デ
コーダ回路2によってデコードされた信号A’の、最上
位ビットから、最初に『1』となるビットより1ビット
上位のビットまでを全て1とするリファレンス信号A”
を出力するリファレンス信号生成回路19’に置き換え
ることができる。図35,図36及び図37に、そのよ
うなリファレンス信号生成回路19’の真理値表及び具
体的構成の一例を、それぞれ示す。同真理値表は、図2
0,図21に示した真理値表と実質的に対応する。ただ
し、リファレンス信号生成回路19’において、入力信
号Aの値が24以上の場合には、出力A”の値を全て1
とする。
【0273】(実施の形態5の変形例2)また、図31
の回路に対して、図38に示すように、MUX回路7b
をANDゲート回路16に置き換えることができる。こ
の場合、制御信号G’が0の場合に指数部の出力信号C
が0となり、制御信号G’が1の場合に指数部の出力信
号Cは出力信号Hと等しくなる。
の回路に対して、図38に示すように、MUX回路7b
をANDゲート回路16に置き換えることができる。こ
の場合、制御信号G’が0の場合に指数部の出力信号C
が0となり、制御信号G’が1の場合に指数部の出力信
号Cは出力信号Hと等しくなる。
【0274】(実施の形態5の変形例3)又、図31に
示すようにMUX回路7bをANDゲート回路16に置
き換え、かつ、図31のリファレンス信号生成回路19
を図37に示したリファレンス信号生成回路19’に置
き換えてもよい。
示すようにMUX回路7bをANDゲート回路16に置
き換え、かつ、図31のリファレンス信号生成回路19
を図37に示したリファレンス信号生成回路19’に置
き換えてもよい。
【0275】(実施の形態6)浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図39に示
す。この正規化回路1Eは、図31の正規化回路1Dに
おける回路要素6,7bの組合せをMUX回路7c,減
算回路6の組合せで実現したものであり、その他の点で
は上記正規化回路1Dと何ら異なるところはない。
ける正規化回路装置の別の実施の形態を、図39に示
す。この正規化回路1Eは、図31の正規化回路1Dに
おける回路要素6,7bの組合せをMUX回路7c,減
算回路6の組合せで実現したものであり、その他の点で
は上記正規化回路1Dと何ら異なるところはない。
【0276】なお、図39の回路において、リファレン
ス信号生成回路19を、図37に示すリファレンス信号
生成回路19’に置き換えることができる。
ス信号生成回路19を、図37に示すリファレンス信号
生成回路19’に置き換えることができる。
【0277】(実施の形態7)浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図40に示
す。この正規化回路1Fは、両実施の形態3と5のそれ
ぞれの特徴点を兼ね備えたものであり、前述したエンコ
ーダ17及びリファレンス信号生成回路19を有する。
その他の点では、同回路1Fは、実施の形態1で述べた
点と変わらない。
ける正規化回路装置の別の実施の形態を、図40に示
す。この正規化回路1Fは、両実施の形態3と5のそれ
ぞれの特徴点を兼ね備えたものであり、前述したエンコ
ーダ17及びリファレンス信号生成回路19を有する。
その他の点では、同回路1Fは、実施の形態1で述べた
点と変わらない。
【0278】これにより、実施の形態1の効果に加え
て、実施の形態3及び5が有する回路構成の容易化とい
う効果を共に奏することが可能となり、より一層回路規
模の低減を図ることができる。
て、実施の形態3及び5が有する回路構成の容易化とい
う効果を共に奏することが可能となり、より一層回路規
模の低減を図ることができる。
【0279】(実施の形態7の変形例1)なお、図40
の回路において、リファレンス信号生成回路19を、図
37で示したリファレンス信号生成回路19’に置き換
えることができる。
の回路において、リファレンス信号生成回路19を、図
37で示したリファレンス信号生成回路19’に置き換
えることができる。
【0280】(実施の形態7の変形例2)また、図40
の回路において、図41に示すように、MUX回路7b
をANDゲート回路16に置き換えることができる。
の回路において、図41に示すように、MUX回路7b
をANDゲート回路16に置き換えることができる。
【0281】(実施の形態7の変形例3)又、図40に
示すようにMUX回路7bをANDゲート回路16に置
き換え、且つリファレンス信号生成回路19を図37に
示したリファレンス信号生成回路19’に置き換えても
よい。
示すようにMUX回路7bをANDゲート回路16に置
き換え、且つリファレンス信号生成回路19を図37に
示したリファレンス信号生成回路19’に置き換えても
よい。
【0282】(実施の形態8)浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図42に示
す。正規化回路1Gは、図40の各部6,7bをMUX
回路7c,減算器回路6で置換えたものであり、その他
の点では図40の正規化回路1Fと異なるところはな
い。
ける正規化回路装置の別の実施の形態を、図42に示
す。正規化回路1Gは、図40の各部6,7bをMUX
回路7c,減算器回路6で置換えたものであり、その他
の点では図40の正規化回路1Fと異なるところはな
い。
【0283】なお、図42の回路において、リファレン
ス信号生成回路19を、図37で示したリファレンス信
号生成回路19’に置き換えることができる。
ス信号生成回路19を、図37で示したリファレンス信
号生成回路19’に置き換えることができる。
【0284】(実施の形態9)既述した通り、IEEE
754規格は、浮動小数点の表現方法として、正規化数
と非正規化数を定めている。例えば、IEEE754規
格における32ビット単精度による表現では、指数部の
値が0よりも大きく且つ255よりも小さい数の場合が
正規化数に該当し、この場合には1≦仮数部<2とさ
れ、仮数部の最上位ビットMSBのビット状態は必ず1
となるので、MSBを省略して、仮数部はMSBよりも
下位のビットのみで表わされる。従って、正規化数は
(−1)S×(1+F×2-23)×2(E-127)で表わさ
れる。他方、指数部が0になる場合である非正規化数
は、(−1)S×(F×2-23)×2(-126)で表わされ
る。
754規格は、浮動小数点の表現方法として、正規化数
と非正規化数を定めている。例えば、IEEE754規
格における32ビット単精度による表現では、指数部の
値が0よりも大きく且つ255よりも小さい数の場合が
正規化数に該当し、この場合には1≦仮数部<2とさ
れ、仮数部の最上位ビットMSBのビット状態は必ず1
となるので、MSBを省略して、仮数部はMSBよりも
下位のビットのみで表わされる。従って、正規化数は
(−1)S×(1+F×2-23)×2(E-127)で表わさ
れる。他方、指数部が0になる場合である非正規化数
は、(−1)S×(F×2-23)×2(-126)で表わされ
る。
【0285】このように、IEEE754規格における
32ビット単精度表現によれば、浮動小数点は32ビッ
トで表現され、しかもそれは、1ビットの符号ビット
S、8ビットの指数部E及び23ビットの仮数部Fから
構成されている。
32ビット単精度表現によれば、浮動小数点は32ビッ
トで表現され、しかもそれは、1ビットの符号ビット
S、8ビットの指数部E及び23ビットの仮数部Fから
構成されている。
【0286】そこで、IEEE754規格に基づく浮動
小数点演算装置では、その正規化回路装置の構成とし
て、実施の形態1ないし8の各々で記述したものを用い
るものとした場合においても、更に正規化回路装置の出
力結果(図1では、C,E)をIEEE754規格が定
める表現形式の数に最終的に変換する必要がある。その
ような変換回路が、図1で表示した変換回路51に該当
する。
小数点演算装置では、その正規化回路装置の構成とし
て、実施の形態1ないし8の各々で記述したものを用い
るものとした場合においても、更に正規化回路装置の出
力結果(図1では、C,E)をIEEE754規格が定
める表現形式の数に最終的に変換する必要がある。その
ような変換回路が、図1で表示した変換回路51に該当
する。
【0287】上記機能を有する変換回路の構成例として
は、例えば米国特許5,187,678号に開示された
ものがあり、そこで開示されたものと同等の回路構成を
具備した変換回路51を実施の形態1で記述した正規化
回路装置1に付加して成る浮動小数点演算装置のブロッ
ク回路図を、図56に示す。
は、例えば米国特許5,187,678号に開示された
ものがあり、そこで開示されたものと同等の回路構成を
具備した変換回路51を実施の形態1で記述した正規化
回路装置1に付加して成る浮動小数点演算装置のブロッ
ク回路図を、図56に示す。
【0288】同図において、ORゲート回路108は、
指数部出力信号Cの全ビット状態が0値となることを検
出する回路であり、オール0値検出時にはレベル「0」
の制御信号を出力する。
指数部出力信号Cの全ビット状態が0値となることを検
出する回路であり、オール0値検出時にはレベル「0」
の制御信号を出力する。
【0289】又、1ビットシフタ回路109は、制御信
号Jに応じて、入力する仮数部出力信号E(24ビット
信号)(入力信号と称する)を1ビット分だけシフトし
て、ビット幅が23ビットの仮数部出力信号Fを出力す
る。即ち、同回路109の真理値表としての図57に示
すように、制御信号Jが「0」値のときには、同回路1
09は、入力信号Eの全ビットを右方向、即ち最下位ビ
ットE0側へ向けて1ビット分だけシフトする。その結
果、最下位ビットE0は削除され、仮数部出力信号F
(F22〜F0)はビットE23〜E1で与えられる。他方、
制御信号Jが「0」値でないときには(正規化時)、同
回路109は、入力信号Eの全ビットをシフトせずにそ
のまま出力する。従って、仮数部出力信号F(F22〜F
0)は、ビットE22〜E0で与えられる。
号Jに応じて、入力する仮数部出力信号E(24ビット
信号)(入力信号と称する)を1ビット分だけシフトし
て、ビット幅が23ビットの仮数部出力信号Fを出力す
る。即ち、同回路109の真理値表としての図57に示
すように、制御信号Jが「0」値のときには、同回路1
09は、入力信号Eの全ビットを右方向、即ち最下位ビ
ットE0側へ向けて1ビット分だけシフトする。その結
果、最下位ビットE0は削除され、仮数部出力信号F
(F22〜F0)はビットE23〜E1で与えられる。他方、
制御信号Jが「0」値でないときには(正規化時)、同
回路109は、入力信号Eの全ビットをシフトせずにそ
のまま出力する。従って、仮数部出力信号F(F22〜F
0)は、ビットE22〜E0で与えられる。
【0290】図56に示した構成とすることで、最終的
にIEEE754規格に対応した表現形式を有する出力
信号を出力することが可能となる。しかしながら、図5
6の構成を採用したのでは、1ビットシフタ109を設
けた分だけクリティカルパスが増大することとなってい
るので、実施の形態1〜8の各正規化回路装置の構成の
採用によって演算速度の高速化を図っていても、この1
ビットシフタ109の存在により、上記高速演算化とい
う効果を十分に生かしきれなくなってしまうという問題
点が生ずる。しかも、実施の形態1〜8の各正規化回路
装置においては、仮数部出力信号の出力段階においてシ
フタ(例えば図2のシフタ10)を設けているので、図
56の構成を採用してしまうと、2個のシフタを直列に
配設することとなってしまい、しかも0値検出用のOR
回路108をも設ける必要があることと重畳して、回路
規模が増大してしまうという問題点も生じ、この点でも
図56の変換回路51の採用は好ましいものとは言えな
い。
にIEEE754規格に対応した表現形式を有する出力
信号を出力することが可能となる。しかしながら、図5
6の構成を採用したのでは、1ビットシフタ109を設
けた分だけクリティカルパスが増大することとなってい
るので、実施の形態1〜8の各正規化回路装置の構成の
採用によって演算速度の高速化を図っていても、この1
ビットシフタ109の存在により、上記高速演算化とい
う効果を十分に生かしきれなくなってしまうという問題
点が生ずる。しかも、実施の形態1〜8の各正規化回路
装置においては、仮数部出力信号の出力段階においてシ
フタ(例えば図2のシフタ10)を設けているので、図
56の構成を採用してしまうと、2個のシフタを直列に
配設することとなってしまい、しかも0値検出用のOR
回路108をも設ける必要があることと重畳して、回路
規模が増大してしまうという問題点も生じ、この点でも
図56の変換回路51の採用は好ましいものとは言えな
い。
【0291】そこで、この実施の形態9では、正規化回
路装置内のシフタ回路自身が上記変換機能をも実現しう
ることとして、変換回路を正規化回路装置の出力外部側
に設けることを不要とし、以て浮動小数点演算装置の回
路規模の低減化及び演算速度のより一層の高速化を図っ
ている。
路装置内のシフタ回路自身が上記変換機能をも実現しう
ることとして、変換回路を正規化回路装置の出力外部側
に設けることを不要とし、以て浮動小数点演算装置の回
路規模の低減化及び演算速度のより一層の高速化を図っ
ている。
【0292】以下では、上記技術的思想の下で、実施の
形態1における正規化回路装置1を改良して得られる正
規化回路装置1M(図58参照)の具体的構成について
説明する。
形態1における正規化回路装置1を改良して得られる正
規化回路装置1M(図58参照)の具体的構成について
説明する。
【0293】図59は、実施の形態9の浮動小数点演算
装置における正規化回路装置1Mの構成例を示すブロッ
ク図である。同図中、図2の各部と機能的に異なるの
は、破線で囲まれたシフト機能部21とシフタ回路22
とである。その他の部分は、図2中の同一符号の部分と
同一機能を有する。尚、出力信号Eは指数部出力信号を
示し、出力信号Fは、IEEE754規格における32
ビット単精度表現により定まる。ビット、即ち23ビッ
トのビット幅を有する仮数部出力信号を表す。
装置における正規化回路装置1Mの構成例を示すブロッ
ク図である。同図中、図2の各部と機能的に異なるの
は、破線で囲まれたシフト機能部21とシフタ回路22
とである。その他の部分は、図2中の同一符号の部分と
同一機能を有する。尚、出力信号Eは指数部出力信号を
示し、出力信号Fは、IEEE754規格における32
ビット単精度表現により定まる。ビット、即ち23ビッ
トのビット幅を有する仮数部出力信号を表す。
【0294】シフト機能部21は、リーディング1ディ
テクタ回路5の出力信号B”(25ビット)中、その最
上位ビットB”25を除いたビット幅24ビットの出力信
号B”23〜B”0を受けて、当該出力信号B”23〜B”0
の各ビット状態を、その最下位ビットB”0側へ1ビッ
ト分だけシフトする。但し、最下位ビットB”0につい
ては、同部5は、それを、入力した出力信号B”23〜
B”0の最上位ビットB”23の位置へシフトして、その
ビット状態とする。尚、このシフト機能部21は、シフ
タ回路22と区別する意味で、第1シフト部とも称さ
れ、このときシフタ回路22は第2シフト部と称され
る。
テクタ回路5の出力信号B”(25ビット)中、その最
上位ビットB”25を除いたビット幅24ビットの出力信
号B”23〜B”0を受けて、当該出力信号B”23〜B”0
の各ビット状態を、その最下位ビットB”0側へ1ビッ
ト分だけシフトする。但し、最下位ビットB”0につい
ては、同部5は、それを、入力した出力信号B”23〜
B”0の最上位ビットB”23の位置へシフトして、その
ビット状態とする。尚、このシフト機能部21は、シフ
タ回路22と区別する意味で、第1シフト部とも称さ
れ、このときシフタ回路22は第2シフト部と称され
る。
【0295】ここでは、シフト機能部21は、トランジ
スタを一切用いることなく、最上位ビットB”24を除い
たリーディング1ディテクタ回路5の出力信号B”23〜
B”0の出力ポートと、セレクタ機能部としてのMUX
回路7aのQ入力ポート(一方の入力ポートとも称す)
とを接続する配線層(interconnection layer)23
a,23bのみによって実現されている。即ち、最下位
ビットから数えて、第1番目のビットB”1から第23
番目にあたるビットB”23までの各ビットを出力するリ
ーディング1ディテクタ回路5の各出力ポートないし各
出力線を、それぞれMUX回路7aの一方の入力ポート
Q中、最下位ビットC0から、最下位ビットC0を含めて
数えたときに第23番目にあたるビットC22までの各ビ
ットを与える各入力線ないし各入力ポートに、配線層2
3aを用いてつなぎ、出力信号B”の最下位ビットB”
0を出力するリーディング1ディテクタ回路5の出力ポ
ートないし出力線を、一方の入力ポートQ中の最上位ビ
ットC23を入力する入力ポートないし入力線に、配線層
23bを用いてつなぎ合わすことにより、同部21は構
成される。ここで、信号Cは、ビット幅が24ビットの
一方の入力信号である。
スタを一切用いることなく、最上位ビットB”24を除い
たリーディング1ディテクタ回路5の出力信号B”23〜
B”0の出力ポートと、セレクタ機能部としてのMUX
回路7aのQ入力ポート(一方の入力ポートとも称す)
とを接続する配線層(interconnection layer)23
a,23bのみによって実現されている。即ち、最下位
ビットから数えて、第1番目のビットB”1から第23
番目にあたるビットB”23までの各ビットを出力するリ
ーディング1ディテクタ回路5の各出力ポートないし各
出力線を、それぞれMUX回路7aの一方の入力ポート
Q中、最下位ビットC0から、最下位ビットC0を含めて
数えたときに第23番目にあたるビットC22までの各ビ
ットを与える各入力線ないし各入力ポートに、配線層2
3aを用いてつなぎ、出力信号B”の最下位ビットB”
0を出力するリーディング1ディテクタ回路5の出力ポ
ートないし出力線を、一方の入力ポートQ中の最上位ビ
ットC23を入力する入力ポートないし入力線に、配線層
23bを用いてつなぎ合わすことにより、同部21は構
成される。ここで、信号Cは、ビット幅が24ビットの
一方の入力信号である。
【0296】このように配線のつなぎかえのみによって
同部21を構成しているので、遅延時間を生じさせるこ
となく、1ビット分のシフト機能を実現することができ
る。即ち、同部21は、クリティカルパス形成の要因と
はならない。
同部21を構成しているので、遅延時間を生じさせるこ
となく、1ビット分のシフト機能を実現することができ
る。即ち、同部21は、クリティカルパス形成の要因と
はならない。
【0297】MUX回路7aは、その一方の入力ポート
Qにおいて入力信号Cを受け取り、その他方の入力ポー
トPにおいてデコーダ回路4の出力信号A’を受けと
り、その制御ポートSにおいて制御信号G’を受けと
る。
Qにおいて入力信号Cを受け取り、その他方の入力ポー
トPにおいてデコーダ回路4の出力信号A’を受けと
り、その制御ポートSにおいて制御信号G’を受けと
る。
【0298】シフタ回路22の真理値表を、図60〜図
62に示す。又、同回路22の具体的構成例を、図63
と図64とに示す。
62に示す。又、同回路22の具体的構成例を、図63
と図64とに示す。
【0299】ところで、仮数部入力信号Bのビット幅
は、この例では24ビットとされているが、通常は27
ビット程度に設定されている。その場合には、シフタ回
路22は、正規化処理時(G’=1)には、仮数部入力
信号Bの最上位ビットと、その最下位ビットを含めて最
下位側の3ビット分とを削除するように同信号Bをシフ
トし、又、非正規化処理時及び0機能時(G’=0)に
は、仮数部入力信号Bの最下位ビットを含めた最下位ビ
ット側の4ビット分を削除するように、同信号Bをシフ
トする。
は、この例では24ビットとされているが、通常は27
ビット程度に設定されている。その場合には、シフタ回
路22は、正規化処理時(G’=1)には、仮数部入力
信号Bの最上位ビットと、その最下位ビットを含めて最
下位側の3ビット分とを削除するように同信号Bをシフ
トし、又、非正規化処理時及び0機能時(G’=0)に
は、仮数部入力信号Bの最下位ビットを含めた最下位ビ
ット側の4ビット分を削除するように、同信号Bをシフ
トする。
【0300】より一般的にシフタ回路22の機能を記載
するならば、次の通りと言えよう。即ち、IEEE規格
で定まるビット幅をyとすると、同回路22は、正規化
処理時には、ビット幅x(x≧yの整数)の仮数部入力
信号に対して、その最上位ビットと、その最下位ビット
を含めて(x−y)−1で与えられる数だけの最下位ビ
ット側のビットとを削除ないし切り捨てるようにシフト
を行い(ただし、x=y又は、x=y+1のときは、最
下位ビットの切り捨てはなし。)、正規化処理以外の場
合には、入力した仮数部入力信号に対して、その最下位
ビットを含めて(x−y)で与えられる数だけの最下位
側のビットを削除ないし切り捨てるようにシフトする。
(ただし、x=yのときは最下位ビットの切り捨てはな
し。)尚、制御信号生成部20とデコーダ回路4とは、
仮数部入力信号と指数部入力信号とを受けて、指数部入
力信号をデコードすると共に、仮数部入力信号と指数部
入力信号とに基づき正規化回路装置の出力結果が正規化
数となるか、非正規化数となるか、それとも仮数部入力
信号が0値を与える0機能状態かを判断して、正規化数
となる場合には第1レベルの制御信号を生成し、非正規
化数となる場合及び0機能状態となる場合には第2レベ
ルの制御信号を生成する、上位概念としての制御信号生
成部を形成しているとも言える。
するならば、次の通りと言えよう。即ち、IEEE規格
で定まるビット幅をyとすると、同回路22は、正規化
処理時には、ビット幅x(x≧yの整数)の仮数部入力
信号に対して、その最上位ビットと、その最下位ビット
を含めて(x−y)−1で与えられる数だけの最下位ビ
ット側のビットとを削除ないし切り捨てるようにシフト
を行い(ただし、x=y又は、x=y+1のときは、最
下位ビットの切り捨てはなし。)、正規化処理以外の場
合には、入力した仮数部入力信号に対して、その最下位
ビットを含めて(x−y)で与えられる数だけの最下位
側のビットを削除ないし切り捨てるようにシフトする。
(ただし、x=yのときは最下位ビットの切り捨てはな
し。)尚、制御信号生成部20とデコーダ回路4とは、
仮数部入力信号と指数部入力信号とを受けて、指数部入
力信号をデコードすると共に、仮数部入力信号と指数部
入力信号とに基づき正規化回路装置の出力結果が正規化
数となるか、非正規化数となるか、それとも仮数部入力
信号が0値を与える0機能状態かを判断して、正規化数
となる場合には第1レベルの制御信号を生成し、非正規
化数となる場合及び0機能状態となる場合には第2レベ
ルの制御信号を生成する、上位概念としての制御信号生
成部を形成しているとも言える。
【0301】次に、図59の回路動作の具体例について
説明する。今、指数部入力信号A、仮数部入力信号B
を、それぞれA=127、B=0000 0001 0
0010001 0001 0001とする。
説明する。今、指数部入力信号A、仮数部入力信号B
を、それぞれA=127、B=0000 0001 0
0010001 0001 0001とする。
【0302】(1)リファレンス信号生成回路3の出力
信号A”は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
信号A”は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
【0303】(2)ANDゲート回路8の出力信号G
は、以下の通りとなる。 G=0000 0001 0001 0001 000
1 0001。
は、以下の通りとなる。 G=0000 0001 0001 0001 000
1 0001。
【0304】(3)ORゲート回路9の出力信号G’
は、G’=|G→1となる。
は、G’=|G→1となる。
【0305】(4)プライオリティ・エンコーダ回路2
の出力信号B’の値は、7となる。
の出力信号B’の値は、7となる。
【0306】(5)減算器回路6の出力信号Hは、H=
A−B’→127−7→120となる。
A−B’→127−7→120となる。
【0307】(6)MUX回路7bの出力信号Eは、E
=G’?H:0→1?120:0→120となる。
=G’?H:0→1?120:0→120となる。
【0308】(7)デコーダ回路4の出力信号A’は、
以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
【0309】(8)リーディング1ディテクタ回路5の
出力信号B”は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0310】(9)入力信号Cは、以下の通りとなる。
C=0000 0000 1000 0000 000
0 0000。
0 0000。
【0311】(10)MUX回路7aの出力信号Dは、
以下の通りとなる。 D=0 0000 0000 1000 0000 0
000 0000。
以下の通りとなる。 D=0 0000 0000 1000 0000 0
000 0000。
【0312】(11)シフタ回路10の出力信号Fの値
は、以下の通りとなる。 F=000 1000 1000 1000 1000
0000。
は、以下の通りとなる。 F=000 1000 1000 1000 1000
0000。
【0313】次に、A=5、B=0000 0001
0001 0001 0001 0001の場合を考え
る。
0001 0001 0001 0001の場合を考え
る。
【0314】(1)リファレンス信号生成回路3の出力
信号A”は、以下の通りとなる。 A”=1111 1000 0000 0000 00
00 0000。
信号A”は、以下の通りとなる。 A”=1111 1000 0000 0000 00
00 0000。
【0315】(2)ANDゲート回路8の出力信号G
は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
【0316】(3)ORゲート回路9の出力信号G’
は、G’=|G→0となる。
は、G’=|G→0となる。
【0317】(4)プライオリティ・エンコーダ回路2
の出力信号B’は、7となる。
の出力信号B’は、7となる。
【0318】(5)減算器回路6の出力信号Hは、H=
A−B’→5−7→−2となる。
A−B’→5−7→−2となる。
【0319】(6)MUX回路7bの出力信号Eは、E
=G’?H:0→0?−2:0→0となる。
=G’?H:0→0?−2:0→0となる。
【0320】(7)デコーダ回路4の出力信号A’は、
以下の通りとなる。 A’=0000 0100 0000 0000 00
00 0000。
以下の通りとなる。 A’=0000 0100 0000 0000 00
00 0000。
【0321】(8)リーディング1ディテクタ回路5の
出力信号B”は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
出力信号B”は、以下の通りとなる。 B”=0 0000 0001 0000 0000
0000 0000。
【0322】(9)入力信号Cは、以下の通りとなる。
C=0000 0000 1000 0000 000
0 0000。
0 0000。
【0323】(10)MUX回路7aの出力信号Dは、
以下の通りとなる。 D=0 0000 0100 0000 0000 0
000 0000。
以下の通りとなる。 D=0 0000 0100 0000 0000 0
000 0000。
【0324】(11)シフタ回路10の出力信号Fは、
以下の通りとなる。 F=001 0001 0001 0001 0001
0000。
以下の通りとなる。 F=001 0001 0001 0001 0001
0000。
【0325】また、A=127、B=0000 000
0 0000 0000 00000000の場合を考
える。
0 0000 0000 00000000の場合を考
える。
【0326】(1)リファレンス信号生成回路3の出力
信号A”は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
信号A”は、以下の通りとなる。 A”=1111 1111 1111 1111 11
11 1111。
【0327】(2)ANDゲート回路8の出力信号G
は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
は、以下の通りとなる。 G=0000 0000 0000 0000 000
0 0000。
【0328】(3)ORゲート回路9の出力値G’は、
G’=|G→0となる。
G’=|G→0となる。
【0329】(4)プライオリティ・エンコーダ回路2
の出力値B’は、0となる。
の出力値B’は、0となる。
【0330】(5)減算器回路5の出力信号Hは、H=
A−B’→127−0→127となる。
A−B’→127−0→127となる。
【0331】(6)MUX回路7bの出力信号Eは、E
=G’?H:0→0?127:0→0となる。
=G’?H:0→0?127:0→0となる。
【0332】(7)デコーダ回路4の出力信号A’は、
以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
以下の通りとなる。 A’=0000 0000 0000 0000 00
00 0000。
【0333】(8)リーディング1ディテクタ回路5の
出力信号B”は、以下の通りとなる。 B”=1 0000 0000 0000 0000
0000 0000。
出力信号B”は、以下の通りとなる。 B”=1 0000 0000 0000 0000
0000 0000。
【0334】(9)入力信号Cは、以下の通りとなる。
C=0000 0000 0000 0000 000
0 0000。
0 0000。
【0335】(10)MUX回路7aの出力信号Dは、
以下の通りとなる。 D=1 0000 0000 0000 0000 0
000 0000。
以下の通りとなる。 D=1 0000 0000 0000 0000 0
000 0000。
【0336】(11)シフタ回路10の出力信号Fの値
は、以下の通りとなる。 F=000 0000 0000 0000 0000
0000。
は、以下の通りとなる。 F=000 0000 0000 0000 0000
0000。
【0337】この実施の形態9においては、図59に示
すように、最遅延経路(クリティカルパス)は、仮数部
入力信号Bからリーディング1ディテクタ回路5→MU
X回路7a→シフタ回路22→仮数部出力信号Fにいた
る経路となり、図56の場合と比べて、より高速な正規
化回路装置を実現することが可能になる。
すように、最遅延経路(クリティカルパス)は、仮数部
入力信号Bからリーディング1ディテクタ回路5→MU
X回路7a→シフタ回路22→仮数部出力信号Fにいた
る経路となり、図56の場合と比べて、より高速な正規
化回路装置を実現することが可能になる。
【0338】以上のように、この実施の形態9は、実施
の形態1における正規化回路装置1に対して、リーディ
ング1ディテクタ回路5の出力−ポートとMUX回路7
aの一方の入力ポートQとの配線部分を同じく配線層の
みからなるシフト機能部21(23a,23b)に置換
え、更にシフタ回路10をシフタ回路22に置換えると
いう修正を行っている。これにより、本実施の形態9
は、シフト機能部21(23a,23b)において演算
の遅延をもたらすことなく、実施の形態1において必要
であった外部の変換回路51の機能を正規化回路装置1
Mの内部において実現することができ、その結果、クリ
ティカルパスの更なる削減による演算速度の高速性の一
層の増大化及び回路規模の削減化を図ることができる。
の形態1における正規化回路装置1に対して、リーディ
ング1ディテクタ回路5の出力−ポートとMUX回路7
aの一方の入力ポートQとの配線部分を同じく配線層の
みからなるシフト機能部21(23a,23b)に置換
え、更にシフタ回路10をシフタ回路22に置換えると
いう修正を行っている。これにより、本実施の形態9
は、シフト機能部21(23a,23b)において演算
の遅延をもたらすことなく、実施の形態1において必要
であった外部の変換回路51の機能を正規化回路装置1
Mの内部において実現することができ、その結果、クリ
ティカルパスの更なる削減による演算速度の高速性の一
層の増大化及び回路規模の削減化を図ることができる。
【0339】尚、シフト機能部21(23a,23b)
を本実施の形態のように構成すれば、当該シフト機能部
が新たなクリティカルパス形成の一要因となるのを防止
することができるという本質的な効果を得ることができ
るが、このシフト機能部をトランジスタから成る、いわ
ゆるシフタ回路で以て実現することも考えられる。この
場合には、演算速度の更なる高速化という利点を得るこ
とは不可能と言えるが、その場合でもなお、図56の変
換回路51で必要とされた0値検知用のOR回路108
を設ける必要がなくなる分だけ、その意味で回路規模の
削減化を図ることができるメリットはある。
を本実施の形態のように構成すれば、当該シフト機能部
が新たなクリティカルパス形成の一要因となるのを防止
することができるという本質的な効果を得ることができ
るが、このシフト機能部をトランジスタから成る、いわ
ゆるシフタ回路で以て実現することも考えられる。この
場合には、演算速度の更なる高速化という利点を得るこ
とは不可能と言えるが、その場合でもなお、図56の変
換回路51で必要とされた0値検知用のOR回路108
を設ける必要がなくなる分だけ、その意味で回路規模の
削減化を図ることができるメリットはある。
【0340】以下では、応用として、上記した、シフト
機能部21(23a,23b)とシフタ回路22とを用
いるという構成を、実施の形態1の各変形例及び他の実
施の形態2〜8とそれぞれの各変形例にも適用した各場
合を、それぞれ実施の形態9の変形例として簡潔に記載
することとする。勿論、それらの変形例においても、実
施の形態9と同一の作用・効果が得られることは言うま
でもない。
機能部21(23a,23b)とシフタ回路22とを用
いるという構成を、実施の形態1の各変形例及び他の実
施の形態2〜8とそれぞれの各変形例にも適用した各場
合を、それぞれ実施の形態9の変形例として簡潔に記載
することとする。勿論、それらの変形例においても、実
施の形態9と同一の作用・効果が得られることは言うま
でもない。
【0341】(実施の形態9の変形例1)図59の正規
化回路装置において、図65に示すように、MUX回路
7bをANDゲート回路16に置き換えることができ
る。この場合は、実施の形態1の変形例2に、実施の形
態9のシフト機能部21及びシフタ回路22を適用した
ものである。
化回路装置において、図65に示すように、MUX回路
7bをANDゲート回路16に置き換えることができ
る。この場合は、実施の形態1の変形例2に、実施の形
態9のシフト機能部21及びシフタ回路22を適用した
ものである。
【0342】(実施の形態9の変形例2)図66は、実
施の形態2(図24)に、上記シフト機能部21及びシ
フタ回路22を適用したものである。
施の形態2(図24)に、上記シフト機能部21及びシ
フタ回路22を適用したものである。
【0343】(実施の形態9の変形例3)図67は、図
25に示した実施の形態3に上記シフト機能部21及び
シフタ回路22を適用したものである。
25に示した実施の形態3に上記シフト機能部21及び
シフタ回路22を適用したものである。
【0344】(実施の形態9の変形例4)図68は、図
29の実施の形態3の変形例2に上記シフト機能部21
及びシフタ回路22を適用したものである。
29の実施の形態3の変形例2に上記シフト機能部21
及びシフタ回路22を適用したものである。
【0345】(実施の形態9の変形例5)図69は、図
30に示した実施の形態4に上記シフト機能部21及び
シフタ回路22を適用したものである。
30に示した実施の形態4に上記シフト機能部21及び
シフタ回路22を適用したものである。
【0346】(実施の形態9の変形例6)図70は、図
31に示した実施の形態5に上記シフト機能部21及び
シフタ回路22を適用したものである。
31に示した実施の形態5に上記シフト機能部21及び
シフタ回路22を適用したものである。
【0347】(実施の形態9の変形例7)図71は、図
38に示した実施の形態5の変形例2に上記シフト機能
部21及びシフタ回路22を適用したものである。
38に示した実施の形態5の変形例2に上記シフト機能
部21及びシフタ回路22を適用したものである。
【0348】(実施の形態9の変形例8)図72は、図
39に示した実施の形態6に上記シフト機能部21及び
シフタ回路22を適用したものである。
39に示した実施の形態6に上記シフト機能部21及び
シフタ回路22を適用したものである。
【0349】(実施の形態9の変形例9)図73は、図
40に示した実施の形態7に上記シフト機能部21及び
シフタ回路22を適用したものである。
40に示した実施の形態7に上記シフト機能部21及び
シフタ回路22を適用したものである。
【0350】(実施の形態9の変形例10)図74は、
図41に示した実施の形態7の変形例2に上記シフト機
能部21及びシフタ回路22を適用したものである。
図41に示した実施の形態7の変形例2に上記シフト機
能部21及びシフタ回路22を適用したものである。
【0351】(実施の形態9の変形例11)図75は、
図42に示した実施の形態8に上記シフト機能部21及
びシフタ回路22を適用したものである。
図42に示した実施の形態8に上記シフト機能部21及
びシフタ回路22を適用したものである。
【0352】(付記)なお、記述した実施の形態1〜9
は、IEEE754規格の単精度の場合であったが、I
EEE754規格の倍精度では、浮動小数点を64ビッ
トで表現し、それは符号ビットS(1ビット)、指数部
E(11ビット)、仮数部F(52ビット)から構成さ
れる。
は、IEEE754規格の単精度の場合であったが、I
EEE754規格の倍精度では、浮動小数点を64ビッ
トで表現し、それは符号ビットS(1ビット)、指数部
E(11ビット)、仮数部F(52ビット)から構成さ
れる。
【0353】IEEE754規格の倍精度においても、
正規化数と非正規化数が定められており、指数部の値が
0より大きく2048より小さい数の場合を正規化数と
呼び、正規化数では、1≦仮数部<2であり、仮数部の
MSB(最上位ビット)は必ず1となるため、MSBを
省略し、MSBよりも下位のビットのみで以て仮数部を
表す。従って、正規化数は、(−1)S×(1+F×2
-52)×2(E-1023)として表される。又、指数部が0に
なる場合を非正規化数と呼び、非正規化数=(−1)S
×(F×2-52)×2)(-1022)となる。
正規化数と非正規化数が定められており、指数部の値が
0より大きく2048より小さい数の場合を正規化数と
呼び、正規化数では、1≦仮数部<2であり、仮数部の
MSB(最上位ビット)は必ず1となるため、MSBを
省略し、MSBよりも下位のビットのみで以て仮数部を
表す。従って、正規化数は、(−1)S×(1+F×2
-52)×2(E-1023)として表される。又、指数部が0に
なる場合を非正規化数と呼び、非正規化数=(−1)S
×(F×2-52)×2)(-1022)となる。
【0354】従って、IEEE754規格の倍精度に基
づく浮動小数点演算装置についても、IEEE754規
格の単精度について述べた各実施の形態1〜9の技術的
思想をそのまま適用することができる。この場合、IE
EE754規格の倍精度に基づく数を入力とし、出力結
果をIEEE754規格の倍精度に基づく数に変換す
る。
づく浮動小数点演算装置についても、IEEE754規
格の単精度について述べた各実施の形態1〜9の技術的
思想をそのまま適用することができる。この場合、IE
EE754規格の倍精度に基づく数を入力とし、出力結
果をIEEE754規格の倍精度に基づく数に変換す
る。
【0355】(まとめ)以上のように、浮動小数点演算
装置の正規化回路装置は、所定の浮動小数点演算処理を
施された仮数部入力信号と指数部入力信号とを受けて、
仮数部入力信号と指数部入力信号とに基づき正規化回路
装置の出力結果が正規化数となるか、非正規化数となる
か、それとも仮数部入力信号が0値を与える0機能状態
かを判断し、その判断結果に応じて仮数部入力信号と指
数部入力信号とに対する正規化処理(正規化,非正規
化、0機能処理を総称)を行っている。
装置の正規化回路装置は、所定の浮動小数点演算処理を
施された仮数部入力信号と指数部入力信号とを受けて、
仮数部入力信号と指数部入力信号とに基づき正規化回路
装置の出力結果が正規化数となるか、非正規化数となる
か、それとも仮数部入力信号が0値を与える0機能状態
かを判断し、その判断結果に応じて仮数部入力信号と指
数部入力信号とに対する正規化処理(正規化,非正規
化、0機能処理を総称)を行っている。
【0356】即ち、仮数部の入力信号Bと、指数部の
入力信号Aの10進数値に1を加えた数だけ最上位ビッ
ト位置からの各ビット位置のビット状態を1として出力
するリファレンス信号生成回路によって生成された信号
A”とのAND演算を行い、その値Gの全ビットのOR
演算を行った結果G’を各選択部を制御する制御信号と
し、入力信号Bの最上位ビット位置から検索して、最
初に1が存在するビット位置の番数値から1を引いた数
をバイナリ値B’として表すプライオリティ・エンコー
ダ回路で仮数部入力信号Aに対する演算を行い、その結
果B’を、入力信号Aから引き算し、その結果Hと0値
とを上記制御信号G’によって選択することによって、
正規化後の指数部の出力信号Cを得ている。これによっ
て、仮数部が0であることを検出するための回路を設け
る必要がない正規化回路装置を得ることができる。
入力信号Aの10進数値に1を加えた数だけ最上位ビッ
ト位置からの各ビット位置のビット状態を1として出力
するリファレンス信号生成回路によって生成された信号
A”とのAND演算を行い、その値Gの全ビットのOR
演算を行った結果G’を各選択部を制御する制御信号と
し、入力信号Bの最上位ビット位置から検索して、最
初に1が存在するビット位置の番数値から1を引いた数
をバイナリ値B’として表すプライオリティ・エンコー
ダ回路で仮数部入力信号Aに対する演算を行い、その結
果B’を、入力信号Aから引き算し、その結果Hと0値
とを上記制御信号G’によって選択することによって、
正規化後の指数部の出力信号Cを得ている。これによっ
て、仮数部が0であることを検出するための回路を設け
る必要がない正規化回路装置を得ることができる。
【0357】さらに、入力信号Bを最上位ビット位置か
ら検索し、初めて1が存在するビット位置のみを1とす
るリーディング1ディテクタ回路によって求めた値B”
と、指数部の入力信号Aを入力信号Bと同じビット幅に
デコードした信号A’とを上記制御信号G’によって選
択することによって、仮数部の入力信号Bを正規化する
ための移動量(シフト量)Dを得、この信号Dによっ
て、仮数部の人力信号Bをシフトして正規化後の仮数部
の出力信号Eを求める構成としている。これによって、
指数部の入力信号Aよりも仮数部の入力信号Bの方が後
で正規化回路装置に到達する場合、高速な正規化回路装
置を実現することができ、特にMOS型FETよりなる
集積回路を用いて高速な浮動小数点演算装置を実現する
ことができるという利点がある。
ら検索し、初めて1が存在するビット位置のみを1とす
るリーディング1ディテクタ回路によって求めた値B”
と、指数部の入力信号Aを入力信号Bと同じビット幅に
デコードした信号A’とを上記制御信号G’によって選
択することによって、仮数部の入力信号Bを正規化する
ための移動量(シフト量)Dを得、この信号Dによっ
て、仮数部の人力信号Bをシフトして正規化後の仮数部
の出力信号Eを求める構成としている。これによって、
指数部の入力信号Aよりも仮数部の入力信号Bの方が後
で正規化回路装置に到達する場合、高速な正規化回路装
置を実現することができ、特にMOS型FETよりなる
集積回路を用いて高速な浮動小数点演算装置を実現する
ことができるという利点がある。
【0358】又、この発明の実施の形態9によると、制
御信号G’が1である場合には、正規化回路装置の出力
結果は正規化数となるので、仮数部入力信号Bをその最
上位ビットから検索して、はじめてビット状態が1とな
るビット位置のビット状態のみを1とするリーディング
1ディテクタ回路によって求めた出力値B”を、その最
上位ビット側に1ビット分だけ配線層のつなぎ変えによ
ってシフトして得た値Cを、仮数部入力信号Bを正規化
するための移動量(シフト量)Dに設定し、また制御信
号G’が0である場合には、出力結果が非正規化数とな
るので、指数部入力信号Aを仮数部入力信号Bと同じビ
ット幅にデコードした出力信号A’を仮数部入力信号B
を正規化するための移動量(シフト量)Dに設定し、こ
の移動量Dによって仮数部入力信号Bをシフトすること
で、仮数部入力信号Bよりも1ビット分だけ少ないビッ
ト幅を有する仮数部出力信号Fを求めるように構成して
いる。これによって、正規化回路装置の出力段のシフト
回路に更に1ビットシフタ回路を設ける必要がなくな
り、より回路規模の小さい正規化回路装置を得ることが
できる。特に、指数部入力信号Aよりも仮数部入力信号
Bの方が後で正規化回路装置の入力ポートに到達する場
合には、より高速な正規化回路装置を実現することがで
き、この点でMOS型FETよりなる集積回路を用いて
高速な浮動小数点演算装置を実現させる際に、実施の形
態9で述べた技術が有利となる。
御信号G’が1である場合には、正規化回路装置の出力
結果は正規化数となるので、仮数部入力信号Bをその最
上位ビットから検索して、はじめてビット状態が1とな
るビット位置のビット状態のみを1とするリーディング
1ディテクタ回路によって求めた出力値B”を、その最
上位ビット側に1ビット分だけ配線層のつなぎ変えによ
ってシフトして得た値Cを、仮数部入力信号Bを正規化
するための移動量(シフト量)Dに設定し、また制御信
号G’が0である場合には、出力結果が非正規化数とな
るので、指数部入力信号Aを仮数部入力信号Bと同じビ
ット幅にデコードした出力信号A’を仮数部入力信号B
を正規化するための移動量(シフト量)Dに設定し、こ
の移動量Dによって仮数部入力信号Bをシフトすること
で、仮数部入力信号Bよりも1ビット分だけ少ないビッ
ト幅を有する仮数部出力信号Fを求めるように構成して
いる。これによって、正規化回路装置の出力段のシフト
回路に更に1ビットシフタ回路を設ける必要がなくな
り、より回路規模の小さい正規化回路装置を得ることが
できる。特に、指数部入力信号Aよりも仮数部入力信号
Bの方が後で正規化回路装置の入力ポートに到達する場
合には、より高速な正規化回路装置を実現することがで
き、この点でMOS型FETよりなる集積回路を用いて
高速な浮動小数点演算装置を実現させる際に、実施の形
態9で述べた技術が有利となる。
【図1】 浮動小数点演算装置のブロック構成図であ
る。
る。
【図2】 この発明の実施の形態の回路図である。
【図3】 デコーダ回路の真理値表を示す図である。
【図4】 デコーダ回路の真理値表を示す図である。
【図5】 デコーダ回路の1例の回路図である。
【図6】 リーディング1ディテクタ回路の真理値表を
示す図である。
示す図である。
【図7】 リーディング1ディテクタ回路の真理値表を
示す図である。
示す図である。
【図8】 リーディング1ディテクタ回路の真理値表を
示す図である。
示す図である。
【図9】 リーディング1ディテクタ回路の1例の回路
図である。
図である。
【図10】 プライオリティ・エンコーダ回路の真理値
表を示す図である。
表を示す図である。
【図11】 プライオリティ・エンコーダ回路の真理値
表を示す図である。
表を示す図である。
【図12】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図13】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図14】 リファレンス信号生成回路の1例の回路図
である。
である。
【図15】 シフタ回路の真理値表を示す図である。
【図16】 シフタ回路の真理値表を示す図である。
【図17】 シフタ回路の真理値表を示す図である。
【図18】 シフタ回路の1例の回路図である。
【図19】 シフタ回路の1例の回路図である。
【図20】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図21】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図22】 リファレンス信号生成回路の別の1例の回
路図である。
路図である。
【図23】 この発明の他の実施の形態の回路図であ
る。
る。
【図24】 この発明の他の実施の形態の回路図であ
る。
る。
【図25】 この発明の他の実施の形態の回路図であ
る。
る。
【図26】 エンコーダ回路の真理値表を示す図であ
る。
る。
【図27】 エンコーダ回路の真理値表を示す図であ
る。
る。
【図28】 エンコーダ回路の1例の回路図である。
【図29】 この発明の他の実施の形態の回路図であ
る。
る。
【図30】 この発明の他の実施の形態の回路図であ
る。
る。
【図31】 この発明の他の実施の形態の回路図であ
る。
る。
【図32】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図33】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図34】 リファレンス信号生成回路の1例の回路図
である。
である。
【図35】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図36】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図37】 リファレンス信号生成回路の別の1例の回
路図である。
路図である。
【図38】 この発明の他の実施の形態の回路図であ
る。
る。
【図39】 この発明の他の実施の形態の回路図であ
る。
る。
【図40】 この発明の他の実施の形態の回路図であ
る。
る。
【図41】 この発明の他の実施の形態の回路図であ
る。
る。
【図42】 この発明の他の実施の形態の回路図であ
る。
る。
【図43】 従来の問題点を解決するために提案される
正規化回路装置の一つの回路図である。
正規化回路装置の一つの回路図である。
【図44】 図43のプライオリティ・エンコーダ回路
の真理値表を示す図である。
の真理値表を示す図である。
【図45】 図43のプライオリティ・エンコーダ回路
の真理値表を示す図である。
の真理値表を示す図である。
【図46】 図43のデコーダ回路の真理値表を示す図
である。
である。
【図47】 図43のデコーダ回路の真理値表を示す図
である。
である。
【図48】 図43のデコーダ回路の真理値表を示す図
である。
である。
【図49】 図43のデコーダ回路の真理値表を示す図
である。
である。
【図50】 図43のデコーダ回路の真理値表を示す図
である。
である。
【図51】 図43のシフタ回路の真理値表を示す図で
ある。
ある。
【図52】 図43のシフタ回路の真理値表を示す図で
ある。
ある。
【図53】 図43のシフタ回路の真理値表を示す図で
ある。
ある。
【図54】 図43のシフタ回路の真理値表を示す図で
ある。
ある。
【図55】 図43のシフタ回路の真理値表を示す図で
ある。
ある。
【図56】 実施の形態1の正規化回路装置に変換回路
を組み合わせた回路構成を示すブロック図である。
を組み合わせた回路構成を示すブロック図である。
【図57】 図56の変換回路のシフタ回路の真理値表
を示す図である。
を示す図である。
【図58】 この発明の実施の形態9の浮動小数点演算
装置のブロック図である。
装置のブロック図である。
【図59】 実施の形態9における正規化回路装置の回
路ブロック図である。
路ブロック図である。
【図60】 図59に示したシフタ回路の真理値表を示
す図である。
す図である。
【図61】 図59に示したシフタ回路の真理値表を示
す図である。
す図である。
【図62】 図59に示したシフタ回路の真理値表を示
す図である。
す図である。
【図63】 図59に示したシフタ回路の回路図であ
る。
る。
【図64】 図59に示したシフタ回路の回路図であ
る。
る。
【図65】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図66】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図67】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図68】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図69】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図70】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図71】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図72】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図73】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図74】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
【図75】 この発明の実施の形態9の変形例を示す回
路図である。
路図である。
2,101 プライオリティ・エンコーダ回路、3,1
9 リファレンス信号生成回路、4,104 デコーダ
回路、5 リーディング1ディテクタ回路、6,102
減算器回路、7,103 MUX回路、8 ANDゲ
ート回路、9 ORゲート回路、10,105 シフタ
回路、17 エンコーダ回路、106 仮数部の0検出
回路(ORゲート回路)、107 指数部の強制零回路
(ANDゲート回路)、A 指数部の入力信号、B 仮
数部の入力信号、C 指数部の出力信号、D 仮数部の
入力Bを正規化するための移動量(シフト量)、E 仮
数部の出力信号、22 シフタ回路、23a,23b
シフト機能部。
9 リファレンス信号生成回路、4,104 デコーダ
回路、5 リーディング1ディテクタ回路、6,102
減算器回路、7,103 MUX回路、8 ANDゲ
ート回路、9 ORゲート回路、10,105 シフタ
回路、17 エンコーダ回路、106 仮数部の0検出
回路(ORゲート回路)、107 指数部の強制零回路
(ANDゲート回路)、A 指数部の入力信号、B 仮
数部の入力信号、C 指数部の出力信号、D 仮数部の
入力Bを正規化するための移動量(シフト量)、E 仮
数部の出力信号、22 シフタ回路、23a,23b
シフト機能部。
フロントページの続き
(56)参考文献 特開 平2−125327(JP,A)
特開 平3−105617(JP,A)
特開 平2−10426(JP,A)
特開 平3−129425(JP,A)
特開 平3−100723(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
G06F 7/00
G06F 5/01
Claims (25)
- 【請求項1】 所定の浮動小数点演算処理を成されて伝
達されて来る2進数値として表現された、仮数部入力信
号と指数部入力信号とに対して正規化を行う浮動小数点
演算装置の正規化回路装置において、 前記仮数部入力信号と前記指数部入力信号とを受けて、
前記指数部入力信号が与える10進数値が、前記仮数部
入力信号の最上位ビットからみてビット状態が最初に1
となるビット位置としての先頭1ビット位置の番数値以
上のときには第1レベルの制御信号を生成する一方、前
記指数部入力信号の前記10進数値が、前記先頭1ビッ
ト位置の前記番数値未満のとき又は前記仮数部入力信号
が0値を与えるときには第2レベルの前記制御信号を生
成する、制御信号生成手段と、 前記仮数部入力信号に基づき、前記先頭1ビット位置の
前記番数値を2進数表示した信号を出力するエンコード
手段と、 前記指数部入力信号と前記エンコード手段の出力信号と
前記制御信号とを受けて、前記制御信号が前記第1レベ
ルにあるときには前記指数部入力信号と前記エンコード
手段の前記出力信号との減算結果を指数部出力信号とし
て出力し、前記制御信号が前記第2レベルにあるときに
は0値を前記指数部出力信号として出力する、指数部出
力信号決定手段とを備えており、 前記先頭1ビット位置の前記番数値とは、前記最上位ビ
ット自体を含まないで前記最上位ビットの位置から各ビ
ット位置を数えたときの値に相当する、浮動小数点演算
装置の正規化回路装置。 - 【請求項2】 請求項1記載の浮動小数点演算装置の正
規化回路装置において、 前記指数部出力信号決定手段は、 前記指数部入力信号と前記エンコード手段の前記出力信
号との減算を行う減算手段と、 前記0値を与える電位と前記減算手段の出力信号と前記
制御信号とを受けて、前記制御信号が前記第1レベルに
あるときには前記減算手段の前記出力信号を前記指数部
出力信号として出力し、前記制御信号が前記第2レベル
にあるときには前記電位を前記指数部出力信号として出
力する選択手段とを、 備えた浮動小数点演算装置の正規化回路装置。 - 【請求項3】 請求項2記載の浮動小数点演算装置の正
規化回路装置において、 前記選択手段に代えて、前記減算手段の前記出力信号と
前記制御信号とをその入力とするANDゲート回路を備
えた、浮動小数点演算装置の正規化回路装置。 - 【請求項4】 請求項1記載の浮動小数点演算装置の正
規化回路装置において、 前記指数部出力信号決定手段は、 前記制御信号が前記第1レベルにあるときには前記エン
コード手段の前記出力信号を選択出力し、前記制御信号
が前記第2レベルにあるときには前記指数部入力信号を
選択出力する選択手段と、 前記指数部入力信号と前記選択手段の出力信号との減算
を求めてその減算結果を前記指数部出力信号として出力
する減算手段とを、備えた浮動小数点演算装置の正規化
回路装置。 - 【請求項5】 請求項1記載の浮動小数点演算装置の正
規化回路装置において、 前記制御信号生成手段は、 前記指数部入力信号を受けてリファレンス信号を出力す
るリファレンス信号生成手段と、 前記リファレンス信号と前記仮数部入力信号との論理積
処理を行い、更に前記論理積処理の結果の論理和処理を
実行して前記論理和処理の結果を前記制御信号として出
力する論理演算手段とを備え、 前記リファレンス信号は、その最上位ビット位置から前
記指数部入力信号に基づいて定まる所定のビット位置ま
での各ビット状態が全て1に設定され且つその他のビッ
ト位置のビット状態が全て0に設定されている、浮動小
数点演算装置の正規化回路装置。 - 【請求項6】 請求項5記載の浮動小数点演算装置の正
規化回路装置において、 前記リファレンス信号は、前記指数部入力信号の前記1
0進数値に1を加えた値に相当する位置数だけその最上
位ビット位置からの各ビット位置のビット状態が全て1
に設定され且つ他のビット位置のビット状態が全て0に
設定されている、浮動小数点演算装置の正規化回路装
置。 - 【請求項7】 請求項6記載の浮動小数点演算装置の正
規化回路装置において、 前記リファレンス信号生成手段は前記指数部入力信号よ
り直接に前記リファレンス信号を生成する、浮動小数点
演算装置の正規化回路装置。 - 【請求項8】 請求項6記載の浮動小数点演算装置の正
規化回路装置において、 前記リファレンス信号生成手段は、 前記指数部入力信号をデコードするデコーダ手段と、 前記デコーダ手段の出力信号を受けて、前記リファレン
ス信号を生成する主たるリファレンス信号生成手段とを
備えており、 前記主たるリファレンス信号生成手段は、前記リファレ
ンス信号の前記最上位ビット位置から、前記デコーダ手
段の前記出力信号のビット状態が前記デコーダ手段の前
記出力信号の最上位ビット位置からみて初めて1となる
前記デコーダ手段の前記出力信号の先頭1ビット位置に
相当するビット位置までを全て1に設定し、その他のビ
ット位置を全て0に設定する、浮動小数点演算装置の正
規化回路装置。 - 【請求項9】 請求項5記載の浮動小数点演算装置の正
規化回路装置において、 前記リファレンス信号は、前記指数部入力信号の前記1
0進数値に相当する位置数だけその最上位ビット位置か
らの各ビット位置のビット状態が全て1に設定され且つ
その他のビット位置のビット状態が全て0に設定されて
いる、浮動小数点演算装置の正規化回路装置。 - 【請求項10】 請求項9記載の浮動小数点演算装置の
正規化回路装置において、 前記リファレンス信号生成手段は前記指数部入力信号よ
り直接に前記リファレンス信号を生成する、浮動小数点
演算装置の正規化回路装置。 - 【請求項11】 請求項9記載の浮動小数点演算装置の
正規化回路装置において、 前記リファレンス信号生成手段は、 前記指数部入力信号をデコードするデコーダ手段と、 前記デコーダ手段の出力信号を受けて、前記リファレン
ス信号を生成する主たるリファレンス信号生成手段とを
備えており、 前記主たるリファレンス信号生成手段は、前記リファレ
ンス信号の前記最上位ビット位置から、前記デコーダ手
段の前記出力信号のビット状態が前記デコーダ手段の前
記出力信号の最上位ビット位置からみて初めて1となる
前記デコーダ手段の前記出力信号の先頭1ビット位置よ
りも1ビット位置分だけ上位のビット位置までを全て1
に設定し、その他のビット位置を全て0に設定する、浮
動小数点演算装置の正規化回路装置。 - 【請求項12】 請求項5記載の浮動小数点演算装置の
正規化回路装置において、 前記エンコード手段は、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭1ビット位置を検出する先頭1検出手段と、 前記先頭1検出手段の検出結果をエンコードして前記先
頭1ビット位置の前記番数値を2進数表示した前記信号
を出力するエンコーダ回路とを備えた、浮動小数点演算
装置の正規化回路装置。 - 【請求項13】 請求項5記載の浮動小数点演算装置の
正規化回路装置において、 前記リファレンス信号生成手段は、 前記指数部入力信号をデコードするデコーダ手段と、 前記デコーダ手段の出力信号を受けて、前記リファレン
ス信号を生成する主たるリファレンス信号生成手段とを
備えた、浮動小数点演算装置の正規化回路装置。 - 【請求項14】 請求項13記載の浮動小数点演算装置
の正規化回路装置において、 前記エンコード手段は、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭1ビット位置を検出する先頭1検出手段と、 前記先頭1検出手段の検出結果をエンコードして前記先
頭1ビット位置の前記番数値を2進数表示した前記信号
を出力するエンコーダ回路とを備えた、浮動小数点演算
装置の正規化回路装置。 - 【請求項15】 請求項13記載の浮動小数点演算装置
の正規化回路装置において、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭1ビット位置を検出する先頭1検出手段と、 その最上位ビットを除いた前記先頭1検出手段の出力信
号と前記デコーダ手段の前記出力信号と前記制御信号と
を受けて、前記制御信号が前記第1レベルにあるときに
は前記先頭1検出手段の出力信号を選択し、前記制御信
号が前記第2レベルにあるときには前記デコーダ手段の
前記出力信号を選択する選択手段と、 前記選択手段の出力信号と前記先頭1検出手段の前記出
力信号の内で前記最上位ビットを与える部分に基づき前
記仮数部入力信号をシフトして仮数部出力信号を生成す
るシフタ手段とを、 更に備えた浮動小数点演算装置の正規化回路装置。 - 【請求項16】 請求項5記載の浮動小数点演算装置の
正規化回路装置において、 前記指数部入力信号をデコードするデコーダ手段と、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭1ビット位置を検出する先頭1検出手段と、 その最上位ビットを除いた前記先頭1検出手段の出力信
号と前記デコーダ手段の前記出力信号と前記制御信号と
を受けて、前記制御信号が前記第1レベルにあるときに
は前記先頭1検出手段の出力信号を選択し、前記制御信
号が前記第2レベルにあるときには前記デコーダ手段の
前記出力信号を選択する選択手段と、 前記選択手段の出力信号と前記先頭1検出手段の前記出
力信号の内で前記最上位ビットを与える部分に基づき前
記仮数部入力信号をシフトして仮数部出力信号を生成す
るシフタ手段とを、更に備えた浮動小数点演算装置の正
規化回路装置。 - 【請求項17】 請求項5記載の浮動小数点演算装置の
正規化回路装置において、 実際に入力する前記仮数部入力信号のビット幅及び規格
により予め定まる仮数部出力信号のビット幅をそれぞれ
xビット及びyビットであるものとすると、 前記正規化回路は、 前記指数部入力信号をデコードするデコーダ手段と、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭1ビット位置を検出する先頭1検出手段と、 その最上位ビットを除いた前記先頭1検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ1ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第1シフト手段と、 前記第1シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第1レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第2レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、 前記選択手段の前記出力信号と前記先頭1検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、前記xビットの前記仮数部入力信号を前記yビッ
トの信号にシフトし、シフト後の前記yビットの信号を
前記仮数部出力信号として出力する第2シフト手段とを
更に備えており、 前記第2シフト手段は、前記選択手段が前記第1シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて(x−y−1)で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて(x−y)で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項18】 請求項12記載の浮動小数点演算装置
の正規化回路装置において、 実際に入力する前記仮数部入力信号のビット幅及び規格
により予め定まる仮数部出力信号のビット幅をそれぞれ
xビット及びyビットであるものとすると、 前記正規化回路装置は、 前記指数部入力信号をデコードするデコーダ手段と、 その最上位ビットを除いた前記先頭1検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ1ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第1シフト手段と、 前記第1シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第1レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第2レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、 前記選択手段の前記出力信号と前記先頭1検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、前記xビットの前記仮数部入力信号を前記yビッ
トの信号にシフトし、シフト後の前記yビットの信号を
前記仮数部出力信号として出力する第2シフト手段とを
更に備えており、 前記第2シフト手段は、前記選択手段が前記第1シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて(x−y−1)で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて(x−y)で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項19】 請求項13記載の浮動小数点演算装置
の正規化回路装置において、 実際に入力する前記仮数部入力信号のビット幅及び規格
により予め定まる仮数部出力信号のビット幅をそれぞれ
xビット及びyビットであるものとすると、 前記正規化回路装置は、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭1ビット位置を検出する先頭1検出手段と、 その最上位ビットを除いた前記先頭1検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ1ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第1シフト手段と、 前記第1シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第1レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第2レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、 前記選択手段の前記出力信号と前記先頭1検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、前記xビットの前記仮数部入力信号を前記yビッ
トの信号にシフトし、シフト後の前記yビットの信号を
前記仮数部出力信号として出力する第2シフト手段とを
更に備えており、 前記第2シフト手段は、前記選択手段が前記第1シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて(x−y−1)で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて(x−y)で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項20】 請求項14記載の浮動小数点演算装置
の正規化回路装置において、 実際に入力する前記仮数部入力信号のビット幅及び規格
により予め定まる仮数部出力信号のビット幅をそれぞれ
xビット及びyビットであるものとすると、 前記正規化回路装置は、 その最上位ビットを除いた前記先頭1検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ1ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第1シフト手段と、 前記第1シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第1レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第2レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、 前記選択手段の前記出力信号と前記先頭1検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、前記xビットの前記仮数部入力信号を前記yビッ
トの信号にシフトし、シフト後の前記yビットの信号を
前記仮数部出力信号として出力する第2シフト手段とを
更に備えており、 前記第2シフト手段は、前記選択手段が前記第1シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて(x−y−1)で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて(x−y)で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項21】 請求項17乃至請求項20の何れかに
記載の浮動小数点演算装置の正規化回路装置において、 前記第1シフト手段は、前記最上位ビットを除いた前記
先頭1検出手段の前記出力信号の出力ポートと前記選択
手段の一方の入力ポートとを接続する配線層のみによっ
て実現されており、 前記選択手段の他方の入力ポートには前記デコーダ手段
の前記出力信号が入力する、浮動小数点演算装置の正規
化回路装置。 - 【請求項22】 所定の浮動小数点演算処理を成されて
伝達されて来る2進数値として表現された、仮数部入力
信号と指数部入力信号とに対して正規化を行う浮動小数
点演算装置の正規化回路装置において、 前記仮数部入力信号と前記指数部入力信号とを受けて、
前記指数部入力信号をデコードすると共に、前記仮数部
入力信号と前記指数部入力信号とに基づき前記正規化回
路装置の出力結果が正規化数となるか、非正規化数とな
るか、それとも前記仮数部入力信号が0値を与える0機
能状態かを判断して、前記正規化数となる場合には第1
レベルの制御信号を生成し、前記非正規化数となる場合
及び前記0機能状態となる場合には第2レベルの前記制
御信号を生成する、制御信号生成手段と、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭1ビット位置を検出する先頭1検出手段と、 その最上位ビットを除いた前記先頭1検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ1ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第1シフト手段と、 前記第1シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第1レベルにあるときには前記第1シフト手段の前
記出力信号を選択し、前記制御信号が前記第2レベルに
あるときには前記デコーダ手段の前記出力信号を選択す
る、選択手段と、 前記選択手段の前記出力信号と前記先頭1検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、xビットの前記仮数部入力信号をyビットの信号
にシフトし、シフト後の前記yビットの信号を前記仮数
部出力信号として出力する第2シフト手段とを備え、 前記xビット及び前記yビットとは、それぞれ実際に入
力する前記仮数部入力信号のビット幅及び規格により予
め定まる仮数部出力信号のビット幅であり、 前記第2シフト手段は、前記選択手段が前記第1シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて(x−y−1)で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて(x−y)で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項23】 請求項22記載の浮動小数点演算装置
の正規化回路装置において、 前記第1シフト手段は、前記最上位ビットを除いた前記
先頭1検出手段の前記出力信号の出力ポートと前記選択
手段の一方の入力ポートとを接続する配線層のみによっ
て実現されており、 前記選択手段の他方の入力ポートには前記デコーダ手段
の前記出力信号が入力する、 浮動小数点演算装置の正規化回路装置。 - 【請求項24】 請求項23記載の浮動小数点演算装置
の正規化回路装置において、 前記制御信号生成手段は、入力した前記指数部入力信号
に対して先ずデコード化した上で、デコード後の前記指
数部入力信号と前記仮数部入力信号とに基づき前記判断
を実行する、浮動小数点演算装置の正規化回路装置。 - 【請求項25】 所定の浮動小数点演算処理を施された
仮数部入力信号と指数部入力信号とを受けて、前記仮数
部入力信号と前記指数部入力信号とに基づき前記正規化
回路装置の出力結果が正規化数となるか、非正規化数と
なるか、それとも前記仮数部入力信号が0値を与える0
機能状態かを判断し、その判断結果に応じて前記仮数部
入力信号と前記指数部入力信号とに対する正規化処理を
行う、浮動小数点演算装置の正規化回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32210195A JP3429927B2 (ja) | 1995-10-16 | 1995-12-11 | 浮動小数点演算装置の正規化回路装置 |
US08/651,545 US5699285A (en) | 1995-10-16 | 1996-05-22 | Normalization circuit device of floating point computation device |
KR1019960021042A KR100223997B1 (ko) | 1995-10-16 | 1996-06-12 | 부동소수점연산장치의 정규화회로장치 |
DE19623465A DE19623465C2 (de) | 1995-10-16 | 1996-06-12 | Normalisierungsschaltung einer Gleitkommaberechnungsvorrichtung |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-267228 | 1995-10-16 | ||
JP26722895 | 1995-10-16 | ||
JP32210195A JP3429927B2 (ja) | 1995-10-16 | 1995-12-11 | 浮動小数点演算装置の正規化回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09171455A JPH09171455A (ja) | 1997-06-30 |
JP3429927B2 true JP3429927B2 (ja) | 2003-07-28 |
Family
ID=26547768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32210195A Expired - Fee Related JP3429927B2 (ja) | 1995-10-16 | 1995-12-11 | 浮動小数点演算装置の正規化回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5699285A (ja) |
JP (1) | JP3429927B2 (ja) |
KR (1) | KR100223997B1 (ja) |
DE (1) | DE19623465C2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1139138A (ja) * | 1997-07-14 | 1999-02-12 | Mitsubishi Electric Corp | 正規化回路装置 |
US6329838B1 (en) | 1999-03-09 | 2001-12-11 | Kabushiki Kaisha Toshiba | Logic circuits and carry-lookahead circuits |
KR100385233B1 (ko) * | 2000-03-14 | 2003-05-23 | 삼성전자주식회사 | 데이터 프로세싱 시스템의 익스포넌트 유닛 |
KR101753162B1 (ko) | 2011-02-08 | 2017-07-04 | 삼성전자주식회사 | 이진수 연산의 선행 제로 비트수 계산방법 및, 그 장치 |
JP5910172B2 (ja) * | 2012-03-01 | 2016-04-27 | 株式会社Gsユアサ | スイッチ故障診断装置、電池パックおよびスイッチ故障診断プログラム、スイッチ故障診断方法 |
CN114461540B (zh) * | 2022-04-12 | 2022-07-12 | 湖南三湘银行股份有限公司 | 一种地址归一化的处理*** |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1475471A (en) * | 1974-01-21 | 1977-06-01 | Data General Corp | Floating point apparatus and techniques |
JPH0644225B2 (ja) * | 1986-03-27 | 1994-06-08 | 日本電気株式会社 | 浮動小数点丸め正規化回路 |
US4841467A (en) * | 1987-10-05 | 1989-06-20 | General Electric Company | Architecture to implement floating point multiply/accumulate operations |
JPH0283728A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | 浮動小数点乗算装置 |
US4994996A (en) * | 1989-02-03 | 1991-02-19 | Digital Equipment Corporation | Pipelined floating point adder for digital computer |
JP2831729B2 (ja) * | 1989-09-30 | 1998-12-02 | 株式会社東芝 | プライオリティエンコーダおよび浮動小数点正規化装置 |
US5103418A (en) * | 1989-11-20 | 1992-04-07 | Motorola, Inc. | Dangerous range detector for floating point adder |
JP2757671B2 (ja) * | 1992-04-13 | 1998-05-25 | 日本電気株式会社 | プライオリティエンコーダおよび浮動小数点加減算装置 |
JPH0612224A (ja) * | 1992-04-23 | 1994-01-21 | Matsushita Electric Ind Co Ltd | 浮動小数点2進数のための演算処理方法およびその装置 |
US5373461A (en) * | 1993-01-04 | 1994-12-13 | Motorola, Inc. | Data processor a method and apparatus for performing postnormalization in a floating-point execution unit |
-
1995
- 1995-12-11 JP JP32210195A patent/JP3429927B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-22 US US08/651,545 patent/US5699285A/en not_active Expired - Fee Related
- 1996-06-12 KR KR1019960021042A patent/KR100223997B1/ko not_active IP Right Cessation
- 1996-06-12 DE DE19623465A patent/DE19623465C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR970022803A (ko) | 1997-05-30 |
US5699285A (en) | 1997-12-16 |
DE19623465A1 (de) | 1997-04-24 |
JPH09171455A (ja) | 1997-06-30 |
KR100223997B1 (ko) | 1999-10-15 |
DE19623465C2 (de) | 1998-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4707800A (en) | Adder/substractor for variable length numbers | |
US6381624B1 (en) | Faster multiply/accumulator | |
US5027308A (en) | Circuit for adding/subtracting two floating point operands | |
JP3492638B2 (ja) | 浮動小数点乗算器 | |
US4999803A (en) | Floating point arithmetic system and method | |
US6366943B1 (en) | Adder circuit with the ability to detect zero when rounding | |
US4878192A (en) | Arithmetic processor and divider using redundant signed digit arithmetic | |
Quach et al. | An improved algorithm for high-speed floating-point addition | |
JP3429927B2 (ja) | 浮動小数点演算装置の正規化回路装置 | |
US5251164A (en) | Low-power area-efficient absolute value arithmetic unit | |
JP3313002B2 (ja) | 浮動小数点演算装置 | |
US4873660A (en) | Arithmetic processor using redundant signed digit arithmetic | |
EP0332215B1 (en) | Operation circuit based on floating-point representation | |
US5408427A (en) | Detection of exponent underflow and overflow in a floating point adder | |
JP3187402B2 (ja) | 浮動小数点データ加減算回路 | |
US7444366B2 (en) | Faster shift value calculation using modified carry-lookahead adder | |
JP2856792B2 (ja) | 浮動小数点数演算装置 | |
JP2931632B2 (ja) | 桁移動装置及び浮動小数点演算装置 | |
JP3531402B2 (ja) | 2乗回路 | |
KR100259095B1 (ko) | 정규화 기능을 갖는 가산기 | |
JP2556171B2 (ja) | 演算回路 | |
JPH061437B2 (ja) | 演算処理装置 | |
US5948049A (en) | Normalization circuitry | |
JPH0528407B2 (ja) | ||
JPH0792741B2 (ja) | 差動バレルシフタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080516 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080516 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |