JP3429927B2 - 浮動小数点演算装置の正規化回路装置 - Google Patents
浮動小数点演算装置の正規化回路装置Info
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Description
【０００１】
【発明の属する技術分野】この発明は、浮動小数点演算
装置の正規化回路装置に関するものである。
装置の正規化回路装置に関するものである。
【０００２】
【従来の技術】浮動小数点演算装置の正規化回路の従来
技術としては、米国特許５，１０３，４１８号に開示さ
れたものがある。この文献に記載された正規化回路は、
同一回路で以て、正規化演算と非正規化演算の双方を高
速で実行し得ることを目的としており、そのために次の
様な構成を採る。
技術としては、米国特許５，１０３，４１８号に開示さ
れたものがある。この文献に記載された正規化回路は、
同一回路で以て、正規化演算と非正規化演算の双方を高
速で実行し得ることを目的としており、そのために次の
様な構成を採る。
【０００３】即ち、全段である演算回路５０での演算結
果のうち指数部（バイナリ値）をデコーダでデコード
し、その出力と上記演算結果のうち仮数部との全てのビ
ットステイトに対してＯＲ演算を行って両者の結合値を
求め、この結合値の先頭の１のビット位置をリーディン
グ１ディテクタにより検出し、検出したビット位置の値
分だけ、上記演算結果のうち仮数部を上位にシフトす
る。
果のうち指数部（バイナリ値）をデコーダでデコード
し、その出力と上記演算結果のうち仮数部との全てのビ
ットステイトに対してＯＲ演算を行って両者の結合値を
求め、この結合値の先頭の１のビット位置をリーディン
グ１ディテクタにより検出し、検出したビット位置の値
分だけ、上記演算結果のうち仮数部を上位にシフトす
る。
【０００４】
【発明が解決しようとする課題】上述の通り、従来技術
は、正規化演算に加えて非正規化演算についても高速で
処理することができる利点を有している。しかしなが
ら、浮動小数点演算、特に減算を含む場合には、演算結
果として得られる仮数部の値が全て０になる場合が、必
然的に生じ得る。このような場合には、指数部の値も０
としなければならない。これをここでは「０機能」と称
するならば、上記従来技術は、「０機能」を有していな
いという問題点を有している。
は、正規化演算に加えて非正規化演算についても高速で
処理することができる利点を有している。しかしなが
ら、浮動小数点演算、特に減算を含む場合には、演算結
果として得られる仮数部の値が全て０になる場合が、必
然的に生じ得る。このような場合には、指数部の値も０
としなければならない。これをここでは「０機能」と称
するならば、上記従来技術は、「０機能」を有していな
いという問題点を有している。
【０００５】上述した、従来の浮動小数点演算装置用正
規化回路装置が有する問題点を解決する方法の一つとし
ては、図４３に示すような回路が考えられる。
規化回路装置が有する問題点を解決する方法の一つとし
ては、図４３に示すような回路が考えられる。
【０００６】図４３において、各参照符号は、それぞれ
次のものを意味する。即ち、１０１はプライオリティ・
エンコーダ回路、１０２は減算器回路、１０３ａ，１０
３ｂはマルチ・プレクサ回路（ＭＵＸ回路）、１０４は
デコーダ回路、１０５はシフタ回路、１０６はＯＲゲー
ト回路からなる仮数部の０を検出する０検出回路、１０
７はＡＮＤゲート回路からなる、指数部を強制的に零に
し得る強制零回路である。
次のものを意味する。即ち、１０１はプライオリティ・
エンコーダ回路、１０２は減算器回路、１０３ａ，１０
３ｂはマルチ・プレクサ回路（ＭＵＸ回路）、１０４は
デコーダ回路、１０５はシフタ回路、１０６はＯＲゲー
ト回路からなる仮数部の０を検出する０検出回路、１０
７はＡＮＤゲート回路からなる、指数部を強制的に零に
し得る強制零回路である。
【０００７】また、図４３において、記号Ａは指数部の
入力値を与える入力信号を、記号Ｂは仮数部の入力値を
与える入力信号を、記号Ｃは指数部の出力値を与える信
号を示す。また、記号Ｄは仮数部の入力信号Ｂを正規化
するための移動量（シフト量）を表す値を与える制御信
号である。更に、記号Ｅは仮数部の出力値を与える信号
を表す。
入力値を与える入力信号を、記号Ｂは仮数部の入力値を
与える入力信号を、記号Ｃは指数部の出力値を与える信
号を示す。また、記号Ｄは仮数部の入力信号Ｂを正規化
するための移動量（シフト量）を表す値を与える制御信
号である。更に、記号Ｅは仮数部の出力値を与える信号
を表す。
【０００８】次に、指数部（Ａ、Ｃ）を８ビット、仮数
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を３２ビット
とした時の上記回路各部の機能と回路全体の動作につい
て説明する。
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を３２ビット
とした時の上記回路各部の機能と回路全体の動作につい
て説明する。
【０００９】プライオリティ・エンコーダ回路１０１
は、入力信号Ｂの最上位ビットから順次に検索し、はじ
めて『１』が存在する位置を上記最上位ビット位置から
数えた番数値から１を引いた数をバイナリ値Ｂ’で表す
回路である。すなわち、出力信号Ｂ’のビット幅は、入
力信号Ｂがｎビットの場合には、｛ｉｎｔ（１ｏｇ
2（ｎ−１））＋１｝ビットとなる。従って、プライオ
リティ・エンコーダ回路１０１の入力信号Ｂが２４ビッ
トの場合には、出力信号Ｂ’のビット幅は５ビットとな
る。図４４，図４５に、入力が２４ビットの場合のプラ
イオリティ・エンコーダ回路１０１の真理値表を示す。
ただし、プライオリティ・エンコーダ回路１０１におい
て、入力信号Ｂの値が全て０の場合には、出力信号Ｂ’
の値は０とする。
は、入力信号Ｂの最上位ビットから順次に検索し、はじ
めて『１』が存在する位置を上記最上位ビット位置から
数えた番数値から１を引いた数をバイナリ値Ｂ’で表す
回路である。すなわち、出力信号Ｂ’のビット幅は、入
力信号Ｂがｎビットの場合には、｛ｉｎｔ（１ｏｇ
2（ｎ−１））＋１｝ビットとなる。従って、プライオ
リティ・エンコーダ回路１０１の入力信号Ｂが２４ビッ
トの場合には、出力信号Ｂ’のビット幅は５ビットとな
る。図４４，図４５に、入力が２４ビットの場合のプラ
イオリティ・エンコーダ回路１０１の真理値表を示す。
ただし、プライオリティ・エンコーダ回路１０１におい
て、入力信号Ｂの値が全て０の場合には、出力信号Ｂ’
の値は０とする。
【００１０】減算器回路１０２は、入力信号Ａ及び出力
信号Ｂ’をそれぞれ入力信号Ｓ、Ｒとし、これらの入力
信号Ｓ、Ｒに対して減算を行う。その減算結果は、出力
信号（Ｓ−Ｒ）およびキャリー出力信号Ｆｃｏ（Ｓ≧Ｒ
のときＦｃｏが１となる）として出力される。
信号Ｂ’をそれぞれ入力信号Ｓ、Ｒとし、これらの入力
信号Ｓ、Ｒに対して減算を行う。その減算結果は、出力
信号（Ｓ−Ｒ）およびキャリー出力信号Ｆｃｏ（Ｓ≧Ｒ
のときＦｃｏが１となる）として出力される。
【００１１】ＭＵＸ回路１０３ａ，１０３ｂは、共に、
キャリー出力信号Ｆｃｏである制御信号Ｓの値に応じ
て、その入力信号Ｐ、Ｑを選択する回路である。即ち、
制御信号Ｓが『０』の時は、出力信号Ｇ，Ｄ’としては
入力信号Ｐが、制御信号Ｓが『１』のときは、出力信号
Ｇ，Ｄ’としては入力信号Ｑが選択される。
キャリー出力信号Ｆｃｏである制御信号Ｓの値に応じ
て、その入力信号Ｐ、Ｑを選択する回路である。即ち、
制御信号Ｓが『０』の時は、出力信号Ｇ，Ｄ’としては
入力信号Ｐが、制御信号Ｓが『１』のときは、出力信号
Ｇ，Ｄ’としては入力信号Ｑが選択される。
【００１２】デコーダ回路１０４は、バイナリ値で表現
された入力信号Ｄ’をデコードする回路である。入力が
５ｂｉｔの場合のその真理値表を、図４６〜図５０に示
す。
された入力信号Ｄ’をデコードする回路である。入力が
５ｂｉｔの場合のその真理値表を、図４６〜図５０に示
す。
【００１３】シフタ回路１０５は、制御信号Ｄに応じ
て、入力信号Ｂをシフトする回路である。その真理値表
を、制御信号が３２ｂｉｔの場合について、図５１〜図
５５に示す。
て、入力信号Ｂをシフトする回路である。その真理値表
を、制御信号が３２ｂｉｔの場合について、図５１〜図
５５に示す。
【００１４】仮数部の０検出回路１０６は、仮数部が
『０』であることを検出する回路である。即ち、仮数部
が全て０の時にその出力信号Ｈは『０』となり、仮数部
が０でないときに出力信号Ｈは『１』となる。
『０』であることを検出する回路である。即ち、仮数部
が全て０の時にその出力信号Ｈは『０』となり、仮数部
が０でないときに出力信号Ｈは『１』となる。
【００１５】指数部の強制零回路１０７は、出力信号Ｈ
が０のときに、即ち仮数部が全て０のときに、指数部の
出力信号Ｃを強制的に０にする回路である。
が０のときに、即ち仮数部が全て０のときに、指数部の
出力信号Ｃを強制的に０にする回路である。
【００１６】次に、回路動作について説明する。今、指
数部の入力信号Ａ、仮数部の入力信号Ｂを、それぞれ、
Ａ＝１２７、Ｂ＝００００ ０００１ ０００１ ００
０１０００１ ０００１とする。
数部の入力信号Ａ、仮数部の入力信号Ｂを、それぞれ、
Ａ＝１２７、Ｂ＝００００ ０００１ ０００１ ００
０１０００１ ０００１とする。
【００１７】（１）プライオリティ・エンコーダ回路１
０１の出力信号Ｂ’は、Ｂ’＝７となる。 （２）減算器回路１０２の出力信号Ｆ、キャリー出力信
号Ｆcoは以下の通りとなる。 Ｆ＝Ａ−Ｂ’→１２７−７→１２０。 Ｆco＝Ａ≧Ｂ’→１２７≧７→１。
０１の出力信号Ｂ’は、Ｂ’＝７となる。 （２）減算器回路１０２の出力信号Ｆ、キャリー出力信
号Ｆcoは以下の通りとなる。 Ｆ＝Ａ−Ｂ’→１２７−７→１２０。 Ｆco＝Ａ≧Ｂ’→１２７≧７→１。
【００１８】（３）ＭＵＸ回路１０３ａの出力信号Ｇ
は、以下の通りとなる。 Ｇ＝Ｆco？Ｆ：０→１？１２０：０→１２０。
は、以下の通りとなる。 Ｇ＝Ｆco？Ｆ：０→１？１２０：０→１２０。
【００１９】（４）仮数部の０検出回路１０６の出力信
号Ｈは、Ｈ＝｜Ｂ→１となる。
号Ｈは、Ｈ＝｜Ｂ→１となる。
【００２０】（５）指数部の強制零回路１０７の出力信
号Ｃは、以下の通りとなる。 Ｃ＝Ｇ＆Ｈ→１２０＆１→１２０。
号Ｃは、以下の通りとなる。 Ｃ＝Ｇ＆Ｈ→１２０＆１→１２０。
【００２１】（６）ＭＵＸ回路１０３ｂの出力信号Ｄ’
は、以下の通りとなる。 Ｄ’＝Ｆco？Ｂ’：Ａ→１？７：１２７→７。
は、以下の通りとなる。 Ｄ’＝Ｆco？Ｂ’：Ａ→１？７：１２７→７。
【００２２】（７）デコーダ回路１０４の出力信号Ｄ
は、以下の通りとなる。 Ｄ＝００００ ００００ ００００ ００００ ０００
０ ００００１０００ ００００。
は、以下の通りとなる。 Ｄ＝００００ ００００ ００００ ００００ ０００
０ ００００１０００ ００００。
【００２３】（８）シフタ回路１０５の出力信号Ｅは、
以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
【００２４】以上のように、正規化演算が正しく実行さ
れている。
れている。
【００２５】次に、Ａ＝５、Ｂ＝００００ ０００１
０００１ ０００１ ０００１ ０００１とする。
０００１ ０００１ ０００１ ０００１とする。
【００２６】（１）プライオリティ・エンコーダ回路１
０１の出力信号Ｂ’の値は７となる。
０１の出力信号Ｂ’の値は７となる。
【００２７】（２）減算器回路１０２の出力信号Ｆ、キ
ャリー出力信号Ｆcoの各値は、以下の通りとなる。 Ｆ＝Ａ−Ｂ’→５−７→−２。 Ｆco＝Ａ≧Ｂ’→５≧７→０。
ャリー出力信号Ｆcoの各値は、以下の通りとなる。 Ｆ＝Ａ−Ｂ’→５−７→−２。 Ｆco＝Ａ≧Ｂ’→５≧７→０。
【００２８】（３）ＭＵＸ回路１０３ａの出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝Ｆco？Ｆ：０→０？−２：０→０。
値は、以下の通りとなる。 Ｇ＝Ｆco？Ｆ：０→０？−２：０→０。
【００２９】（４）仮数部の０検出回路１０６の出力信
号Ｈの値は、Ｈ＝｜Ｂ→１となる。
号Ｈの値は、Ｈ＝｜Ｂ→１となる。
【００３０】（５）指数部の強制零回路１０７の出力信
号Ｃは、Ｃ＝Ｇ＆Ｈ→０＆１→０となる。
号Ｃは、Ｃ＝Ｇ＆Ｈ→０＆１→０となる。
【００３１】（６）ＭＵＸ回路１０３ｂの出力信号Ｄ’
の値は、以下の通りとなる。 Ｄ’＝Ｆco？Ｂ’：Ａ→０？７：５→５。
の値は、以下の通りとなる。 Ｄ’＝Ｆco？Ｂ’：Ａ→０？７：５→５。
【００３２】（７）デコーダ回路１０４の出力信号Ｄの
値は、以下の通りとなる。 Ｄ＝００００ ００００ ００００ ００００ ０００
０ ００００００１０ ００００。
値は、以下の通りとなる。 Ｄ＝００００ ００００ ００００ ００００ ０００
０ ００００００１０ ００００。
【００３３】（８）シフタ回路１０５の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝００１０ ００１０ ００１０ ００１０ ００１
０ ００００。
は、以下の通りとなる。 Ｅ＝００１０ ００１０ ００１０ ００１０ ００１
０ ００００。
【００３４】以上のように、非正規化演算が正しく行わ
れている。
れている。
【００３５】さらに、Ａ＝７、Ｂ＝００００ ０００１
０００１ ０００１ ０００１０００１とする。
０００１ ０００１ ０００１０００１とする。
【００３６】（１）プライオリティ・エンコーダ回路１
０１の出力信号Ｂ’はＢ’＝７となる。
０１の出力信号Ｂ’はＢ’＝７となる。
【００３７】（２）減算器回路１０２の出力信号Ｆ、キ
ャリー出力信号Ｆcoは、以下の通りとなる。 Ｆ＝Ａ−Ｂ’→７−７→０。 Ｆco＝Ａ≧Ｂ’→７≧７→１。
ャリー出力信号Ｆcoは、以下の通りとなる。 Ｆ＝Ａ−Ｂ’→７−７→０。 Ｆco＝Ａ≧Ｂ’→７≧７→１。
【００３８】（３）ＭＵＸ回路１０３ａの出力信号Ｇ
は、以下の通りとなる。 Ｇ＝Ｆco？Ｆ：０→１？０：０→０。
は、以下の通りとなる。 Ｇ＝Ｆco？Ｆ：０→１？０：０→０。
【００３９】（４）仮数部の０検出回路１０６の出力信
号Ｈは、Ｈ＝｜Ｂ→１となる。
号Ｈは、Ｈ＝｜Ｂ→１となる。
【００４０】（５）指数部の強制零回路１０７の出力信
号Ｃは、以下の通りとなる。 Ｃ＝Ｇ＆Ｈ→０＆１→０。
号Ｃは、以下の通りとなる。 Ｃ＝Ｇ＆Ｈ→０＆１→０。
【００４１】（６）ＭＵＸ回路１０３ｂの出力信号Ｄ’
は、以下の通りとなる。 Ｄ’＝Ｆco？Ｂ’：Ａ→１？７：７→７。
は、以下の通りとなる。 Ｄ’＝Ｆco？Ｂ’：Ａ→１？７：７→７。
【００４２】（７）デコーダ回路１０４の出力信号Ｄ
は、以下の通りとなる。 Ｄ＝００００ ００００ ００００ ００００ ０００
０ ００００００１０ ００００。
は、以下の通りとなる。 Ｄ＝００００ ００００ ００００ ００００ ０００
０ ００００００１０ ００００。
【００４３】（８）シフタ回路１０５の出力信号Ｅは、
以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
【００４４】以上のように、正規化演算処理が正しく実
行されている。
行されている。
【００４５】また、Ａ＝１２７、Ｂ＝００００ ０００
０ ００００ ００００ ００００００００とする。
０ ００００ ００００ ００００００００とする。
【００４６】（１）プライオリティ・エンコーダ回路１
０１の出力信号Ｂ’は、Ｂ’＝０となる。
０１の出力信号Ｂ’は、Ｂ’＝０となる。
【００４７】（２）減算器回路１０２の出力信号Ｆ、キ
ャリー出力信号Ｆcoは、以下の通りとなる。 Ｆ＝Ａ−Ｂ’→１２７−０→１２７。 Ｆco＝Ａ≧Ｂ’→１２７≧０→１。
ャリー出力信号Ｆcoは、以下の通りとなる。 Ｆ＝Ａ−Ｂ’→１２７−０→１２７。 Ｆco＝Ａ≧Ｂ’→１２７≧０→１。
【００４８】（３）ＭＵＸ回路１０３ａの出力信号Ｇ
は、以下の通りとなる。 Ｇ＝Ｆco？Ｆ：０→１？１２７：０→１２７。
は、以下の通りとなる。 Ｇ＝Ｆco？Ｆ：０→１？１２７：０→１２７。
【００４９】（４）仮数部の０検出回路１０６の出力信
号Ｈは、Ｈ＝｜Ｂ→０となる。
号Ｈは、Ｈ＝｜Ｂ→０となる。
【００５０】（５）指数部の強制零回路１０７の出力信
号Ｃは、以下の通りとなる。 Ｃ＝Ｇ＆Ｈ→１２７＆０→０。
号Ｃは、以下の通りとなる。 Ｃ＝Ｇ＆Ｈ→１２７＆０→０。
【００５１】（６）ＭＵＸ回路１０３ｂの出力信号Ｄ’
は、以下の通りとなる。 Ｄ’＝Ｆco？Ｂ’：Ａ→１？０：１２７→０。
は、以下の通りとなる。 Ｄ’＝Ｆco？Ｂ’：Ａ→１？０：１２７→０。
【００５２】（７）デコーダ回路１０４の出力信号Ｄ
は、以下の通りとなる。 Ｄ＝００００ ００００ ００００ ００００ ０００
０ ００００００００ ０００１。
は、以下の通りとなる。 Ｄ＝００００ ００００ ００００ ００００ ０００
０ ００００００００ ０００１。
【００５３】（８）シフタ回路１０５の出力信号Ｅは、
以下の通りとなる。 Ｅ＝００００ ００００ ００００ ００００ ０００
０ ００００。
以下の通りとなる。 Ｅ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【００５４】このように、「０機能」が確実に実行され
ている。
ている。
【００５５】以上、例示したように、図４３において提
案した正規化回路は、正規化演算と非正規化演算に加え
て、「０機能」を実現することができ、従来技術の問題
点を克服しえている。しかしながら、図４３に示した回
路では、仮数部が０の時に指数部を０にするためには、
仮数部が０であることを検出するためのＯＲ回路１０６
を特別に設ける必要がある。このような仮数部の入力信
号Ｂの全ての入力信号線についてＯＲ演算処理を行う方
式は、入力信号Ｂのビット幅が大であるため、回路規模
の増大を招き、回路設計上、好ましいとは言い難い。
案した正規化回路は、正規化演算と非正規化演算に加え
て、「０機能」を実現することができ、従来技術の問題
点を克服しえている。しかしながら、図４３に示した回
路では、仮数部が０の時に指数部を０にするためには、
仮数部が０であることを検出するためのＯＲ回路１０６
を特別に設ける必要がある。このような仮数部の入力信
号Ｂの全ての入力信号線についてＯＲ演算処理を行う方
式は、入力信号Ｂのビット幅が大であるため、回路規模
の増大を招き、回路設計上、好ましいとは言い難い。
【００５６】さらに、図４３の正規化回路は、上記ＯＲ
回路１０６を実現しようとした結果、当該正規化回路へ
の伝達までに入力信号Ａよりも多くの時間を要する入力
信号Ｂ側の経路での演算が中心となる構成を採用してい
る。このため、最遅延経路、即ち、クリティカルパス
は、仮数部の入力信号Ｂからプライオリティ・エンコー
ダ回路１０１→減算器回路１０２（Ｆco出力）→ＭＵＸ
回路１０３ｂ→デコーダ回路１０４→制御信号Ｄ→シフ
タ回路１０５→仮数部出力信号Ｅにいたる経路となり、
それは従来技術におけるクリティカルパスよりも長い経
路となっている。
回路１０６を実現しようとした結果、当該正規化回路へ
の伝達までに入力信号Ａよりも多くの時間を要する入力
信号Ｂ側の経路での演算が中心となる構成を採用してい
る。このため、最遅延経路、即ち、クリティカルパス
は、仮数部の入力信号Ｂからプライオリティ・エンコー
ダ回路１０１→減算器回路１０２（Ｆco出力）→ＭＵＸ
回路１０３ｂ→デコーダ回路１０４→制御信号Ｄ→シフ
タ回路１０５→仮数部出力信号Ｅにいたる経路となり、
それは従来技術におけるクリティカルパスよりも長い経
路となっている。
【００５７】以上の様に、図４３で提案した正規化回路
は、「０機能」という従来技術にはない機能を実現しえ
る反面、従来技術が有していた高速演算性という優れた
特性をも兼ね備えることができないという問題点を有し
ている。
は、「０機能」という従来技術にはない機能を実現しえ
る反面、従来技術が有していた高速演算性という優れた
特性をも兼ね備えることができないという問題点を有し
ている。
【００５８】そこで、この発明は、浮動小数点演算装置
において、正規化，非正規化，０機能の全てを実現し得
る、高速な正規化回路装置を、回路規模の増大化を招く
ことなく、簡易な回路構成で以て実現するものである。
において、正規化，非正規化，０機能の全てを実現し得
る、高速な正規化回路装置を、回路規模の増大化を招く
ことなく、簡易な回路構成で以て実現するものである。
【００５９】
【課題を解決するための手段】請求項１に係る発明は、
所定の浮動小数点演算処理を成されて伝達されて来る２
進数値として表現された、仮数部入力信号と指数部入力
信号とに対して正規化を行う浮動小数点演算装置の正規
化回路装置において、前記仮数部入力信号と前記指数部
入力信号とを受けて、前記指数部入力信号が与える１０
進数値が、前記仮数部入力信号の最上位ビットからみて
ビット状態が最初に１となるビット位置としての先頭１
ビット位置の番数値以上のときには第１レベルの制御信
号を生成する一方、前記指数部入力信号の前記１０進数
値が、前記先頭１ビット位置の前記番数値未満のとき又
は前記仮数部入力信号が０値を与えるときには第２レベ
ルの前記制御信号を生成する、制御信号生成手段と、前
記仮数部入力信号に基づき、前記先頭１ビット位置の前
記番数値を２進数表示した信号を出力するエンコード手
段と、前記指数部入力信号と前記エンコード手段の出力
信号と前記制御信号とを受けて、前記制御信号が前記第
１レベルにあるときには前記指数部入力信号と前記エン
コード手段の前記出力信号との減算結果を指数部出力信
号として出力し、前記制御信号が前記第２レベルにある
ときには０値を前記指数部出力信号として出力する、指
数部出力信号決定手段とを備えており、前記先頭１ビッ
ト位置の前記番数値とは、前記最上位ビット自体を含ま
ないで前記最上位ビットの位置から各ビット位置を数え
たときの値に相当する。
所定の浮動小数点演算処理を成されて伝達されて来る２
進数値として表現された、仮数部入力信号と指数部入力
信号とに対して正規化を行う浮動小数点演算装置の正規
化回路装置において、前記仮数部入力信号と前記指数部
入力信号とを受けて、前記指数部入力信号が与える１０
進数値が、前記仮数部入力信号の最上位ビットからみて
ビット状態が最初に１となるビット位置としての先頭１
ビット位置の番数値以上のときには第１レベルの制御信
号を生成する一方、前記指数部入力信号の前記１０進数
値が、前記先頭１ビット位置の前記番数値未満のとき又
は前記仮数部入力信号が０値を与えるときには第２レベ
ルの前記制御信号を生成する、制御信号生成手段と、前
記仮数部入力信号に基づき、前記先頭１ビット位置の前
記番数値を２進数表示した信号を出力するエンコード手
段と、前記指数部入力信号と前記エンコード手段の出力
信号と前記制御信号とを受けて、前記制御信号が前記第
１レベルにあるときには前記指数部入力信号と前記エン
コード手段の前記出力信号との減算結果を指数部出力信
号として出力し、前記制御信号が前記第２レベルにある
ときには０値を前記指数部出力信号として出力する、指
数部出力信号決定手段とを備えており、前記先頭１ビッ
ト位置の前記番数値とは、前記最上位ビット自体を含ま
ないで前記最上位ビットの位置から各ビット位置を数え
たときの値に相当する。
【００６０】請求項２に係る発明では、請求項１記載の
浮動小数点演算装置の正規化回路装置における、前記指
数部出力信号決定手段は、前記指数部入力信号と前記エ
ンコード手段の前記出力信号との減算を行う減算手段
と、前記０値を与える電位と前記減算手段の出力信号と
前記制御信号とを受けて、前記制御信号が前記第１レベ
ルにあるときには前記減算手段の前記出力信号を前記指
数部出力信号として出力し、前記制御信号が前記第２レ
ベルにあるときには前記電位を前記指数部出力信号とし
て出力する選択手段とを備えている。
浮動小数点演算装置の正規化回路装置における、前記指
数部出力信号決定手段は、前記指数部入力信号と前記エ
ンコード手段の前記出力信号との減算を行う減算手段
と、前記０値を与える電位と前記減算手段の出力信号と
前記制御信号とを受けて、前記制御信号が前記第１レベ
ルにあるときには前記減算手段の前記出力信号を前記指
数部出力信号として出力し、前記制御信号が前記第２レ
ベルにあるときには前記電位を前記指数部出力信号とし
て出力する選択手段とを備えている。
【００６１】請求項３に係る発明では、請求項２記載の
浮動小数点演算装置の正規化回路装置において、前記選
択手段に代えて、前記減算手段の前記出力信号と前記制
御信号とをその入力とするＡＮＤゲート回路を備えてい
る。
浮動小数点演算装置の正規化回路装置において、前記選
択手段に代えて、前記減算手段の前記出力信号と前記制
御信号とをその入力とするＡＮＤゲート回路を備えてい
る。
【００６２】請求項４に係る発明では、請求項１記載の
浮動小数点演算装置の正規化回路装置において、前記指
数部出力信号決定手段は、前記制御信号が前記第１レベ
ルにあるときには前記エンコード手段の前記出力信号を
選択出力し、前記制御信号が前記第２レベルにあるとき
には前記指数部入力信号を選択出力する選択手段と、前
記指数部入力信号と前記選択手段の出力信号との減算を
求めてその減算結果を前記指数部出力信号として出力す
る減算手段とを備えている。
浮動小数点演算装置の正規化回路装置において、前記指
数部出力信号決定手段は、前記制御信号が前記第１レベ
ルにあるときには前記エンコード手段の前記出力信号を
選択出力し、前記制御信号が前記第２レベルにあるとき
には前記指数部入力信号を選択出力する選択手段と、前
記指数部入力信号と前記選択手段の出力信号との減算を
求めてその減算結果を前記指数部出力信号として出力す
る減算手段とを備えている。
【００６３】請求項５に係る発明では、請求項１記載の
浮動小数点演算装置の正規化回路装置において、前記制
御信号生成手段は、前記指数部入力信号を受けてリファ
レンス信号を出力するリファレンス信号生成手段と、前
記リファレンス信号と前記仮数部入力信号との論理積処
理を行い、更に前記論理積処理の結果の論理和処理を実
行して前記論理和処理の結果を前記制御信号として出力
する論理演算手段とを備えており、前記リファレンス信
号は、その最上位ビット位置から前記指数部入力信号に
基づいて定まる所定のビット位置までの各ビット状態が
全て１に設定され且つその他のビット位置のビット状態
が全て０に設定されている。
浮動小数点演算装置の正規化回路装置において、前記制
御信号生成手段は、前記指数部入力信号を受けてリファ
レンス信号を出力するリファレンス信号生成手段と、前
記リファレンス信号と前記仮数部入力信号との論理積処
理を行い、更に前記論理積処理の結果の論理和処理を実
行して前記論理和処理の結果を前記制御信号として出力
する論理演算手段とを備えており、前記リファレンス信
号は、その最上位ビット位置から前記指数部入力信号に
基づいて定まる所定のビット位置までの各ビット状態が
全て１に設定され且つその他のビット位置のビット状態
が全て０に設定されている。
【００６４】請求項６に係る発明では、請求項５記載の
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号は、前記指数部入力信号の前記１０進数
値に１を加えた値に相当する位置数だけその最上位ビッ
ト位置からの各ビット位置のビット状態が全て１に設定
され且つ他のビット位置のビット状態が全て０に設定さ
れている。
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号は、前記指数部入力信号の前記１０進数
値に１を加えた値に相当する位置数だけその最上位ビッ
ト位置からの各ビット位置のビット状態が全て１に設定
され且つ他のビット位置のビット状態が全て０に設定さ
れている。
【００６５】請求項７に係る発明では、請求項６記載の
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号生成手段は前記指数部入力信号より直接
に前記リファレンス信号を生成する。
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号生成手段は前記指数部入力信号より直接
に前記リファレンス信号を生成する。
【００６６】請求項８に係る発明では、請求項６記載の
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号生成手段は、前記指数部入力信号をデコ
ードするデコーダ手段と、前記デコーダ手段の出力信号
を受けて、前記リファレンス信号を生成する主たるリフ
ァレンス信号生成手段とを備えており、前記主たるリフ
ァレンス信号生成手段は、前記リファレンス信号の前記
最上位ビット位置から、前記デコーダ手段の前記出力信
号のビット状態が前記デコーダ手段の前記出力信号の最
上位ビット位置からみて初めて１となる前記デコーダ手
段の前記出力信号の先頭１ビット位置に相当するビット
位置までを全て１に設定し、その他のビット位置を全て
０に設定する。
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号生成手段は、前記指数部入力信号をデコ
ードするデコーダ手段と、前記デコーダ手段の出力信号
を受けて、前記リファレンス信号を生成する主たるリフ
ァレンス信号生成手段とを備えており、前記主たるリフ
ァレンス信号生成手段は、前記リファレンス信号の前記
最上位ビット位置から、前記デコーダ手段の前記出力信
号のビット状態が前記デコーダ手段の前記出力信号の最
上位ビット位置からみて初めて１となる前記デコーダ手
段の前記出力信号の先頭１ビット位置に相当するビット
位置までを全て１に設定し、その他のビット位置を全て
０に設定する。
【００６７】請求項９に係る発明では、請求項５記載の
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号は、前記指数部入力信号の前記１０進数
値に相当する位置数だけその最上位ビット位置からの各
ビット位置のビット状態が全て１に設定され且つその他
のビット位置のビット状態が全て０に設定されている。
浮動小数点演算装置の正規化回路装置において、前記リ
ファレンス信号は、前記指数部入力信号の前記１０進数
値に相当する位置数だけその最上位ビット位置からの各
ビット位置のビット状態が全て１に設定され且つその他
のビット位置のビット状態が全て０に設定されている。
【００６８】請求項１０に係る発明では、請求項９記載
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は前記指数部入力信号より直
接に前記リファレンス信号を生成する。
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は前記指数部入力信号より直
接に前記リファレンス信号を生成する。
【００６９】請求項１１に係る発明では、請求項９記載
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は、前記指数部入力信号をデ
コードするデコーダ手段と、前記デコーダ手段の出力信
号を受けて、前記リファレンス信号を生成する主たるリ
ファレンス信号生成手段とを備えており、前記主たるリ
ファレンス信号生成手段は、前記リファレンス信号の前
記最上位ビット位置から、前記デコーダ手段の前記出力
信号のビット状態が前記デコーダ手段の前記出力信号の
最上位ビット位置からみて初めて１となる前記デコーダ
手段の前記出力信号の先頭１ビット位置よりも１ビット
位置分だけ上位のビット位置までを全て１に設定し、そ
の他のビット位置を全て０に設定する。
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は、前記指数部入力信号をデ
コードするデコーダ手段と、前記デコーダ手段の出力信
号を受けて、前記リファレンス信号を生成する主たるリ
ファレンス信号生成手段とを備えており、前記主たるリ
ファレンス信号生成手段は、前記リファレンス信号の前
記最上位ビット位置から、前記デコーダ手段の前記出力
信号のビット状態が前記デコーダ手段の前記出力信号の
最上位ビット位置からみて初めて１となる前記デコーダ
手段の前記出力信号の先頭１ビット位置よりも１ビット
位置分だけ上位のビット位置までを全て１に設定し、そ
の他のビット位置を全て０に設定する。
【００７０】請求項１２に係る発明では、請求項５記載
の浮動小数点演算装置の正規化回路装置において、前記
エンコード手段は、前記仮数部入力信号を受けて、前記
仮数部入力信号の前記先頭１ビット位置を検出する先頭
１検出手段と、前記先頭１検出手段の検出結果をエンコ
ードして前記先頭１ビット位置の前記番数値を２進数表
示した前記信号を出力するエンコーダ回路とを備えてい
る。
の浮動小数点演算装置の正規化回路装置において、前記
エンコード手段は、前記仮数部入力信号を受けて、前記
仮数部入力信号の前記先頭１ビット位置を検出する先頭
１検出手段と、前記先頭１検出手段の検出結果をエンコ
ードして前記先頭１ビット位置の前記番数値を２進数表
示した前記信号を出力するエンコーダ回路とを備えてい
る。
【００７１】請求項１３に係る発明では、請求項５記載
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は、前記指数部入力信号をデ
コードするデコーダ手段と、前記デコーダ手段の出力信
号を受けて、前記リファレンス信号を生成する主たるリ
ファレンス信号生成手段とを備えている。
の浮動小数点演算装置の正規化回路装置において、前記
リファレンス信号生成手段は、前記指数部入力信号をデ
コードするデコーダ手段と、前記デコーダ手段の出力信
号を受けて、前記リファレンス信号を生成する主たるリ
ファレンス信号生成手段とを備えている。
【００７２】請求項１４に係る発明では、請求項１３記
載の浮動小数点演算装置の正規化回路装置において、前
記エンコード手段は、前記仮数部入力信号を受けて、前
記仮数部入力信号の前記先頭１ビット位置を検出する先
頭１検出手段と、前記先頭１検出手段の検出結果をエン
コードして前記先頭１ビット位置の前記番数値を２進数
表示した前記信号を出力するエンコーダ回路とを備えて
いる。
載の浮動小数点演算装置の正規化回路装置において、前
記エンコード手段は、前記仮数部入力信号を受けて、前
記仮数部入力信号の前記先頭１ビット位置を検出する先
頭１検出手段と、前記先頭１検出手段の検出結果をエン
コードして前記先頭１ビット位置の前記番数値を２進数
表示した前記信号を出力するエンコーダ回路とを備えて
いる。
【００７３】請求項１５に係る発明では、請求項１３記
載の浮動小数点演算装置の正規化回路装置において、前
記仮数部入力信号を受けて、前記仮数部入力信号の前記
先頭１ビット位置を検出する先頭１検出手段と、その最
上位ビットを除いた前記先頭１検出手段の出力信号と前
記デコーダ手段の前記出力信号と前記制御信号とを受け
て、前記制御信号が前記第１レベルにあるときには前記
先頭１検出手段の出力信号を選択し、前記制御信号が前
記第２レベルにあるときには前記デコーダ手段の前記出
力信号を選択する選択手段と、前記選択手段の出力信号
と前記先頭１検出手段の前記出力信号の内で前記最上位
ビットを与える部分に基づき前記仮数部入力信号をシフ
トして仮数部出力信号を生成するシフタ手段とを更に備
えている。
載の浮動小数点演算装置の正規化回路装置において、前
記仮数部入力信号を受けて、前記仮数部入力信号の前記
先頭１ビット位置を検出する先頭１検出手段と、その最
上位ビットを除いた前記先頭１検出手段の出力信号と前
記デコーダ手段の前記出力信号と前記制御信号とを受け
て、前記制御信号が前記第１レベルにあるときには前記
先頭１検出手段の出力信号を選択し、前記制御信号が前
記第２レベルにあるときには前記デコーダ手段の前記出
力信号を選択する選択手段と、前記選択手段の出力信号
と前記先頭１検出手段の前記出力信号の内で前記最上位
ビットを与える部分に基づき前記仮数部入力信号をシフ
トして仮数部出力信号を生成するシフタ手段とを更に備
えている。
【００７４】請求項１６に係る発明では、請求項５記載
の浮動小数点演算装置の正規化回路装置において、前記
指数部入力信号をデコードするデコーダ手段と、前記仮
数部入力信号を受けて、前記仮数部入力信号の前記先頭
１ビット位置を検出する先頭１検出手段と、その最上位
ビットを除いた前記先頭１検出手段の出力信号と前記デ
コーダ手段の前記出力信号と前記制御信号とを受けて、
前記制御信号が前記第１レベルにあるときには前記先頭
１検出手段の出力信号を選択し、前記制御信号が前記第
２レベルにあるときには前記デコーダ手段の前記出力信
号を選択する選択手段と、前記選択手段の出力信号と前
記先頭１検出手段の前記出力信号の内で前記最上位ビッ
トを与える部分に基づき前記仮数部入力信号をシフトし
て仮数部出力信号を生成するシフタ手段とを更に備えて
いる。
の浮動小数点演算装置の正規化回路装置において、前記
指数部入力信号をデコードするデコーダ手段と、前記仮
数部入力信号を受けて、前記仮数部入力信号の前記先頭
１ビット位置を検出する先頭１検出手段と、その最上位
ビットを除いた前記先頭１検出手段の出力信号と前記デ
コーダ手段の前記出力信号と前記制御信号とを受けて、
前記制御信号が前記第１レベルにあるときには前記先頭
１検出手段の出力信号を選択し、前記制御信号が前記第
２レベルにあるときには前記デコーダ手段の前記出力信
号を選択する選択手段と、前記選択手段の出力信号と前
記先頭１検出手段の前記出力信号の内で前記最上位ビッ
トを与える部分に基づき前記仮数部入力信号をシフトし
て仮数部出力信号を生成するシフタ手段とを更に備えて
いる。
【００７５】この発明においては、仮数部入力信号が
『０』であることを検出するための回路を設ける必要が
なくなった。
『０』であることを検出するための回路を設ける必要が
なくなった。
【００７６】さらに、通常、浮動小数点加算器や浮動小
数点乗算器などの浮動小数点演算装置においては、正規
化回路までの信号伝達に必要な時間は、指数部入力信号
よりも仮数部入力信号の方が時間を要する。これは、一
般に指数部よりも仮数部の方がビット幅が広く、計算が
複雑になるためである。従って、一般的な浮動小数点演
算装置全体の最遅延経路（つまり、クリティカルパス）
内に正規化回路装置が含まれる場合には、仮数部入力信
号から仮数部出力信号までの経路がクリティカルパスに
なるケースが非常に多いと考えられる。この発明におい
ては、最遅延経路（クリティカルパス）は、仮数部入力
信号から先頭１検出手段→選択手段→シフタ手段→仮数
部出力信号にいたる経路となり、高速な正規化回路装置
を実現することが可能になる。
数点乗算器などの浮動小数点演算装置においては、正規
化回路までの信号伝達に必要な時間は、指数部入力信号
よりも仮数部入力信号の方が時間を要する。これは、一
般に指数部よりも仮数部の方がビット幅が広く、計算が
複雑になるためである。従って、一般的な浮動小数点演
算装置全体の最遅延経路（つまり、クリティカルパス）
内に正規化回路装置が含まれる場合には、仮数部入力信
号から仮数部出力信号までの経路がクリティカルパスに
なるケースが非常に多いと考えられる。この発明におい
ては、最遅延経路（クリティカルパス）は、仮数部入力
信号から先頭１検出手段→選択手段→シフタ手段→仮数
部出力信号にいたる経路となり、高速な正規化回路装置
を実現することが可能になる。
【００７７】請求項１７に係る発明では、請求項５記載
の浮動小数点演算装置の正規化回路装置において、実際
に入力する前記仮数部入力信号のビット幅及び規格によ
り予め定まる仮数部出力信号のビット幅をそれぞれｘビ
ット及びｙビットであるものとすると、前記正規化回路
装置は、前記指数部入力信号をデコードするデコーダ手
段と、前記仮数部入力信号を受けて、前記仮数部入力信
号の前記先頭１ビット位置を検出する先頭１検出手段
と、その最上位ビットを除いた前記先頭１検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ１ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第１シフト手段と、前
記第１シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第１レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第２レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭１検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記ｘビットの前記仮数部入力信号を
前記ｙビットの信号にシフトし、シフト後の前記ｙビッ
トの信号を前記仮数部出力信号として出力する第２シフ
ト手段とを更に備えており、前記第２シフト手段は、前
記選択手段が前記第１シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて（ｘ−ｙ−１）で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて（ｘ−ｙ）で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
の浮動小数点演算装置の正規化回路装置において、実際
に入力する前記仮数部入力信号のビット幅及び規格によ
り予め定まる仮数部出力信号のビット幅をそれぞれｘビ
ット及びｙビットであるものとすると、前記正規化回路
装置は、前記指数部入力信号をデコードするデコーダ手
段と、前記仮数部入力信号を受けて、前記仮数部入力信
号の前記先頭１ビット位置を検出する先頭１検出手段
と、その最上位ビットを除いた前記先頭１検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ１ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第１シフト手段と、前
記第１シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第１レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第２レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭１検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記ｘビットの前記仮数部入力信号を
前記ｙビットの信号にシフトし、シフト後の前記ｙビッ
トの信号を前記仮数部出力信号として出力する第２シフ
ト手段とを更に備えており、前記第２シフト手段は、前
記選択手段が前記第１シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて（ｘ−ｙ−１）で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて（ｘ−ｙ）で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
【００７８】請求項１８に係る発明では、請求項１２記
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれｘ
ビット及びｙビットであるものとすると、前記正規化回
路は、前記指数部入力信号をデコードするデコーダ手段
と、その最上位ビットを除いた前記先頭１検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ１ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第１シフト手段と、前
記第１シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第１レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第２レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭１検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記ｘビットの前記仮数部入力信号を
前記ｙビットの信号にシフトし、シフト後の前記ｙビッ
トの信号を前記仮数部出力信号として出力する第２シフ
ト手段とを更に備えており、前記第２シフト手段は、前
記選択手段が前記第１シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて（ｘ−ｙ−１）で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて（ｘ−ｙ）で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれｘ
ビット及びｙビットであるものとすると、前記正規化回
路は、前記指数部入力信号をデコードするデコーダ手段
と、その最上位ビットを除いた前記先頭１検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ１ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第１シフト手段と、前
記第１シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第１レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第２レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭１検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記ｘビットの前記仮数部入力信号を
前記ｙビットの信号にシフトし、シフト後の前記ｙビッ
トの信号を前記仮数部出力信号として出力する第２シフ
ト手段とを更に備えており、前記第２シフト手段は、前
記選択手段が前記第１シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて（ｘ−ｙ−１）で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて（ｘ−ｙ）で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
【００７９】請求項１９に係る発明では、請求項１３記
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれｘ
ビット及びｙビットであるものとすると、前記正規化回
路は、前記仮数部入力信号を受けて、前記仮数部入力信
号の前記先頭１ビット位置を検出する先頭１検出手段
と、その最上位ビットを除いた前記先頭１検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ１ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第１シフト手段と、前
記第１シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第１レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第２レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭１検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記ｘビットの前記仮数部入力信号を
前記ｙビットの信号にシフトし、シフト後の前記ｙビッ
トの信号を前記仮数部出力信号として出力する第２シフ
ト手段とを更に備えており、前記第２シフト手段は、前
記選択手段が前記第１シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて（ｘ−ｙ−１）で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて（ｘ−ｙ）で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれｘ
ビット及びｙビットであるものとすると、前記正規化回
路は、前記仮数部入力信号を受けて、前記仮数部入力信
号の前記先頭１ビット位置を検出する先頭１検出手段
と、その最上位ビットを除いた前記先頭１検出手段の出
力信号を受けて、当該出力信号の各ビット状態をその最
下位ビット側へ１ビット分ずつシフトし、且つ前記最下
位ビットのビット状態を入力した前記出力信号の最上位
ビットのビット状態に設定する、第１シフト手段と、前
記第１シフト手段の出力信号と前記デコーダ手段の前記
出力信号と前記制御信号とを受けて、前記制御信号が前
記第１レベルにあるときには前記シフト手段の前記出力
信号を選択し、前記制御信号が前記第２レベルにあると
きには前記デコーダ手段の前記出力信号を選択する、選
択手段と、前記選択手段の前記出力信号と前記先頭１検
出手段の前記出力信号の内で前記最上位ビットを与える
部分とに応じて、前記ｘビットの前記仮数部入力信号を
前記ｙビットの信号にシフトし、シフト後の前記ｙビッ
トの信号を前記仮数部出力信号として出力する第２シフ
ト手段とを更に備えており、前記第２シフト手段は、前
記選択手段が前記第１シフト手段の前記出力信号を出力
するときには、前記仮数部入力信号の最上位ビットを削
除し且つその最下位ビットを含めて（ｘ−ｙ−１）で与
えられる数だけの前記最下位ビット側の各ビットを削除
するように前記仮数部入力信号をシフトし、他方、前記
選択手段が前記デコーダ手段の前記出力信号を出力する
ときには、前記仮数部入力信号の前記最下位ビットを含
めて（ｘ−ｙ）で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトする。
【００８０】請求項２０に係る発明では、請求項１４記
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれｘ
ビット及びｙビットであるものとすると、前記正規化回
路は、その最上位ビットを除いた前記先頭１検出手段の
出力信号を受けて、当該出力信号の各ビット状態をその
最下位ビット側へ１ビット分ずつシフトし、且つ前記最
下位ビットのビット状態を入力した前記出力信号の最上
位ビットのビット状態に設定する、第１シフト手段と、
前記第１シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第１レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第２レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、前記選択手段の前記出力信号と前記先頭１
検出手段の前記出力信号の内で前記最上位ビットを与え
る部分とに応じて、前記ｘビットの前記仮数部入力信号
を前記ｙビットの信号にシフトし、シフト後の前記ｙビ
ットの信号を前記仮数部出力信号として出力する第２シ
フト手段とを更に備えており、前記第２シフト手段は、
前記選択手段が前記第１シフト手段の前記出力信号を出
力するときには、前記仮数部入力信号の最上位ビットを
削除し且つその最下位ビットを含めて（ｘ−ｙ−１）で
与えられる数だけの前記最下位ビット側の各ビットを削
除するように前記仮数部入力信号をシフトし、他方、前
記選択手段が前記デコーダ手段の前記出力信号を出力す
るときには、前記仮数部入力信号の前記最下位ビットを
含めて（ｘ−ｙ）で与えられる数だけの前記最下位ビッ
ト側の各ビットを削除するように前記仮数部入力信号を
シフトする。
載の浮動小数点演算装置の正規化回路装置において、実
際に入力する前記仮数部入力信号のビット幅及び規格に
より予め定まる仮数部出力信号のビット幅をそれぞれｘ
ビット及びｙビットであるものとすると、前記正規化回
路は、その最上位ビットを除いた前記先頭１検出手段の
出力信号を受けて、当該出力信号の各ビット状態をその
最下位ビット側へ１ビット分ずつシフトし、且つ前記最
下位ビットのビット状態を入力した前記出力信号の最上
位ビットのビット状態に設定する、第１シフト手段と、
前記第１シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第１レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第２レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、前記選択手段の前記出力信号と前記先頭１
検出手段の前記出力信号の内で前記最上位ビットを与え
る部分とに応じて、前記ｘビットの前記仮数部入力信号
を前記ｙビットの信号にシフトし、シフト後の前記ｙビ
ットの信号を前記仮数部出力信号として出力する第２シ
フト手段とを更に備えており、前記第２シフト手段は、
前記選択手段が前記第１シフト手段の前記出力信号を出
力するときには、前記仮数部入力信号の最上位ビットを
削除し且つその最下位ビットを含めて（ｘ−ｙ−１）で
与えられる数だけの前記最下位ビット側の各ビットを削
除するように前記仮数部入力信号をシフトし、他方、前
記選択手段が前記デコーダ手段の前記出力信号を出力す
るときには、前記仮数部入力信号の前記最下位ビットを
含めて（ｘ−ｙ）で与えられる数だけの前記最下位ビッ
ト側の各ビットを削除するように前記仮数部入力信号を
シフトする。
【００８１】請求項２１に係る発明では、請求項１７乃
至請求項２０の何れかに記載の浮動小数点演算装置の正
規化回路装置において、前記第１シフト手段は、前記最
上位ビットを除いた前記先頭１検出手段の前記出力信号
の出力ポートと前記選択手段の一方の入力ポートとを接
続する配線層のみによって実現されており、前記選択手
段の他方の入力ポートには前記デコーダ手段の前記出力
信号が入力する。
至請求項２０の何れかに記載の浮動小数点演算装置の正
規化回路装置において、前記第１シフト手段は、前記最
上位ビットを除いた前記先頭１検出手段の前記出力信号
の出力ポートと前記選択手段の一方の入力ポートとを接
続する配線層のみによって実現されており、前記選択手
段の他方の入力ポートには前記デコーダ手段の前記出力
信号が入力する。
【００８２】請求項２２に係る発明では、所定の浮動小
数点演算処理を成されて伝達されて来る２進数値として
表現された、仮数部入力信号と指数部入力信号とに対し
て正規化を行う浮動小数点演算装置の正規化回路装置に
おいて、前記仮数部入力信号と前記指数部入力信号とを
受けて、前記指数部入力信号をデコードすると共に、前
記仮数部入力信号と前記指数部入力信号とに基づき前記
正規化回路装置の出力結果が正規化数となるか、非正規
化数となるか、それとも前記仮数部入力信号が０値を与
える０機能状態かを判断して、前記正規化数となる場合
には第１レベルの制御信号を生成し、前記非正規化数と
なる場合及び前記０機能状態となる場合には第２レベル
の前記制御信号を生成する、制御信号生成手段と、前記
仮数部入力信号を受けて、前記仮数部入力信号の前記先
頭１ビット位置を検出する先頭１検出手段と、その最上
位ビットを除いた前記先頭１検出手段の出力信号を受け
て、当該出力信号の各ビット状態をその最下位ビット側
へ１ビット分ずつシフトし、且つ前記最下位ビットのビ
ット状態を入力した前記出力信号の最上位ビットのビッ
ト状態に設定する、第１シフト手段と、前記第１シフト
手段の出力信号と前記デコーダ手段の前記出力信号と前
記制御信号とを受けて、前記制御信号が前記第１レベル
にあるときには前記第１シフト手段の前記出力信号を選
択し、前記制御信号が前記第２レベルにあるときには前
記デコーダ手段の前記出力信号を選択する、選択手段
と、前記選択手段の前記出力信号と前記先頭１検出手段
の前記出力信号の内で前記最上位ビットを与える部分と
に応じて、ｘビットの前記仮数部入力信号をｙビットの
信号にシフトし、シフト後の前記ｙビットの信号を前記
仮数部出力信号として出力する第２シフト手段とを備
え、前記ｘビット及び前記ｙビットとは、それぞれ実際
に入力する前記仮数部入力信号のビット幅及び規格によ
り予め定まる仮数部出力信号のビット幅であり、前記第
２シフト手段は、前記選択手段が前記第１シフト手段の
前記出力信号を出力するときには、前記仮数部入力信号
の最上位ビットを削除し且つその最下位ビットを含めて
（ｘ−ｙ−１）で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトし、他方、前記選択手段が前記デコーダ手段の前記
出力信号を出力するときには、前記仮数部入力信号の前
記最下位ビットを含めて（ｘ−ｙ）で与えられる数だけ
の前記最下位ビット側の各ビットを削除するように前記
仮数部入力信号をシフトする。
数点演算処理を成されて伝達されて来る２進数値として
表現された、仮数部入力信号と指数部入力信号とに対し
て正規化を行う浮動小数点演算装置の正規化回路装置に
おいて、前記仮数部入力信号と前記指数部入力信号とを
受けて、前記指数部入力信号をデコードすると共に、前
記仮数部入力信号と前記指数部入力信号とに基づき前記
正規化回路装置の出力結果が正規化数となるか、非正規
化数となるか、それとも前記仮数部入力信号が０値を与
える０機能状態かを判断して、前記正規化数となる場合
には第１レベルの制御信号を生成し、前記非正規化数と
なる場合及び前記０機能状態となる場合には第２レベル
の前記制御信号を生成する、制御信号生成手段と、前記
仮数部入力信号を受けて、前記仮数部入力信号の前記先
頭１ビット位置を検出する先頭１検出手段と、その最上
位ビットを除いた前記先頭１検出手段の出力信号を受け
て、当該出力信号の各ビット状態をその最下位ビット側
へ１ビット分ずつシフトし、且つ前記最下位ビットのビ
ット状態を入力した前記出力信号の最上位ビットのビッ
ト状態に設定する、第１シフト手段と、前記第１シフト
手段の出力信号と前記デコーダ手段の前記出力信号と前
記制御信号とを受けて、前記制御信号が前記第１レベル
にあるときには前記第１シフト手段の前記出力信号を選
択し、前記制御信号が前記第２レベルにあるときには前
記デコーダ手段の前記出力信号を選択する、選択手段
と、前記選択手段の前記出力信号と前記先頭１検出手段
の前記出力信号の内で前記最上位ビットを与える部分と
に応じて、ｘビットの前記仮数部入力信号をｙビットの
信号にシフトし、シフト後の前記ｙビットの信号を前記
仮数部出力信号として出力する第２シフト手段とを備
え、前記ｘビット及び前記ｙビットとは、それぞれ実際
に入力する前記仮数部入力信号のビット幅及び規格によ
り予め定まる仮数部出力信号のビット幅であり、前記第
２シフト手段は、前記選択手段が前記第１シフト手段の
前記出力信号を出力するときには、前記仮数部入力信号
の最上位ビットを削除し且つその最下位ビットを含めて
（ｘ−ｙ−１）で与えられる数だけの前記最下位ビット
側の各ビットを削除するように前記仮数部入力信号をシ
フトし、他方、前記選択手段が前記デコーダ手段の前記
出力信号を出力するときには、前記仮数部入力信号の前
記最下位ビットを含めて（ｘ−ｙ）で与えられる数だけ
の前記最下位ビット側の各ビットを削除するように前記
仮数部入力信号をシフトする。
【００８３】請求項２３に係る発明では、請求項２２記
載の浮動小数点演算装置の正規化回路装置において、前
記第１シフト手段は、前記最上位ビットを除いた前記先
頭１検出手段の前記出力信号の出力ポートと前記選択手
段の一方の入力ポートとを接続する配線層のみによって
実現されており、前記選択手段の他方の入力ポートには
前記デコーダ手段の前記出力信号が入力する。
載の浮動小数点演算装置の正規化回路装置において、前
記第１シフト手段は、前記最上位ビットを除いた前記先
頭１検出手段の前記出力信号の出力ポートと前記選択手
段の一方の入力ポートとを接続する配線層のみによって
実現されており、前記選択手段の他方の入力ポートには
前記デコーダ手段の前記出力信号が入力する。
【００８４】請求項２４に係る発明では、請求項２３記
載の浮動小数点演算装置の正規化回路装置において、前
記制御信号生成手段は、入力した前記指数部入力信号に
対して先ずデコード化した上で、デコード後の前記指数
部入力信号と前記仮数部入力信号とに基づき前記判断を
実行する。
載の浮動小数点演算装置の正規化回路装置において、前
記制御信号生成手段は、入力した前記指数部入力信号に
対して先ずデコード化した上で、デコード後の前記指数
部入力信号と前記仮数部入力信号とに基づき前記判断を
実行する。
【００８５】請求項２５の発明に係る浮動小数点演算装
置の正規化回路装置は、所定の浮動小数点演算処理を施
された仮数部入力信号と指数部入力信号とを受けて、前
記仮数部入力信号と前記指数部入力信号とに基づき前記
正規化回路装置の出力結果が正規化数となるか、非正規
化数となるか、それとも前記仮数部入力信号が０値を与
える０機能状態かを判断し、その判断結果に応じて前記
仮数部入力信号と前記指数部入力信号とに対する正規化
処理を行うものである。
置の正規化回路装置は、所定の浮動小数点演算処理を施
された仮数部入力信号と指数部入力信号とを受けて、前
記仮数部入力信号と前記指数部入力信号とに基づき前記
正規化回路装置の出力結果が正規化数となるか、非正規
化数となるか、それとも前記仮数部入力信号が０値を与
える０機能状態かを判断し、その判断結果に応じて前記
仮数部入力信号と前記指数部入力信号とに対する正規化
処理を行うものである。
【００８６】
【発明の実施の形態】図１は、浮動小数点演算装置の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【００８７】浮動小数点演算においては、図１の演算回
路５０によって行われた演算結果の出力（バイナリ値）
に対して、通常その正規化を行い、仮数部が１≦仮数部
＜２の範囲内（１．△△△△の形式：△は１又は０を意
味する）にあるようにする。但し、指数部が０の場合に
は、非正規化数として、その仮数部を１より小さい数
（０．△△△の形式）で表す。これらの演算は、周知の
通り、ＩＥＥＥ７５４規格に準じる。さらに、仮数部が
０の場合には、指数部も０とする（これを、０機能と呼
ぶ）。以下に述べる各実施の形態は、このような演算
（正規化演算，非正規化演算，０機能演算）を行う正規
化回路装置１（図１）に関するものである。
路５０によって行われた演算結果の出力（バイナリ値）
に対して、通常その正規化を行い、仮数部が１≦仮数部
＜２の範囲内（１．△△△△の形式：△は１又は０を意
味する）にあるようにする。但し、指数部が０の場合に
は、非正規化数として、その仮数部を１より小さい数
（０．△△△の形式）で表す。これらの演算は、周知の
通り、ＩＥＥＥ７５４規格に準じる。さらに、仮数部が
０の場合には、指数部も０とする（これを、０機能と呼
ぶ）。以下に述べる各実施の形態は、このような演算
（正規化演算，非正規化演算，０機能演算）を行う正規
化回路装置１（図１）に関するものである。
【００８８】（実施の形態１）浮動小数点演算装置にお
ける正規化回路装置１の一例を、図２に示す。図２にお
いて、各参照符号は、それぞれ次のものを示す。即ち、
２はプライオリティ・エンコーダ回路、３はリファレン
ス信号生成回路、４はデコーダ回路、５はリーディング
１ディテクタ回路、６は減算器回路、７ａ，７ｂはマル
チ・プレクサ回路、すなわちＭＵＸ回路、８はＡＮＤゲ
ート回路、９はＯＲゲート回路、１０はシフタ回路であ
る。各部３，８，９は、中核部分たる「制御信号生成部
２０」を形成する。この制御信号生成部２０は、後述説
明から明らかな通り、仮数部入力信号と指数部入力信号
とを受けて、指数部入力信号が与える１０進数値が、仮
数部入力信号の最上位ビットからみてビット状態が最初
に１となるビット位置としての先頭１ビット位置の番数
値以上のときには第１レベルの制御信号を生成する一
方、指数部入力信号の前記１０進数値が、先頭１ビット
位置の番数値未満のとき又は仮数部入力信号が０値を与
えるときには第２レベルの制御信号を生成する。
ける正規化回路装置１の一例を、図２に示す。図２にお
いて、各参照符号は、それぞれ次のものを示す。即ち、
２はプライオリティ・エンコーダ回路、３はリファレン
ス信号生成回路、４はデコーダ回路、５はリーディング
１ディテクタ回路、６は減算器回路、７ａ，７ｂはマル
チ・プレクサ回路、すなわちＭＵＸ回路、８はＡＮＤゲ
ート回路、９はＯＲゲート回路、１０はシフタ回路であ
る。各部３，８，９は、中核部分たる「制御信号生成部
２０」を形成する。この制御信号生成部２０は、後述説
明から明らかな通り、仮数部入力信号と指数部入力信号
とを受けて、指数部入力信号が与える１０進数値が、仮
数部入力信号の最上位ビットからみてビット状態が最初
に１となるビット位置としての先頭１ビット位置の番数
値以上のときには第１レベルの制御信号を生成する一
方、指数部入力信号の前記１０進数値が、先頭１ビット
位置の番数値未満のとき又は仮数部入力信号が０値を与
えるときには第２レベルの制御信号を生成する。
【００８９】又、出力信号Ｂ”の最上位ビットＢ”24の
出力ラインが、ライン５Ａである。
出力ラインが、ライン５Ａである。
【００９０】また、図２において、記号Ａは指数部の入
力値を与える指数部入力信号を、記号Ｂは仮数部の入力
値を与える仮数部入力信号を、信号Ｃは指数部の出力値
を与える指数部出力信号を、それぞれ示す。また、記号
Ｄは、仮数部入力信号Ｂを正規化するための移動量（シ
フト量）を表す値を与えるシフタ制御信号である。更
に、記号Ｅは、仮数部の出力値を与える仮数部出力信号
を表す。尚、信号Ａ，Ｂを単に入力信号と、信号Ｃ，Ｅ
を単に出力信号とも称する。
力値を与える指数部入力信号を、記号Ｂは仮数部の入力
値を与える仮数部入力信号を、信号Ｃは指数部の出力値
を与える指数部出力信号を、それぞれ示す。また、記号
Ｄは、仮数部入力信号Ｂを正規化するための移動量（シ
フト量）を表す値を与えるシフタ制御信号である。更
に、記号Ｅは、仮数部の出力値を与える仮数部出力信号
を表す。尚、信号Ａ，Ｂを単に入力信号と、信号Ｃ，Ｅ
を単に出力信号とも称する。
【００９１】次に、指数部（Ａ、Ｃ）を８ビット、仮数
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を２５ビット
とした場合における、本回路１の各部の機能について説
明する。
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を２５ビット
とした場合における、本回路１の各部の機能について説
明する。
【００９２】デコーダ回路４は、バイナリ値で表現され
た入力信号Ａをデコードする回路である。その真理値表
を図３，図４に示す。また、入力が８ｂｉｔの場合のデ
コーダ回路４の具体的構成の１例を、図５に示す。図５
において、参照符号１１はインバータ（ｎｏｔゲート回
路）、参照符号１２はＡＮＤゲート回路である。
た入力信号Ａをデコードする回路である。その真理値表
を図３，図４に示す。また、入力が８ｂｉｔの場合のデ
コーダ回路４の具体的構成の１例を、図５に示す。図５
において、参照符号１１はインバータ（ｎｏｔゲート回
路）、参照符号１２はＡＮＤゲート回路である。
【００９３】リーディング１ディテクタ回路５は、入力
信号Ｂの最上位ビットから最下位ビット側に向けて順次
に検索し、はじめて『１』が存在するビット位置のビッ
ト状態のみを『１』とし、その他のビット位置のビット
状態を全て『０』とする回路である。図６〜図８に、入
力が２４ｂｉｔの場合のリーディング１ディテクタ回路
５の真理値表を示す。また、入力が２４ｂｉｔの場合の
リーディング１ディテクタ回路５の具体的構成の１例
を、図９に示す。図９において、参照符号１１はインバ
ータ（ｎｏｔゲート回路）、参照符号１２はＡＮＤゲー
ト回路である。但し、図６〜図８の真理値表に示す通
り、入力信号Ｂが０のときは、出力信号Ｂ”の最上位ビ
ットＢ”24が１、その他のビットＢ”23〜Ｂ”0が全て
０とする。この例外的処理は、「０機能」の実現を考慮
したものである。
信号Ｂの最上位ビットから最下位ビット側に向けて順次
に検索し、はじめて『１』が存在するビット位置のビッ
ト状態のみを『１』とし、その他のビット位置のビット
状態を全て『０』とする回路である。図６〜図８に、入
力が２４ｂｉｔの場合のリーディング１ディテクタ回路
５の真理値表を示す。また、入力が２４ｂｉｔの場合の
リーディング１ディテクタ回路５の具体的構成の１例
を、図９に示す。図９において、参照符号１１はインバ
ータ（ｎｏｔゲート回路）、参照符号１２はＡＮＤゲー
ト回路である。但し、図６〜図８の真理値表に示す通
り、入力信号Ｂが０のときは、出力信号Ｂ”の最上位ビ
ットＢ”24が１、その他のビットＢ”23〜Ｂ”0が全て
０とする。この例外的処理は、「０機能」の実現を考慮
したものである。
【００９４】プライオリティ・エンコーダ回路２は、入
力信号Ｂの最上位ビッ卜Ｂ23から最下位ビットＢ0へ向
けて順次に検索し、はじめて『１』が存在するビット位
置の最上位ビットＢ23から数えた番数値から１を引いた
数をバイナリ値で表す回路である。すなわち、出力信号
Ｂ’のビット幅は、入力信号Ｂがｎビットの場合には、
ｉｎｔ｛（１ｏｇ2（ｎ−１））＋１｝ビットとなる。
従って、プライオリティ・エンコーダ回路２の入力信号
Ｂが２４ビットの場合には、出力信号Ｂ’のビット幅は
５ビットとなる。図１０及び図１１に、入力が２４ｂｉ
ｔの場合におけるプライオリティ・エンコーダ回路２の
真理値表を示す。ただし、プライオリティ・エンコーダ
回路２において、入力信号Ｂの値が全て０の場合には、
出力信号Ｂ’の値は０とする。尚、この例外的処理は、
特別の意味をもたない。又、同回路２は、仮数部入力信
号に基づき、先頭１ビット位置の番数値を２進数表示し
た信号を出力するエンコード部に該当する。
力信号Ｂの最上位ビッ卜Ｂ23から最下位ビットＢ0へ向
けて順次に検索し、はじめて『１』が存在するビット位
置の最上位ビットＢ23から数えた番数値から１を引いた
数をバイナリ値で表す回路である。すなわち、出力信号
Ｂ’のビット幅は、入力信号Ｂがｎビットの場合には、
ｉｎｔ｛（１ｏｇ2（ｎ−１））＋１｝ビットとなる。
従って、プライオリティ・エンコーダ回路２の入力信号
Ｂが２４ビットの場合には、出力信号Ｂ’のビット幅は
５ビットとなる。図１０及び図１１に、入力が２４ｂｉ
ｔの場合におけるプライオリティ・エンコーダ回路２の
真理値表を示す。ただし、プライオリティ・エンコーダ
回路２において、入力信号Ｂの値が全て０の場合には、
出力信号Ｂ’の値は０とする。尚、この例外的処理は、
特別の意味をもたない。又、同回路２は、仮数部入力信
号に基づき、先頭１ビット位置の番数値を２進数表示し
た信号を出力するエンコード部に該当する。
【００９５】リファレンス信号生成回路３は、バイナリ
値で表現された入力信号Ａの１０進数値に１を加えた値
の数だけ、その出力信号Ａ”の最上位ビット位置から各
ビット位置のビット状態を『１』に設定する回路であ
る。図１２及び図１３に、リファレンス信号生成回路３
の真理値表を示す。また、リファレンス信号生成回路３
の具体的構成の１例を図１４に示す。図１４において、
参照符号１２はＡＮＤゲート回路、参照符号１３はＡＮ
Ｄ−ＯＲゲート回路、参照符号１４はＯＲゲート回路で
ある。ただし、リファレンス信号生成回路３において、
入力信号Ａの値が２３以上の場合には、出力信号Ａ”の
各ビット値は全て１に設定される。
値で表現された入力信号Ａの１０進数値に１を加えた値
の数だけ、その出力信号Ａ”の最上位ビット位置から各
ビット位置のビット状態を『１』に設定する回路であ
る。図１２及び図１３に、リファレンス信号生成回路３
の真理値表を示す。また、リファレンス信号生成回路３
の具体的構成の１例を図１４に示す。図１４において、
参照符号１２はＡＮＤゲート回路、参照符号１３はＡＮ
Ｄ−ＯＲゲート回路、参照符号１４はＯＲゲート回路で
ある。ただし、リファレンス信号生成回路３において、
入力信号Ａの値が２３以上の場合には、出力信号Ａ”の
各ビット値は全て１に設定される。
【００９６】ＡＮＤゲート回路８は、信号Ａ”及びＢの
各ビットごとのＡＮＤ演算を行ない、信号Ｇを出力す
る。すなわち、Ｇ0 ＝Ａ”0 ＆ Ｂ0，Ｇ1 ＝Ａ”1 ＆
Ｂ1，・・・・・，Ｇ22＝Ａ”22 ＆ Ｂ22，Ｇ23＝Ａ”
23 ＆ Ｂ23となる。
各ビットごとのＡＮＤ演算を行ない、信号Ｇを出力す
る。すなわち、Ｇ0 ＝Ａ”0 ＆ Ｂ0，Ｇ1 ＝Ａ”1 ＆
Ｂ1，・・・・・，Ｇ22＝Ａ”22 ＆ Ｂ22，Ｇ23＝Ａ”
23 ＆ Ｂ23となる。
【００９７】ＯＲゲート回路９は、出力信号Ｇの全ビッ
トのＯＲ演算を行ない出力信号Ｇ’を出力する。すなわ
ち、Ｇ”＝Ｇ0OR Ｇ1OR Ｇ2OR … ORＧ22OR Ｇ23
の関係式が成立する。
トのＯＲ演算を行ない出力信号Ｇ’を出力する。すなわ
ち、Ｇ”＝Ｇ0OR Ｇ1OR Ｇ2OR … ORＧ22OR Ｇ23
の関係式が成立する。
【００９８】尚、２つのゲート回路８及び９は、リファ
レンス信号と仮数部入力信号との論理積処理を行い、更
に論理積処理の結果の論理和処理を実行して論理和処理
の結果を制御信号として出力する論理演算部を形成す
る。
レンス信号と仮数部入力信号との論理積処理を行い、更
に論理積処理の結果の論理和処理を実行して論理和処理
の結果を制御信号として出力する論理演算部を形成す
る。
【００９９】減算回路６とＭＵＸ回路７ｂ（選択部に該
当）とは、指数部入力信号とエンコード手段の出力信号
と制御信号とを受けて、制御信号が第１レベルにあると
きには指数部入力信号とエンコード手段の出力信号との
減算結果を指数部出力信号として出力し、制御信号が第
２レベルにあるときには０値を指数部出力信号として出
力する、指数部出力信号決定部を構成する。
当）とは、指数部入力信号とエンコード手段の出力信号
と制御信号とを受けて、制御信号が第１レベルにあると
きには指数部入力信号とエンコード手段の出力信号との
減算結果を指数部出力信号として出力し、制御信号が第
２レベルにあるときには０値を指数部出力信号として出
力する、指数部出力信号決定部を構成する。
【０１００】減算器回路６は、入力信号Ａ，出力信号
Ｂ’をそれぞれ入力信号Ｓ、Ｒとし、この入力信号Ｓ、
Ｒに対して減算処理を行い、その減算結果を、出力信号
端子（Ｓ−Ｒ）から出力信号Ｈとして出力する。
Ｂ’をそれぞれ入力信号Ｓ、Ｒとし、この入力信号Ｓ、
Ｒに対して減算処理を行い、その減算結果を、出力信号
端子（Ｓ−Ｒ）から出力信号Ｈとして出力する。
【０１０１】ＭＵＸ回路７（７ａ，７ｂ）は、制御信号
Ｇ’を制御信号Ｓとして受信し、この制御信号Ｓのレベ
ルに応じて、両入力信号Ｐ（７ｂでは接地）、Ｑ（７ｂ
では出力信号Ｈに等しい）を選択する回路である。即
ち、制御信号Ｓが『０』の時には、出力信号Ｃとしては
入力信号Ｐが、制御信号Ｓが『１』のときには、出力信
号Ｃとしては入力信号Ｑが選択される。尚、制御信号Ｓ
ないしＧ’の一方のレベル値『１』を「第１レベル」と
呼ぶならば、他方のレベル値『０』は、「第２レベル」
と称されることとなる。
Ｇ’を制御信号Ｓとして受信し、この制御信号Ｓのレベ
ルに応じて、両入力信号Ｐ（７ｂでは接地）、Ｑ（７ｂ
では出力信号Ｈに等しい）を選択する回路である。即
ち、制御信号Ｓが『０』の時には、出力信号Ｃとしては
入力信号Ｐが、制御信号Ｓが『１』のときには、出力信
号Ｃとしては入力信号Ｑが選択される。尚、制御信号Ｓ
ないしＧ’の一方のレベル値『１』を「第１レベル」と
呼ぶならば、他方のレベル値『０』は、「第２レベル」
と称されることとなる。
【０１０２】シフタ回路１０は、制御信号Ｄ（Ｔ）の値
に応じて、入力信号Ｂをシフトする回路である。制御信
号Ｄが２５ｂｉｔの場合としたときのその真理値表を、
図１５〜図１７に示す。また、シフタ回路１０の具体的
構成の１例を、図１８及び図１９に示す。図１８，図１
９において、参照符号１５はＮチャネルＭＯＳ型ＦＥＴ
である。
に応じて、入力信号Ｂをシフトする回路である。制御信
号Ｄが２５ｂｉｔの場合としたときのその真理値表を、
図１５〜図１７に示す。また、シフタ回路１０の具体的
構成の１例を、図１８及び図１９に示す。図１８，図１
９において、参照符号１５はＮチャネルＭＯＳ型ＦＥＴ
である。
【０１０３】次に、回路動作について説明する。
【０１０４】先ず、指数部の入力信号Ａ、仮数部の入力
信号Ｂを、それぞれ、Ａ＝１２７、Ｂ＝００００ ００
０１ ０００１ ０００１ ０００１ ０００１とした
場合について、その回路動作を考えることとする。
信号Ｂを、それぞれ、Ａ＝１２７、Ｂ＝００００ ００
０１ ０００１ ０００１ ０００１ ０００１とした
場合について、その回路動作を考えることとする。
【０１０５】（１）リファレンス信号生成回路３の出力
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
【０１０６】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ０００１ ０００１ ０００
１ ０００１。
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ０００１ ０００１ ０００
１ ０００１。
【０１０７】（３）ＯＲゲート回路９の出力信号、即ち
制御信号Ｇ’の値は、以下の通りとなる。 Ｇ’＝｜Ｇ→１。
制御信号Ｇ’の値は、以下の通りとなる。 Ｇ’＝｜Ｇ→１。
【０１０８】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝７となる。
の出力信号Ｂ’の値は、Ｂ’＝７となる。
【０１０９】（５）減算器回路６の出力信号Ｈの値は、
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→１２７−７→１２０。
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→１２７−７→１２０。
【０１１０】（６）ＭＵＸ回路７ｂの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→１？１２０：０→１２０。
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→１？１２０：０→１２０。
【０１１１】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
【０１１２】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０１１３】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
【０１１４】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
【０１１５】以上の様に、本正規化回路１は、正しく正
規化演算を実行している。
規化演算を実行している。
【０１１６】次に、Ａ＝５、Ｂ＝００００ ０００１
０００１ ０００１ ０００１ ０００１の場合につい
て検討する。
０００１ ０００１ ０００１ ０００１の場合につい
て検討する。
【０１１７】（１）リファレンス信号生成回路３の出力
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１００ ００００ ００００ ００
００ ００００。
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１００ ００００ ００００ ００
００ ００００。
【０１１８】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０１１９】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→０となる。
値は、Ｇ’＝｜Ｇ→０となる。
【０１２０】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝７となる。
の出力信号Ｂ’の値は、Ｂ’＝７となる。
【０１２１】（５）減算器回路６の出力信号Ｈの値は、
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→５−７→−２。
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→５−７→−２。
【０１２２】（６）ＭＵＸ回路７ｂの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？−２：０→０。
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？−２：０→０。
【０１２３】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ０１００ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ０１００ ００００ ００００ ００
００ ００００。
【０１２４】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０１２５】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝０ ００００ ０１００ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝０ ００００ ０１００ ００００ ００００ ０
０００ ００００。
【０１２６】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝００１０ ００１０ ００１０ ００１０ ００１
０ ００００。
は、以下の通りとなる。 Ｅ＝００１０ ００１０ ００１０ ００１０ ００１
０ ００００。
【０１２７】以上の様に、本回路１は、非正規化演算を
正しく実行している。
正しく実行している。
【０１２８】さらに、Ａ＝７、Ｂ＝００００ ０００１
０００１ ０００１ ０００１０００１の場合につい
て検討する。
０００１ ０００１ ０００１０００１の場合につい
て検討する。
【０１２９】（１）リファレンス信号生成回路３の出力
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ ００００ ００００ ００
００ ００００。
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ ００００ ００００ ００
００ ００００。
【０１３０】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ００００ ００００ ０００
０ ００００。
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ００００ ００００ ０００
０ ００００。
【０１３１】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→１となる。
値は、Ｇ’＝｜Ｇ→１となる。
【０１３２】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝７となる。
の出力信号Ｂ’の値は、Ｂ’＝７となる。
【０１３３】（５）減算器回路６の出力信号Ｈの値は、
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→７−７→０。
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→７−７→０。
【０１３４】（６）ＭＵＸ回路７ｂの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→１？０：０→０。
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→１？０：０→０。
【０１３５】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ０００１ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ０００１ ００００ ００００ ００
００ ００００。
【０１３６】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０１３７】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
【０１３８】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
【０１３９】また、Ａ＝１２７、Ｂ＝００００ ０００
０ ００００ ００００ ００００００００の場合につ
いて検討する。
０ ００００ ００００ ００００００００の場合につ
いて検討する。
【０１４０】（１）リファレンス信号生成回路３の出力
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
【０１４１】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０１４２】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→０となる。
値は、Ｇ’＝｜Ｇ→０となる。
【０１４３】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝０となる。
の出力信号Ｂ’の値は、Ｂ’＝０となる。
【０１４４】（５）減算器回路６の出力信号Ｈの値は、
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→１２７−０→１２７。
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→１２７−０→１２７。
【０１４５】（６）ＭＵＸ回路７ｂの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？１２７：０→０。
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？１２７：０→０。
【０１４６】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
【０１４７】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝１ ００００ ００００ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝１ ００００ ００００ ００００ ００００
００００ ００００。
【０１４８】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝１ ００００ ００００ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝１ ００００ ００００ ００００ ００００ ０
０００ ００００。
【０１４９】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝００００ ００００ ００００ ００００ ０００
０ ００００。
は、以下の通りとなる。 Ｅ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０１５０】以上の通り、この正規化回路１において
は、仮数部及び指数部を直接入力として、仮数部側及び
指数部側のそれぞれＭＵＸ回路７ａ，７ｂを制御する制
御信号Ｇ’を生成する制御信号生成部２０を、指数部側
の処理経路内に設けることにより、正規化演算処理、
非正規化演算処理、「０機能」演算処理のそれぞれ
を高速で実行可能としている。しかも、上記を実現す
るためには、図４３で示したような特別の回路１０６を
別途設ける必要性もなくなった。このような構成は、次
の点を基礎としている。
は、仮数部及び指数部を直接入力として、仮数部側及び
指数部側のそれぞれＭＵＸ回路７ａ，７ｂを制御する制
御信号Ｇ’を生成する制御信号生成部２０を、指数部側
の処理経路内に設けることにより、正規化演算処理、
非正規化演算処理、「０機能」演算処理のそれぞれ
を高速で実行可能としている。しかも、上記を実現す
るためには、図４３で示したような特別の回路１０６を
別途設ける必要性もなくなった。このような構成は、次
の点を基礎としている。
【０１５１】即ち、通常、浮動小数点加算器や浮動小数
点乗算器などの浮動小数点演算装置においては、正規化
回路までの信号伝達に必要な時間は、指数部入力信号Ａ
よりも仮数部入力信号Ｂの方が時間を要する。これは、
一般に指数部よりも仮数部の方がビット幅が広く、計算
が複雑になるためである。従って、浮動小数点演算装置
全体の最遅延経路は、正規化回路が含まれる場合には、
正規化回路における仮数部入力信号Ｂから仮数部出力信
号Ｅまでの経路により左右されることとなる。というこ
とは、正規化回路内の仮数部側の経路中に負荷を多く設
けないことが望まれる。
点乗算器などの浮動小数点演算装置においては、正規化
回路までの信号伝達に必要な時間は、指数部入力信号Ａ
よりも仮数部入力信号Ｂの方が時間を要する。これは、
一般に指数部よりも仮数部の方がビット幅が広く、計算
が複雑になるためである。従って、浮動小数点演算装置
全体の最遅延経路は、正規化回路が含まれる場合には、
正規化回路における仮数部入力信号Ｂから仮数部出力信
号Ｅまでの経路により左右されることとなる。というこ
とは、正規化回路内の仮数部側の経路中に負荷を多く設
けないことが望まれる。
【０１５２】そこで、この発明においては、図２に示す
ような構成を採用している。これにより、最遅延経路
（クリティカルパス）は、仮数部入力信号Ｂからリーデ
ィング１ディテクタ回路５→ＭＵＸ回路７ａ→シフタ回
路１０→仮数部出力信号Ｅにいたる経路となり、高速な
正規化回路装置を実現することが可能になる。この場
合、仮数部入力信号Ｂが入力されるまでの間に、リファ
レンス信号生成回路３及びデコーダ４の演算は終了して
おり、出力信号Ａ”，Ａ’は既に生成されている。この
ため、ＡＮＤ，ＯＲゲート回路８，９は、入力信号Ｂの
入力に応じて直ちに制御信号Ｇ’を生成する。
ような構成を採用している。これにより、最遅延経路
（クリティカルパス）は、仮数部入力信号Ｂからリーデ
ィング１ディテクタ回路５→ＭＵＸ回路７ａ→シフタ回
路１０→仮数部出力信号Ｅにいたる経路となり、高速な
正規化回路装置を実現することが可能になる。この場
合、仮数部入力信号Ｂが入力されるまでの間に、リファ
レンス信号生成回路３及びデコーダ４の演算は終了して
おり、出力信号Ａ”，Ａ’は既に生成されている。この
ため、ＡＮＤ，ＯＲゲート回路８，９は、入力信号Ｂの
入力に応じて直ちに制御信号Ｇ’を生成する。
【０１５３】（実施の形態１の変形例１）なお、図２の
回路において、リファレンス信号生成回路３を、バイナ
リ値で表現された入力信号Ａの１０進数の値だけ、出力
信号Ａ”の最上位からの各ビット位置のビット状態を全
て『１』とする回路に置き換えてもよい。何故ならば、
図２においてＡ＝Ｂ’のとき即ちＡ’＝Ｂ”（23〜0）
のときには、入力信号Ｐ，ＱのいずれをＭＵＸ回路７ａ
で選択してもよい。また、Ａ＝Ｂ’より減算回路６の出
力信号ＨはＨ＝Ａ−Ｂ’＝０となり、ＭＵＸ回路７ｂも
入力信号Ｐ，Ｑのいずれを選択してもよいので、この変
形例１では、両ＭＵＸ回路ともＰを選択する。図２０及
び図２１に、このような機能に置換されたリファレンス
信号生成回路３’の真理値表を示す。また、このリファ
レンス信号生成回路３’の具体的構成の１例を、図２２
に示す。図２２において、参照符号１２はＡＮＤゲート
回路、参照符号１３はＡＮＤ−ＯＲゲート回路、参照符
号１４はＯＲゲート回路である。ただし、リファレンス
信号生成回路３’において、入力信号Ａの値が２４以上
の場合には、出力信号Ａ”の値を全て１とする。
回路において、リファレンス信号生成回路３を、バイナ
リ値で表現された入力信号Ａの１０進数の値だけ、出力
信号Ａ”の最上位からの各ビット位置のビット状態を全
て『１』とする回路に置き換えてもよい。何故ならば、
図２においてＡ＝Ｂ’のとき即ちＡ’＝Ｂ”（23〜0）
のときには、入力信号Ｐ，ＱのいずれをＭＵＸ回路７ａ
で選択してもよい。また、Ａ＝Ｂ’より減算回路６の出
力信号ＨはＨ＝Ａ−Ｂ’＝０となり、ＭＵＸ回路７ｂも
入力信号Ｐ，Ｑのいずれを選択してもよいので、この変
形例１では、両ＭＵＸ回路ともＰを選択する。図２０及
び図２１に、このような機能に置換されたリファレンス
信号生成回路３’の真理値表を示す。また、このリファ
レンス信号生成回路３’の具体的構成の１例を、図２２
に示す。図２２において、参照符号１２はＡＮＤゲート
回路、参照符号１３はＡＮＤ−ＯＲゲート回路、参照符
号１４はＯＲゲート回路である。ただし、リファレンス
信号生成回路３’において、入力信号Ａの値が２４以上
の場合には、出力信号Ａ”の値を全て１とする。
【０１５４】このようなリファレンス信号生成回路３’
を用いたときの正規化回路１の動作について説明する。
を用いたときの正規化回路１の動作について説明する。
【０１５５】先ず、指数部の入力信号Ａ＝１２７、仮数
部の入力信号Ｂ＝００００ ０００１ ０００１ ００
０１ ０００１ ０００１の場合を検討する。
部の入力信号Ｂ＝００００ ０００１ ０００１ ００
０１ ０００１ ０００１の場合を検討する。
【０１５６】（１）リファレンス信号生成回路３’の出
力信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
力信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
【０１５７】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ０００１ ０００１ ０００
１ ０００１。
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ０００１ ０００１ ０００
１ ０００１。
【０１５８】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→１となる。
値は、Ｇ’＝｜Ｇ→１となる。
【０１５９】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝７となる。
の出力信号Ｂ’の値は、Ｂ’＝７となる。
【０１６０】（５）減算器回路６の出力信号Ｈの値は、
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→１２７−７→１２０。
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→１２７−７→１２０。
【０１６１】（６）ＭＵＸ回路７ｂの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→１？１２０：０→１２０。
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→１？１２０：０→１２０。
【０１６２】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
【０１６３】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０１６４】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
【０１６５】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
【０１６６】以上の通り、変形例１もまた、正しく正規
化演算を実行する。
化演算を実行する。
【０１６７】次に、Ａ＝５、Ｂ＝００００ ０００１
０００１ ０００１ ０００１ ０００１を考える。
０００１ ０００１ ０００１ ０００１を考える。
【０１６８】（１）リファレンス信号生成回路３’の出
力信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １０００ ００００ ００００ ００
００ ００００。
力信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １０００ ００００ ００００ ００
００ ００００。
【０１６９】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０１７０】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→０となる。
値は、Ｇ’＝｜Ｇ→０となる。
【０１７１】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝７となる。
の出力信号Ｂ’の値は、Ｂ’＝７となる。
【０１７２】（５）減算器回路６の出力信号Ｈの値は、
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→５−７→−２。
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→５−７→−２。
【０１７３】（６）ＭＵＸ回路７ｂの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？−２：０→０。
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？−２：０→０。
【０１７４】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ０１００ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ０１００ ００００ ００００ ００
００ ００００。
【０１７５】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０１７６】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝０ ００００ ０１００ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝０ ００００ ０１００ ００００ ００００ ０
０００ ００００。
【０１７７】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝００１０ ００１０ ００１０ ００１０ ００１
０ ００００。
は、以下の通りとなる。 Ｅ＝００１０ ００１０ ００１０ ００１０ ００１
０ ００００。
【０１７８】以上のように、変形例１は、確実に非正規
化演算を実行している。
化演算を実行している。
【０１７９】さらに、Ａ＝７、Ｂ＝００００ ０００１
０００１ ０００１ ０００１０００１の場合は、次
の通りとなる。
０００１ ０００１ ０００１０００１の場合は、次
の通りとなる。
【０１８０】（１）リファレンス信号生成回路３’の出
力信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１０ ００００ ００００ ００
００ ００００。
力信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１０ ００００ ００００ ００
００ ００００。
【０１８１】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０１８２】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→０となる。
値は、Ｇ’＝｜Ｇ→０となる。
【０１８３】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝７となる。
の出力信号Ｂ’の値は、Ｂ’＝７となる。
【０１８４】（５）減算器回路６の出力信号Ｈの値は、
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→７−７→０。
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→７−７→０。
【０１８５】（６）ＭＵＸ回路７ｂの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？０：０→０。
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？０：０→０。
【０１８６】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ０００１ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ０００１ ００００ ００００ ００
００ ００００。
【０１８７】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０１８８】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
【０１８９】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
【０１９０】以上の通り、変形例１もまた、正しく正規
化演算を実行している。
化演算を実行している。
【０１９１】また、Ａ＝１２７、Ｂ＝００００ ０００
０ ００００ ００００ ００００００００について、
検討する。
０ ００００ ００００ ００００００００について、
検討する。
【０１９２】（１）リファレンス信号生成回路３’の出
力信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
力信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
【０１９３】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０１９４】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→０となる。
値は、Ｇ’＝｜Ｇ→０となる。
【０１９５】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝０となる。
の出力信号Ｂ’の値は、Ｂ’＝０となる。
【０１９６】（５）減算器回路６の出力信号Ｈの値は、
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→１２７−０→１２７。
以下の通りとなる。 Ｈ＝Ａ−Ｂ’→１２７−０→１２７。
【０１９７】（６）ＭＵＸ回路７ｂの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？１２７：０→０。
は、以下の通りとなる。 Ｃ＝Ｇ’？Ｈ：０→０？１２７：０→０。
【０１９８】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
【０１９９】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝１ ００００ ００００ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝１ ００００ ００００ ００００ ００００
００００ ００００。
【０２００】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝１ ００００ ００００ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝１ ００００ ００００ ００００ ００００ ０
０００ ００００。
【０２０１】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝００００ ００００ ００００ ００００ ０００
０ ００００。
は、以下の通りとなる。 Ｅ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０２０２】このように、変形例１もまた、「０機能」
を実現する。
を実現する。
【０２０３】変形例１は、本質的には図２の場合と同一
であるので、図２の正規化回路と同一の作用効果を奏す
る。
であるので、図２の正規化回路と同一の作用効果を奏す
る。
【０２０４】（実施の形態１の変形例２）なお、図２の
回路において、図２３に示すように、ＭＵＸ回路７ｂを
ＡＮＤゲート回路１６に置き換えることができる。この
場合には、制御信号Ｇ’が０の場合に指数部の出力信号
Ｃが０となる。また、制御信号Ｇ’が１の場合は、指数
部の出力信号Ｃは減算器回路６の出力信号Ｈと等しくな
る。
回路において、図２３に示すように、ＭＵＸ回路７ｂを
ＡＮＤゲート回路１６に置き換えることができる。この
場合には、制御信号Ｇ’が０の場合に指数部の出力信号
Ｃが０となる。また、制御信号Ｇ’が１の場合は、指数
部の出力信号Ｃは減算器回路６の出力信号Ｈと等しくな
る。
【０２０５】（実施の形態１の変形例３）さらに、図２
の正規化回路に対して、図２３に示すようにＭＵＸ回路
７ｂをＡＮＤゲート回路１６に置き換えると共に、リフ
ァレンス信号生成回路３を図２２に示したリファレンス
信号生成回路３’に置き換えてもよい。
の正規化回路に対して、図２３に示すようにＭＵＸ回路
７ｂをＡＮＤゲート回路１６に置き換えると共に、リフ
ァレンス信号生成回路３を図２２に示したリファレンス
信号生成回路３’に置き換えてもよい。
【０２０６】（実施の形態２）浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図２４に示
す。この正規化回路１Ａの特徴点は、図２の正規化回路
１における、減算器回路６とＭＵＸ回路７ｂとからなる
「指数部出力信号決定部」の構成を変形した点にある。
ける正規化回路装置の別の実施の形態を、図２４に示
す。この正規化回路１Ａの特徴点は、図２の正規化回路
１における、減算器回路６とＭＵＸ回路７ｂとからなる
「指数部出力信号決定部」の構成を変形した点にある。
【０２０７】図２４において、参照符号２はプライオリ
ティ・エンコーダ回路、３はリファレンス信号生成回
路、４はデコーダ回路、５はリーディング１ディテクタ
回路、６Ａは減算器回路、７ａ，７ｃはＭＵＸ回路（選
択部）、８はＡＮＤゲート回路、９はＯＲゲート回路、
１０はシフタ回路である。これらの内、ＭＵＸ回路７
ｃ，減算器回路６Ａを除く各部は、図２中の対応する各
部と同一のものである。
ティ・エンコーダ回路、３はリファレンス信号生成回
路、４はデコーダ回路、５はリーディング１ディテクタ
回路、６Ａは減算器回路、７ａ，７ｃはＭＵＸ回路（選
択部）、８はＡＮＤゲート回路、９はＯＲゲート回路、
１０はシフタ回路である。これらの内、ＭＵＸ回路７
ｃ，減算器回路６Ａを除く各部は、図２中の対応する各
部と同一のものである。
【０２０８】また、図２４において、各記号Ａ〜Ｅは、
図２における対応する記号と同一のものを示す。
図２における対応する記号と同一のものを示す。
【０２０９】ＭＵＸ回路７ｃは、制御信号Ｇ’が１のと
き、入力信号Ｑ（＝Ｂ’）を出力し、制御信号Ｇ’が０
のとき入力信号Ｐ（＝Ａ）を出力する。
き、入力信号Ｑ（＝Ｂ’）を出力し、制御信号Ｇ’が０
のとき入力信号Ｐ（＝Ａ）を出力する。
【０２１０】次に、指数部（Ａ、Ｃ）を８ビット、仮数
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を２５ビット
とした時の、回路動作について説明する。
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を２５ビット
とした時の、回路動作について説明する。
【０２１１】先ず、指数部の入力信号Ａ、仮数部の入力
信号Ｂをそれぞれ、Ａ＝１２７、Ｂ＝００００ ０００
１ ０００１ ０００１ ０００１ ０００１とする。
信号Ｂをそれぞれ、Ａ＝１２７、Ｂ＝００００ ０００
１ ０００１ ０００１ ０００１ ０００１とする。
【０２１２】（１）リファレンス信号生成回路３の出力
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
【０２１３】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ０００１ ０００１ ０００
１ ０００１。
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ０００１ ０００１ ０００
１ ０００１。
【０２１４】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→１となる。
値は、Ｇ’＝｜Ｇ→１となる。
【０２１５】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝７となる。
の出力信号Ｂ’の値は、Ｂ’＝７となる。
【０２１６】（５）ＭＵＸ回路７ｃの出力信号Ｈの値
は、以下の通りとなる。 Ｈ＝Ｇ’？Ｂ’：Ａ→１？７：１２７→７。
は、以下の通りとなる。 Ｈ＝Ｇ’？Ｂ’：Ａ→１？７：１２７→７。
【０２１７】（６）減算器回路６Ａの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ａ−Ｈ→１２７−７→１２０。
は、以下の通りとなる。 Ｃ＝Ａ−Ｈ→１２７−７→１２０。
【０２１８】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
【０２１９】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０２２０】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
【０２２１】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
【０２２２】次に、Ａ＝５、Ｂ＝００００ ０００１
０００１ ０００１ ０００１ ０００１とする。
０００１ ０００１ ０００１ ０００１とする。
【０２２３】（１）リファレンス信号生成回路３の出力
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１００ ００００ ００００ ００
００ ００００。
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１００ ００００ ００００ ００
００ ００００。
【０２２４】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０２２５】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→０となる。
値は、Ｇ’＝｜Ｇ→０となる。
【０２２６】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝７となる。
の出力信号Ｂ’の値は、Ｂ’＝７となる。
【０２２７】（５）ＭＵＸ回路７ｃの出力信号Ｈの値
は、以下の通りとなる。 Ｈ＝Ｇ’？Ｂ’：Ａ→０？７：５→５。
は、以下の通りとなる。 Ｈ＝Ｇ’？Ｂ’：Ａ→０？７：５→５。
【０２２８】（６）減算器回路６Ａの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ａ−Ｈ→５−５→０。
は、以下の通りとなる。 Ｃ＝Ａ−Ｈ→５−５→０。
【０２２９】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ０１００ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ０１００ ００００ ００００ ００
００ ００００。
【０２３０】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０２３１】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝０ ００００ ０１００ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝０ ００００ ０１００ ００００ ００００ ０
０００ ００００。
【０２３２】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝００１０ ００１０ ００１０ ００１０ ００１
０ ００００。
は、以下の通りとなる。 Ｅ＝００１０ ００１０ ００１０ ００１０ ００１
０ ００００。
【０２３３】さらに、Ａ＝７、Ｂ＝００００ ０００１
０００１ ０００１ ０００１０００１とする。
０００１ ０００１ ０００１０００１とする。
【０２３４】（１）リファレンス信号生成回路３の出力
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ ００００ ００００ ００
００ ００００。
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ ００００ ００００ ００
００ ００００。
【０２３５】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ００００ ００００ ０００
０ ００００。
値は、以下の通りとなる。 Ｇ＝００００ ０００１ ００００ ００００ ０００
０ ００００。
【０２３６】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→１となる。
値は、Ｇ’＝｜Ｇ→１となる。
【０２３７】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝７となる。
の出力信号Ｂ’の値は、Ｂ’＝７となる。
【０２３８】（５）ＭＵＸ回路７ｃの出力信号Ｈの値
は、以下の通りとなる。 Ｈ＝Ｇ’？Ｂ’：Ａ→１？７：７→７。
は、以下の通りとなる。 Ｈ＝Ｇ’？Ｂ’：Ａ→１？７：７→７。
【０２３９】（６）減算器回路６Ａの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ａ−Ｈ→７−７→０。
は、以下の通りとなる。 Ｃ＝Ａ−Ｈ→７−７→０。
【０２４０】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ０００１ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ０００１ ００００ ００００ ００
００ ００００。
【０２４１】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０２４２】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝０ ００００ ０００１ ００００ ００００ ０
０００ ００００。
【０２４３】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
は、以下の通りとなる。 Ｅ＝１０００ １０００ １０００ １０００ １００
０ ００００。
【０２４４】また、Ａ＝１２７、Ｂ＝００００ ０００
０ ００００ ００００ ００００００００とする。
０ ００００ ００００ ００００００００とする。
【０２４５】（１）リファレンス信号生成回路３の出力
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
信号Ａ”の値は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
【０２４６】（２）ＡＮＤゲート回路８の出力信号Ｇの
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
値は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０２４７】（３）ＯＲゲート回路９の出力信号Ｇ’の
値は、Ｇ’＝｜Ｇ→０となる。
値は、Ｇ’＝｜Ｇ→０となる。
【０２４８】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、Ｂ’＝０となる。
の出力信号Ｂ’の値は、Ｂ’＝０となる。
【０２４９】（５）ＭＵＸ回路７ｃの出力信号Ｈの値
は、以下の通りとなる。 Ｈ＝Ｇ’？Ｂ’：Ａ→１？０：１２７→１２７。
は、以下の通りとなる。 Ｈ＝Ｇ’？Ｂ’：Ａ→１？０：１２７→１２７。
【０２５０】（６）減算器回路６Ａの出力信号Ｃの値
は、以下の通りとなる。 Ｃ＝Ａ−Ｈ→１２７−１２７→０。
は、以下の通りとなる。 Ｃ＝Ａ−Ｈ→１２７−１２７→０。
【０２５１】（７）デコーダ回路４の出力信号Ａ’の値
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
は、以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
【０２５２】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝１ ００００ ００００ ００００ ００００
００００ ００００。
出力信号Ｂ”の値は、以下の通りとなる。 Ｂ”＝１ ００００ ００００ ００００ ００００
００００ ００００。
【０２５３】（９）ＭＵＸ回路７ａの出力信号Ｄの値
は、以下の通りとなる。 Ｄ＝１ ００００ ００００ ００００ ００００ ０
０００ ００００。
は、以下の通りとなる。 Ｄ＝１ ００００ ００００ ００００ ００００ ０
０００ ００００。
【０２５４】（１０）シフタ回路１０の出力信号Ｅの値
は、以下の通りとなる。 Ｅ＝００００ ００００ ００００ ００００ ０００
０ ００００。
は、以下の通りとなる。 Ｅ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０２５５】以上の通り、実施の形態２においても実施
の形態１と同一の効果を奏し得る。
の形態１と同一の効果を奏し得る。
【０２５６】なお、図２４の回路において、リファレン
ス信号生成回路３を、図２２に示したリファレンス信号
生成回路３’に置き換えてもよい。
ス信号生成回路３を、図２２に示したリファレンス信号
生成回路３’に置き換えてもよい。
【０２５７】（実施の形態３）浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図２５に示
す。図２５の正規化回路１Ｂは、図２の正規化回路１の
エンコード部の改良に係るものであり、プライオリティ
・エンコーダ２に代えて、リーディング１ディテクタ回
路５の出力をエンコードするエンコーダ１７を備えた点
に特徴を有する。従って、ここでは、両回路５，１７が
上記エンコード部を形成することとなる。これは、図２
のように入力信号Ｂを直接エンコード化する場合には、
プライオリティ・エンコーダ回路２の論理回路構成が複
雑化して、正規化回路１中に占めるその面積が増大し、
大規模な回路となるので、この問題点を克服する点にあ
る。
ける正規化回路装置の別の実施の形態を、図２５に示
す。図２５の正規化回路１Ｂは、図２の正規化回路１の
エンコード部の改良に係るものであり、プライオリティ
・エンコーダ２に代えて、リーディング１ディテクタ回
路５の出力をエンコードするエンコーダ１７を備えた点
に特徴を有する。従って、ここでは、両回路５，１７が
上記エンコード部を形成することとなる。これは、図２
のように入力信号Ｂを直接エンコード化する場合には、
プライオリティ・エンコーダ回路２の論理回路構成が複
雑化して、正規化回路１中に占めるその面積が増大し、
大規模な回路となるので、この問題点を克服する点にあ
る。
【０２５８】従って、図２５において、エンコーダ回路
１７を除いて、他の各要素は図２中の対応するものと同
一である。また、図２５において、各記号Ａ〜Ｅも、図
２の場合と同一である。
１７を除いて、他の各要素は図２中の対応するものと同
一である。また、図２５において、各記号Ａ〜Ｅも、図
２の場合と同一である。
【０２５９】次に、指数部（Ａ、Ｃ）を８ビット、仮数
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を２５ビット
とした場合について、説明する。
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を２５ビット
とした場合について、説明する。
【０２６０】エンコーダ回路１７は、リーディング１デ
ィテクタ５の出力信号Ｂ”をその入力信号とし、当該入
力信号Ｂ”の最上位ビットから検索して、『１』が存在
するビット位置の番数値から１を引いた数をバイナリ値
で表す回路である。すなわち、出力信号Ｂ’のビット幅
は、入力信号Ｂ”がｎビットの場合には、｛ｉｎｔ（１
ｏｇ2（ｎ−１））＋１｝ビットとなる。従って、エン
コーダ回路１７の入力信号Ｂ”が２５ビットの場合に
は、出力信号Ｂ’のビット幅は５ビットとなる。図２６
及び図２７に、入力が２５ｂｉｔの場合のエンコーダ回
路１７の真理値表を示す。又、図２８に、エンコーダ回
路１７の具体的構成の一例を示す。図２８の回路構成よ
り明らかな通り、論理回路の構成が容易化されるので、
正規化回路内でのエンコーダ回路１７の占有面積を小規
模なものとすることができる。
ィテクタ５の出力信号Ｂ”をその入力信号とし、当該入
力信号Ｂ”の最上位ビットから検索して、『１』が存在
するビット位置の番数値から１を引いた数をバイナリ値
で表す回路である。すなわち、出力信号Ｂ’のビット幅
は、入力信号Ｂ”がｎビットの場合には、｛ｉｎｔ（１
ｏｇ2（ｎ−１））＋１｝ビットとなる。従って、エン
コーダ回路１７の入力信号Ｂ”が２５ビットの場合に
は、出力信号Ｂ’のビット幅は５ビットとなる。図２６
及び図２７に、入力が２５ｂｉｔの場合のエンコーダ回
路１７の真理値表を示す。又、図２８に、エンコーダ回
路１７の具体的構成の一例を示す。図２８の回路構成よ
り明らかな通り、論理回路の構成が容易化されるので、
正規化回路内でのエンコーダ回路１７の占有面積を小規
模なものとすることができる。
【０２６１】（実施の形態３の変形例１）なお、図２５
の正規化回路１Ｂにおいて、リファレンス信号生成回路
３を、図２２に示したリファレンス信号生成回路３’に
置き換えてもよい。ただし、リファレンス信号生成回路
３’において、入力信号Ａの値が２４以上の場合には、
出力信号Ａ”の値を全て１とする。
の正規化回路１Ｂにおいて、リファレンス信号生成回路
３を、図２２に示したリファレンス信号生成回路３’に
置き換えてもよい。ただし、リファレンス信号生成回路
３’において、入力信号Ａの値が２４以上の場合には、
出力信号Ａ”の値を全て１とする。
【０２６２】（実施の形態３の変形例２）また、図２５
の正規化回路１Ｂにおいて、ＭＵＸ回路７ｂをＡＮＤゲ
ート回路１６に置き換えることができる。この場合の正
規化回路の構成を、図２９に示す。
の正規化回路１Ｂにおいて、ＭＵＸ回路７ｂをＡＮＤゲ
ート回路１６に置き換えることができる。この場合の正
規化回路の構成を、図２９に示す。
【０２６３】（実施の形態３の変形例３）さらに、図２
９に示すようにＭＵＸ回路７ｂをＡＮＤゲート回路１６
に置き換え、かつリファレンス信号生成回路３を図２２
に示したリファレンス信号生成回路３’に置き換えても
よい。
９に示すようにＭＵＸ回路７ｂをＡＮＤゲート回路１６
に置き換え、かつリファレンス信号生成回路３を図２２
に示したリファレンス信号生成回路３’に置き換えても
よい。
【０２６４】（実施の形態４）浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図３０に示
す。この正規化回路１Ｃは、図２５の正規化回路１Ｂに
図２４の正規化回路１Ａにおける特徴点を適用したもの
である。即ち、図２５の回路６，７ｂの組合せから成る
「指数部出力信号決定部」を図３０の回路７Ｃ，６の組
合せに置換えている。
ける正規化回路装置の別の実施の形態を、図３０に示
す。この正規化回路１Ｃは、図２５の正規化回路１Ｂに
図２４の正規化回路１Ａにおける特徴点を適用したもの
である。即ち、図２５の回路６，７ｂの組合せから成る
「指数部出力信号決定部」を図３０の回路７Ｃ，６の組
合せに置換えている。
【０２６５】なお、図３０の回路において、リファレン
ス信号生成回路３を、図２２に示したリファレンス信号
生成回路３’に置き換えてもよい。
ス信号生成回路３を、図２２に示したリファレンス信号
生成回路３’に置き換えてもよい。
【０２６６】（実施の形態５）浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図３１に示
す。この正規化回路１Ｄは、図２のリファレンス信号生
成回路３のように入力信号Ａを直接入力とするのではな
く、デコーダ回路４の出力信号Ａ’を入力とするリファ
レンス信号生成回路１９（主たるリファレンス信号生成
回路とも称する）を具備した点に特徴を有しており、そ
の他の点では、図２の正規化回路１と同一構成を有す
る。これは、後で示される通り、デコーダ回路４の出力
からリファレンス信号Ａ”を生成した方が回路構成的に
みて有利だからである。
ける正規化回路装置の別の実施の形態を、図３１に示
す。この正規化回路１Ｄは、図２のリファレンス信号生
成回路３のように入力信号Ａを直接入力とするのではな
く、デコーダ回路４の出力信号Ａ’を入力とするリファ
レンス信号生成回路１９（主たるリファレンス信号生成
回路とも称する）を具備した点に特徴を有しており、そ
の他の点では、図２の正規化回路１と同一構成を有す
る。これは、後で示される通り、デコーダ回路４の出力
からリファレンス信号Ａ”を生成した方が回路構成的に
みて有利だからである。
【０２６７】以上の通り、両回路４，１９は「リファレ
ンス信号生成部」を形成しており、これとゲート回路
８，９からなる「論理演算部」とが、ここでは、上記し
た制御信号生成部２０に対応する「制御信号生成部２
０’」を形成する。
ンス信号生成部」を形成しており、これとゲート回路
８，９からなる「論理演算部」とが、ここでは、上記し
た制御信号生成部２０に対応する「制御信号生成部２
０’」を形成する。
【０２６８】次に、指数部（Ａ、Ｃ）を８ビット、仮数
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を２５ビット
とした時の、回路各部について説明する。
部（Ｂ、Ｅ）を２４ビット、移動量（Ｄ）を２５ビット
とした時の、回路各部について説明する。
【０２６９】デコーダ回路４、リーディング１ディテク
タ回路５、プライオリティ・エンコーダ回路２、減算器
回路６、ＭＵＸ回路７ａ，７ｂ、及びシフタ回路１０
は、それぞれ実施の形態１で示したものと同様に機能す
る。
タ回路５、プライオリティ・エンコーダ回路２、減算器
回路６、ＭＵＸ回路７ａ，７ｂ、及びシフタ回路１０
は、それぞれ実施の形態１で示したものと同様に機能す
る。
【０２７０】デコーダ出力からリファレンス信号Ａ”を
生成するリファレンス信号生成回路１９は、バイナリ値
で表現された入力信号Ａがデコーダ回路４によってデコ
ードされた信号Ａ’をもとに、リファレンス信号Ａ”を
生成する回路である。リファレンス信号Ａ”は、その最
上位ビットから信号Ａ’が『１』であるビットまでが全
て１に設定され、それ以下のビットが全て０と設定され
た信号である。図３２及び図３３に、リファレンス信号
生成回路１９の真理値表を示す。同真理値表は、図１
２，図１３に示した真理値表に実質的に対応する。ま
た、リファレンス信号生成回路１９の具体的構成の１例
を、図３４に示す。図３４において、参照符号１４はＯ
Ｒゲート回路である。ただし、リファレンス信号生成回
路１９において、その入力Ａ’が全て０の場合には、そ
の出力Ａ”の値は全て１に設定される。
生成するリファレンス信号生成回路１９は、バイナリ値
で表現された入力信号Ａがデコーダ回路４によってデコ
ードされた信号Ａ’をもとに、リファレンス信号Ａ”を
生成する回路である。リファレンス信号Ａ”は、その最
上位ビットから信号Ａ’が『１』であるビットまでが全
て１に設定され、それ以下のビットが全て０と設定され
た信号である。図３２及び図３３に、リファレンス信号
生成回路１９の真理値表を示す。同真理値表は、図１
２，図１３に示した真理値表に実質的に対応する。ま
た、リファレンス信号生成回路１９の具体的構成の１例
を、図３４に示す。図３４において、参照符号１４はＯ
Ｒゲート回路である。ただし、リファレンス信号生成回
路１９において、その入力Ａ’が全て０の場合には、そ
の出力Ａ”の値は全て１に設定される。
【０２７１】図３４の回路構成を図１４のそれと対比し
た明らかな通り、図３４のリファレンス信号生成回路１
９をＯＲゲート回路１４を主に用いて設計することが可
能となり、このため、当該回路１９の小規模化を実現す
ることができる。
た明らかな通り、図３４のリファレンス信号生成回路１
９をＯＲゲート回路１４を主に用いて設計することが可
能となり、このため、当該回路１９の小規模化を実現す
ることができる。
【０２７２】（実施の形態５の変形例１）なお、図３１
の回路において、リファレンス信号生成回路１９を、デ
コーダ回路２によってデコードされた信号Ａ’の、最上
位ビットから、最初に『１』となるビットより１ビット
上位のビットまでを全て１とするリファレンス信号Ａ”
を出力するリファレンス信号生成回路１９’に置き換え
ることができる。図３５，図３６及び図３７に、そのよ
うなリファレンス信号生成回路１９’の真理値表及び具
体的構成の一例を、それぞれ示す。同真理値表は、図２
０，図２１に示した真理値表と実質的に対応する。ただ
し、リファレンス信号生成回路１９’において、入力信
号Ａの値が２４以上の場合には、出力Ａ”の値を全て１
とする。
の回路において、リファレンス信号生成回路１９を、デ
コーダ回路２によってデコードされた信号Ａ’の、最上
位ビットから、最初に『１』となるビットより１ビット
上位のビットまでを全て１とするリファレンス信号Ａ”
を出力するリファレンス信号生成回路１９’に置き換え
ることができる。図３５，図３６及び図３７に、そのよ
うなリファレンス信号生成回路１９’の真理値表及び具
体的構成の一例を、それぞれ示す。同真理値表は、図２
０，図２１に示した真理値表と実質的に対応する。ただ
し、リファレンス信号生成回路１９’において、入力信
号Ａの値が２４以上の場合には、出力Ａ”の値を全て１
とする。
【０２７３】（実施の形態５の変形例２）また、図３１
の回路に対して、図３８に示すように、ＭＵＸ回路７ｂ
をＡＮＤゲート回路１６に置き換えることができる。こ
の場合、制御信号Ｇ’が０の場合に指数部の出力信号Ｃ
が０となり、制御信号Ｇ’が１の場合に指数部の出力信
号Ｃは出力信号Ｈと等しくなる。
の回路に対して、図３８に示すように、ＭＵＸ回路７ｂ
をＡＮＤゲート回路１６に置き換えることができる。こ
の場合、制御信号Ｇ’が０の場合に指数部の出力信号Ｃ
が０となり、制御信号Ｇ’が１の場合に指数部の出力信
号Ｃは出力信号Ｈと等しくなる。
【０２７４】（実施の形態５の変形例３）又、図３１に
示すようにＭＵＸ回路７ｂをＡＮＤゲート回路１６に置
き換え、かつ、図３１のリファレンス信号生成回路１９
を図３７に示したリファレンス信号生成回路１９’に置
き換えてもよい。
示すようにＭＵＸ回路７ｂをＡＮＤゲート回路１６に置
き換え、かつ、図３１のリファレンス信号生成回路１９
を図３７に示したリファレンス信号生成回路１９’に置
き換えてもよい。
【０２７５】（実施の形態６）浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図３９に示
す。この正規化回路１Ｅは、図３１の正規化回路１Ｄに
おける回路要素６，７ｂの組合せをＭＵＸ回路７ｃ，減
算回路６の組合せで実現したものであり、その他の点で
は上記正規化回路１Ｄと何ら異なるところはない。
ける正規化回路装置の別の実施の形態を、図３９に示
す。この正規化回路１Ｅは、図３１の正規化回路１Ｄに
おける回路要素６，７ｂの組合せをＭＵＸ回路７ｃ，減
算回路６の組合せで実現したものであり、その他の点で
は上記正規化回路１Ｄと何ら異なるところはない。
【０２７６】なお、図３９の回路において、リファレン
ス信号生成回路１９を、図３７に示すリファレンス信号
生成回路１９’に置き換えることができる。
ス信号生成回路１９を、図３７に示すリファレンス信号
生成回路１９’に置き換えることができる。
【０２７７】（実施の形態７）浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図４０に示
す。この正規化回路１Ｆは、両実施の形態３と５のそれ
ぞれの特徴点を兼ね備えたものであり、前述したエンコ
ーダ１７及びリファレンス信号生成回路１９を有する。
その他の点では、同回路１Ｆは、実施の形態１で述べた
点と変わらない。
ける正規化回路装置の別の実施の形態を、図４０に示
す。この正規化回路１Ｆは、両実施の形態３と５のそれ
ぞれの特徴点を兼ね備えたものであり、前述したエンコ
ーダ１７及びリファレンス信号生成回路１９を有する。
その他の点では、同回路１Ｆは、実施の形態１で述べた
点と変わらない。
【０２７８】これにより、実施の形態１の効果に加え
て、実施の形態３及び５が有する回路構成の容易化とい
う効果を共に奏することが可能となり、より一層回路規
模の低減を図ることができる。
て、実施の形態３及び５が有する回路構成の容易化とい
う効果を共に奏することが可能となり、より一層回路規
模の低減を図ることができる。
【０２７９】（実施の形態７の変形例１）なお、図４０
の回路において、リファレンス信号生成回路１９を、図
３７で示したリファレンス信号生成回路１９’に置き換
えることができる。
の回路において、リファレンス信号生成回路１９を、図
３７で示したリファレンス信号生成回路１９’に置き換
えることができる。
【０２８０】（実施の形態７の変形例２）また、図４０
の回路において、図４１に示すように、ＭＵＸ回路７ｂ
をＡＮＤゲート回路１６に置き換えることができる。
の回路において、図４１に示すように、ＭＵＸ回路７ｂ
をＡＮＤゲート回路１６に置き換えることができる。
【０２８１】（実施の形態７の変形例３）又、図４０に
示すようにＭＵＸ回路７ｂをＡＮＤゲート回路１６に置
き換え、且つリファレンス信号生成回路１９を図３７に
示したリファレンス信号生成回路１９’に置き換えても
よい。
示すようにＭＵＸ回路７ｂをＡＮＤゲート回路１６に置
き換え、且つリファレンス信号生成回路１９を図３７に
示したリファレンス信号生成回路１９’に置き換えても
よい。
【０２８２】（実施の形態８）浮動小数点演算装置にお
ける正規化回路装置の別の実施の形態を、図４２に示
す。正規化回路１Ｇは、図４０の各部６，７ｂをＭＵＸ
回路７ｃ，減算器回路６で置換えたものであり、その他
の点では図４０の正規化回路１Ｆと異なるところはな
い。
ける正規化回路装置の別の実施の形態を、図４２に示
す。正規化回路１Ｇは、図４０の各部６，７ｂをＭＵＸ
回路７ｃ，減算器回路６で置換えたものであり、その他
の点では図４０の正規化回路１Ｆと異なるところはな
い。
【０２８３】なお、図４２の回路において、リファレン
ス信号生成回路１９を、図３７で示したリファレンス信
号生成回路１９’に置き換えることができる。
ス信号生成回路１９を、図３７で示したリファレンス信
号生成回路１９’に置き換えることができる。
【０２８４】（実施の形態９）既述した通り、ＩＥＥＥ
７５４規格は、浮動小数点の表現方法として、正規化数
と非正規化数を定めている。例えば、ＩＥＥＥ７５４規
格における３２ビット単精度による表現では、指数部の
値が０よりも大きく且つ２５５よりも小さい数の場合が
正規化数に該当し、この場合には１≦仮数部＜２とさ
れ、仮数部の最上位ビットＭＳＢのビット状態は必ず１
となるので、ＭＳＢを省略して、仮数部はＭＳＢよりも
下位のビットのみで表わされる。従って、正規化数は
（−１）S×（１＋Ｆ×２-23）×２（E-127）で表わさ
れる。他方、指数部が０になる場合である非正規化数
は、（−１）S×（Ｆ×２-23）×２（-126）で表わされ
る。
７５４規格は、浮動小数点の表現方法として、正規化数
と非正規化数を定めている。例えば、ＩＥＥＥ７５４規
格における３２ビット単精度による表現では、指数部の
値が０よりも大きく且つ２５５よりも小さい数の場合が
正規化数に該当し、この場合には１≦仮数部＜２とさ
れ、仮数部の最上位ビットＭＳＢのビット状態は必ず１
となるので、ＭＳＢを省略して、仮数部はＭＳＢよりも
下位のビットのみで表わされる。従って、正規化数は
（−１）S×（１＋Ｆ×２-23）×２（E-127）で表わさ
れる。他方、指数部が０になる場合である非正規化数
は、（−１）S×（Ｆ×２-23）×２（-126）で表わされ
る。
【０２８５】このように、ＩＥＥＥ７５４規格における
３２ビット単精度表現によれば、浮動小数点は３２ビッ
トで表現され、しかもそれは、１ビットの符号ビット
Ｓ、８ビットの指数部Ｅ及び２３ビットの仮数部Ｆから
構成されている。
３２ビット単精度表現によれば、浮動小数点は３２ビッ
トで表現され、しかもそれは、１ビットの符号ビット
Ｓ、８ビットの指数部Ｅ及び２３ビットの仮数部Ｆから
構成されている。
【０２８６】そこで、ＩＥＥＥ７５４規格に基づく浮動
小数点演算装置では、その正規化回路装置の構成とし
て、実施の形態１ないし８の各々で記述したものを用い
るものとした場合においても、更に正規化回路装置の出
力結果（図１では、Ｃ，Ｅ）をＩＥＥＥ７５４規格が定
める表現形式の数に最終的に変換する必要がある。その
ような変換回路が、図１で表示した変換回路５１に該当
する。
小数点演算装置では、その正規化回路装置の構成とし
て、実施の形態１ないし８の各々で記述したものを用い
るものとした場合においても、更に正規化回路装置の出
力結果（図１では、Ｃ，Ｅ）をＩＥＥＥ７５４規格が定
める表現形式の数に最終的に変換する必要がある。その
ような変換回路が、図１で表示した変換回路５１に該当
する。
【０２８７】上記機能を有する変換回路の構成例として
は、例えば米国特許５，１８７，６７８号に開示された
ものがあり、そこで開示されたものと同等の回路構成を
具備した変換回路５１を実施の形態１で記述した正規化
回路装置１に付加して成る浮動小数点演算装置のブロッ
ク回路図を、図５６に示す。
は、例えば米国特許５，１８７，６７８号に開示された
ものがあり、そこで開示されたものと同等の回路構成を
具備した変換回路５１を実施の形態１で記述した正規化
回路装置１に付加して成る浮動小数点演算装置のブロッ
ク回路図を、図５６に示す。
【０２８８】同図において、ＯＲゲート回路１０８は、
指数部出力信号Ｃの全ビット状態が０値となることを検
出する回路であり、オール０値検出時にはレベル「０」
の制御信号を出力する。
指数部出力信号Ｃの全ビット状態が０値となることを検
出する回路であり、オール０値検出時にはレベル「０」
の制御信号を出力する。
【０２８９】又、１ビットシフタ回路１０９は、制御信
号Ｊに応じて、入力する仮数部出力信号Ｅ（２４ビット
信号）（入力信号と称する）を１ビット分だけシフトし
て、ビット幅が２３ビットの仮数部出力信号Ｆを出力す
る。即ち、同回路１０９の真理値表としての図５７に示
すように、制御信号Ｊが「０」値のときには、同回路１
０９は、入力信号Ｅの全ビットを右方向、即ち最下位ビ
ットＥ0側へ向けて１ビット分だけシフトする。その結
果、最下位ビットＥ0は削除され、仮数部出力信号Ｆ
（Ｆ22〜Ｆ0）はビットＥ23〜Ｅ1で与えられる。他方、
制御信号Ｊが「０」値でないときには（正規化時）、同
回路１０９は、入力信号Ｅの全ビットをシフトせずにそ
のまま出力する。従って、仮数部出力信号Ｆ（Ｆ22〜Ｆ
0）は、ビットＥ22〜Ｅ0で与えられる。
号Ｊに応じて、入力する仮数部出力信号Ｅ（２４ビット
信号）（入力信号と称する）を１ビット分だけシフトし
て、ビット幅が２３ビットの仮数部出力信号Ｆを出力す
る。即ち、同回路１０９の真理値表としての図５７に示
すように、制御信号Ｊが「０」値のときには、同回路１
０９は、入力信号Ｅの全ビットを右方向、即ち最下位ビ
ットＥ0側へ向けて１ビット分だけシフトする。その結
果、最下位ビットＥ0は削除され、仮数部出力信号Ｆ
（Ｆ22〜Ｆ0）はビットＥ23〜Ｅ1で与えられる。他方、
制御信号Ｊが「０」値でないときには（正規化時）、同
回路１０９は、入力信号Ｅの全ビットをシフトせずにそ
のまま出力する。従って、仮数部出力信号Ｆ（Ｆ22〜Ｆ
0）は、ビットＥ22〜Ｅ0で与えられる。
【０２９０】図５６に示した構成とすることで、最終的
にＩＥＥＥ７５４規格に対応した表現形式を有する出力
信号を出力することが可能となる。しかしながら、図５
６の構成を採用したのでは、１ビットシフタ１０９を設
けた分だけクリティカルパスが増大することとなってい
るので、実施の形態１〜８の各正規化回路装置の構成の
採用によって演算速度の高速化を図っていても、この１
ビットシフタ１０９の存在により、上記高速演算化とい
う効果を十分に生かしきれなくなってしまうという問題
点が生ずる。しかも、実施の形態１〜８の各正規化回路
装置においては、仮数部出力信号の出力段階においてシ
フタ（例えば図２のシフタ１０）を設けているので、図
５６の構成を採用してしまうと、２個のシフタを直列に
配設することとなってしまい、しかも０値検出用のＯＲ
回路１０８をも設ける必要があることと重畳して、回路
規模が増大してしまうという問題点も生じ、この点でも
図５６の変換回路５１の採用は好ましいものとは言えな
い。
にＩＥＥＥ７５４規格に対応した表現形式を有する出力
信号を出力することが可能となる。しかしながら、図５
６の構成を採用したのでは、１ビットシフタ１０９を設
けた分だけクリティカルパスが増大することとなってい
るので、実施の形態１〜８の各正規化回路装置の構成の
採用によって演算速度の高速化を図っていても、この１
ビットシフタ１０９の存在により、上記高速演算化とい
う効果を十分に生かしきれなくなってしまうという問題
点が生ずる。しかも、実施の形態１〜８の各正規化回路
装置においては、仮数部出力信号の出力段階においてシ
フタ（例えば図２のシフタ１０）を設けているので、図
５６の構成を採用してしまうと、２個のシフタを直列に
配設することとなってしまい、しかも０値検出用のＯＲ
回路１０８をも設ける必要があることと重畳して、回路
規模が増大してしまうという問題点も生じ、この点でも
図５６の変換回路５１の採用は好ましいものとは言えな
い。
【０２９１】そこで、この実施の形態９では、正規化回
路装置内のシフタ回路自身が上記変換機能をも実現しう
ることとして、変換回路を正規化回路装置の出力外部側
に設けることを不要とし、以て浮動小数点演算装置の回
路規模の低減化及び演算速度のより一層の高速化を図っ
ている。
路装置内のシフタ回路自身が上記変換機能をも実現しう
ることとして、変換回路を正規化回路装置の出力外部側
に設けることを不要とし、以て浮動小数点演算装置の回
路規模の低減化及び演算速度のより一層の高速化を図っ
ている。
【０２９２】以下では、上記技術的思想の下で、実施の
形態１における正規化回路装置１を改良して得られる正
規化回路装置１Ｍ（図５８参照）の具体的構成について
説明する。
形態１における正規化回路装置１を改良して得られる正
規化回路装置１Ｍ（図５８参照）の具体的構成について
説明する。
【０２９３】図５９は、実施の形態９の浮動小数点演算
装置における正規化回路装置１Ｍの構成例を示すブロッ
ク図である。同図中、図２の各部と機能的に異なるの
は、破線で囲まれたシフト機能部２１とシフタ回路２２
とである。その他の部分は、図２中の同一符号の部分と
同一機能を有する。尚、出力信号Ｅは指数部出力信号を
示し、出力信号Ｆは、ＩＥＥＥ７５４規格における３２
ビット単精度表現により定まる。ビット、即ち２３ビッ
トのビット幅を有する仮数部出力信号を表す。
装置における正規化回路装置１Ｍの構成例を示すブロッ
ク図である。同図中、図２の各部と機能的に異なるの
は、破線で囲まれたシフト機能部２１とシフタ回路２２
とである。その他の部分は、図２中の同一符号の部分と
同一機能を有する。尚、出力信号Ｅは指数部出力信号を
示し、出力信号Ｆは、ＩＥＥＥ７５４規格における３２
ビット単精度表現により定まる。ビット、即ち２３ビッ
トのビット幅を有する仮数部出力信号を表す。
【０２９４】シフト機能部２１は、リーディング１ディ
テクタ回路５の出力信号Ｂ”（２５ビット）中、その最
上位ビットＢ”25を除いたビット幅２４ビットの出力信
号Ｂ”23〜Ｂ”0を受けて、当該出力信号Ｂ”23〜Ｂ”0
の各ビット状態を、その最下位ビットＢ”0側へ１ビッ
ト分だけシフトする。但し、最下位ビットＢ”0につい
ては、同部５は、それを、入力した出力信号Ｂ”23〜
Ｂ”0の最上位ビットＢ”23の位置へシフトして、その
ビット状態とする。尚、このシフト機能部２１は、シフ
タ回路２２と区別する意味で、第１シフト部とも称さ
れ、このときシフタ回路２２は第２シフト部と称され
る。
テクタ回路５の出力信号Ｂ”（２５ビット）中、その最
上位ビットＢ”25を除いたビット幅２４ビットの出力信
号Ｂ”23〜Ｂ”0を受けて、当該出力信号Ｂ”23〜Ｂ”0
の各ビット状態を、その最下位ビットＢ”0側へ１ビッ
ト分だけシフトする。但し、最下位ビットＢ”0につい
ては、同部５は、それを、入力した出力信号Ｂ”23〜
Ｂ”0の最上位ビットＢ”23の位置へシフトして、その
ビット状態とする。尚、このシフト機能部２１は、シフ
タ回路２２と区別する意味で、第１シフト部とも称さ
れ、このときシフタ回路２２は第２シフト部と称され
る。
【０２９５】ここでは、シフト機能部２１は、トランジ
スタを一切用いることなく、最上位ビットＢ”24を除い
たリーディング１ディテクタ回路５の出力信号Ｂ”23〜
Ｂ”0の出力ポートと、セレクタ機能部としてのＭＵＸ
回路７ａのＱ入力ポート（一方の入力ポートとも称す）
とを接続する配線層（interconnection layer）２３
ａ，２３ｂのみによって実現されている。即ち、最下位
ビットから数えて、第１番目のビットＢ”1から第２３
番目にあたるビットＢ”23までの各ビットを出力するリ
ーディング１ディテクタ回路５の各出力ポートないし各
出力線を、それぞれＭＵＸ回路７ａの一方の入力ポート
Ｑ中、最下位ビットＣ0から、最下位ビットＣ0を含めて
数えたときに第２３番目にあたるビットＣ22までの各ビ
ットを与える各入力線ないし各入力ポートに、配線層２
３ａを用いてつなぎ、出力信号Ｂ”の最下位ビットＢ”
0を出力するリーディング１ディテクタ回路５の出力ポ
ートないし出力線を、一方の入力ポートＱ中の最上位ビ
ットＣ23を入力する入力ポートないし入力線に、配線層
２３ｂを用いてつなぎ合わすことにより、同部２１は構
成される。ここで、信号Ｃは、ビット幅が２４ビットの
一方の入力信号である。
スタを一切用いることなく、最上位ビットＢ”24を除い
たリーディング１ディテクタ回路５の出力信号Ｂ”23〜
Ｂ”0の出力ポートと、セレクタ機能部としてのＭＵＸ
回路７ａのＱ入力ポート（一方の入力ポートとも称す）
とを接続する配線層（interconnection layer）２３
ａ，２３ｂのみによって実現されている。即ち、最下位
ビットから数えて、第１番目のビットＢ”1から第２３
番目にあたるビットＢ”23までの各ビットを出力するリ
ーディング１ディテクタ回路５の各出力ポートないし各
出力線を、それぞれＭＵＸ回路７ａの一方の入力ポート
Ｑ中、最下位ビットＣ0から、最下位ビットＣ0を含めて
数えたときに第２３番目にあたるビットＣ22までの各ビ
ットを与える各入力線ないし各入力ポートに、配線層２
３ａを用いてつなぎ、出力信号Ｂ”の最下位ビットＢ”
0を出力するリーディング１ディテクタ回路５の出力ポ
ートないし出力線を、一方の入力ポートＱ中の最上位ビ
ットＣ23を入力する入力ポートないし入力線に、配線層
２３ｂを用いてつなぎ合わすことにより、同部２１は構
成される。ここで、信号Ｃは、ビット幅が２４ビットの
一方の入力信号である。
【０２９６】このように配線のつなぎかえのみによって
同部２１を構成しているので、遅延時間を生じさせるこ
となく、１ビット分のシフト機能を実現することができ
る。即ち、同部２１は、クリティカルパス形成の要因と
はならない。
同部２１を構成しているので、遅延時間を生じさせるこ
となく、１ビット分のシフト機能を実現することができ
る。即ち、同部２１は、クリティカルパス形成の要因と
はならない。
【０２９７】ＭＵＸ回路７ａは、その一方の入力ポート
Ｑにおいて入力信号Ｃを受け取り、その他方の入力ポー
トＰにおいてデコーダ回路４の出力信号Ａ’を受けと
り、その制御ポートＳにおいて制御信号Ｇ’を受けと
る。
Ｑにおいて入力信号Ｃを受け取り、その他方の入力ポー
トＰにおいてデコーダ回路４の出力信号Ａ’を受けと
り、その制御ポートＳにおいて制御信号Ｇ’を受けと
る。
【０２９８】シフタ回路２２の真理値表を、図６０〜図
６２に示す。又、同回路２２の具体的構成例を、図６３
と図６４とに示す。
６２に示す。又、同回路２２の具体的構成例を、図６３
と図６４とに示す。
【０２９９】ところで、仮数部入力信号Ｂのビット幅
は、この例では２４ビットとされているが、通常は２７
ビット程度に設定されている。その場合には、シフタ回
路２２は、正規化処理時（Ｇ’＝１）には、仮数部入力
信号Ｂの最上位ビットと、その最下位ビットを含めて最
下位側の３ビット分とを削除するように同信号Ｂをシフ
トし、又、非正規化処理時及び０機能時（Ｇ’＝０）に
は、仮数部入力信号Ｂの最下位ビットを含めた最下位ビ
ット側の４ビット分を削除するように、同信号Ｂをシフ
トする。
は、この例では２４ビットとされているが、通常は２７
ビット程度に設定されている。その場合には、シフタ回
路２２は、正規化処理時（Ｇ’＝１）には、仮数部入力
信号Ｂの最上位ビットと、その最下位ビットを含めて最
下位側の３ビット分とを削除するように同信号Ｂをシフ
トし、又、非正規化処理時及び０機能時（Ｇ’＝０）に
は、仮数部入力信号Ｂの最下位ビットを含めた最下位ビ
ット側の４ビット分を削除するように、同信号Ｂをシフ
トする。
【０３００】より一般的にシフタ回路２２の機能を記載
するならば、次の通りと言えよう。即ち、ＩＥＥＥ規格
で定まるビット幅をｙとすると、同回路２２は、正規化
処理時には、ビット幅ｘ（ｘ≧ｙの整数）の仮数部入力
信号に対して、その最上位ビットと、その最下位ビット
を含めて（ｘ−ｙ）−１で与えられる数だけの最下位ビ
ット側のビットとを削除ないし切り捨てるようにシフト
を行い（ただし、ｘ＝ｙ又は、ｘ＝ｙ＋１のときは、最
下位ビットの切り捨てはなし。）、正規化処理以外の場
合には、入力した仮数部入力信号に対して、その最下位
ビットを含めて（ｘ−ｙ）で与えられる数だけの最下位
側のビットを削除ないし切り捨てるようにシフトする。
（ただし、ｘ＝ｙのときは最下位ビットの切り捨てはな
し。）尚、制御信号生成部２０とデコーダ回路４とは、
仮数部入力信号と指数部入力信号とを受けて、指数部入
力信号をデコードすると共に、仮数部入力信号と指数部
入力信号とに基づき正規化回路装置の出力結果が正規化
数となるか、非正規化数となるか、それとも仮数部入力
信号が０値を与える０機能状態かを判断して、正規化数
となる場合には第１レベルの制御信号を生成し、非正規
化数となる場合及び０機能状態となる場合には第２レベ
ルの制御信号を生成する、上位概念としての制御信号生
成部を形成しているとも言える。
するならば、次の通りと言えよう。即ち、ＩＥＥＥ規格
で定まるビット幅をｙとすると、同回路２２は、正規化
処理時には、ビット幅ｘ（ｘ≧ｙの整数）の仮数部入力
信号に対して、その最上位ビットと、その最下位ビット
を含めて（ｘ−ｙ）−１で与えられる数だけの最下位ビ
ット側のビットとを削除ないし切り捨てるようにシフト
を行い（ただし、ｘ＝ｙ又は、ｘ＝ｙ＋１のときは、最
下位ビットの切り捨てはなし。）、正規化処理以外の場
合には、入力した仮数部入力信号に対して、その最下位
ビットを含めて（ｘ−ｙ）で与えられる数だけの最下位
側のビットを削除ないし切り捨てるようにシフトする。
（ただし、ｘ＝ｙのときは最下位ビットの切り捨てはな
し。）尚、制御信号生成部２０とデコーダ回路４とは、
仮数部入力信号と指数部入力信号とを受けて、指数部入
力信号をデコードすると共に、仮数部入力信号と指数部
入力信号とに基づき正規化回路装置の出力結果が正規化
数となるか、非正規化数となるか、それとも仮数部入力
信号が０値を与える０機能状態かを判断して、正規化数
となる場合には第１レベルの制御信号を生成し、非正規
化数となる場合及び０機能状態となる場合には第２レベ
ルの制御信号を生成する、上位概念としての制御信号生
成部を形成しているとも言える。
【０３０１】次に、図５９の回路動作の具体例について
説明する。今、指数部入力信号Ａ、仮数部入力信号Ｂ
を、それぞれＡ＝１２７、Ｂ＝００００ ０００１ ０
００１０００１ ０００１ ０００１とする。
説明する。今、指数部入力信号Ａ、仮数部入力信号Ｂ
を、それぞれＡ＝１２７、Ｂ＝００００ ０００１ ０
００１０００１ ０００１ ０００１とする。
【０３０２】（１）リファレンス信号生成回路３の出力
信号Ａ”は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
信号Ａ”は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
【０３０３】（２）ＡＮＤゲート回路８の出力信号Ｇ
は、以下の通りとなる。 Ｇ＝００００ ０００１ ０００１ ０００１ ０００
１ ０００１。
は、以下の通りとなる。 Ｇ＝００００ ０００１ ０００１ ０００１ ０００
１ ０００１。
【０３０４】（３）ＯＲゲート回路９の出力信号Ｇ’
は、Ｇ’＝｜Ｇ→１となる。
は、Ｇ’＝｜Ｇ→１となる。
【０３０５】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’の値は、７となる。
の出力信号Ｂ’の値は、７となる。
【０３０６】（５）減算器回路６の出力信号Ｈは、Ｈ＝
Ａ−Ｂ’→１２７−７→１２０となる。
Ａ−Ｂ’→１２７−７→１２０となる。
【０３０７】（６）ＭＵＸ回路７ｂの出力信号Ｅは、Ｅ
＝Ｇ’？Ｈ：０→１？１２０：０→１２０となる。
＝Ｇ’？Ｈ：０→１？１２０：０→１２０となる。
【０３０８】（７）デコーダ回路４の出力信号Ａ’は、
以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
【０３０９】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０３１０】（９）入力信号Ｃは、以下の通りとなる。
Ｃ＝００００ ００００ １０００ ００００ ０００
０ ００００。
０ ００００。
【０３１１】（１０）ＭＵＸ回路７ａの出力信号Ｄは、
以下の通りとなる。 Ｄ＝０ ００００ ００００ １０００ ００００ ０
０００ ００００。
以下の通りとなる。 Ｄ＝０ ００００ ００００ １０００ ００００ ０
０００ ００００。
【０３１２】（１１）シフタ回路１０の出力信号Ｆの値
は、以下の通りとなる。 Ｆ＝０００ １０００ １０００ １０００ １０００
００００。
は、以下の通りとなる。 Ｆ＝０００ １０００ １０００ １０００ １０００
００００。
【０３１３】次に、Ａ＝５、Ｂ＝００００ ０００１
０００１ ０００１ ０００１ ０００１の場合を考え
る。
０００１ ０００１ ０００１ ０００１の場合を考え
る。
【０３１４】（１）リファレンス信号生成回路３の出力
信号Ａ”は、以下の通りとなる。 Ａ”＝１１１１ １０００ ００００ ００００ ００
００ ００００。
信号Ａ”は、以下の通りとなる。 Ａ”＝１１１１ １０００ ００００ ００００ ００
００ ００００。
【０３１５】（２）ＡＮＤゲート回路８の出力信号Ｇ
は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０３１６】（３）ＯＲゲート回路９の出力信号Ｇ’
は、Ｇ’＝｜Ｇ→０となる。
は、Ｇ’＝｜Ｇ→０となる。
【０３１７】（４）プライオリティ・エンコーダ回路２
の出力信号Ｂ’は、７となる。
の出力信号Ｂ’は、７となる。
【０３１８】（５）減算器回路６の出力信号Ｈは、Ｈ＝
Ａ−Ｂ’→５−７→−２となる。
Ａ−Ｂ’→５−７→−２となる。
【０３１９】（６）ＭＵＸ回路７ｂの出力信号Ｅは、Ｅ
＝Ｇ’？Ｈ：０→０？−２：０→０となる。
＝Ｇ’？Ｈ：０→０？−２：０→０となる。
【０３２０】（７）デコーダ回路４の出力信号Ａ’は、
以下の通りとなる。 Ａ’＝００００ ０１００ ００００ ００００ ００
００ ００００。
以下の通りとなる。 Ａ’＝００００ ０１００ ００００ ００００ ００
００ ００００。
【０３２１】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
出力信号Ｂ”は、以下の通りとなる。 Ｂ”＝０ ００００ ０００１ ００００ ００００
００００ ００００。
【０３２２】（９）入力信号Ｃは、以下の通りとなる。
Ｃ＝００００ ００００ １０００ ００００ ０００
０ ００００。
０ ００００。
【０３２３】（１０）ＭＵＸ回路７ａの出力信号Ｄは、
以下の通りとなる。 Ｄ＝０ ００００ ０１００ ００００ ００００ ０
０００ ００００。
以下の通りとなる。 Ｄ＝０ ００００ ０１００ ００００ ００００ ０
０００ ００００。
【０３２４】（１１）シフタ回路１０の出力信号Ｆは、
以下の通りとなる。 Ｆ＝００１ ０００１ ０００１ ０００１ ０００１
００００。
以下の通りとなる。 Ｆ＝００１ ０００１ ０００１ ０００１ ０００１
００００。
【０３２５】また、Ａ＝１２７、Ｂ＝００００ ０００
０ ００００ ００００ ００００００００の場合を考
える。
０ ００００ ００００ ００００００００の場合を考
える。
【０３２６】（１）リファレンス信号生成回路３の出力
信号Ａ”は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
信号Ａ”は、以下の通りとなる。 Ａ”＝１１１１ １１１１ １１１１ １１１１ １１
１１ １１１１。
【０３２７】（２）ＡＮＤゲート回路８の出力信号Ｇ
は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
は、以下の通りとなる。 Ｇ＝００００ ００００ ００００ ００００ ０００
０ ００００。
【０３２８】（３）ＯＲゲート回路９の出力値Ｇ’は、
Ｇ’＝｜Ｇ→０となる。
Ｇ’＝｜Ｇ→０となる。
【０３２９】（４）プライオリティ・エンコーダ回路２
の出力値Ｂ’は、０となる。
の出力値Ｂ’は、０となる。
【０３３０】（５）減算器回路５の出力信号Ｈは、Ｈ＝
Ａ−Ｂ’→１２７−０→１２７となる。
Ａ−Ｂ’→１２７−０→１２７となる。
【０３３１】（６）ＭＵＸ回路７ｂの出力信号Ｅは、Ｅ
＝Ｇ’？Ｈ：０→０？１２７：０→０となる。
＝Ｇ’？Ｈ：０→０？１２７：０→０となる。
【０３３２】（７）デコーダ回路４の出力信号Ａ’は、
以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
以下の通りとなる。 Ａ’＝００００ ００００ ００００ ００００ ００
００ ００００。
【０３３３】（８）リーディング１ディテクタ回路５の
出力信号Ｂ”は、以下の通りとなる。 Ｂ”＝１ ００００ ００００ ００００ ００００
００００ ００００。
出力信号Ｂ”は、以下の通りとなる。 Ｂ”＝１ ００００ ００００ ００００ ００００
００００ ００００。
【０３３４】（９）入力信号Ｃは、以下の通りとなる。
Ｃ＝００００ ００００ ００００ ００００ ０００
０ ００００。
０ ００００。
【０３３５】（１０）ＭＵＸ回路７ａの出力信号Ｄは、
以下の通りとなる。 Ｄ＝１ ００００ ００００ ００００ ００００ ０
０００ ００００。
以下の通りとなる。 Ｄ＝１ ００００ ００００ ００００ ００００ ０
０００ ００００。
【０３３６】（１１）シフタ回路１０の出力信号Ｆの値
は、以下の通りとなる。 Ｆ＝０００ ００００ ００００ ００００ ００００
００００。
は、以下の通りとなる。 Ｆ＝０００ ００００ ００００ ００００ ００００
００００。
【０３３７】この実施の形態９においては、図５９に示
すように、最遅延経路（クリティカルパス）は、仮数部
入力信号Ｂからリーディング１ディテクタ回路５→ＭＵ
Ｘ回路７ａ→シフタ回路２２→仮数部出力信号Ｆにいた
る経路となり、図５６の場合と比べて、より高速な正規
化回路装置を実現することが可能になる。
すように、最遅延経路（クリティカルパス）は、仮数部
入力信号Ｂからリーディング１ディテクタ回路５→ＭＵ
Ｘ回路７ａ→シフタ回路２２→仮数部出力信号Ｆにいた
る経路となり、図５６の場合と比べて、より高速な正規
化回路装置を実現することが可能になる。
【０３３８】以上のように、この実施の形態９は、実施
の形態１における正規化回路装置１に対して、リーディ
ング１ディテクタ回路５の出力−ポートとＭＵＸ回路７
ａの一方の入力ポートＱとの配線部分を同じく配線層の
みからなるシフト機能部２１（２３ａ，２３ｂ）に置換
え、更にシフタ回路１０をシフタ回路２２に置換えると
いう修正を行っている。これにより、本実施の形態９
は、シフト機能部２１（２３ａ，２３ｂ）において演算
の遅延をもたらすことなく、実施の形態１において必要
であった外部の変換回路５１の機能を正規化回路装置１
Ｍの内部において実現することができ、その結果、クリ
ティカルパスの更なる削減による演算速度の高速性の一
層の増大化及び回路規模の削減化を図ることができる。
の形態１における正規化回路装置１に対して、リーディ
ング１ディテクタ回路５の出力−ポートとＭＵＸ回路７
ａの一方の入力ポートＱとの配線部分を同じく配線層の
みからなるシフト機能部２１（２３ａ，２３ｂ）に置換
え、更にシフタ回路１０をシフタ回路２２に置換えると
いう修正を行っている。これにより、本実施の形態９
は、シフト機能部２１（２３ａ，２３ｂ）において演算
の遅延をもたらすことなく、実施の形態１において必要
であった外部の変換回路５１の機能を正規化回路装置１
Ｍの内部において実現することができ、その結果、クリ
ティカルパスの更なる削減による演算速度の高速性の一
層の増大化及び回路規模の削減化を図ることができる。
【０３３９】尚、シフト機能部２１（２３ａ，２３ｂ）
を本実施の形態のように構成すれば、当該シフト機能部
が新たなクリティカルパス形成の一要因となるのを防止
することができるという本質的な効果を得ることができ
るが、このシフト機能部をトランジスタから成る、いわ
ゆるシフタ回路で以て実現することも考えられる。この
場合には、演算速度の更なる高速化という利点を得るこ
とは不可能と言えるが、その場合でもなお、図５６の変
換回路５１で必要とされた０値検知用のＯＲ回路１０８
を設ける必要がなくなる分だけ、その意味で回路規模の
削減化を図ることができるメリットはある。
を本実施の形態のように構成すれば、当該シフト機能部
が新たなクリティカルパス形成の一要因となるのを防止
することができるという本質的な効果を得ることができ
るが、このシフト機能部をトランジスタから成る、いわ
ゆるシフタ回路で以て実現することも考えられる。この
場合には、演算速度の更なる高速化という利点を得るこ
とは不可能と言えるが、その場合でもなお、図５６の変
換回路５１で必要とされた０値検知用のＯＲ回路１０８
を設ける必要がなくなる分だけ、その意味で回路規模の
削減化を図ることができるメリットはある。
【０３４０】以下では、応用として、上記した、シフト
機能部２１（２３ａ，２３ｂ）とシフタ回路２２とを用
いるという構成を、実施の形態１の各変形例及び他の実
施の形態２〜８とそれぞれの各変形例にも適用した各場
合を、それぞれ実施の形態９の変形例として簡潔に記載
することとする。勿論、それらの変形例においても、実
施の形態９と同一の作用・効果が得られることは言うま
でもない。
機能部２１（２３ａ，２３ｂ）とシフタ回路２２とを用
いるという構成を、実施の形態１の各変形例及び他の実
施の形態２〜８とそれぞれの各変形例にも適用した各場
合を、それぞれ実施の形態９の変形例として簡潔に記載
することとする。勿論、それらの変形例においても、実
施の形態９と同一の作用・効果が得られることは言うま
でもない。
【０３４１】（実施の形態９の変形例１）図５９の正規
化回路装置において、図６５に示すように、ＭＵＸ回路
７ｂをＡＮＤゲート回路１６に置き換えることができ
る。この場合は、実施の形態１の変形例２に、実施の形
態９のシフト機能部２１及びシフタ回路２２を適用した
ものである。
化回路装置において、図６５に示すように、ＭＵＸ回路
７ｂをＡＮＤゲート回路１６に置き換えることができ
る。この場合は、実施の形態１の変形例２に、実施の形
態９のシフト機能部２１及びシフタ回路２２を適用した
ものである。
【０３４２】（実施の形態９の変形例２）図６６は、実
施の形態２（図２４）に、上記シフト機能部２１及びシ
フタ回路２２を適用したものである。
施の形態２（図２４）に、上記シフト機能部２１及びシ
フタ回路２２を適用したものである。
【０３４３】（実施の形態９の変形例３）図６７は、図
２５に示した実施の形態３に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
２５に示した実施の形態３に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
【０３４４】（実施の形態９の変形例４）図６８は、図
２９の実施の形態３の変形例２に上記シフト機能部２１
及びシフタ回路２２を適用したものである。
２９の実施の形態３の変形例２に上記シフト機能部２１
及びシフタ回路２２を適用したものである。
【０３４５】（実施の形態９の変形例５）図６９は、図
３０に示した実施の形態４に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
３０に示した実施の形態４に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
【０３４６】（実施の形態９の変形例６）図７０は、図
３１に示した実施の形態５に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
３１に示した実施の形態５に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
【０３４７】（実施の形態９の変形例７）図７１は、図
３８に示した実施の形態５の変形例２に上記シフト機能
部２１及びシフタ回路２２を適用したものである。
３８に示した実施の形態５の変形例２に上記シフト機能
部２１及びシフタ回路２２を適用したものである。
【０３４８】（実施の形態９の変形例８）図７２は、図
３９に示した実施の形態６に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
３９に示した実施の形態６に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
【０３４９】（実施の形態９の変形例９）図７３は、図
４０に示した実施の形態７に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
４０に示した実施の形態７に上記シフト機能部２１及び
シフタ回路２２を適用したものである。
【０３５０】（実施の形態９の変形例１０）図７４は、
図４１に示した実施の形態７の変形例２に上記シフト機
能部２１及びシフタ回路２２を適用したものである。
図４１に示した実施の形態７の変形例２に上記シフト機
能部２１及びシフタ回路２２を適用したものである。
【０３５１】（実施の形態９の変形例１１）図７５は、
図４２に示した実施の形態８に上記シフト機能部２１及
びシフタ回路２２を適用したものである。
図４２に示した実施の形態８に上記シフト機能部２１及
びシフタ回路２２を適用したものである。
【０３５２】（付記）なお、記述した実施の形態１〜９
は、ＩＥＥＥ７５４規格の単精度の場合であったが、Ｉ
ＥＥＥ７５４規格の倍精度では、浮動小数点を６４ビッ
トで表現し、それは符号ビットＳ（１ビット）、指数部
Ｅ（１１ビット）、仮数部Ｆ（５２ビット）から構成さ
れる。
は、ＩＥＥＥ７５４規格の単精度の場合であったが、Ｉ
ＥＥＥ７５４規格の倍精度では、浮動小数点を６４ビッ
トで表現し、それは符号ビットＳ（１ビット）、指数部
Ｅ（１１ビット）、仮数部Ｆ（５２ビット）から構成さ
れる。
【０３５３】ＩＥＥＥ７５４規格の倍精度においても、
正規化数と非正規化数が定められており、指数部の値が
０より大きく２０４８より小さい数の場合を正規化数と
呼び、正規化数では、１≦仮数部＜２であり、仮数部の
ＭＳＢ（最上位ビット）は必ず１となるため、ＭＳＢを
省略し、ＭＳＢよりも下位のビットのみで以て仮数部を
表す。従って、正規化数は、（−１）S×（１＋Ｆ×２
-52）×２(E-1023)として表される。又、指数部が０に
なる場合を非正規化数と呼び、非正規化数＝（−１）S
×（Ｆ×２-52）×２）(-1022)となる。
正規化数と非正規化数が定められており、指数部の値が
０より大きく２０４８より小さい数の場合を正規化数と
呼び、正規化数では、１≦仮数部＜２であり、仮数部の
ＭＳＢ（最上位ビット）は必ず１となるため、ＭＳＢを
省略し、ＭＳＢよりも下位のビットのみで以て仮数部を
表す。従って、正規化数は、（−１）S×（１＋Ｆ×２
-52）×２(E-1023)として表される。又、指数部が０に
なる場合を非正規化数と呼び、非正規化数＝（−１）S
×（Ｆ×２-52）×２）(-1022)となる。
【０３５４】従って、ＩＥＥＥ７５４規格の倍精度に基
づく浮動小数点演算装置についても、ＩＥＥＥ７５４規
格の単精度について述べた各実施の形態１〜９の技術的
思想をそのまま適用することができる。この場合、ＩＥ
ＥＥ７５４規格の倍精度に基づく数を入力とし、出力結
果をＩＥＥＥ７５４規格の倍精度に基づく数に変換す
る。
づく浮動小数点演算装置についても、ＩＥＥＥ７５４規
格の単精度について述べた各実施の形態１〜９の技術的
思想をそのまま適用することができる。この場合、ＩＥ
ＥＥ７５４規格の倍精度に基づく数を入力とし、出力結
果をＩＥＥＥ７５４規格の倍精度に基づく数に変換す
る。
【０３５５】（まとめ）以上のように、浮動小数点演算
装置の正規化回路装置は、所定の浮動小数点演算処理を
施された仮数部入力信号と指数部入力信号とを受けて、
仮数部入力信号と指数部入力信号とに基づき正規化回路
装置の出力結果が正規化数となるか、非正規化数となる
か、それとも仮数部入力信号が０値を与える０機能状態
かを判断し、その判断結果に応じて仮数部入力信号と指
数部入力信号とに対する正規化処理（正規化，非正規
化、０機能処理を総称）を行っている。
装置の正規化回路装置は、所定の浮動小数点演算処理を
施された仮数部入力信号と指数部入力信号とを受けて、
仮数部入力信号と指数部入力信号とに基づき正規化回路
装置の出力結果が正規化数となるか、非正規化数となる
か、それとも仮数部入力信号が０値を与える０機能状態
かを判断し、その判断結果に応じて仮数部入力信号と指
数部入力信号とに対する正規化処理（正規化，非正規
化、０機能処理を総称）を行っている。
【０３５６】即ち、仮数部の入力信号Ｂと、指数部の
入力信号Ａの１０進数値に１を加えた数だけ最上位ビッ
ト位置からの各ビット位置のビット状態を１として出力
するリファレンス信号生成回路によって生成された信号
Ａ”とのＡＮＤ演算を行い、その値Ｇの全ビットのＯＲ
演算を行った結果Ｇ’を各選択部を制御する制御信号と
し、入力信号Ｂの最上位ビット位置から検索して、最
初に１が存在するビット位置の番数値から１を引いた数
をバイナリ値Ｂ’として表すプライオリティ・エンコー
ダ回路で仮数部入力信号Ａに対する演算を行い、その結
果Ｂ’を、入力信号Ａから引き算し、その結果Ｈと０値
とを上記制御信号Ｇ’によって選択することによって、
正規化後の指数部の出力信号Ｃを得ている。これによっ
て、仮数部が０であることを検出するための回路を設け
る必要がない正規化回路装置を得ることができる。
入力信号Ａの１０進数値に１を加えた数だけ最上位ビッ
ト位置からの各ビット位置のビット状態を１として出力
するリファレンス信号生成回路によって生成された信号
Ａ”とのＡＮＤ演算を行い、その値Ｇの全ビットのＯＲ
演算を行った結果Ｇ’を各選択部を制御する制御信号と
し、入力信号Ｂの最上位ビット位置から検索して、最
初に１が存在するビット位置の番数値から１を引いた数
をバイナリ値Ｂ’として表すプライオリティ・エンコー
ダ回路で仮数部入力信号Ａに対する演算を行い、その結
果Ｂ’を、入力信号Ａから引き算し、その結果Ｈと０値
とを上記制御信号Ｇ’によって選択することによって、
正規化後の指数部の出力信号Ｃを得ている。これによっ
て、仮数部が０であることを検出するための回路を設け
る必要がない正規化回路装置を得ることができる。
【０３５７】さらに、入力信号Ｂを最上位ビット位置か
ら検索し、初めて１が存在するビット位置のみを１とす
るリーディング１ディテクタ回路によって求めた値Ｂ”
と、指数部の入力信号Ａを入力信号Ｂと同じビット幅に
デコードした信号Ａ’とを上記制御信号Ｇ’によって選
択することによって、仮数部の入力信号Ｂを正規化する
ための移動量（シフト量）Ｄを得、この信号Ｄによっ
て、仮数部の人力信号Ｂをシフトして正規化後の仮数部
の出力信号Ｅを求める構成としている。これによって、
指数部の入力信号Ａよりも仮数部の入力信号Ｂの方が後
で正規化回路装置に到達する場合、高速な正規化回路装
置を実現することができ、特にＭＯＳ型ＦＥＴよりなる
集積回路を用いて高速な浮動小数点演算装置を実現する
ことができるという利点がある。
ら検索し、初めて１が存在するビット位置のみを１とす
るリーディング１ディテクタ回路によって求めた値Ｂ”
と、指数部の入力信号Ａを入力信号Ｂと同じビット幅に
デコードした信号Ａ’とを上記制御信号Ｇ’によって選
択することによって、仮数部の入力信号Ｂを正規化する
ための移動量（シフト量）Ｄを得、この信号Ｄによっ
て、仮数部の人力信号Ｂをシフトして正規化後の仮数部
の出力信号Ｅを求める構成としている。これによって、
指数部の入力信号Ａよりも仮数部の入力信号Ｂの方が後
で正規化回路装置に到達する場合、高速な正規化回路装
置を実現することができ、特にＭＯＳ型ＦＥＴよりなる
集積回路を用いて高速な浮動小数点演算装置を実現する
ことができるという利点がある。
【０３５８】又、この発明の実施の形態９によると、制
御信号Ｇ’が１である場合には、正規化回路装置の出力
結果は正規化数となるので、仮数部入力信号Ｂをその最
上位ビットから検索して、はじめてビット状態が１とな
るビット位置のビット状態のみを１とするリーディング
１ディテクタ回路によって求めた出力値Ｂ”を、その最
上位ビット側に１ビット分だけ配線層のつなぎ変えによ
ってシフトして得た値Ｃを、仮数部入力信号Ｂを正規化
するための移動量（シフト量）Ｄに設定し、また制御信
号Ｇ’が０である場合には、出力結果が非正規化数とな
るので、指数部入力信号Ａを仮数部入力信号Ｂと同じビ
ット幅にデコードした出力信号Ａ’を仮数部入力信号Ｂ
を正規化するための移動量（シフト量）Ｄに設定し、こ
の移動量Ｄによって仮数部入力信号Ｂをシフトすること
で、仮数部入力信号Ｂよりも１ビット分だけ少ないビッ
ト幅を有する仮数部出力信号Ｆを求めるように構成して
いる。これによって、正規化回路装置の出力段のシフト
回路に更に１ビットシフタ回路を設ける必要がなくな
り、より回路規模の小さい正規化回路装置を得ることが
できる。特に、指数部入力信号Ａよりも仮数部入力信号
Ｂの方が後で正規化回路装置の入力ポートに到達する場
合には、より高速な正規化回路装置を実現することがで
き、この点でＭＯＳ型ＦＥＴよりなる集積回路を用いて
高速な浮動小数点演算装置を実現させる際に、実施の形
態９で述べた技術が有利となる。
御信号Ｇ’が１である場合には、正規化回路装置の出力
結果は正規化数となるので、仮数部入力信号Ｂをその最
上位ビットから検索して、はじめてビット状態が１とな
るビット位置のビット状態のみを１とするリーディング
１ディテクタ回路によって求めた出力値Ｂ”を、その最
上位ビット側に１ビット分だけ配線層のつなぎ変えによ
ってシフトして得た値Ｃを、仮数部入力信号Ｂを正規化
するための移動量（シフト量）Ｄに設定し、また制御信
号Ｇ’が０である場合には、出力結果が非正規化数とな
るので、指数部入力信号Ａを仮数部入力信号Ｂと同じビ
ット幅にデコードした出力信号Ａ’を仮数部入力信号Ｂ
を正規化するための移動量（シフト量）Ｄに設定し、こ
の移動量Ｄによって仮数部入力信号Ｂをシフトすること
で、仮数部入力信号Ｂよりも１ビット分だけ少ないビッ
ト幅を有する仮数部出力信号Ｆを求めるように構成して
いる。これによって、正規化回路装置の出力段のシフト
回路に更に１ビットシフタ回路を設ける必要がなくな
り、より回路規模の小さい正規化回路装置を得ることが
できる。特に、指数部入力信号Ａよりも仮数部入力信号
Ｂの方が後で正規化回路装置の入力ポートに到達する場
合には、より高速な正規化回路装置を実現することがで
き、この点でＭＯＳ型ＦＥＴよりなる集積回路を用いて
高速な浮動小数点演算装置を実現させる際に、実施の形
態９で述べた技術が有利となる。
【図１】 浮動小数点演算装置のブロック構成図であ
る。
る。
【図２】 この発明の実施の形態の回路図である。
【図３】 デコーダ回路の真理値表を示す図である。
【図４】 デコーダ回路の真理値表を示す図である。
【図５】 デコーダ回路の１例の回路図である。
【図６】 リーディング１ディテクタ回路の真理値表を
示す図である。
示す図である。
【図７】 リーディング１ディテクタ回路の真理値表を
示す図である。
示す図である。
【図８】 リーディング１ディテクタ回路の真理値表を
示す図である。
示す図である。
【図９】 リーディング１ディテクタ回路の１例の回路
図である。
図である。
【図１０】 プライオリティ・エンコーダ回路の真理値
表を示す図である。
表を示す図である。
【図１１】 プライオリティ・エンコーダ回路の真理値
表を示す図である。
表を示す図である。
【図１２】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図１３】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図１４】 リファレンス信号生成回路の１例の回路図
である。
である。
【図１５】 シフタ回路の真理値表を示す図である。
【図１６】 シフタ回路の真理値表を示す図である。
【図１７】 シフタ回路の真理値表を示す図である。
【図１８】 シフタ回路の１例の回路図である。
【図１９】 シフタ回路の１例の回路図である。
【図２０】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図２１】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図２２】 リファレンス信号生成回路の別の１例の回
路図である。
路図である。
【図２３】 この発明の他の実施の形態の回路図であ
る。
る。
【図２４】 この発明の他の実施の形態の回路図であ
る。
る。
【図２５】 この発明の他の実施の形態の回路図であ
る。
る。
【図２６】 エンコーダ回路の真理値表を示す図であ
る。
る。
【図２７】 エンコーダ回路の真理値表を示す図であ
る。
る。
【図２８】 エンコーダ回路の１例の回路図である。
【図２９】 この発明の他の実施の形態の回路図であ
る。
る。
【図３０】 この発明の他の実施の形態の回路図であ
る。
る。
【図３１】 この発明の他の実施の形態の回路図であ
る。
る。
【図３２】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図３３】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図３４】 リファレンス信号生成回路の１例の回路図
である。
である。
【図３５】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図３６】 リファレンス信号生成回路の真理値表を示
す図である。
す図である。
【図３７】 リファレンス信号生成回路の別の１例の回
路図である。
路図である。
【図３８】 この発明の他の実施の形態の回路図であ
る。
る。
【図３９】 この発明の他の実施の形態の回路図であ
る。
る。
【図４０】 この発明の他の実施の形態の回路図であ
る。
る。
【図４１】 この発明の他の実施の形態の回路図であ
る。
る。
【図４２】 この発明の他の実施の形態の回路図であ
る。
る。
【図４３】 従来の問題点を解決するために提案される
正規化回路装置の一つの回路図である。
正規化回路装置の一つの回路図である。
【図４４】 図４３のプライオリティ・エンコーダ回路
の真理値表を示す図である。
の真理値表を示す図である。
【図４５】 図４３のプライオリティ・エンコーダ回路
の真理値表を示す図である。
の真理値表を示す図である。
【図４６】 図４３のデコーダ回路の真理値表を示す図
である。
である。
【図４７】 図４３のデコーダ回路の真理値表を示す図
である。
である。
【図４８】 図４３のデコーダ回路の真理値表を示す図
である。
である。
【図４９】 図４３のデコーダ回路の真理値表を示す図
である。
である。
【図５０】 図４３のデコーダ回路の真理値表を示す図
である。
である。
【図５１】 図４３のシフタ回路の真理値表を示す図で
ある。
ある。
【図５２】 図４３のシフタ回路の真理値表を示す図で
ある。
ある。
【図５３】 図４３のシフタ回路の真理値表を示す図で
ある。
ある。
【図５４】 図４３のシフタ回路の真理値表を示す図で
ある。
ある。
【図５５】 図４３のシフタ回路の真理値表を示す図で
ある。
ある。
【図５６】 実施の形態１の正規化回路装置に変換回路
を組み合わせた回路構成を示すブロック図である。
を組み合わせた回路構成を示すブロック図である。
【図５７】 図５６の変換回路のシフタ回路の真理値表
を示す図である。
を示す図である。
【図５８】 この発明の実施の形態９の浮動小数点演算
装置のブロック図である。
装置のブロック図である。
【図５９】 実施の形態９における正規化回路装置の回
路ブロック図である。
路ブロック図である。
【図６０】 図５９に示したシフタ回路の真理値表を示
す図である。
す図である。
【図６１】 図５９に示したシフタ回路の真理値表を示
す図である。
す図である。
【図６２】 図５９に示したシフタ回路の真理値表を示
す図である。
す図である。
【図６３】 図５９に示したシフタ回路の回路図であ
る。
る。
【図６４】 図５９に示したシフタ回路の回路図であ
る。
る。
【図６５】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図６６】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図６７】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図６８】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図６９】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図７０】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図７１】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図７２】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図７３】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図７４】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
【図７５】 この発明の実施の形態９の変形例を示す回
路図である。
路図である。
２，１０１ プライオリティ・エンコーダ回路、３，１
９ リファレンス信号生成回路、４，１０４ デコーダ
回路、５ リーディング１ディテクタ回路、６，１０２
減算器回路、７，１０３ ＭＵＸ回路、８ ＡＮＤゲ
ート回路、９ ＯＲゲート回路、１０，１０５ シフタ
回路、１７ エンコーダ回路、１０６ 仮数部の０検出
回路（ＯＲゲート回路）、１０７ 指数部の強制零回路
（ＡＮＤゲート回路）、Ａ 指数部の入力信号、Ｂ 仮
数部の入力信号、Ｃ 指数部の出力信号、Ｄ 仮数部の
入力Ｂを正規化するための移動量（シフト量）、Ｅ 仮
数部の出力信号、２２ シフタ回路、２３ａ，２３ｂ
シフト機能部。
９ リファレンス信号生成回路、４，１０４ デコーダ
回路、５ リーディング１ディテクタ回路、６，１０２
減算器回路、７，１０３ ＭＵＸ回路、８ ＡＮＤゲ
ート回路、９ ＯＲゲート回路、１０，１０５ シフタ
回路、１７ エンコーダ回路、１０６ 仮数部の０検出
回路（ＯＲゲート回路）、１０７ 指数部の強制零回路
（ＡＮＤゲート回路）、Ａ 指数部の入力信号、Ｂ 仮
数部の入力信号、Ｃ 指数部の出力信号、Ｄ 仮数部の
入力Ｂを正規化するための移動量（シフト量）、Ｅ 仮
数部の出力信号、２２ シフタ回路、２３ａ，２３ｂ
シフト機能部。
フロントページの続き
(56)参考文献 特開 平２−125327（ＪＰ，Ａ)
特開 平３−105617（ＪＰ，Ａ)
特開 平２−10426（ＪＰ，Ａ)
特開 平３−129425（ＪＰ，Ａ)
特開 平３−100723（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
G06F 5/01
Claims (25)
- 【請求項１】 所定の浮動小数点演算処理を成されて伝
達されて来る２進数値として表現された、仮数部入力信
号と指数部入力信号とに対して正規化を行う浮動小数点
演算装置の正規化回路装置において、 前記仮数部入力信号と前記指数部入力信号とを受けて、
前記指数部入力信号が与える１０進数値が、前記仮数部
入力信号の最上位ビットからみてビット状態が最初に１
となるビット位置としての先頭１ビット位置の番数値以
上のときには第１レベルの制御信号を生成する一方、前
記指数部入力信号の前記１０進数値が、前記先頭１ビッ
ト位置の前記番数値未満のとき又は前記仮数部入力信号
が０値を与えるときには第２レベルの前記制御信号を生
成する、制御信号生成手段と、 前記仮数部入力信号に基づき、前記先頭１ビット位置の
前記番数値を２進数表示した信号を出力するエンコード
手段と、 前記指数部入力信号と前記エンコード手段の出力信号と
前記制御信号とを受けて、前記制御信号が前記第１レベ
ルにあるときには前記指数部入力信号と前記エンコード
手段の前記出力信号との減算結果を指数部出力信号とし
て出力し、前記制御信号が前記第２レベルにあるときに
は０値を前記指数部出力信号として出力する、指数部出
力信号決定手段とを備えており、 前記先頭１ビット位置の前記番数値とは、前記最上位ビ
ット自体を含まないで前記最上位ビットの位置から各ビ
ット位置を数えたときの値に相当する、浮動小数点演算
装置の正規化回路装置。 - 【請求項２】 請求項１記載の浮動小数点演算装置の正
規化回路装置において、 前記指数部出力信号決定手段は、 前記指数部入力信号と前記エンコード手段の前記出力信
号との減算を行う減算手段と、 前記０値を与える電位と前記減算手段の出力信号と前記
制御信号とを受けて、前記制御信号が前記第１レベルに
あるときには前記減算手段の前記出力信号を前記指数部
出力信号として出力し、前記制御信号が前記第２レベル
にあるときには前記電位を前記指数部出力信号として出
力する選択手段とを、 備えた浮動小数点演算装置の正規化回路装置。 - 【請求項３】 請求項２記載の浮動小数点演算装置の正
規化回路装置において、 前記選択手段に代えて、前記減算手段の前記出力信号と
前記制御信号とをその入力とするＡＮＤゲート回路を備
えた、浮動小数点演算装置の正規化回路装置。 - 【請求項４】 請求項１記載の浮動小数点演算装置の正
規化回路装置において、 前記指数部出力信号決定手段は、 前記制御信号が前記第１レベルにあるときには前記エン
コード手段の前記出力信号を選択出力し、前記制御信号
が前記第２レベルにあるときには前記指数部入力信号を
選択出力する選択手段と、 前記指数部入力信号と前記選択手段の出力信号との減算
を求めてその減算結果を前記指数部出力信号として出力
する減算手段とを、備えた浮動小数点演算装置の正規化
回路装置。 - 【請求項５】 請求項１記載の浮動小数点演算装置の正
規化回路装置において、 前記制御信号生成手段は、 前記指数部入力信号を受けてリファレンス信号を出力す
るリファレンス信号生成手段と、 前記リファレンス信号と前記仮数部入力信号との論理積
処理を行い、更に前記論理積処理の結果の論理和処理を
実行して前記論理和処理の結果を前記制御信号として出
力する論理演算手段とを備え、 前記リファレンス信号は、その最上位ビット位置から前
記指数部入力信号に基づいて定まる所定のビット位置ま
での各ビット状態が全て１に設定され且つその他のビッ
ト位置のビット状態が全て０に設定されている、浮動小
数点演算装置の正規化回路装置。 - 【請求項６】 請求項５記載の浮動小数点演算装置の正
規化回路装置において、 前記リファレンス信号は、前記指数部入力信号の前記１
０進数値に１を加えた値に相当する位置数だけその最上
位ビット位置からの各ビット位置のビット状態が全て１
に設定され且つ他のビット位置のビット状態が全て０に
設定されている、浮動小数点演算装置の正規化回路装
置。 - 【請求項７】 請求項６記載の浮動小数点演算装置の正
規化回路装置において、 前記リファレンス信号生成手段は前記指数部入力信号よ
り直接に前記リファレンス信号を生成する、浮動小数点
演算装置の正規化回路装置。 - 【請求項８】 請求項６記載の浮動小数点演算装置の正
規化回路装置において、 前記リファレンス信号生成手段は、 前記指数部入力信号をデコードするデコーダ手段と、 前記デコーダ手段の出力信号を受けて、前記リファレン
ス信号を生成する主たるリファレンス信号生成手段とを
備えており、 前記主たるリファレンス信号生成手段は、前記リファレ
ンス信号の前記最上位ビット位置から、前記デコーダ手
段の前記出力信号のビット状態が前記デコーダ手段の前
記出力信号の最上位ビット位置からみて初めて１となる
前記デコーダ手段の前記出力信号の先頭１ビット位置に
相当するビット位置までを全て１に設定し、その他のビ
ット位置を全て０に設定する、浮動小数点演算装置の正
規化回路装置。 - 【請求項９】 請求項５記載の浮動小数点演算装置の正
規化回路装置において、 前記リファレンス信号は、前記指数部入力信号の前記１
０進数値に相当する位置数だけその最上位ビット位置か
らの各ビット位置のビット状態が全て１に設定され且つ
その他のビット位置のビット状態が全て０に設定されて
いる、浮動小数点演算装置の正規化回路装置。 - 【請求項１０】 請求項９記載の浮動小数点演算装置の
正規化回路装置において、 前記リファレンス信号生成手段は前記指数部入力信号よ
り直接に前記リファレンス信号を生成する、浮動小数点
演算装置の正規化回路装置。 - 【請求項１１】 請求項９記載の浮動小数点演算装置の
正規化回路装置において、 前記リファレンス信号生成手段は、 前記指数部入力信号をデコードするデコーダ手段と、 前記デコーダ手段の出力信号を受けて、前記リファレン
ス信号を生成する主たるリファレンス信号生成手段とを
備えており、 前記主たるリファレンス信号生成手段は、前記リファレ
ンス信号の前記最上位ビット位置から、前記デコーダ手
段の前記出力信号のビット状態が前記デコーダ手段の前
記出力信号の最上位ビット位置からみて初めて１となる
前記デコーダ手段の前記出力信号の先頭１ビット位置よ
りも１ビット位置分だけ上位のビット位置までを全て１
に設定し、その他のビット位置を全て０に設定する、浮
動小数点演算装置の正規化回路装置。 - 【請求項１２】 請求項５記載の浮動小数点演算装置の
正規化回路装置において、 前記エンコード手段は、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭１ビット位置を検出する先頭１検出手段と、 前記先頭１検出手段の検出結果をエンコードして前記先
頭１ビット位置の前記番数値を２進数表示した前記信号
を出力するエンコーダ回路とを備えた、浮動小数点演算
装置の正規化回路装置。 - 【請求項１３】 請求項５記載の浮動小数点演算装置の
正規化回路装置において、 前記リファレンス信号生成手段は、 前記指数部入力信号をデコードするデコーダ手段と、 前記デコーダ手段の出力信号を受けて、前記リファレン
ス信号を生成する主たるリファレンス信号生成手段とを
備えた、浮動小数点演算装置の正規化回路装置。 - 【請求項１４】 請求項１３記載の浮動小数点演算装置
の正規化回路装置において、 前記エンコード手段は、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭１ビット位置を検出する先頭１検出手段と、 前記先頭１検出手段の検出結果をエンコードして前記先
頭１ビット位置の前記番数値を２進数表示した前記信号
を出力するエンコーダ回路とを備えた、浮動小数点演算
装置の正規化回路装置。 - 【請求項１５】 請求項１３記載の浮動小数点演算装置
の正規化回路装置において、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭１ビット位置を検出する先頭１検出手段と、 その最上位ビットを除いた前記先頭１検出手段の出力信
号と前記デコーダ手段の前記出力信号と前記制御信号と
を受けて、前記制御信号が前記第１レベルにあるときに
は前記先頭１検出手段の出力信号を選択し、前記制御信
号が前記第２レベルにあるときには前記デコーダ手段の
前記出力信号を選択する選択手段と、 前記選択手段の出力信号と前記先頭１検出手段の前記出
力信号の内で前記最上位ビットを与える部分に基づき前
記仮数部入力信号をシフトして仮数部出力信号を生成す
るシフタ手段とを、 更に備えた浮動小数点演算装置の正規化回路装置。 - 【請求項１６】 請求項５記載の浮動小数点演算装置の
正規化回路装置において、 前記指数部入力信号をデコードするデコーダ手段と、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭１ビット位置を検出する先頭１検出手段と、 その最上位ビットを除いた前記先頭１検出手段の出力信
号と前記デコーダ手段の前記出力信号と前記制御信号と
を受けて、前記制御信号が前記第１レベルにあるときに
は前記先頭１検出手段の出力信号を選択し、前記制御信
号が前記第２レベルにあるときには前記デコーダ手段の
前記出力信号を選択する選択手段と、 前記選択手段の出力信号と前記先頭１検出手段の前記出
力信号の内で前記最上位ビットを与える部分に基づき前
記仮数部入力信号をシフトして仮数部出力信号を生成す
るシフタ手段とを、更に備えた浮動小数点演算装置の正
規化回路装置。 - 【請求項１７】 請求項５記載の浮動小数点演算装置の
正規化回路装置において、 実際に入力する前記仮数部入力信号のビット幅及び規格
により予め定まる仮数部出力信号のビット幅をそれぞれ
ｘビット及びｙビットであるものとすると、 前記正規化回路は、 前記指数部入力信号をデコードするデコーダ手段と、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭１ビット位置を検出する先頭１検出手段と、 その最上位ビットを除いた前記先頭１検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ１ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第１シフト手段と、 前記第１シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第１レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第２レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、 前記選択手段の前記出力信号と前記先頭１検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、前記ｘビットの前記仮数部入力信号を前記ｙビッ
トの信号にシフトし、シフト後の前記ｙビットの信号を
前記仮数部出力信号として出力する第２シフト手段とを
更に備えており、 前記第２シフト手段は、前記選択手段が前記第１シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて（ｘ−ｙ−１）で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて（ｘ−ｙ）で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項１８】 請求項１２記載の浮動小数点演算装置
の正規化回路装置において、 実際に入力する前記仮数部入力信号のビット幅及び規格
により予め定まる仮数部出力信号のビット幅をそれぞれ
ｘビット及びｙビットであるものとすると、 前記正規化回路装置は、 前記指数部入力信号をデコードするデコーダ手段と、 その最上位ビットを除いた前記先頭１検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ１ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第１シフト手段と、 前記第１シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第１レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第２レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、 前記選択手段の前記出力信号と前記先頭１検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、前記ｘビットの前記仮数部入力信号を前記ｙビッ
トの信号にシフトし、シフト後の前記ｙビットの信号を
前記仮数部出力信号として出力する第２シフト手段とを
更に備えており、 前記第２シフト手段は、前記選択手段が前記第１シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて（ｘ−ｙ−１）で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて（ｘ−ｙ）で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項１９】 請求項１３記載の浮動小数点演算装置
の正規化回路装置において、 実際に入力する前記仮数部入力信号のビット幅及び規格
により予め定まる仮数部出力信号のビット幅をそれぞれ
ｘビット及びｙビットであるものとすると、 前記正規化回路装置は、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭１ビット位置を検出する先頭１検出手段と、 その最上位ビットを除いた前記先頭１検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ１ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第１シフト手段と、 前記第１シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第１レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第２レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、 前記選択手段の前記出力信号と前記先頭１検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、前記ｘビットの前記仮数部入力信号を前記ｙビッ
トの信号にシフトし、シフト後の前記ｙビットの信号を
前記仮数部出力信号として出力する第２シフト手段とを
更に備えており、 前記第２シフト手段は、前記選択手段が前記第１シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて（ｘ−ｙ−１）で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて（ｘ−ｙ）で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項２０】 請求項１４記載の浮動小数点演算装置
の正規化回路装置において、 実際に入力する前記仮数部入力信号のビット幅及び規格
により予め定まる仮数部出力信号のビット幅をそれぞれ
ｘビット及びｙビットであるものとすると、 前記正規化回路装置は、 その最上位ビットを除いた前記先頭１検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ１ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第１シフト手段と、 前記第１シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第１レベルにあるときには前記シフト手段の前記出
力信号を選択し、前記制御信号が前記第２レベルにある
ときには前記デコーダ手段の前記出力信号を選択する、
選択手段と、 前記選択手段の前記出力信号と前記先頭１検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、前記ｘビットの前記仮数部入力信号を前記ｙビッ
トの信号にシフトし、シフト後の前記ｙビットの信号を
前記仮数部出力信号として出力する第２シフト手段とを
更に備えており、 前記第２シフト手段は、前記選択手段が前記第１シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて（ｘ−ｙ−１）で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて（ｘ−ｙ）で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項２１】 請求項１７乃至請求項２０の何れかに
記載の浮動小数点演算装置の正規化回路装置において、 前記第１シフト手段は、前記最上位ビットを除いた前記
先頭１検出手段の前記出力信号の出力ポートと前記選択
手段の一方の入力ポートとを接続する配線層のみによっ
て実現されており、 前記選択手段の他方の入力ポートには前記デコーダ手段
の前記出力信号が入力する、浮動小数点演算装置の正規
化回路装置。 - 【請求項２２】 所定の浮動小数点演算処理を成されて
伝達されて来る２進数値として表現された、仮数部入力
信号と指数部入力信号とに対して正規化を行う浮動小数
点演算装置の正規化回路装置において、 前記仮数部入力信号と前記指数部入力信号とを受けて、
前記指数部入力信号をデコードすると共に、前記仮数部
入力信号と前記指数部入力信号とに基づき前記正規化回
路装置の出力結果が正規化数となるか、非正規化数とな
るか、それとも前記仮数部入力信号が０値を与える０機
能状態かを判断して、前記正規化数となる場合には第１
レベルの制御信号を生成し、前記非正規化数となる場合
及び前記０機能状態となる場合には第２レベルの前記制
御信号を生成する、制御信号生成手段と、 前記仮数部入力信号を受けて、前記仮数部入力信号の前
記先頭１ビット位置を検出する先頭１検出手段と、 その最上位ビットを除いた前記先頭１検出手段の出力信
号を受けて、当該出力信号の各ビット状態をその最下位
ビット側へ１ビット分ずつシフトし、且つ前記最下位ビ
ットのビット状態を入力した前記出力信号の最上位ビッ
トのビット状態に設定する、第１シフト手段と、 前記第１シフト手段の出力信号と前記デコーダ手段の前
記出力信号と前記制御信号とを受けて、前記制御信号が
前記第１レベルにあるときには前記第１シフト手段の前
記出力信号を選択し、前記制御信号が前記第２レベルに
あるときには前記デコーダ手段の前記出力信号を選択す
る、選択手段と、 前記選択手段の前記出力信号と前記先頭１検出手段の前
記出力信号の内で前記最上位ビットを与える部分とに応
じて、ｘビットの前記仮数部入力信号をｙビットの信号
にシフトし、シフト後の前記ｙビットの信号を前記仮数
部出力信号として出力する第２シフト手段とを備え、 前記ｘビット及び前記ｙビットとは、それぞれ実際に入
力する前記仮数部入力信号のビット幅及び規格により予
め定まる仮数部出力信号のビット幅であり、 前記第２シフト手段は、前記選択手段が前記第１シフト
手段の前記出力信号を出力するときには、前記仮数部入
力信号の最上位ビットを削除し且つその最下位ビットを
含めて（ｘ−ｙ−１）で与えられる数だけの前記最下位
ビット側の各ビットを削除するように前記仮数部入力信
号をシフトし、他方、前記選択手段が前記デコーダ手段
の前記出力信号を出力するときには、前記仮数部入力信
号の前記最下位ビットを含めて（ｘ−ｙ）で与えられる
数だけの前記最下位ビット側の各ビットを削除するよう
に前記仮数部入力信号をシフトする、浮動小数点演算装
置の正規化回路装置。 - 【請求項２３】 請求項２２記載の浮動小数点演算装置
の正規化回路装置において、 前記第１シフト手段は、前記最上位ビットを除いた前記
先頭１検出手段の前記出力信号の出力ポートと前記選択
手段の一方の入力ポートとを接続する配線層のみによっ
て実現されており、 前記選択手段の他方の入力ポートには前記デコーダ手段
の前記出力信号が入力する、 浮動小数点演算装置の正規化回路装置。 - 【請求項２４】 請求項２３記載の浮動小数点演算装置
の正規化回路装置において、 前記制御信号生成手段は、入力した前記指数部入力信号
に対して先ずデコード化した上で、デコード後の前記指
数部入力信号と前記仮数部入力信号とに基づき前記判断
を実行する、浮動小数点演算装置の正規化回路装置。 - 【請求項２５】 所定の浮動小数点演算処理を施された
仮数部入力信号と指数部入力信号とを受けて、前記仮数
部入力信号と前記指数部入力信号とに基づき前記正規化
回路装置の出力結果が正規化数となるか、非正規化数と
なるか、それとも前記仮数部入力信号が０値を与える０
機能状態かを判断し、その判断結果に応じて前記仮数部
入力信号と前記指数部入力信号とに対する正規化処理を
行う、浮動小数点演算装置の正規化回路装置。
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