JP2757671B2 - プライオリティエンコーダおよび浮動小数点加減算装置 - Google Patents
プライオリティエンコーダおよび浮動小数点加減算装置Info
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Description
【０００１】
【産業上の利用分野】本発明はプライオリティエンコー
ダおよび浮動小数点加減算装置に関し、特に浮動小数点
加減算時における正規化処理用のプライオリティエンコ
ーダおよび浮動小数点加減算装置に関する。
ダおよび浮動小数点加減算装置に関し、特に浮動小数点
加減算時における正規化処理用のプライオリティエンコ
ーダおよび浮動小数点加減算装置に関する。
【０００２】
【従来の技術】プライオリティエンコーダは、入力２進
数の上位から数えて最初に出現する’１’の位置を２進
数化して出力する回路である。従来のプライオリティエ
ンコーダは、一つの２進数を入力して最上位桁から数え
て上記’１’の位置の前まで連続するゼロの数（リーデ
ングゼロ数と呼ぶ）をエンコードする。従来の浮動小数
点加減算装置は、このような従来のプライオリティエン
コーダを用いて構成されていた。
数の上位から数えて最初に出現する’１’の位置を２進
数化して出力する回路である。従来のプライオリティエ
ンコーダは、一つの２進数を入力して最上位桁から数え
て上記’１’の位置の前まで連続するゼロの数（リーデ
ングゼロ数と呼ぶ）をエンコードする。従来の浮動小数
点加減算装置は、このような従来のプライオリティエン
コーダを用いて構成されていた。
【０００３】従来の浮動小数点加減算装置浮動小数点加
減算装置は、図３に示すように、２つの入力オペランド
ＯＰ１，ＯＰ２の大小比較を行ない仮数部の桁合わせを
行なう比較桁合わせ回路１と、比較桁合わせ回路１から
の出力仮数Ｍ１，Ｍ２の加減算を実行する仮数加減算回
路２と、正規化を行なう正規化回路３とを備えて構成さ
れていた。
減算装置は、図３に示すように、２つの入力オペランド
ＯＰ１，ＯＰ２の大小比較を行ない仮数部の桁合わせを
行なう比較桁合わせ回路１と、比較桁合わせ回路１から
の出力仮数Ｍ１，Ｍ２の加減算を実行する仮数加減算回
路２と、正規化を行なう正規化回路３とを備えて構成さ
れていた。
【０００４】正規化回路３は、従来のプライオリティエ
ンコーダ３１と、正規化用のバレルシフタ３２と、指数
更新回路３３とを備えて構成されていた。
ンコーダ３１と、正規化用のバレルシフタ３２と、指数
更新回路３３とを備えて構成されていた。
【０００５】次に、動作について説明する。まず、比較
桁合わせ回路１は、２つの入力オペランドＯＰ１，ＯＰ
２の大小比較を行ない、大きい方のオペランドの指数部
ＥＬを選択的に出力し、また、入力オペランドＯＰ１，
ＯＰ２の仮数部Ｍ１，Ｍ２の桁合せを行なう。次に、仮
数加減算回路２は、桁合せされた仮数部Ｍ１，Ｍ２の加
減算を行なう。次に、正規化回路３は、仮数加減算回路
２の出力である仮数加減算値ＳＭを入力として正規化処
理を行なう。すなわち、最上位桁が１となるまで仮数加
減算値ＳＭをシフトし、またこのシフト量に合せて指数
を更新する。
桁合わせ回路１は、２つの入力オペランドＯＰ１，ＯＰ
２の大小比較を行ない、大きい方のオペランドの指数部
ＥＬを選択的に出力し、また、入力オペランドＯＰ１，
ＯＰ２の仮数部Ｍ１，Ｍ２の桁合せを行なう。次に、仮
数加減算回路２は、桁合せされた仮数部Ｍ１，Ｍ２の加
減算を行なう。次に、正規化回路３は、仮数加減算回路
２の出力である仮数加減算値ＳＭを入力として正規化処
理を行なう。すなわち、最上位桁が１となるまで仮数加
減算値ＳＭをシフトし、またこのシフト量に合せて指数
を更新する。
【０００６】プライオリティエンコーダ３１は、仮数加
減算値ＳＭについて、最上位桁から最初の’１’の位置
の前まで連続するゼロの数、すなわち、リーデングゼロ
数ＬＺをエンコードする。このリーデングゼロ数ＬＺを
シフト量として、正規化用のバレルシフタ３２が仮数加
減算値ＳＭをシフトする。また、指数更新回路３３は、
指数部ＥＬにリーデングゼロ数ＬＺを加減することによ
り、指数の更新を行なう。以上の処理により、２つの入
力オペランドＯＰ１，ＯＰ２の浮動小数点加減算が実行
され、演算結果Ｒが出力されるというものであった。
減算値ＳＭについて、最上位桁から最初の’１’の位置
の前まで連続するゼロの数、すなわち、リーデングゼロ
数ＬＺをエンコードする。このリーデングゼロ数ＬＺを
シフト量として、正規化用のバレルシフタ３２が仮数加
減算値ＳＭをシフトする。また、指数更新回路３３は、
指数部ＥＬにリーデングゼロ数ＬＺを加減することによ
り、指数の更新を行なう。以上の処理により、２つの入
力オペランドＯＰ１，ＯＰ２の浮動小数点加減算が実行
され、演算結果Ｒが出力されるというものであった。
【０００７】
【発明が解決しようとする課題】上述した従来のプライ
オリティエンコーダは、１つの入力数に対するリーデン
グゼロ数を算出するものであり、２つの入力数間の差の
リーデングゼロ数を算出する機能はないので、これを用
いた従来の浮動小数点加減算装置は、まず、プライオリ
ティエンコーダにより仮数加減算値のリーデングゼロ数
をエンコードした後、その値をシフト数としてシフト処
理を行なうというように直列にエンコードおよびシフト
処理を行なう必要があったため、処理時間が長いという
という欠点があった。
オリティエンコーダは、１つの入力数に対するリーデン
グゼロ数を算出するものであり、２つの入力数間の差の
リーデングゼロ数を算出する機能はないので、これを用
いた従来の浮動小数点加減算装置は、まず、プライオリ
ティエンコーダにより仮数加減算値のリーデングゼロ数
をエンコードした後、その値をシフト数としてシフト処
理を行なうというように直列にエンコードおよびシフト
処理を行なう必要があったため、処理時間が長いという
という欠点があった。
【０００８】
【課題を解決するための手段】第一の発明のプライオリ
ティエンコーダは、ｎビットの２進数を入力して最上位
桁から数えて最初の’１’の位置の前まで連続するゼロ
の数であるリーデングゼロ数をエンコードするプライオ
リティエンコーダにおいて、Ｘ≧Ｙである２つのｎビッ
トの２進数Ｘ（＝（Ｘn Ｘn-1 …Ｘi …Ｘ1 ））とＹ
（＝（Ｙn Ｙn-1 …Ｙi …Ｙ1 ））とを入力し、前記２
進数Ｘ，Ｙの任意の桁である第ｉ桁とその下位桁第ｉ−
１桁での入力の組合せ（Ｘi ，Ｙi 、Ｘi-1 ，Ｙi-1 ）
が（１，０、０，０），（１，０、１，０），（１，
０、１，１），（０，１、０，０），（０，１、１，
０）のうちの１つである場合はＱi ＝１となり、それ以
外の場合にはＱi ＝０となるｎビット長のビット列Ｑ
（＝（Ｑn Ｑn-1 …Ｑi …Ｑ1 ））を出力するプリエン
コーダ回路を備えて構成されている。
ティエンコーダは、ｎビットの２進数を入力して最上位
桁から数えて最初の’１’の位置の前まで連続するゼロ
の数であるリーデングゼロ数をエンコードするプライオ
リティエンコーダにおいて、Ｘ≧Ｙである２つのｎビッ
トの２進数Ｘ（＝（Ｘn Ｘn-1 …Ｘi …Ｘ1 ））とＹ
（＝（Ｙn Ｙn-1 …Ｙi …Ｙ1 ））とを入力し、前記２
進数Ｘ，Ｙの任意の桁である第ｉ桁とその下位桁第ｉ−
１桁での入力の組合せ（Ｘi ，Ｙi 、Ｘi-1 ，Ｙi-1 ）
が（１，０、０，０），（１，０、１，０），（１，
０、１，１），（０，１、０，０），（０，１、１，
０）のうちの１つである場合はＱi ＝１となり、それ以
外の場合にはＱi ＝０となるｎビット長のビット列Ｑ
（＝（Ｑn Ｑn-1 …Ｑi …Ｑ1 ））を出力するプリエン
コーダ回路を備えて構成されている。
【０００９】また、第２の発明の浮動小数点加減算装置
は、仮数部が絶対値表現である浮動小数点データの第一
および第二の入力オペランドをそれぞれ入力し、前記第
一および第二の入力オペランドの大小を比較し大きい方
のオペランドの指数部を選択的に出力し、前記第一およ
び第二の入力オペランドのそれぞれの仮数部の桁合せを
行ない桁合せされたそれぞれの仮数部である第一および
第二の仮数を出力する比較桁合せ回路と、前記第一およ
び第二の仮数の加減算を行ない仮数加減算値を出力する
仮数加減算回路と、前記仮数加減算値を正規化する正規
化回路とを備える浮動小数点加減算装置において、前記
正規化回路は、前記前記第一および第二の仮数の差の前
記リーデングゼロ数をエンコードする請求項１記載のプ
ライオリティエンコーダと、前記プライオリティエンコ
ーダの出力をシフト量とし前記仮数加減算値をシフトす
る左バレルシフタと、前記左バレルシフタの出力の最上
位ビットが０のとき前記左バレルシフタの出力をさらに
１ビットシフトする補正シフタとを備えることにより構
成されている。
は、仮数部が絶対値表現である浮動小数点データの第一
および第二の入力オペランドをそれぞれ入力し、前記第
一および第二の入力オペランドの大小を比較し大きい方
のオペランドの指数部を選択的に出力し、前記第一およ
び第二の入力オペランドのそれぞれの仮数部の桁合せを
行ない桁合せされたそれぞれの仮数部である第一および
第二の仮数を出力する比較桁合せ回路と、前記第一およ
び第二の仮数の加減算を行ない仮数加減算値を出力する
仮数加減算回路と、前記仮数加減算値を正規化する正規
化回路とを備える浮動小数点加減算装置において、前記
正規化回路は、前記前記第一および第二の仮数の差の前
記リーデングゼロ数をエンコードする請求項１記載のプ
ライオリティエンコーダと、前記プライオリティエンコ
ーダの出力をシフト量とし前記仮数加減算値をシフトす
る左バレルシフタと、前記左バレルシフタの出力の最上
位ビットが０のとき前記左バレルシフタの出力をさらに
１ビットシフトする補正シフタとを備えることにより構
成されている。
【００１０】
【作用】本発明のプライオリティエンコーダは、従来の
プライオリティエンコーダの入力側にたかだか５段の論
理回路から成るプリエンコーダを前置して構成したもの
である。大小関係がわかっている２つの入力ＸとＹ（Ｘ
≧Ｙ）に対して、その差Ｄ（＝Ｘ−Ｙ）のリーデングゼ
ロ数をＸ−Ｙの値を計算することなく算出する。ただ
し、−１の誤差を発生することもある。Ｄの値を計算す
る従来のプライオリティエンコーダの場合と比較する
と、本発明のプライオリティエンコーダの方がより小量
のハードウエアで短い遅延時間で処理を実現できる。
プライオリティエンコーダの入力側にたかだか５段の論
理回路から成るプリエンコーダを前置して構成したもの
である。大小関係がわかっている２つの入力ＸとＹ（Ｘ
≧Ｙ）に対して、その差Ｄ（＝Ｘ−Ｙ）のリーデングゼ
ロ数をＸ−Ｙの値を計算することなく算出する。ただ
し、−１の誤差を発生することもある。Ｄの値を計算す
る従来のプライオリティエンコーダの場合と比較する
と、本発明のプライオリティエンコーダの方がより小量
のハードウエアで短い遅延時間で処理を実現できる。
【００１１】本発明のプライオリティエンコーダを用い
て浮動小数点加減算装置を構成すると、仮数加減算後の
正規化処理において、このプライオリティエンコーダを
仮数加減算回路と入力を共通にして並列に動作させるこ
とができ、仮数加減算の直後に正規化シフト処理を行な
うことができる。また、算出したリーデングゼロ数に−
１の誤差が含まれているときは、正規化用バレルシフタ
である左バレルシフタの出力の最上位ビットが０となる
ことから判別でき、この左バレルシフタの出力をさらに
１ビットだけ左にシフトして補正することにより、正確
に正規化できる。
て浮動小数点加減算装置を構成すると、仮数加減算後の
正規化処理において、このプライオリティエンコーダを
仮数加減算回路と入力を共通にして並列に動作させるこ
とができ、仮数加減算の直後に正規化シフト処理を行な
うことができる。また、算出したリーデングゼロ数に−
１の誤差が含まれているときは、正規化用バレルシフタ
である左バレルシフタの出力の最上位ビットが０となる
ことから判別でき、この左バレルシフタの出力をさらに
１ビットだけ左にシフトして補正することにより、正確
に正規化できる。
【００１２】従来および本発明の浮動小数点加減算装置
の処理時間を比較すると、本発明の浮動小数点加減算装
置は、プライオリティエンコーダの処理を仮数加減算処
理と並列に実行することにより、見掛上の遅延時間を削
減できるので高速化を達成できる。
の処理時間を比較すると、本発明の浮動小数点加減算装
置は、プライオリティエンコーダの処理を仮数加減算処
理と並列に実行することにより、見掛上の遅延時間を削
減できるので高速化を達成できる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明のプライオリティエンコーダ
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【００１５】本実施例のプライオリティエンコーダ４０
は、図１に示すように、ｎ個の要素エンコーダ４１１〜
４１ｉ〜４１ｎから成るプリエンコーダ４１と、従来の
プライオリティエンコーダ３１とを備えて構成されてい
る。
は、図１に示すように、ｎ個の要素エンコーダ４１１〜
４１ｉ〜４１ｎから成るプリエンコーダ４１と、従来の
プライオリティエンコーダ３１とを備えて構成されてい
る。
【００１６】次に、本実施例の動作について説明する。
【００１７】プリエンコーダ４１は、Ｘ≧Ｙである２つ
のｎビットの２進数Ｘ（＝（Ｘn Ｘn-1 …Ｘ1 ））とＹ
（＝（Ｙn Ｙn-1 …Ｙ1 ））とを入力し、ｎビット長の
ビット列Ｑ（＝Ｑn Ｑn-1 …Ｑ1 ）を出力する。プリエ
ンコーダ４１から出力されたビット列Ｑは、従来のプラ
イオリティエンコーダ３１に入力され、エンコードされ
る。従来のプライオリティエンコーダ３１の出力値は、
差Ｄ＝Ｘ−Ｙの値のリーデングゼロ数か、あるいは、そ
れよりも１小さい値になっている。
のｎビットの２進数Ｘ（＝（Ｘn Ｘn-1 …Ｘ1 ））とＹ
（＝（Ｙn Ｙn-1 …Ｙ1 ））とを入力し、ｎビット長の
ビット列Ｑ（＝Ｑn Ｑn-1 …Ｑ1 ）を出力する。プリエ
ンコーダ４１から出力されたビット列Ｑは、従来のプラ
イオリティエンコーダ３１に入力され、エンコードされ
る。従来のプライオリティエンコーダ３１の出力値は、
差Ｄ＝Ｘ−Ｙの値のリーデングゼロ数か、あるいは、そ
れよりも１小さい値になっている。
【００１８】まず、動作原理について説明する。上記２
数Ｘ，Ｙの減算を考える。なお、ここで、符号ビットは
考慮しない。次の２例で、差Ｄ＝Ｘ−Ｙにおいて、最上
位桁（ＭＳＢ）から数えて第何桁目に最初の’１’がた
つかを考える（これを第ｘ桁とする）。また、ＭＳＢか
ら走査して初めて（Ｘi ，Ｙi ）＝（１，０）となる桁
を第ａ桁とする。第ａ桁よりも下位の桁から第ａ桁への
桁借りが存在しなければ、演算（１）のように、第ａ桁
が求める桁第ｘ桁である。
数Ｘ，Ｙの減算を考える。なお、ここで、符号ビットは
考慮しない。次の２例で、差Ｄ＝Ｘ−Ｙにおいて、最上
位桁（ＭＳＢ）から数えて第何桁目に最初の’１’がた
つかを考える（これを第ｘ桁とする）。また、ＭＳＢか
ら走査して初めて（Ｘi ，Ｙi ）＝（１，０）となる桁
を第ａ桁とする。第ａ桁よりも下位の桁から第ａ桁への
桁借りが存在しなければ、演算（１）のように、第ａ桁
が求める桁第ｘ桁である。
【００１９】
【００２０】しかし、第ａ桁への桁借りが存在すると、
次の演算（２）に示すように、求める桁第ｘ桁は、第ａ
桁よりもずっと下位の桁となる。
次の演算（２）に示すように、求める桁第ｘ桁は、第ａ
桁よりもずっと下位の桁となる。
【００２１】
【００２２】そこで、減算器によって、差Ｄ＝Ｘ−Ｙの
値を計算してからリーデングゼロ数を算出する方式が考
えられるが、そのような方式では処理時間およびハード
ウェア量ともにかなり増大してしまう。本実施例のプラ
イオリティエンコーダ４０は、（Ｘi ，Ｙi ，Ｘi-1 ，
Ｙi-1）という２桁ずつのペアについてＭＳＢすなわ
ち、第ｎ桁から走査するという方法を用いる。
値を計算してからリーデングゼロ数を算出する方式が考
えられるが、そのような方式では処理時間およびハード
ウェア量ともにかなり増大してしまう。本実施例のプラ
イオリティエンコーダ４０は、（Ｘi ，Ｙi ，Ｘi-1 ，
Ｙi-1）という２桁ずつのペアについてＭＳＢすなわ
ち、第ｎ桁から走査するという方法を用いる。
【００２３】まず、演算（３），（４）に示すように、
ＭＳＢから走査して、初めて（Ｘa，Ｙa ）＝（１，
０）となる第ａ桁の、すぐ下位の第ａ−１桁が
（Ｘa-1 ，Ｙa-1 ）＝（０，０）である場合を考える。
第ａ−２桁から第ａ桁への桁借りが存在しなければ、ｘ
＝ａとなる。
ＭＳＢから走査して、初めて（Ｘa，Ｙa ）＝（１，
０）となる第ａ桁の、すぐ下位の第ａ−１桁が
（Ｘa-1 ，Ｙa-1 ）＝（０，０）である場合を考える。
第ａ−２桁から第ａ桁への桁借りが存在しなければ、ｘ
＝ａとなる。
【００２４】
【００２５】また、第ａ−２桁から第ａ桁への桁借りが
存在する場合は、ｘ＝ａ−１である。
存在する場合は、ｘ＝ａ−１である。
【００２６】
【００２７】次に、（Ｘa ，Ｙa 、Ｘa-1 ，Ｙa-1 ）＝
（１，０、１，０）または（１，０、１，１）の場合を
考える。この場合は、第ａ−２桁から第ａ桁への桁借り
の有無に関係なく、ｘ＝ａである。
（１，０、１，０）または（１，０、１，１）の場合を
考える。この場合は、第ａ−２桁から第ａ桁への桁借り
の有無に関係なく、ｘ＝ａである。
【００２８】
【００２９】
【００３０】最後に、（Ｘa ，Ｙa 、Ｘa-1 ，Ｙa-1 ）
＝（１，０、０，１）の場合を考える。この場合は、桁
借りを最初に発生した桁ｂとは、（Ｘb ，Ｙb 、
Ｘb-1 ，Ｙb-1 ）＝（０，１、０，０）または（０，
１、１，１）となる桁である。そして、第ｂ−２桁から
第ａ桁への桁借りが存在しなければ、ｘ＝ｂとなる。
＝（１，０、０，１）の場合を考える。この場合は、桁
借りを最初に発生した桁ｂとは、（Ｘb ，Ｙb 、
Ｘb-1 ，Ｙb-1 ）＝（０，１、０，０）または（０，
１、１，１）となる桁である。そして、第ｂ−２桁から
第ａ桁への桁借りが存在しなければ、ｘ＝ｂとなる。
【００３１】
【００３２】また、第ｂ−２桁から第ａ桁への桁借りが
存在する場合は、ｘ＝ｂ−１である。
存在する場合は、ｘ＝ｂ−１である。
【００３３】
【００３４】次に、ｎビット長の数列Ｑ（＝Ｑn Ｑn-1
…Ｑ1 ）を次式で定義する。
…Ｑ1 ）を次式で定義する。
【００３５】
【００３６】このＱについてリーデングゼロ数を求めれ
ば、それはＤのリーデングゼロ数か、またはそれより１
だけ小さい数になっていることは、上述の説明より明か
である。演算（１）〜（８）にはこのＱも示してある。
ば、それはＤのリーデングゼロ数か、またはそれより１
だけ小さい数になっていることは、上述の説明より明か
である。演算（１）〜（８）にはこのＱも示してある。
【００３７】図１に示す本実施例のプライオリティエン
コーダ４０は、上述の動作原理を基本としたものであ
る。プリエンコーダ４１の各要素エンコーダ４１１〜４
１ｉ〜４１ｎは、（１Ｘi Ｘi-1 ）−（０Ｙi Ｙi-1 ）
の答が（ｘ１ｘ）（ｘは１または０）の形になるときは
Ｑi ＝１、そうでないときはＱi ＝０を出力するよう
に、論理回路が構成されている。プリエンコーダ４１の
出力Ｑは、従来のプライオリティエンコーダ３１に入力
され、エンコードされて出力する。プライオリティエン
コーダ３１の出力ＤＺは、差Ｄ＝Ｘ−Ｙのリーデングゼ
ロ数か、または、それより１小さい数である。
コーダ４０は、上述の動作原理を基本としたものであ
る。プリエンコーダ４１の各要素エンコーダ４１１〜４
１ｉ〜４１ｎは、（１Ｘi Ｘi-1 ）−（０Ｙi Ｙi-1 ）
の答が（ｘ１ｘ）（ｘは１または０）の形になるときは
Ｑi ＝１、そうでないときはＱi ＝０を出力するよう
に、論理回路が構成されている。プリエンコーダ４１の
出力Ｑは、従来のプライオリティエンコーダ３１に入力
され、エンコードされて出力する。プライオリティエン
コーダ３１の出力ＤＺは、差Ｄ＝Ｘ−Ｙのリーデングゼ
ロ数か、または、それより１小さい数である。
【００３８】次に、本発明のプライオリティエンコーダ
を用いた浮動小数点加減装置の実施例について説明す
る。
を用いた浮動小数点加減装置の実施例について説明す
る。
【００３９】図２は本発明の浮動小数点加減算装置の一
実施例を示すブロック図である。本実施例の浮動小数点
加減算装置は、図２に示すように、図３に示す従来例と
同様の比較桁合わせ回路１と、仮数加減算回路２とに加
えて、従来の正規化回路３の代りに本発明のプライオリ
ティエンコーダを用い正規化を行なう正規化回路４とを
備えて構成されている。
実施例を示すブロック図である。本実施例の浮動小数点
加減算装置は、図２に示すように、図３に示す従来例と
同様の比較桁合わせ回路１と、仮数加減算回路２とに加
えて、従来の正規化回路３の代りに本発明のプライオリ
ティエンコーダを用い正規化を行なう正規化回路４とを
備えて構成されている。
【００４０】正規化回路４は、本発明のプライオリティ
エンコーダ４０と、正規化用の左バレルシフタ４２と、
指数更新回路４３と、補正シフタ４４とをを備えて構成
されている。
エンコーダ４０と、正規化用の左バレルシフタ４２と、
指数更新回路４３と、補正シフタ４４とをを備えて構成
されている。
【００４１】次に、本実施例の動作について説明する。
【００４２】まず、前述の従来例と同様に、比較桁合わ
せ回路１は、２つの入力オペランドＯＰ１，ＯＰ２の大
小比較を行ない、大きい方のオペランドの指数部ＥＬを
選択的に出力し、また、入力オペランドＯＰ１，ＯＰ２
の仮数部Ｍ１，Ｍ２の桁合せを行なう。次に、仮数加減
算回路２は、桁合せされた仮数部Ｍ１，Ｍ２の加減算を
行なう。次に、正規化回路４は、仮数加減算回路２の出
力である仮数加減算値ＳＭを入力として正規化処理を行
なう。すなわち、左バレルシフタ４２は入力された仮数
加減算値ＳＭをシフトして仮数部の正規化を行なう。プ
ライオリティエンコーダ４０はそのためのシフト量を算
出する。プライオリティエンコーダ４０は、仮数加減算
回路２の減算処理と並列にエンコードを行ない、桁合せ
された仮数部Ｍ１，Ｍ２の差のリーデングゼロ数ＤＺを
誤差−１の範囲で出力する。また、指数更新回路４３
は、このリーデングゼロ数ＤＺと、指数部ＥＬとを加減
することにより指数の更新を行なう。リーデングゼロ数
ＤＺには、上述のように、−１の誤差を含む場合がある
ので、これを補正するための１ビットシフトが補正シフ
タ４４で実行される。算出したリーデングゼロ数ＤＺに
−１の誤差が含まれているときは、左バレルシフタ４２
の出力の最上位ビットが０となることから判別でき、こ
の左バレルシフタ４２の出力をさらに１ビットだけ左に
シフトして補正することにより、正確に正規化できる。
せ回路１は、２つの入力オペランドＯＰ１，ＯＰ２の大
小比較を行ない、大きい方のオペランドの指数部ＥＬを
選択的に出力し、また、入力オペランドＯＰ１，ＯＰ２
の仮数部Ｍ１，Ｍ２の桁合せを行なう。次に、仮数加減
算回路２は、桁合せされた仮数部Ｍ１，Ｍ２の加減算を
行なう。次に、正規化回路４は、仮数加減算回路２の出
力である仮数加減算値ＳＭを入力として正規化処理を行
なう。すなわち、左バレルシフタ４２は入力された仮数
加減算値ＳＭをシフトして仮数部の正規化を行なう。プ
ライオリティエンコーダ４０はそのためのシフト量を算
出する。プライオリティエンコーダ４０は、仮数加減算
回路２の減算処理と並列にエンコードを行ない、桁合せ
された仮数部Ｍ１，Ｍ２の差のリーデングゼロ数ＤＺを
誤差−１の範囲で出力する。また、指数更新回路４３
は、このリーデングゼロ数ＤＺと、指数部ＥＬとを加減
することにより指数の更新を行なう。リーデングゼロ数
ＤＺには、上述のように、−１の誤差を含む場合がある
ので、これを補正するための１ビットシフトが補正シフ
タ４４で実行される。算出したリーデングゼロ数ＤＺに
−１の誤差が含まれているときは、左バレルシフタ４２
の出力の最上位ビットが０となることから判別でき、こ
の左バレルシフタ４２の出力をさらに１ビットだけ左に
シフトして補正することにより、正確に正規化できる。
【００４３】なお、プライオリティエンコーダ４０がリ
ーデングゼロ数ＤＺを算出するのは、仮数加減算回路２
が減算処理を行なう場合だけである。この理由は、仮数
加減算回路２が加算処理を行なう場合は、仮数加減算値
ＳＭは決して（０００…０１ｘｘｘ）という形にはなら
ないので、プライオリティエンコーダ４０によるリーデ
ングゼロ数ＤＺの算出は不要であるからである。この場
合は、仮数化さによって生じる桁あうれのために、補正
シフタ４４による１ビットの左シフトが必要なだけであ
る。以上の処理により、２つの入力オペランドＯＰ１，
ＯＰ２の浮動小数点加減算が実行され、演算結果Ｒが出
力される。
ーデングゼロ数ＤＺを算出するのは、仮数加減算回路２
が減算処理を行なう場合だけである。この理由は、仮数
加減算回路２が加算処理を行なう場合は、仮数加減算値
ＳＭは決して（０００…０１ｘｘｘ）という形にはなら
ないので、プライオリティエンコーダ４０によるリーデ
ングゼロ数ＤＺの算出は不要であるからである。この場
合は、仮数化さによって生じる桁あうれのために、補正
シフタ４４による１ビットの左シフトが必要なだけであ
る。以上の処理により、２つの入力オペランドＯＰ１，
ＯＰ２の浮動小数点加減算が実行され、演算結果Ｒが出
力される。
【００４４】図２を図３の従来の浮動小数点加減算装置
と比較すれば、演算処理に直列に挿入される従来のプラ
イオリティエンコーダ３１の遅延時間が削減できるの
で、高速化が達成できることが明かである。
と比較すれば、演算処理に直列に挿入される従来のプラ
イオリティエンコーダ３１の遅延時間が削減できるの
で、高速化が達成できることが明かである。
【００４５】
【発明の効果】以上説明したように、本発明のプライオ
リティエンコーダは、Ｘ≧Ｙである２つの２進数Ｘ，Ｙ
に対して、差Ｄ＝Ｘ−Ｙのリーデングゼロ数を誤差−１
の範囲で算出するプリエンコーダを付加することによ
り、減算器によるＸ−Ｙの計算に起因する処理時間とハ
ードウェア量を低減することができるという効果があ
る。
リティエンコーダは、Ｘ≧Ｙである２つの２進数Ｘ，Ｙ
に対して、差Ｄ＝Ｘ−Ｙのリーデングゼロ数を誤差−１
の範囲で算出するプリエンコーダを付加することによ
り、減算器によるＸ−Ｙの計算に起因する処理時間とハ
ードウェア量を低減することができるという効果があ
る。
【００４６】また、本発明の浮動小数点加減算装置は、
上記プライオリティエンコーダを仮数加減算回路と並列
に動作させることにより、仮数加減算回路の減算結果の
出力直後に正規化シフト処理ができるので、従来の直列
のプライオリティエンコード処理による遅延時間分が削
減され、高速化が達成できるという効果がある。
上記プライオリティエンコーダを仮数加減算回路と並列
に動作させることにより、仮数加減算回路の減算結果の
出力直後に正規化シフト処理ができるので、従来の直列
のプライオリティエンコード処理による遅延時間分が削
減され、高速化が達成できるという効果がある。
【図１】本発明のプライオリティエンコーダの一実施例
を示すブロック図である。
を示すブロック図である。
【図２】本発明の浮動小数点加減算装置の一実施例を示
すブロック図である。
すブロック図である。
【図３】従来のプライオリティエンコーダおよび浮動小
数点加減算装置の一例を示すブロック図である。
数点加減算装置の一例を示すブロック図である。
１ 比較桁合せ回路 ２ 仮数加減算回路 ３，４ 正規化回路 ３１，４０ プライオリティエンコーダ ３２ バレルシフタ ３３，４３ 指数更新回路 ４１ プリエンコーダ ４２ 左シフタ ４４ 補正シフタ ４１１〜４１ｉ〜４１ｎ 要素エンコーダ
Claims (2)
- 【請求項１】 ｎビットの２進数を入力して最上位桁か
ら数えて最初の’１’の位置の前まで連続するゼロの数
であるリーデングゼロ数をエンコードするプライオリテ
ィエンコーダにおいて、 Ｘ≧Ｙである２つのｎビットの２進数Ｘ（＝（Ｘn Ｘ
n-1 …Ｘi …Ｘ1 ））とＹ（＝（Ｙn Ｙn-1 …Ｙi …Ｙ
1 ））とを入力し、 前記２進数Ｘ，Ｙの任意の桁である第ｉ桁とその下位桁
第ｉ−１桁での入力の組合せ（Ｘi ，Ｙi 、Ｘi-1 ，Ｙ
i-1 ）が（１，０、０，０），（１，０、１，０），
（１，０、１，１），（０，１、０，０），（０，１、
１，０）のうちの１つである場合はＱi ＝１となり、そ
れ以外の場合にはＱi ＝０となるｎビット長のビット列
Ｑ（＝（Ｑn Ｑn-1 …Ｑi …Ｑ1 ））を出力するプリエ
ンコーダ回路を備えることを特徴とするプライオリティ
エンコーダ。 - 【請求項２】 仮数部が絶対値表現である浮動小数点デ
ータの第一および第二の入力オペランドをそれぞれ入力
し、前記第一および第二の入力オペランドの大小を比較
し大きい方のオペランドの指数部を選択的に出力し、前
記第一および第二の入力オペランドのそれぞれの仮数部
の桁合せを行ない桁合せされたそれぞれの仮数部である
第一および第二の仮数を出力する比較桁合せ回路と、前
記第一および第二の仮数の加減算を行ない仮数加減算値
を出力する仮数加減算回路と、前記仮数加減算値を正規
化する正規化回路とを備える浮動小数点加減算装置にお
いて、 前記正規化回路は、前記第一および第二の仮数の差の前
記リーデングゼロ数をエンコードする請求項１記載のプ
ライオリティエンコーダと、 前記プライオリティエンコーダの出力をシフト量とし前
記仮数加減算値をシフトする左バレルシフタと、 前記左バレルシフタの出力の最上位ビットが０のとき前
記左バレルシフタの出力をさらに１ビットシフトする補
正シフタとを備えることを特徴とする浮動小数点加減算
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4091310A JP2757671B2 (ja) | 1992-04-13 | 1992-04-13 | プライオリティエンコーダおよび浮動小数点加減算装置 |
| US08/044,411 US5424968A (en) | 1992-04-13 | 1993-04-08 | Priority encoder and floating-point adder-substractor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4091310A JP2757671B2 (ja) | 1992-04-13 | 1992-04-13 | プライオリティエンコーダおよび浮動小数点加減算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307463A JPH05307463A (ja) | 1993-11-19 |
| JP2757671B2 true JP2757671B2 (ja) | 1998-05-25 |
Family
ID=14022902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4091310A Expired - Lifetime JP2757671B2 (ja) | 1992-04-13 | 1992-04-13 | プライオリティエンコーダおよび浮動小数点加減算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5424968A (ja) |
| JP (1) | JP2757671B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09507941A (ja) * | 1995-04-18 | 1997-08-12 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ｍｕｌｔｉｐｌｙ−ａｄｄ浮動小数点シーケンスにおけるウエイト・サイクルなしのブロック正規化 |
| JPH09507940A (ja) * | 1995-04-18 | 1997-08-12 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 先行ゼロ・ディジットのプレカウンティングを持った桁上げ選択型加算器 |
| JP3429927B2 (ja) * | 1995-10-16 | 2003-07-28 | 三菱電機株式会社 | 浮動小数点演算装置の正規化回路装置 |
| US5892697A (en) * | 1995-12-19 | 1999-04-06 | Brakefield; James Charles | Method and apparatus for handling overflow and underflow in processing floating-point numbers |
| US6571267B1 (en) | 1999-03-10 | 2003-05-27 | Kabushiki Kaisha Toshiba | Floating point addition/subtraction execution unit |
| TWI258698B (en) * | 2004-04-06 | 2006-07-21 | Ind Tech Res Inst | Static floating-point processor suitable for embedded digital signal processing and shift control method thereof |
| US7546328B2 (en) * | 2004-08-31 | 2009-06-09 | Wisconsin Alumni Research Foundation | Decimal floating-point adder |
| US7743084B2 (en) * | 2004-09-23 | 2010-06-22 | Wisconsin Alumni Research Foundation | Processing unit having multioperand decimal addition |
| CN101822063A (zh) * | 2007-08-16 | 2010-09-01 | 诺基亚公司 | 用于编码和解码图像的方法和装置 |
| US20130027416A1 (en) * | 2011-07-25 | 2013-01-31 | Karthikeyan Vaithianathan | Gather method and apparatus for media processing accelerators |
| US10606557B2 (en) * | 2016-12-06 | 2020-03-31 | Arm Limited | Leading zero anticipation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150427A (ja) * | 1985-12-24 | 1987-07-04 | Nec Corp | 浮動小数点正規化桁合せ回路 |
| US5204825A (en) * | 1991-08-30 | 1993-04-20 | Weitek Corporation | Method and apparatus for exact leading zero prediction for a floating-point adder |
-
1992
- 1992-04-13 JP JP4091310A patent/JP2757671B2/ja not_active Expired - Lifetime
-
1993
- 1993-04-08 US US08/044,411 patent/US5424968A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05307463A (ja) | 1993-11-19 |
| US5424968A (en) | 1995-06-13 |
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