JP2931632B2 - 桁移動装置及び浮動小数点演算装置 - Google Patents
桁移動装置及び浮動小数点演算装置Info
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- JP2931632B2 JP2931632B2 JP2135660A JP13566090A JP2931632B2 JP 2931632 B2 JP2931632 B2 JP 2931632B2 JP 2135660 A JP2135660 A JP 2135660A JP 13566090 A JP13566090 A JP 13566090A JP 2931632 B2 JP2931632 B2 JP 2931632B2
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Description
【発明の詳細な説明】 ［概要］ 各種コンピュータシステムに搭載されている浮動小数
点演算装置における桁移動装置にに関し、 加減算器から出力されるシフト値に基づいてバレルシ
フタにより行われる数値の桁移動動作の遅延時間を小さ
くし、より高速に桁移動を行えることを目的とし、 被演算数と演算数との差を求め、その差を二進数のシ
フト値として出力する加減算器と、二進数の数値を入力
するとともに、前記加減算器より出力されるシフト値の
各ビット又は連続した複数のビット列を入力し、そのビ
ット又はビット列の重みに対応したビット数分だけ前記
入力した二進数の数値をシフトして出力可能な複数のマ
ルチプレクサからなり、これら複数のマルチプレクサを
直列に接続したバレルシフタとで構成される桁移動装置
において、前記バレルシフタを構成する複数のマルチプ
レクサを、前記加減算器の出力のうち下位側のビット又
はビット列が入力されるマルチプレクサほど前段に設け
た。
点演算装置における桁移動装置にに関し、 加減算器から出力されるシフト値に基づいてバレルシ
フタにより行われる数値の桁移動動作の遅延時間を小さ
くし、より高速に桁移動を行えることを目的とし、 被演算数と演算数との差を求め、その差を二進数のシ
フト値として出力する加減算器と、二進数の数値を入力
するとともに、前記加減算器より出力されるシフト値の
各ビット又は連続した複数のビット列を入力し、そのビ
ット又はビット列の重みに対応したビット数分だけ前記
入力した二進数の数値をシフトして出力可能な複数のマ
ルチプレクサからなり、これら複数のマルチプレクサを
直列に接続したバレルシフタとで構成される桁移動装置
において、前記バレルシフタを構成する複数のマルチプ
レクサを、前記加減算器の出力のうち下位側のビット又
はビット列が入力されるマルチプレクサほど前段に設け
た。
［産業上の利用分野］ 本発明は、各種コンピュータシステムに搭載されてい
る浮動小数点演算装置及び同装置における桁移動装置に
関するものである。
る浮動小数点演算装置及び同装置における桁移動装置に
関するものである。
近年のコンピュータシステムの高速化に対する要求に
伴い、浮動小数点演算装置の高速化の要求は強い。浮動
小数点の演算処理には、指数合わせによる仮数の桁移動
動作が不可欠であり、指数の減算動作の後に行われるバ
レルシフタの動作を高速化することにより、浮動小数点
演算の高速化が図れる。
伴い、浮動小数点演算装置の高速化の要求は強い。浮動
小数点の演算処理には、指数合わせによる仮数の桁移動
動作が不可欠であり、指数の減算動作の後に行われるバ
レルシフタの動作を高速化することにより、浮動小数点
演算の高速化が図れる。
［従来の技術］ 従来の浮動小数点演算装置を第７図に示す。この浮動
小数点演算装置では、例えば被演算数Fa2eaと演算数Fb2
ebを加減算する場合、指数加減算器１にてｎビットより
なる指数eaと指数ebを減算し、その指数差（＝eb−ea）
をシフト値としてｎ本の出力線を介して指数セレクタ2,
仮数セレクタ3,バレルシフタ４及び浮動小数点正規化器
６に出力する。指数セレクタ２は指数eaと指数ebを入力
し前記指数差に基づいて指数の大きい方（ea＞ebとす
る）を選択する。
小数点演算装置では、例えば被演算数Fa2eaと演算数Fb2
ebを加減算する場合、指数加減算器１にてｎビットより
なる指数eaと指数ebを減算し、その指数差（＝eb−ea）
をシフト値としてｎ本の出力線を介して指数セレクタ2,
仮数セレクタ3,バレルシフタ４及び浮動小数点正規化器
６に出力する。指数セレクタ２は指数eaと指数ebを入力
し前記指数差に基づいて指数の大きい方（ea＞ebとす
る）を選択する。
一方、仮数セレクタ３はｌ（≫ｎ）ビットよりなる仮
数Faと仮数Fbを入力し、前記指数差に基づいて小さい指
数を持つ仮数（この場合、Fb）をバレルシフタ４に、大
きい指数を持つ仮数（この場合、Fa）を仮数加減算器５
に出力する。バレルシフタ４は仮数Fbを前記指数差（＝
eb−ea）だけシフトして等値化し仮数加減算器５に出力
する。仮数加減算器５は等値化された仮数Fa,Fbを加減
算fa（＝Fa±Fb2Z(eb-ea)＝Fa2-ec）する。そして、指
数セレクタ２で選択した指数eaと、仮数加減算器５から
の仮数faは浮動小数点正規化器６に出力されて正規化さ
れ、指数erと仮数Frとして出力される。
数Faと仮数Fbを入力し、前記指数差に基づいて小さい指
数を持つ仮数（この場合、Fb）をバレルシフタ４に、大
きい指数を持つ仮数（この場合、Fa）を仮数加減算器５
に出力する。バレルシフタ４は仮数Fbを前記指数差（＝
eb−ea）だけシフトして等値化し仮数加減算器５に出力
する。仮数加減算器５は等値化された仮数Fa,Fbを加減
算fa（＝Fa±Fb2Z(eb-ea)＝Fa2-ec）する。そして、指
数セレクタ２で選択した指数eaと、仮数加減算器５から
の仮数faは浮動小数点正規化器６に出力されて正規化さ
れ、指数erと仮数Frとして出力される。
この浮動小数点演算装置に用いられているバレルシフ
タ４は、第８図に示すように前記指数加減算器１のｎ本
の出力線に対応して設けられたｎ個のマルチプレクサMP
0〜MPn−１からなり、各マルチプレクサMP0〜MPn−１は
回路設計が容易な順に規則性なく形成され、直列に接続
されている。そして、各マルチプレクサMP0〜MPn−１は
それぞれｌビットよりなる数値を入力するとともに、前
記指数加減算器１のシフト値の対応する各ビットを入力
し、入力した数値をそのビットの重みに対応したビット
数分だけシフトして次段のマルチプレクサに出力可能に
なっている。例えば、マルチプレクサMP0はシフト値の
ビット０が「０」の場合にはシフトなしとし、ビット０
が「１」の場合には入力した数値を１ビット分だけシフ
トさせる。又、マルチプレクサMPn−１はビットｎ−１
が「０」の場合にはシフトなしとし、ビットｎ−１が
「１」の場合には入力した数値を2n-1ビット分だけシフ
トさせる。
タ４は、第８図に示すように前記指数加減算器１のｎ本
の出力線に対応して設けられたｎ個のマルチプレクサMP
0〜MPn−１からなり、各マルチプレクサMP0〜MPn−１は
回路設計が容易な順に規則性なく形成され、直列に接続
されている。そして、各マルチプレクサMP0〜MPn−１は
それぞれｌビットよりなる数値を入力するとともに、前
記指数加減算器１のシフト値の対応する各ビットを入力
し、入力した数値をそのビットの重みに対応したビット
数分だけシフトして次段のマルチプレクサに出力可能に
なっている。例えば、マルチプレクサMP0はシフト値の
ビット０が「０」の場合にはシフトなしとし、ビット０
が「１」の場合には入力した数値を１ビット分だけシフ
トさせる。又、マルチプレクサMPn−１はビットｎ−１
が「０」の場合にはシフトなしとし、ビットｎ−１が
「１」の場合には入力した数値を2n-1ビット分だけシフ
トさせる。
［発明が解決しようとする課題］ しかしながら、前記指数加減算器１のシフト値の各ビ
ットの値は、下位ビットから上位ビットへのキャリー出
力があるため、下位ビットほど遅延時間が小さく上位ビ
ットほど遅延時間が大きくなる。従って、バレルシフタ
４の各マルチプレクサMP0〜MPn−１が第８図に示すよう
に降順に設けられている場合には、第９図に示すように
指数加減算器１の最上位ビットの値が確定した後、最前
段マルチプレクサから順に出力が確定し、それに伴って
順次、次段のマルチプレクサの出力が確定することとな
る。このため、バレルシフタ４の出力が確定する遅延時
間t0は、指数加減算器１の最上位ビットの値が確定する
のに要する遅延時間と、バレルシフタ４の最前段マルチ
プレクサMPn−１から最終段マルチプレクサMP0までの遅
延時間の和となり、処理速度が遅くなるという問題点が
あった。
ットの値は、下位ビットから上位ビットへのキャリー出
力があるため、下位ビットほど遅延時間が小さく上位ビ
ットほど遅延時間が大きくなる。従って、バレルシフタ
４の各マルチプレクサMP0〜MPn−１が第８図に示すよう
に降順に設けられている場合には、第９図に示すように
指数加減算器１の最上位ビットの値が確定した後、最前
段マルチプレクサから順に出力が確定し、それに伴って
順次、次段のマルチプレクサの出力が確定することとな
る。このため、バレルシフタ４の出力が確定する遅延時
間t0は、指数加減算器１の最上位ビットの値が確定する
のに要する遅延時間と、バレルシフタ４の最前段マルチ
プレクサMPn−１から最終段マルチプレクサMP0までの遅
延時間の和となり、処理速度が遅くなるという問題点が
あった。
本発明は上記問題点を解決するためになされたもので
あって、その目的は加減算器から出力されるシフト値に
基づいてバレルシフタにより行われる数値の桁移動動作
の遅延時間を小さくし、より高速に桁移動を行うことが
できる桁移動装置を提供することにある。
あって、その目的は加減算器から出力されるシフト値に
基づいてバレルシフタにより行われる数値の桁移動動作
の遅延時間を小さくし、より高速に桁移動を行うことが
できる桁移動装置を提供することにある。
又、上記従来の浮動小数点演算装置において仮数加減
算器５に入力される両仮数を求めるまでの処理として、
まず指数加減算器１により指数差を求め、次にその指数
差に応じて仮数セレクタ３により指数が大きい方の仮数
はそのまま仮数加減算器５に出力し、指数が小さい方の
仮数を選択してバレルシフタ４に出力してシフトさせる
ようになっているので、仮数加減算器５に入力される両
仮数が確定するまでの遅延時間が遅くなり、浮動小数点
演算の高速化を図る上で問題であった。
算器５に入力される両仮数を求めるまでの処理として、
まず指数加減算器１により指数差を求め、次にその指数
差に応じて仮数セレクタ３により指数が大きい方の仮数
はそのまま仮数加減算器５に出力し、指数が小さい方の
仮数を選択してバレルシフタ４に出力してシフトさせる
ようになっているので、仮数加減算器５に入力される両
仮数が確定するまでの遅延時間が遅くなり、浮動小数点
演算の高速化を図る上で問題であった。
本発明は上記問題点を解決するためになされたもので
あって、その目的は仮数加減算器に入力される前までの
仮数の演算処理速度を上げ装置全体として演算処理の高
速化を図ることができる浮動小数点演算装置を提供する
ことにある。
あって、その目的は仮数加減算器に入力される前までの
仮数の演算処理速度を上げ装置全体として演算処理の高
速化を図ることができる浮動小数点演算装置を提供する
ことにある。
［課題を解決するための手段］ 第１図に本発明の桁移動装置を示す。
加減算器１は被演算数と演算数との差を求め、その差
を二進数のシフト値として出力する。
を二進数のシフト値として出力する。
バレルシフタ11は、二進数の数値を入力するととも
に、前記加減算器１より出力されるシフト値の各ビット
又は連続した複数のビット列を入力し、そのビット又は
ビット列の重みに対応したビット数分だけ前記入力した
二進数の数値をシフトして出力可能な複数のマルチプレ
クサMP0〜MPn−１からなる。そして、これら複数のマル
チプレクサMP0〜MPn−１は前記加減算器１の出力のうち
下位側のビット又はビット列が入力されるマルチプレク
サほど前段となるように直列に接続されている。
に、前記加減算器１より出力されるシフト値の各ビット
又は連続した複数のビット列を入力し、そのビット又は
ビット列の重みに対応したビット数分だけ前記入力した
二進数の数値をシフトして出力可能な複数のマルチプレ
クサMP0〜MPn−１からなる。そして、これら複数のマル
チプレクサMP0〜MPn−１は前記加減算器１の出力のうち
下位側のビット又はビット列が入力されるマルチプレク
サほど前段となるように直列に接続されている。
又、第２の発明は第２図に示すように、被演算数と演
算数の両指数の指数差を求め、その差を二進数のシフト
値として出力する指数加減算器１と、前記指数加減算器
１が演算した指数差に基づいて大きい方の指数を選択す
る指数セレクタ２と、被演算数及び演算数の二進数で表
現された各仮数をそれぞれ入力するとともに、前記指数
加減算器１より出力されるシフト値の各ビット又は連続
した複数のビット列を入力し、そのビット又はビット列
の重みに対応したビット数分だけ前記入力した各仮数を
シフトして出力可能な複数のマルチプレクサMP0〜MPn−
１からなり、これら複数のマルチプレクサMP0〜MPn−１
を、前記指数加減算器１の出力のうち下位側のビット又
はビット列が入力されるマルチプレクサほど前段となる
ように直列に接続した第１及び第２のバレルシフタ11,1
2と、前記第１及び第２のバレルシフタ11,12の出力のう
ち、前記指数加減算器１が演算した指数差に基づいて小
さい方の指数に対応する出力を選択する第１の仮数セレ
クタ13と、前記被演算数及び演算数の仮数のうち、前記
指数加減算器１が演算した指数差に基づいて大きい方の
指数に対応する仮数を選択する第２の仮数セレクタ14
と、第１及び第２の仮数セレクタ13,14にて選択された
両仮数の差を求める仮数加減算器５と、前記指数セレク
タ２が選択した指数と前記仮数加減算器５により求めら
れた仮数とに基づいて正規化した指数と仮数を演算する
浮動小数点正規化器６とで構成した。
算数の両指数の指数差を求め、その差を二進数のシフト
値として出力する指数加減算器１と、前記指数加減算器
１が演算した指数差に基づいて大きい方の指数を選択す
る指数セレクタ２と、被演算数及び演算数の二進数で表
現された各仮数をそれぞれ入力するとともに、前記指数
加減算器１より出力されるシフト値の各ビット又は連続
した複数のビット列を入力し、そのビット又はビット列
の重みに対応したビット数分だけ前記入力した各仮数を
シフトして出力可能な複数のマルチプレクサMP0〜MPn−
１からなり、これら複数のマルチプレクサMP0〜MPn−１
を、前記指数加減算器１の出力のうち下位側のビット又
はビット列が入力されるマルチプレクサほど前段となる
ように直列に接続した第１及び第２のバレルシフタ11,1
2と、前記第１及び第２のバレルシフタ11,12の出力のう
ち、前記指数加減算器１が演算した指数差に基づいて小
さい方の指数に対応する出力を選択する第１の仮数セレ
クタ13と、前記被演算数及び演算数の仮数のうち、前記
指数加減算器１が演算した指数差に基づいて大きい方の
指数に対応する仮数を選択する第２の仮数セレクタ14
と、第１及び第２の仮数セレクタ13,14にて選択された
両仮数の差を求める仮数加減算器５と、前記指数セレク
タ２が選択した指数と前記仮数加減算器５により求めら
れた仮数とに基づいて正規化した指数と仮数を演算する
浮動小数点正規化器６とで構成した。
［作用］ 本発明の桁移動装置では加減算器１の出力のうち、遅
延時間の小さな下位ビットほどバレルシフタ11の前段の
マルチプレクサに入力されているので、加減算器１のシ
フト値の最上位ビットの出力が確定した時にはバレルシ
フタ11の最終段マルチプレクサの入力信号は確定してお
り、加減算器１の最上位ビットの出力の確定後、バレル
シフタ11の最終段マルチプレクサでの遅延時間を経た後
に出力が確定する。従って、バレルシフタ11の出力が確
定する遅延時間は、加減算器１のシフト値の最上位ビッ
トが確定するのに要する遅延時間と、バレルシフタ11の
最終段マルチプレクサの遅延時間の和となり、処理速度
が向上される。
延時間の小さな下位ビットほどバレルシフタ11の前段の
マルチプレクサに入力されているので、加減算器１のシ
フト値の最上位ビットの出力が確定した時にはバレルシ
フタ11の最終段マルチプレクサの入力信号は確定してお
り、加減算器１の最上位ビットの出力の確定後、バレル
シフタ11の最終段マルチプレクサでの遅延時間を経た後
に出力が確定する。従って、バレルシフタ11の出力が確
定する遅延時間は、加減算器１のシフト値の最上位ビッ
トが確定するのに要する遅延時間と、バレルシフタ11の
最終段マルチプレクサの遅延時間の和となり、処理速度
が向上される。
又、本発明の浮動小数点演算装置では仮数加減算器５
に入力される両仮数を求めるまでの処理として、指数加
減算器１により被演算数及び演算数の両指数から指数差
を求めてシフト値とし、そのシフト値に基づいて第１及
び第２のバレルシフタ11,12により被演算数及び演算数
の各仮数をシフトさせ、それを第１の仮数セレクタ13に
出力して前記シフト値に基づいて小さい方の指数に対応
する出力を選択するようにしたので、バレルシフタ11,1
2の各マルチプレクサMP0〜MPn−１においては前記シフ
ト値の各ビットの出力が確定すればシフト動作が順次行
われ、バレルシフタ11,12の出力が確定する遅延時間は
指数加減算器１のシフト値の最上位ビットが確定するの
に要する遅延時間と、バレルシフタ11,12の最終段マル
チプレクサの遅延時間の和となって遅延時間が短くな
り、浮動小数点演算が高速化される。
に入力される両仮数を求めるまでの処理として、指数加
減算器１により被演算数及び演算数の両指数から指数差
を求めてシフト値とし、そのシフト値に基づいて第１及
び第２のバレルシフタ11,12により被演算数及び演算数
の各仮数をシフトさせ、それを第１の仮数セレクタ13に
出力して前記シフト値に基づいて小さい方の指数に対応
する出力を選択するようにしたので、バレルシフタ11,1
2の各マルチプレクサMP0〜MPn−１においては前記シフ
ト値の各ビットの出力が確定すればシフト動作が順次行
われ、バレルシフタ11,12の出力が確定する遅延時間は
指数加減算器１のシフト値の最上位ビットが確定するの
に要する遅延時間と、バレルシフタ11,12の最終段マル
チプレクサの遅延時間の和となって遅延時間が短くな
り、浮動小数点演算が高速化される。
［実施例］ 以下、本発明を浮動小数点演算装置に具体化した一実
施例を第１〜４図に従って説明する。
施例を第１〜４図に従って説明する。
尚、説明の便宜上、第7,8図と同様の構成については
同一の符号を付して説明を一部省略する。
同一の符号を付して説明を一部省略する。
第２図に示すように、本実施例における浮動小数点演
算装置では、一対のバレルシフタ11,12が設けられ、各
バレルシフタ11,12には被演算数Fa2eaと演算数Fb2ebの
各仮数Fa,Fbがそれぞれ入力される。各バレルシフタ11,
12は同一の構成をなし、第１図に示すようにｎ個のマル
チプレクサMP0〜MPn−１をこの順で直列に接続して構成
されている。各マルチプレクサMP0〜MPn−１はｌ（≫
ｎ）ビットよりなる数値（仮数）を入力するとともに、
指数加減算器１より出力されるｎビットよりなるシフト
値の対応する各ビット０〜ビット（ｎ−１）を入力し、
入力した数値をそのビットの重みに対応したビット数分
だけシフトして出力するようになっている。
算装置では、一対のバレルシフタ11,12が設けられ、各
バレルシフタ11,12には被演算数Fa2eaと演算数Fb2ebの
各仮数Fa,Fbがそれぞれ入力される。各バレルシフタ11,
12は同一の構成をなし、第１図に示すようにｎ個のマル
チプレクサMP0〜MPn−１をこの順で直列に接続して構成
されている。各マルチプレクサMP0〜MPn−１はｌ（≫
ｎ）ビットよりなる数値（仮数）を入力するとともに、
指数加減算器１より出力されるｎビットよりなるシフト
値の対応する各ビット０〜ビット（ｎ−１）を入力し、
入力した数値をそのビットの重みに対応したビット数分
だけシフトして出力するようになっている。
仮数セレクタ13は前記各バレルシフタ11,12の各出力
（シフトされた各仮数）を入力し、前記指数加減算器１
のシフト値に基づいて小さい方の指数に対応する出力を
選択して仮数加減算器５に出力するようになっている。
又、仮数セレクタ14は前記被演算数Fa2eaと演算数Fb2eb
の各仮数Fa,Fbを入力し、前記指数加減算器１のシフト
値に基づいて大きい方の指数に対応する仮数を選択して
仮数加減算器５に出力するようになっている。
（シフトされた各仮数）を入力し、前記指数加減算器１
のシフト値に基づいて小さい方の指数に対応する出力を
選択して仮数加減算器５に出力するようになっている。
又、仮数セレクタ14は前記被演算数Fa2eaと演算数Fb2eb
の各仮数Fa,Fbを入力し、前記指数加減算器１のシフト
値に基づいて大きい方の指数に対応する仮数を選択して
仮数加減算器５に出力するようになっている。
仮数加減算器５は各仮数セレクタ13,14にて選択され
た両仮数の加減算を行い、その結果faを浮動小数点正規
化器６に出力する。そして、浮動小数点正規化器６は指
数セレクタ２が選択した指数と前記仮数加減算器５によ
り求められた仮数とに基づいて正規化した指数erと仮数
Frを演算して出力する。
た両仮数の加減算を行い、その結果faを浮動小数点正規
化器６に出力する。そして、浮動小数点正規化器６は指
数セレクタ２が選択した指数と前記仮数加減算器５によ
り求められた仮数とに基づいて正規化した指数erと仮数
Frを演算して出力する。
次に前記各マルチプレクサMP0〜MPn−１の構成につい
て説明する。各マルチプレクサMP0〜MPn−１はほぼ同一
の構成であるため、説明の便宜上、マルチプレクサMP1
を第３図に従って説明する。
て説明する。各マルチプレクサMP0〜MPn−１はほぼ同一
の構成であるため、説明の便宜上、マルチプレクサMP1
を第３図に従って説明する。
マルチプレクサMP1はｌ個のエレメントE0〜El−１よ
りなり、各エレメントE0〜El−１はOR回路15,16と両OR
回路15,16の出力を入力とするAND回路17とからなる。各
AND回路17の出力データ線DO0〜DOl−１は次段マルチプ
レクサ（この場合、MP2）の各入力データ線に接続され
ている。各エレメントE0〜El−１におけるOR回路15の一
方の入力端子には入力データ線DI0〜DIl−１を介してデ
ータが入力され、他方の入力端子には前記指数加減算器
１のビット１のデータが入力されるようになっている。
又、各OR回路16の一方の入力端子にはインバータ18を介
して前記ビット１のデータを反転したデータが入力さ
れ、エレメントE0〜El−３のOR回路16の他方の入力端子
は入力データ線DI2〜DIl−１に接続されてデータが入力
されるようになっている。尚、エレメントEl−2,El−１
のOR回路16の他方の入力端子はアースされて「０」のデ
ータが入力されている。
りなり、各エレメントE0〜El−１はOR回路15,16と両OR
回路15,16の出力を入力とするAND回路17とからなる。各
AND回路17の出力データ線DO0〜DOl−１は次段マルチプ
レクサ（この場合、MP2）の各入力データ線に接続され
ている。各エレメントE0〜El−１におけるOR回路15の一
方の入力端子には入力データ線DI0〜DIl−１を介してデ
ータが入力され、他方の入力端子には前記指数加減算器
１のビット１のデータが入力されるようになっている。
又、各OR回路16の一方の入力端子にはインバータ18を介
して前記ビット１のデータを反転したデータが入力さ
れ、エレメントE0〜El−３のOR回路16の他方の入力端子
は入力データ線DI2〜DIl−１に接続されてデータが入力
されるようになっている。尚、エレメントEl−2,El−１
のOR回路16の他方の入力端子はアースされて「０」のデ
ータが入力されている。
従って、前記指数加減算器１のシフト値のビット１が
「０」の場合には、インバータ18を介して反転されたデ
ータ「１」が各OR回路16に入力されるため、各OR回路16
の出力は「１」となり、各エレメントE0〜El−１の出力
は各OR回路15の出力によって決定される。このとき、各
OR回路15の一方の入力端子にはデータ「０」が入力され
ているため、各OR回路15の出力は各入力データ線DI0〜D
Il−１のデータによって決定されることになる。即ち、
ビット１が「０」の場合には、各エレメントE0〜El−１
の出力データ線DO0〜DOl−１に現れるデータは各入力デ
ータ線DI0〜DIl−１のデータとなり、シフト動作は行わ
れない。
「０」の場合には、インバータ18を介して反転されたデ
ータ「１」が各OR回路16に入力されるため、各OR回路16
の出力は「１」となり、各エレメントE0〜El−１の出力
は各OR回路15の出力によって決定される。このとき、各
OR回路15の一方の入力端子にはデータ「０」が入力され
ているため、各OR回路15の出力は各入力データ線DI0〜D
Il−１のデータによって決定されることになる。即ち、
ビット１が「０」の場合には、各エレメントE0〜El−１
の出力データ線DO0〜DOl−１に現れるデータは各入力デ
ータ線DI0〜DIl−１のデータとなり、シフト動作は行わ
れない。
逆に、前記ビット１が「１」の場合には、各OR回路15
にはデータ「１」が入力されるため、各OR回路15の出力
は「１」となり、各エレメントE0〜El−１の出力は各OR
回路16の出力によって決定される。このとき、各OR回路
16の一方の入力端子にはインバータ18を介して反転され
たデータ「０」が入力されているため、エレメントEl−
2,El−１以外の他のエレメントE0〜El−３の各OR回路16
の出力は各入力データ線DI2〜DIl−１のデータによって
決定されることになる。即ち、ビット１が「１」の場合
には、エレメントEl−2,El−１の出力データ線DOl−2,D
Ol−１に現れるデータは入力データ線DIl−2,DIl−１の
データに関係なく「０」，「０」となり、各エレメント
E0〜El−３の出力データ線DO0〜DOl−３に現れるデータ
は各入力データ線DI2〜DIl−１のデータとなり、２ビッ
ト分だけシフトされることになる。
にはデータ「１」が入力されるため、各OR回路15の出力
は「１」となり、各エレメントE0〜El−１の出力は各OR
回路16の出力によって決定される。このとき、各OR回路
16の一方の入力端子にはインバータ18を介して反転され
たデータ「０」が入力されているため、エレメントEl−
2,El−１以外の他のエレメントE0〜El−３の各OR回路16
の出力は各入力データ線DI2〜DIl−１のデータによって
決定されることになる。即ち、ビット１が「１」の場合
には、エレメントEl−2,El−１の出力データ線DOl−2,D
Ol−１に現れるデータは入力データ線DIl−2,DIl−１の
データに関係なく「０」，「０」となり、各エレメント
E0〜El−３の出力データ線DO0〜DOl−３に現れるデータ
は各入力データ線DI2〜DIl−１のデータとなり、２ビッ
ト分だけシフトされることになる。
尚、他のマルチプレクサMP0,MP2〜MPn−１も前記マル
チプレクサMP1と同様にｌ個のエレメントE0〜El−１で
構成され、各エレメントE0〜El−１のOR回路16の一方の
入力端子が前記指数加減算器１のシフト値の各ビットの
重みに対応したビット数分だけ上位側の入力データ線に
接続されている点において異なっており、これにより、
各ビットが「１」の場合には入力した数値をそのビット
の重みに対応したビット数分だけシフトさせる。例え
ば、マルチプレクサMPiではシフト値のビットｉが
「１」である場合に、入力した数値を2iビット分だけシ
フトさせる。
チプレクサMP1と同様にｌ個のエレメントE0〜El−１で
構成され、各エレメントE0〜El−１のOR回路16の一方の
入力端子が前記指数加減算器１のシフト値の各ビットの
重みに対応したビット数分だけ上位側の入力データ線に
接続されている点において異なっており、これにより、
各ビットが「１」の場合には入力した数値をそのビット
の重みに対応したビット数分だけシフトさせる。例え
ば、マルチプレクサMPiではシフト値のビットｉが
「１」である場合に、入力した数値を2iビット分だけシ
フトさせる。
従って、上記のように構成された浮動小数点演算装置
において演算処理を行う場合、第４図に示すように両指
数ea,eb及び仮数Ｆ（Fa又はFb）が確定した後、指数加
減算器１から出力されるシフト値の各ビットの出力が順
次確定した時点では、その各ビットに対応するバレルシ
フタ11,12の各マルチプレクサの入力信号は確定する。
即ち、ビットｎ−１の出力が順次確定した時にはバレル
シフタ11,12の最終段マルチプレクサMPn−１の入力信号
は確定しているため、各バレルシフタ11,12の出力は指
数加減算器１の最上位ビットの出力が確定するのに要す
る遅延時間と、バレルシフタ11の最終段マルチプレクサ
の遅延時間の和t1となり、第９図に示す従来のバレルシ
フタにおける遅延時間t0と比較してシフト処理速度を向
上することができる。
において演算処理を行う場合、第４図に示すように両指
数ea,eb及び仮数Ｆ（Fa又はFb）が確定した後、指数加
減算器１から出力されるシフト値の各ビットの出力が順
次確定した時点では、その各ビットに対応するバレルシ
フタ11,12の各マルチプレクサの入力信号は確定する。
即ち、ビットｎ−１の出力が順次確定した時にはバレル
シフタ11,12の最終段マルチプレクサMPn−１の入力信号
は確定しているため、各バレルシフタ11,12の出力は指
数加減算器１の最上位ビットの出力が確定するのに要す
る遅延時間と、バレルシフタ11の最終段マルチプレクサ
の遅延時間の和t1となり、第９図に示す従来のバレルシ
フタにおける遅延時間t0と比較してシフト処理速度を向
上することができる。
又、本実施例の浮動小数点演算装置では両仮数Fa,Fb
を予めシフトさせた後、仮数セレクタ13により小さい方
の指数に対応する出力を選択して仮数加減算器５に出力
するようにしたので、バレルシフタ11,12の能力を損な
うことなくそのまま活用することができ、浮動小数点演
算を高速化することができる。
を予めシフトさせた後、仮数セレクタ13により小さい方
の指数に対応する出力を選択して仮数加減算器５に出力
するようにしたので、バレルシフタ11,12の能力を損な
うことなくそのまま活用することができ、浮動小数点演
算を高速化することができる。
［別の実施例］ 次に別の実施例を第5,6図に従って説明する。
第５図はバレルシフタ20を示し、マルチプレクサMP0
〜MPk（Ｋ＝n/2;但しｎは偶数）をこの順で直列に接続
して構成されている。各マルチプレクサMP0〜MPkは指数
加減算器１より出力されるｎビットよりなるシフト値の
各ビットのうち、連続した２ビットよりなるビット列を
入力し、入力した数値をそのビット列の重みに対応した
ビット数分だけシフトして出力できるようになってい
る。例えば、シフト値のビット列がビットi,ビットｉ＋
１である場合には、入力した数値を（2i＋2i+1）ビット
分だけシフトできるようになっている。
〜MPk（Ｋ＝n/2;但しｎは偶数）をこの順で直列に接続
して構成されている。各マルチプレクサMP0〜MPkは指数
加減算器１より出力されるｎビットよりなるシフト値の
各ビットのうち、連続した２ビットよりなるビット列を
入力し、入力した数値をそのビット列の重みに対応した
ビット数分だけシフトして出力できるようになってい
る。例えば、シフト値のビット列がビットi,ビットｉ＋
１である場合には、入力した数値を（2i＋2i+1）ビット
分だけシフトできるようになっている。
次に前記各マルチプレクサMP0〜MPkの構成について説
明するが、各マルチプレクサMP0〜MPkはほぼ同一の構成
であるため、説明の便宜上、マルチプレクサMP0を第６
図に従って説明する。
明するが、各マルチプレクサMP0〜MPkはほぼ同一の構成
であるため、説明の便宜上、マルチプレクサMP0を第６
図に従って説明する。
マルチプレクサMP0は前記バレルシフタ11におけるマ
ルチプレクサと同様にｌ個のエレメントE0〜El−１と、
前記指数加減算器１のシフト値のビット０及びビット１
を入力する制御回路部21とからなる。制御回路部21は４
つのNAND回路27〜30とインバータ31,32とで構成され、N
AND回路27にはインバータ31,32を介してビット０及びビ
ット１のデータを反転したデータが入力されている。NA
ND回路28にはビット０のデータ及びインバータ32を介し
てビット１のデータを反転したデータが入力され、NAND
回路29にはインバータ31を介してビット０のデータを反
転したデータ及びビット１のデータが入力され、さら
に、NAND回路30にはビット０及びビット１のデータが入
力されている。
ルチプレクサと同様にｌ個のエレメントE0〜El−１と、
前記指数加減算器１のシフト値のビット０及びビット１
を入力する制御回路部21とからなる。制御回路部21は４
つのNAND回路27〜30とインバータ31,32とで構成され、N
AND回路27にはインバータ31,32を介してビット０及びビ
ット１のデータを反転したデータが入力されている。NA
ND回路28にはビット０のデータ及びインバータ32を介し
てビット１のデータを反転したデータが入力され、NAND
回路29にはインバータ31を介してビット０のデータを反
転したデータ及びビット１のデータが入力され、さら
に、NAND回路30にはビット０及びビット１のデータが入
力されている。
各エレメントE0〜El−１はOR回路22〜25と各OR回路22
〜25の出力を入力とするAND回路26とで構成されてい
る。各エレメントE0〜El−１における各OR回路22〜25の
一方の入力端子にはそれぞれ前記各NAND回路27〜30の出
力信号が入力されている。
〜25の出力を入力とするAND回路26とで構成されてい
る。各エレメントE0〜El−１における各OR回路22〜25の
一方の入力端子にはそれぞれ前記各NAND回路27〜30の出
力信号が入力されている。
各OR回路22の他方の入力端子にはそれぞれ入力データ
線DI0〜DIl−１を介してデータが入力される。各エレメ
ントE0〜El−２のOR回路23の他方の入力端子はそれぞれ
入力データ線DI1〜DIl−１に接続されてデータが入力さ
れるようになっている。各エレメントE0〜El−３のOR回
路24の他方の入力端子はそれぞれ入力データ線DI2〜DIl
−１に接続されてデータが入力されるようになってい
る。さらに、各エレメントE0〜El−４のOR回路25の他方
の入力端子はそれぞれ入力データ線DI3〜DIl−１に接続
されてデータが入力されるようになっている。尚、エレ
メントEl−１のOR回路23〜25、エレメントEl−２のOR回
路24,25、及びエレメントEl−３のOR回路25の他方の入
力端子はアースされて「０」のデータが入力されてい
る。
線DI0〜DIl−１を介してデータが入力される。各エレメ
ントE0〜El−２のOR回路23の他方の入力端子はそれぞれ
入力データ線DI1〜DIl−１に接続されてデータが入力さ
れるようになっている。各エレメントE0〜El−３のOR回
路24の他方の入力端子はそれぞれ入力データ線DI2〜DIl
−１に接続されてデータが入力されるようになってい
る。さらに、各エレメントE0〜El−４のOR回路25の他方
の入力端子はそれぞれ入力データ線DI3〜DIl−１に接続
されてデータが入力されるようになっている。尚、エレ
メントEl−１のOR回路23〜25、エレメントEl−２のOR回
路24,25、及びエレメントEl−３のOR回路25の他方の入
力端子はアースされて「０」のデータが入力されてい
る。
従って、前記指数加減算器１のシフト値のビット0,ビ
ット１が「０」，「０」の場合にはNAND回路27の出力の
みが「０」となるため、各エレメントE0〜El−１の出力
は各OR回路22の出力、即ち、各入力データ線DI0〜DIl−
１のデータによって決定され、シフト動作は行われな
い。
ット１が「０」，「０」の場合にはNAND回路27の出力の
みが「０」となるため、各エレメントE0〜El−１の出力
は各OR回路22の出力、即ち、各入力データ線DI0〜DIl−
１のデータによって決定され、シフト動作は行われな
い。
又、指数加減算器１のシフト値のビット0,ビット１が
「１」，「０」の場合にはNAND回路28の出力のみが
「０」となるため、各エレメントE0〜El−１の出力は各
OR回路23の出力、即ち、各入力データ線DI1〜DIl−１の
データ、及びアースによって決定され、出力データ線DO
0〜DOl−１に現れるデータは１ビット分だけシフトされ
る。さらに、指数加減算器１のシフト値のビット0,ビッ
ト１が「０」，「１」の場合にはNAND回路29の出力のみ
が「０」となるため、各エレメントE0〜El−１の出力は
各OR回路24の出力、即ち、各入力データ線DI2〜DIl−１
のデータ、及びアースによって決定され、出力データ線
DO0〜DOl−１に現れるデータは２ビット分だけシフトさ
れる。そして、指数加減算器１のシフト値のビット0,ビ
ット１が「１」，「１」の場合にはNAND回路30の出力の
みが「０」となるため、各エレメントE0〜El−１の出力
は各OR回路25の出力、即ち、各入力データ線DI3〜DIl−
１のデータ、及びアースによって決定され、出力データ
線DO0〜DOl−１に現れるデータは３ビット分だけシフト
される。
「１」，「０」の場合にはNAND回路28の出力のみが
「０」となるため、各エレメントE0〜El−１の出力は各
OR回路23の出力、即ち、各入力データ線DI1〜DIl−１の
データ、及びアースによって決定され、出力データ線DO
0〜DOl−１に現れるデータは１ビット分だけシフトされ
る。さらに、指数加減算器１のシフト値のビット0,ビッ
ト１が「０」，「１」の場合にはNAND回路29の出力のみ
が「０」となるため、各エレメントE0〜El−１の出力は
各OR回路24の出力、即ち、各入力データ線DI2〜DIl−１
のデータ、及びアースによって決定され、出力データ線
DO0〜DOl−１に現れるデータは２ビット分だけシフトさ
れる。そして、指数加減算器１のシフト値のビット0,ビ
ット１が「１」，「１」の場合にはNAND回路30の出力の
みが「０」となるため、各エレメントE0〜El−１の出力
は各OR回路25の出力、即ち、各入力データ線DI3〜DIl−
１のデータ、及びアースによって決定され、出力データ
線DO0〜DOl−１に現れるデータは３ビット分だけシフト
される。
尚、この例における他のマルチプレクサMP1〜MP Kも
前記マルチプレクサMP0と同様にｌ個のエレメントE0〜E
l−１で構成され、前記指数加減算器１のシフト値のビ
ット列の重みに対応したビット数分だけシフトできるよ
うに各OR回路23〜25の一方の入力端子が各入力データ線
DI0〜DIl−１に接続されている点において異なってい
る。
前記マルチプレクサMP0と同様にｌ個のエレメントE0〜E
l−１で構成され、前記指数加減算器１のシフト値のビ
ット列の重みに対応したビット数分だけシフトできるよ
うに各OR回路23〜25の一方の入力端子が各入力データ線
DI0〜DIl−１に接続されている点において異なってい
る。
尚、上記実施例では指数加減算器１のシフト値の各ビ
ットを入力するマルチプレクサで構成したバレルシフタ
11及び連続する２ビットよりなるビット列を入力するマ
ルチプレクサで構成したバレルシフタ20に実施したが、
ビットを入力するマルチプレクサ及びビット列を入力す
るマルチプレクサとを混在させたバレルシフタに実施し
てもよい。
ットを入力するマルチプレクサで構成したバレルシフタ
11及び連続する２ビットよりなるビット列を入力するマ
ルチプレクサで構成したバレルシフタ20に実施したが、
ビットを入力するマルチプレクサ及びビット列を入力す
るマルチプレクサとを混在させたバレルシフタに実施し
てもよい。
［発明の効果］ 以上詳述したように、本発明の桁移動装置によれば、
加減算器から出力されるシフト値に基づいてバレルシフ
タにより行われる数値の桁移動動作の遅延時間を小さく
し、より高速に桁移動を行うことができる優れた効果が
ある。
加減算器から出力されるシフト値に基づいてバレルシフ
タにより行われる数値の桁移動動作の遅延時間を小さく
し、より高速に桁移動を行うことができる優れた効果が
ある。
又、本発明の浮動小数点演算装置によれば、仮数加減
算器に入力される前までの仮数の演算処理速度を上げ装
置全体として演算処理の高速化を図ることができる優れ
た効果がある。
算器に入力される前までの仮数の演算処理速度を上げ装
置全体として演算処理の高速化を図ることができる優れ
た効果がある。
第１図は本発明を具体化した一実施例の桁移動装置を示
すブロック図、 第２図は一実施例の浮動小数点演算装置を示す電気ブロ
ック回路図、 第３図はマルチプレクサの一例を示す論理回路図、 第４図は一実施例の作用を示す各波形図、 第５図は別例の桁移動装置を示すブロック図、 第６図はマルチプレクサの別例を示す論理回路図、 第７図は従来の浮動小数点演算装置を示す電気ブロック
回路図、 第８図は従来の桁移動装置を示すブロック図、 第９図は従来例の作用を示す各波形図である。 図中、 １は指数加減算器、 ２は指数セレクタ、 ５は仮数加減算器、 ６は浮動小数点正規化器、 11,12はバレルシフタ、 13は第１の仮数セレクタ、 14は第２の仮数セレクタ、 MP0〜MPn−１はマルチプレクサである。
すブロック図、 第２図は一実施例の浮動小数点演算装置を示す電気ブロ
ック回路図、 第３図はマルチプレクサの一例を示す論理回路図、 第４図は一実施例の作用を示す各波形図、 第５図は別例の桁移動装置を示すブロック図、 第６図はマルチプレクサの別例を示す論理回路図、 第７図は従来の浮動小数点演算装置を示す電気ブロック
回路図、 第８図は従来の桁移動装置を示すブロック図、 第９図は従来例の作用を示す各波形図である。 図中、 １は指数加減算器、 ２は指数セレクタ、 ５は仮数加減算器、 ６は浮動小数点正規化器、 11,12はバレルシフタ、 13は第１の仮数セレクタ、 14は第２の仮数セレクタ、 MP0〜MPn−１はマルチプレクサである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/38 - 7/54 G06F 7/00 G06F 5/01
Claims (2)
- 【請求項１】被演算数と演算数との差を求め、その差を
二進数のシフト値として出力する加減算器（１）と、 二進数の数値を入力するとともに、前記加減算器（１）
より出力されるシフト値の各ビット又は連続した複数の
ビット列を入力し、そのビット又はビット列の重みに対
応したビット数分だけ前記入力した二進数の数値をシフ
トして出力可能な複数のマルチプレクサ（MP0〜MPn−
１）からなり、これら複数のマルチプレクサ（MP0〜MPn
−１）を直列に接続したバレルシフタ（11）と で構成される桁移動装置において、 前記バレルシフタ（11）を構成する複数のマルチプレク
サ（MP0〜MPn−１）を、前記加減算器（１）の出力のう
ち下位側のビット又はビット列が入力されるマルチプレ
クサほど前段に設けたことを特徴とする桁移動装置。 - 【請求項２】被演算数と演算数の両指数の指数差を求
め、その差を二進数のシフト値として出力する指数加減
算器（１）と、 前記指数加減算器（１）が演算した指数差に基づいて大
きい方の指数を選択する指数セレクタ（２）と、 被演算数及び演算数の二進数で表現された各仮数をそれ
ぞれ入力するとともに、前記指数加減算器（１）より出
力されるシフト値の各ビット又は連続した複数のビット
列を入力し、そのビット又はビット列の重みに対応した
ビット数分だけ前記入力した各仮数をシフトして出力可
能な複数のマルチプレクサ（MP0〜MPn−１）からなり、
これら複数のマルチプレクサ（MP0〜MPn−１）を、前記
指数加減算器（１）の出力のうち下位側のビット又はビ
ット列が入力されるマルチプレクサほど前段となるよう
に直列に接続した第１及び第２のバレルシフタ（11,1
2）と、 前記第１及び第２のバレルシフタ（11,12）の出力のう
ち、前記指数加減算器（１）が演算した指数差に基づい
て小さい方の指数に対応する出力を選択する第１の仮数
セレクタ（13）と、 前記被演算数及び演算数の仮数のうち、前記指数加減算
器（１）が演算した指数差に基づいて大きい方の指数に
対応する仮数を選択する第２の仮数セレクタ（14）と、 第１及び第２の仮数セレクタ（13,14）にて選択された
両仮数の差を求める仮数加減算器（５）と、 前記指数セレクタ（２）が選択した指数と前記仮数加減
算器（５）により求められた仮数とに基づいて正規化し
た指数と仮数を演算する浮動小数点正規化器（６）と からなる浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135660A JP2931632B2 (ja) | 1990-05-25 | 1990-05-25 | 桁移動装置及び浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135660A JP2931632B2 (ja) | 1990-05-25 | 1990-05-25 | 桁移動装置及び浮動小数点演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430217A JPH0430217A (ja) | 1992-02-03 |
| JP2931632B2 true JP2931632B2 (ja) | 1999-08-09 |
Family
ID=15156965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135660A Expired - Fee Related JP2931632B2 (ja) | 1990-05-25 | 1990-05-25 | 桁移動装置及び浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2931632B2 (ja) |
-
1990
- 1990-05-25 JP JP2135660A patent/JP2931632B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430217A (ja) | 1992-02-03 |
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