KR20160013433A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 어레이 기판, 상기 어레이 기판에 마주하는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 배치되는 액정층을 포함한다. 상기 어레이 기판은 복수의 화소 영역을 구비하는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치되고, 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터를 커버하고, 무기 절연 물질을 포함하는 제1 보호막, 상기 제1 보호막 상에 배치되고, 상기 드레인 전극 상부의 상기 제1 보호막을 노출시키는 노출 홀을 구비하는 제2 보호막, 상기 제2 보호막 상에 배치되고, 상기 노출 홀의 경사면으로 연장된 공통 전극, 상기 공통 전극을 커버하고, 상기 노출 홀 내부에 배치되어 상기 드레인 전극을 노출시키는 제3 보호막, 상기 드레인 전극 상부의 제1 보호막 및 상기 제3 보호막 사이의 공동, 및 상기 제3 보호막 상에 배치되고, 상기 드레인 전극과 접속하는 화소 전극을 포함할 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 표시 품질이 향상된 표시 장치 및 이의 제조 방법에 관한 것이다.
액티브 매트릭스(active-matrix) 표시 장치는 스위칭 소자 또는 구동 소자인 박막 트랜지스터, 및 상기 박막 트랜지스터와 접속하는 표시 소자를 구비한다. 상기 표시 소자는 상기 박막 트랜지스터를 통해 입력되는 신호에 의해 영상을 구현할 수 있다.
한편, 상기 표시 장치는 상기 박막 트랜지스터를 커버하는 보호막을 구비하고, 상기 보호막은 무기막 및 유기막을 포함한다. 상기 무기막 및 유기막은 패터닝 공정을 통하여, 상기 박막 트랜지스터의 일부를 노출시킬 수 있다.
그러나, 상기 무기막의 식각 중, 상기 유기막의 표면에 손상이 발생하여, 상기 유기막 표면의 거칠기가 증가한다.
상기 유기막 표면의 거칠기 증가는 후속 공정의 불량을 야기할 수 있으며, 이는 상기 표시 장치의 표시 품질 불량으로 이어질 수 있다.
본 발명의 일 목적은 유기막의 표면 거칠기가 낮아, 표시 품질이 향상된 표시 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 표시 장치는 어레이 기판, 상기 어레이 기판에 마주하는 대향 기판, 및 상기 어레이 기판과 상기 대향 기판 사이에 배치되는 액정층을 포함한다. 상기 어레이 기판은 복수의 화소 영역을 구비하는 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치되고, 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터를 커버하고, 무기 절연 물질을 포함하는 제1 보호막, 상기 제1 보호막 상에 배치되고, 상기 드레인 전극 상부의 상기 제1 보호막을 노출시키는 노출 홀을 구비하는 제2 보호막, 상기 제2 보호막 상에 배치되고, 상기 노출 홀의 경사면으로 연장된 공통 전극, 상기 공통 전극을 커버하고, 상기 노출 홀 내부에 배치되어 상기 드레인 전극을 노출시키는 제3 보호막, 상기 드레인 전극 상부의 제1 보호막 및 상기 제3 보호막 사이의 공동, 및 상기 제3 보호막 상에 배치되고, 상기 드레인 전극과 접속하는 화소 전극을 포함할 수 있다.
상기 제1 보호막은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있으며, 상기 제2 보호막은 감광성을 가지는 유기 절연 물질을 포함할 수 있다.
상기 노출 홀 내부 측면은 경사면일 수 있으며, 상기 공통 전극은 상기 노출 홀의 내부 측면으로 연장될 수 있다.
상기 공동에 의해 이격되는 상기 공통 전극 및 상기 화소 전극 사이의 거리는 0.5㎛ 내지 1㎛일 수 있다.
상기 반도체층은 산화물 반도체 물질을 포함할 수 있다.
상기 게이트 라인과 동일한 물질을 포함하고, 상기 게이트 라인과 평행하며, 상기 화소를 가로지르는 공통 전압 라인, 및 상기 공통 전압 라인 및 상기 공통 전극을 전기적으로 연결하는 콘택 패드를 더 포함할 수 있다.
상기 대향 기판은 제2 베이스 기판, 상기 제2 베이스 기판의 상기 어레이 기판에 마주하는 면 상에 배치된 블랙 매트릭스, 및 상기 블랙 매트릭스를 커버하는 오버코트층을 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 표시 장치의 제조 방법은 제1 베이스 기판 상에 게이트 라인, 데이터 라인 및 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터 및 상기 데이터 라인을 커버하고, 무기 절연 물질을 포함하는 제1 보호막을 형성하는 단계, 상기 제1 보호막 상에 배치되는 제2 보호막을 형성하는 단계, 상기 제2 보호막을 패터닝하여, 상기 박막 트랜지스터의 드레인 전극 상의 상기 제1 보호막을 노출시키는 노출 홀을 형성하는 단계, 상기 제2 보호막 상에 투명 도전성 산화물을 포함하는 공통 전극을 형성하는 단계, 상기 공통 전극을 커버하는 제3 보호막을 형성하는 단계, 상기 제3 보호막을 패터닝하여, 상기 드레인 전극 상부의 상기 공통 전극을 노출시키는 단계, 상기 공통 전극의 노출된 영역을 습식 식각하여, 상기 드레인 전극 상부의 상기 제1 보호막 및 상기 제3 보호막 사이에 공동을 형성하는 단계, 상기 제1 보호막을 패터닝하여, 상기 드레인 전극을 노출시키는 단계, 및 상기 제3 보호막 상에 배치되고, 상기 드레인 전극에 접속하는 화소 전극을 형성하는 단계를 포함한다.
상기 게이트 라인과 동시에 형성되며, 상기 게이트 라인과 평행한 공통 전압 라인을 더 포함하고, 상기 공통 전압 라인은 상기 제1 보호막의 패터닝에 의해 노출될 수 있다.
상기 공통 전압 라인 및 상기 공통 전극은 상기 화소 전극의 형성과 동시에 형성되는 콘택 패드에 의해 전기적으로 연결될 수 있다.
상술한 바와 같은 유기 물질을 포함하는 보호막의 표면이 식각 공정에 직접적으로 노출되지 않는다. 따라서, 상기 유기 물질을 포함하는 상기 보호막의 표면 거칠기가 낮을 수 있다. 그러므로, 상기 보호막을 구비하는 표시 장치의 표시 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 설명하기 위한 분해 사시도이다.
도 2는 도 1에 도시된 액정 표시 패널의 일 화소 영역을 설명하기 위한 평면도이다.
도 3은 도 2의 I-I' 라인에 따른 단면도이다.
도 4는 도 2의 II-II' 라인에 따른 단면도이다.
도 5는 도 3의 A 영역의 확대도이다.
도 6 내지 도 12는 도 2에 도시된 I-I' 라인에 따른 공정 단면도이다.
도 13 내지 도 19는 도 2에 도시된 II-II' 라인에 따른 공정 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 설명하기 위한 분해 사시도이다.
도 1을 참조하면, 액정 표시 장치는 액정 표시 패널(100), 백라이트 유닛(200), 상부 커버(410) 및 하부 커버(420)를 포함한다.
상기 액정 표시 패널(100)은 장변 및 단변을 가지는 직사각형의 판상을 가지며, 화상을 표시하는 표시 영역(DA), 및 상기 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함한다. 또한, 상기 액정 표시 패널(100)은 어레이 기판(110), 상기 어레이 기판(110)에 대향되는 대향 기판(120) 및 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 형성된 액정층(미도시)을 포함한다. 또한, 상기 액정 표시 패널(100)의 양면, 즉, 상기 어레이 기판(110) 및 상기 대향 기판(120) 각각의 외부면에는 편광 필름(미도시)이 부착될 수 있다.
상기 어레이 기판(110)의 상기 표시 영역(DA)에는 매트릭스 형태로 배열된 복수의 화소들(미도시)이 배치될 수 있다. 여기서, 각 화소는 다수의 서브 화소를 포함할 수 있으며, 각 서브 화소는 서로 다른 색상을 가질 수 있다. 예를 들면, 상기 각 서브 화소는 적색, 녹색, 청색, 시안, 마젠타 및 황색 중 어느 하나의 색상을 가질 수 있다. 따라서, 상기 각 서브 화소에서 출사되는 광은 상기 적색, 녹색, 청색, 시안, 마젠타 및 황색 중 어느 하나의 색상을 가질 수 있다. 또한, 상기 각 화소는 게이트 라인(미도시), 상기 게이트 라인과 절연되게 교차하는 데이터 라인(미도시), 및 화소 전극(미도시)을 구비할 수 있다. 또한, 상기 각 화소에는 상기 게이트 라인 및 상기 데이터 라인에 전기적으로 연결되며, 상기 화소 전극에 대응하여 전기적으로 연결된 박막 트랜지스터(미도시)가 구비될 수 있다. 상기 박막 트랜지스터는 대응하는 화소 전극 측으로 제공되는 구동 신호를 스위칭할 수 있다.
상기 어레이 기판(110)의 상기 비표시 영역(NDA)에는 상기 어레이 기판(110) 및 상기 대향 기판(120)을 합착시키는 봉지 패턴(미도시)이 배치될 수 있다.
상기 대향 기판(120)은 그 일면 상에 상기 백라이트 유닛(200)에서 제공되는 광을 이용하여 소정의 색을 구현하는 컬러 필터(미도시) 및 상기 컬러 필터 상에 형성되어 상기 화소 전극(미도시)과 대향하는 공통 전극(미도시)을 구비할 수 있다. 여기서 상기 컬러 필터는 적색, 녹색, 청색, 시안, 마젠타 및 황색 중 어느 하나의 색상을 가지며, 증착 또는 코팅과 같은 공정을 통하여 형성될 수 있다. 한편, 본 실시예에서는 상기 대향 기판(120)에 상기 컬러 필터가 형성된 것을 예를 들어 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 컬러 필터는 상기 어레이 기판(110) 상에 형성될 수도 있다.
상기 액정층은 상기 화소 전극 및 상기 공통 전극에 인가되는 전압에 의하여 특정 방향으로 배열됨으로써, 상기 백라이트 유닛(200)으로부터 제공되는 상기 광의 투과도를 조절하여, 상기 액정 표시 패널(100)이 영상을 표시할 수 있도록 한다.
한편, 상기 비표시 영역(NDA)에서, 상기 어레이 기판(110) 및 상기 대향 기판(120) 중 어느 하나의 외부면 상에는 신호 입력 패드(미도시)가 배치될 수 있다. 상기 신호 입력 패드는 드라이버 IC(141)가 실장된 연성 회로 기판(140)과 연결되며, 상기 연성 회로 기판(140)은 외부 회로 모듈(미도시)과 연결될 수 있다. 상기 드라이버 IC(141)는 상기 외부 회로 모듈로부터 각종 제어 신호를 입력받으며, 입력된 각종 제어 신호에 응답하여 상기 액정 표시 패널(100)을 구동하는 구동 신호를 상기 박막 트랜지스터 측으로 출력한다.
상기 백라이트 유닛(200)은 상기 액정 표시 패널(100)에서 영상이 출사되는 방향의 반대 방향에 배치된다. 상기 백라이트 유닛(200)은 도광판(210), 복수의 광원을 포함하는 광원 유닛(220), 광학 부재(230) 및 반사 시트(240)를 포함한다.
상기 도광판(210)은 상기 액정 표시 패널(100)의 하부에 위치하며, 상기 광원 유닛(220)에서 방출되는 상기 광을 가이드하여 상기 액정 표시 패널(100) 방향으로 상기 광을 출사시킨다. 특히, 상기 도광판(210)은 적어도 상기 액정 표시 패널(100)의 표시 영역(DA)과 중첩된다. 여기서, 상기 도광판(210)은 상기 광을 출사하는 출사면, 상기 출사면에 대향하는 하면, 및 상기 출사면과 상기 하면을 연결하는 측면들을 포함한다. 또한, 상기 측면들 중 적어도 어느 하나는 상기 광원 유닛(220)과 대향하여 상기 광원 유닛(220)에서 방출하는 광이 입사되는 입사면일 수 있으며, 상기 입사면에 대향하는 측면은 광을 반사하는 대광면일 수 있다.
상기 광원 유닛(220)은 복수의 광원들(221), 예를 들면 복수의 발광 다이오드(light-emitting diode)가 인쇄 회로 기판(222, printed circuit board, PCB)에 실장된 형태일 수 있다.
여기서, 상기 광원들(221)은 모두 동일한 색상의 광을 방출할 수 있다. 예를 들면, 상기 광원들(221)은 백색 광을 방출할 수 있다.
또한, 상기 광원들(221)은 서로 다른 색상의 광을 방출할 수 있다. 예를 들면, 상기 광원들(221) 중 일부는 적색광을 방출할 수 있으며, 상기 광원들(221) 중 다른 일부는 녹색광을 방출할 수 있으며, 상기 광원들(221) 중 나머지는 청색광을 방출할 수 있다.
상기 광원 유닛(220)은 상기 도광판(210)의 측면들 중 적어도 어느 하나를 마주하여 광을 방출하도록 배치되어, 상기 액정 표시 패널(100)이 영상을 표시하는데 사용되는 광을 상기 도광판(210)을 통하여 제공한다.
상기 광학 부재(230)는 상기 도광판(210) 및 상기 액정 표시 패널(100) 사이에 제공된다. 상기 광학 부재(230)는 상기 광원 유닛(220)에서 제공되어 상기 도광판(210)을 통해 출사되는 광을 제어하는 역할을 수행한다. 또한, 상기 광학 부재(230)은 순차적으로 적층된 확산 시트(236), 프리즘 시트(234) 및 보호 시트(232)를 포함한다.
상기 확산 시트(236)는 상기 도광판(210)에서 출사된 광을 확산하는 역할을 수행한다. 상기 프리즘 시트(234)는 상기 확산 시트(236)에서 확산된 빛을 상부의 액정 표시 패널(100)의 평면에 수직한 방향으로 집광하는 역할을 수행한다. 상기 프리즘 시트(234)를 통과한 빛은 거의 대부분 상기 액정 표시 패널(100)에 수직하게 입사된다. 상기 보호 시트(232)는 상기 프리즘 시트(234) 상에 위치한다. 상기 보호 시트(232)는 상기 프리즘 시트(234)를 외부의 충격으로부터 보호한다.
본 실시예에서는 상기 광학 부재(230)가 상기 확산 시트(236), 상기 프리즘 시트(234), 및 상기 보호 시트(232)가 한 매씩 구비된 것을 예로 들었으나 이에 한정되는 것은 아니다. 상기 광학 부재(230)는 상기 확산 시트(236), 상기 프리즘 시트(234), 및 상기 보호 시트(232) 중 적어도 어느 하나를 복수 매 겹쳐서 사용할 수 있으며, 필요에 따라 어느 하나의 시트를 생략할 수도 있다.
상기 반사 시트(240)는 상기 도광판(210)의 하부에 배치되어, 상기 광원 유닛(220)에서 출사된 광 중 상기 액정 표시 패널(100) 방향으로 제공되지 않고 누설되는 광을 반사시켜 상기 액정 표시 패널(100) 방향으로 광의 경로를 변경시킬 수 있다. 상기 반사 시트(240)는 광을 반사하는 물질을 포함한다. 상기 반사 시트(240)는 상기 하부 커버(420) 상에 구비되어 상기 광원 유닛(220)로부터 발생된 광을 반사시킨다. 그 결과, 상기 반사 시트(240)는 상기 액정 표시 패널(100) 측으로 제공되는 광의 양을 증가시킨다.
한편, 본 실시예에서는 상기 광원 유닛(220)이 상기 도광판(210)의 측면 방향으로 광을 제공하도록 배치된 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 광원 유닛(220)은 상기 도광판(210)의 하면 방향으로 광을 제공하도록 배치될 수도 있다. 또한, 상기 백라이트 유닛(200)에서 상기 도광판(210)이 생략되고 상기 광원 유닛(220)이 상기 액정 표시 패널(100)의 하부에 위치하여, 상기 광원 유닛(220)에서 출사된 광이 상기 액정 표시 패널(100)로 직접 광을 제공될 수도 있다.
상기 상부 커버(410)는 상기 액정 표시 패널(100)의 상부에 구비된다. 상기 상부 커버(410)는 상기 액정 표시 패널(100)의 상기 표시 영역(DA)을 노출시키는 표시창(411)을 포함한다. 상기 상부 커버(410)는 상기 하부 커버(420)와 결합하여 상기 액정 표시 패널(100)의 전면 가장자리를 지지한다.
상기 하부 커버(420)는 백라이트 유닛(200)의 하부에 구비된다. 상기 하부 커버(420)는 상기 액정 표시 패널(100) 및 상기 백라이트 유닛(200)를 수용할 수 있는 공간을 포함한다. 또한, 상기 하부 커버(420)는 상기 상부 커버(410)와 결합되어 그 내부 공간에 상기 액정 표시 패널(100) 및 백라이트 유닛(200)를 수납하고 지지한다.
도 2는 도 1에 도시된 액정 표시 패널의 일 화소 영역을 설명하기 위한 평면도이며, 도 3은 도 2의 I-I' 라인에 따른 단면도이며, 도 4는 도 2의 II-II' 라인에 따른 단면도이며, 도 5는 도 3의 A 영역의 확대도이다.
도 2 내지 도 5를 참조하면, 액정 표시 패널(100)은 어레이 기판(110), 상기 어레이 기판(110)에 마주하는 대향 기판(120), 및 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 배치되는 액정층(LC)을 포함할 수 있다.
상기 어레이 기판(110)은 상기 액정층(LC)의 액정 분자들을 구동하기 위한 박막 트랜지스터(Tr)들이 형성된 박막 트랜지스터 어레이 기판이며, 상기 대향 기판(120)은 상기 어레이 기판(110)에 마주하는 기판일 수 있다.
상기 어레이 기판(110)의 각 박막 트랜지스터(Tr)에 전원이 인가되면, 상기 박막 트랜지스터(Tr)에 접속하는 화소 전극(PE)과 상기 화소 전극(PE)에 대응하는 공통 전극(CE) 사이에 전계가 형성될 수 있다. 상기 전계에 의하여, 상기 액정 분자들이 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에서 특정 방향으로 회전할 수 있다. 상기 액정 분자들이 회전함으로써, 상기 액정 표시 패널(100)은 광을 투과시키거나 차단할 수 있다. 상기 액정 분자들이 회전한다는 것은 상기 액정 분자들이 실제로 회전하는 것뿐만 아니라, 상기 전계에 의해 액정 분자들의 배향 방향이 바뀐다는 의미를 포함할 수 있다.
상기 어레이 기판(110)은 복수의 화소 영역들을 가지는 제1 베이스 기판(SUB1)을 포함할 수 있다. 상기 제1 베이스 기판(SUB1)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 제1 베이스 기판(SUB1)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 상기 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다. 상기 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 상기 제1 베이스 기판(SUB1)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 제1 베이스 기판(SUB1) 상에는 n+p개의 게이트 라인들(GL1, .., GLn, GLn+1, .., GL(n+p)-1, GLn+p), 및 m+q개의 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q)이 구비될 수 있다.
상기 화소 영역들에는 화소(PXL)가 각각 배치될 수 있다. 상기 화소(PXL)는 상기 게이트 라인들(GL1, .., GLn, GLn+1, .., GL(n+p)-1, GLn+p) 중 하나와 상기 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q) 중 하나에 연결될 수 있다.
도 2에서는 설명의 편의상 n번째 게이트 라인(제n 게이트 라인, GLn)과 m번째 데이터 라인(제m 데이터 라인, DLm)을 가지는 화소(PXL)를 도시하였다. 여기서 복수의 화소들(PXL)은 실질적으로 서로 동일한 구조로 이루어지며, 이하에서는 n번째 게이트 라인(GLn)과 m번째 데이터 라인(DLm)을 각각 게이트 라인(GLn)과 데이터 라인(DLm)으로 지칭한다.
상기 화소(PXL)는 상기 게이트 라인(GLn)과 상기 데이터 라인(DLm)에 연결된 박막 트랜지스터(Tr), 상기 박막 트랜지스터(Tr)에 연결된 화소 전극(PE), 공통 전극(CE), 및 상기 게이트 라인(GLn)과 평행한 공통 전압 라인(CVL)을 포함할 수 있다.
상기 게이트 라인(GLn)은 상기 제1 베이스 기판(SUB1) 상에 제1 방향으로 연장될 수 있다. 상기 데이터 라인(DLm)은 게이트 절연막(GI)을 사이에 두고 제1 방향에 교차하는 제2 방향으로 연장될 수 있다.
상기 박막 트랜지스터(Tr)는 게이트 전극(GE), 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 게이트 라인(GLn)으로부터 돌출된 형상일 수 있다. 또한, 상기 게이트 전극(GE)은 상기 게이트 라인(GLn) 일부 영역 상에 형성될 수 있다. 상기 반도체층(SM)은 게이트 절연막(GI)을 사이에 두고 상기 게이트 전극(GE)과 중첩될 수 있다. 상기 소스 전극(SE)은 일부 영역이 상기 게이트 라인(GLn)과 중첩하도록 상기 데이터 라인(DLm)에서 분지되어 형성될 수 있다. 상기 드레인 전극(DE)은 상기 반도체층(SM)을 사이에 두고 상기 소스 전극(SE)으로부터 이격되며, 일부 영역이 상기 게이트 라인(GLn)과 중첩할 수 있다.
한편, 상기에서는 박막 트랜지스터(Tr)의 상기 게이트 전극(GE)이 상기 반도체층(SCL) 하부에 위치하는 바텀 게이트 구조의 박막 트랜지스터를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(Tr)는 상기 게이트 전극(GE)이 상기 반도체층(SCL) 상부에 위치하는 탑 게이트 구조의 박막 트랜지스터일 수도 있다.
상기 박막 트랜지스터(Tr)가 배치된 상기 제1 베이스 기판(SUB1) 상에는 제1 보호막(PSV1)이 배치될 수 있다. 상기 제1 보호막(PSV1)은 상기 박막 트랜지스터(Tr)를 커버할 수 있다. 상기 제1 보호막(PSV1)은 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제1 보호막(PSV1)은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있다.
상기 제1 보호막(PSV1) 상에는 제2 보호막(PSV2)이 배치될 수 있다. 상기 제2 보호막(PSV2)은 투명한 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 보호막(PSV2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly-phenylenethers resin), 폴리페닐렌설파이드계 수지(poly-phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene) 중 적어도 하나를 포함할 수 있다.
또한, 상기 제2 보호막(PSV2)은 상기 드레인 전극(DE) 상부의 상기 제1 보호막(PSV1)을 노출시키는 노출 홀(EH)을 구비할 수 있다. 상기 노출 홀(EH)의 내부 측면은 경사면일 수 있다.
한편, 상기 제2 보호막(PSV2)은 상기 유기 절연 물질에 색상을 부가하여, 컬러 필터의 역할을 수행할 수도 있다. 상기 제2 보호막(PSV2)의 색상은 적색, 녹색, 청색, 시안, 마젠타, 황색, 및 백색 중 하나의 색상을 가질 수 있다.
상기 공통 전극(CE)은 상기 제2 보호막(PSV2) 상에 배치되며, 상기 노출 홀(EH)의 상기 내부 측면으로 연장될 수 있다.
상기 공통 전극(CE)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 공통 전극(CE)은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 하나를 포함할 수 있다.
상기 제3 보호막(PSV3)은 상기 공통 전극(CE)을 커버할 수 있다. 상기 제3 보호막(PSV3)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 보호막(PSV3)은 실리콘 산화물(SiOx)을 포함할 수 있다.
한편, 상기 드레인 전극(DE) 상부의 상기 제1 보호막(PSV1) 및 상기 제3 보호막(PSV3) 사이의 공간은 공동(cavity, CA)일 수 있다.
상기 화소 전극(PE)은 상기 제3 보호막(PSV3) 상에 배치되고, 제1 콘택 홀(CH1)을 통하여, 상기 드레인 전극(DE)과 접속할 수 있다. 여기서, 상기 제1 콘택 홀(CH1)은 상기 노출 홀(EH) 내부에 배치되고, 상기 드레인 전극(DE)을 노출시킬 수 있다. 상기 화소 전극(PE)은 상기 공통 전극(CE)과 동일한 물질을 포함할 수 있다. 즉, 상기 화소 전극(PE)은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 하나를 포함할 수 있다.
또한, 화소 전극(PE)은 복수의 절개부들(PE1), 및 상기 절개부들(PE1)에 의해 정의되는 복수의 가지부들(PE2)을 포함할 수 있다. 상기 절개부들(PE1)은 상기 데이터 라인(DLm)이 연장된 제2 방향에 경사진 방향으로 연장될 수 있다.
상기 화소 전극(PE)은 상기 공동(CA)에 의해 상기 공통 전극(CE)과 이격되고, 절연될 수 있다. 여기서, 상기 공동(CA)에 의해 이격되는 상기 화소 전극(PE) 및 상기 공통 전극(CE) 사이의 거리는 0.5㎛ 내지 1㎛일 수 있다. 상기 공동(CA)에 의해 이격되는 상기 화소 전극(PE) 및 상기 공통 전극(CE) 사이의 거리가 0.5㎛ 미만인 경우, 상기 화소 전극(PE) 및 상기 공통 전극(CE)가 쇼트될 우려가 있다.
또한, 상기 공동(CA)에 의해 이격되는 상기 화소 전극(PE) 및 상기 공통 전극(CE) 사이의 거리가 1㎛ 초과인 경우, 화소(PXL)에서 광이 투과하지 않는 영역이 증가할 수 있다. 따라서, 상기 액정 표시 패널(100)을 구비하는 표시 장치의 화질이 저하될 수 있다.
상기 공통 전압 라인(CVL)은 상기 게이트 라인(GLn)과 동일층 상에 배치되고, 상기 게이트 라인(GLn)과 동일한 물질을 포함할 수 있다. 또한, 상기 공통 전압 라인(CVL)은 상기 게이트 라인(GLn)과 평행하게 배치되어, 상기 화소 영역을 가로지를 수 있다.
제2 콘택 홀(CH2)에서, 상기 공통 전압 라인(CVL)은 콘택 패드(CP)를 통하여 상기 공통 전극(CE)과 접속할 수 있다. 상기 공통 전압 라인(CVL)은 일정한 공통 전압을 상기 공통 전극(CE)으로 전달한다. 상기 공통 전압 라인(CVL)은 서로 연결되어, 표시 영역의 외부에 배치되어 있는 공통 전압 인가부(미도시)로부터 상기 전압을 인가받을 수 있다.
상기 대향 기판(120)은 제2 베이스 기판(SUB2), 블랙 매트릭스(BM), 오버코트층(OC)을 포함할 수 있다.
상기 블랙 매트릭스(BM)는 상기 제2 베이스 기판(SUB2)의 상기 어레이 기판(110)에 마주하는 면 상에 배치될 수 있다. 상기 블랙 매트릭스(BM)은 상기 데이터 라인(DLm)이 형성된 영역에 대응하는 영역에 제공되며, 상기 액정 분자들의 오배열로 인한 빛샘을 막는다.
상기 오버코트층(OC)은 상기 블랙 매트릭스(BM)를 커버할 수 있다. 또한, 상기 오버코트층(OC)은 상기 대향 기판(120)의 상기 블랙 매트릭스(BM)로 인한 단차를 감소시킨다.
도 6 내지 도 19는 도 1 내지 도 5에 도시된 표시 패널의 제조 방법을 설명하기 위한 공정 단면도로, 도 6 내지 도 12는 도 2에 도시된 I-I' 라인에 따른 공정 단면도이며, 도 13 내지 도 19는 도 2에 도시된 II-II' 라인에 따른 공정 단면도이다.
도 6 및 도 13을 참조하면, 복수의 화소 영역을 가지는 제1 베이스 기판(SUB1)을 준비한다. 그런 다음, 상기 제1 베이스 기판(SUB1) 상에 게이트 라인(GLn), 데이터 라인(DLm), 박막 트랜지스터(Tr), 공통 전압 라인(CVL)을 형성한다.
하기에서, 상기 게이트 라인(GLn), 상기 데이터 라인(DLm), 상기 박막 트랜지스터(Tr) 및 상기 공통 전압 라인(CVL)의 제조 방법을 보다 상세히 설명한다.
상기 제1 베이스 기판(SUB1) 상에 도전성 물질을 도포하고, 패터닝하여, 제1 방향으로 연장된 상기 게이트 라인(GLn), 및 상기 게이트 라인(GLn)에서 돌출된 게이트 전극(GE)을 형성한다. 여기서, 상기 공통 전압 라인(CVL)은 상기 게이트 라인(GLn)과 동시에 형성되며, 상기 게이트 라인(GLn)에 평행할 수 있다. 상기 게이트 라인(GLn), 상기 게이트 전극(GE), 상기 공통 전압 라인(CVL)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 게이트 라인(GLn), 상기 게이트 전극(GE), 및 상기 공통 전압 라인(CVL)을 형성한 후, 상기 게이트 라인(GLn), 상기 게이트 전극(GE), 및 상기 공통 전압 라인(CVL)을 커버하는 게이트 절연막(GI)을 형성한다. 상기 게이트 절연막(GI)은 실리콘 질화물(SiNx) 및 실리콘 질화물(SiOx) 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연막(GI)을 형성한 후, 상기 게이트 절연막(GI) 상에 반도체 물질을 포함하는 반도체 물질막을 형성한다. 상기 반도체 물질막은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 및 산화물 반도체 물질 중 하나일 수 있다. 또한, 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 반도체 물질막은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
상기 반도체 물질막을 형성한 후, 상기 반도체 물질막 상에 도전성 물질을 도포하여 도전막을 형성한다. 그런 다음, 상기 도전막 및 상기 반도체 물질막을 패터닝하여, 반도체층(SCL), 상기 제1 방향과 교차하는 제2 방향으로 연장된 상기 데이터 라인(DLm), 상기 데이터 라인(DLm)에서 돌출되고 상기 반도체층(SCL)의 일단에 접속하는 소스 전극(SE) 및 상기 소스 전극(SE)과 이격되어 상기 반도체층(SCL)의 타단에 접속하는 드레인 전극(DE)을 형성한다. 따라서, 상기 게이트 전극(GE), 상기 반도체층(SCL), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)을 포함하는 상기 박막 트랜지스터를 제조할 수 있다.
상기 데이터 라인(DLm), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)은 상기 반도체층(SCL) 상에 배치되는 배리어층, 상기 배리어층 상에 배치되는 주배선층, 및 상기 주배선층 상에 배치되는 캡핑층을 포함할 수 있다.
상기 주배선층은 구리 및 구리 합금 중 하나를 포함할 수 있다.
상기 배리어층은 상기 주배선층의 구리 원소가 상기 반도체층(SCL)으로 확산되는 것을 방지할 수 있다. 또한, 상기 캡핑층은 후속 공정에서, 상기 주배선층의 구리 원소가 산소와 결합하여 구리 산화물을 형성하는 것을 방지할 수 있다.
상기 배리어층 및 상기 캡핑층은 동일한 물질을 포함할 수 있다. 예를 들면, 상기 배리어층 및 상기 캡핑층은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있다.
도 7 및 도 14를 참조하면, 상기 박막 트랜지스터(Tr)를 형성한 후, 상기 박막 트랜지스터(Tr) 및 상기 데이터 라인(DLm)을 커버하는 제1 보호막(PSV1)을 형성한다.
상기 제1 보호막(PSV1)은 상기 박막 트랜지스터(Tr) 및 상기 데이터 라인(DLm)을 커버하며, 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제1 보호막(PSV1)은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함할 수 있다.
상기 제1 보호막(PSV1)을 형성한 후, 상기 제1 보호막(PSV1) 상에 제2 보호막(PSV2)을 형성한다.
상기 제2 보호막(PSV2)은 상기 제1 보호막(PSV1) 상에 형성되며, 투명한 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 보호막(PSV2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly-phenylenethers resin), 폴리페닐렌설파이드계 수지(poly-phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene) 중 적어도 하나를 포함할 수 있다.
상기 제2 보호막(PSV2)을 형성한 후, 상기 제2 보호막(PSV2)을 패터닝하여, 상기 드레인 전극(DE) 및 상기 공통 전압 라인(CVL) 상부의 상기 제1 보호막(PSV1)을 노출시키는 노출 홀(EH)을 형성한다.
상기 노출 홀(EH)의 형성은 노광 공정을 통하여 수행될 수 있다. 이를 보다 상세히 설명하면, 상기 제2 보호막(PSV2)에 포함되는 유기 절연 물질은 일반적으로 자외선에 대한 감광 성질을 가질 수 있다. 따라서, 상기 제2 보호막(PSV2)의 패턴을 형성하고자 하는 영역에 자외선을 조사한 후, 현상 공정을 수행하면, 상기 제2 보호막(PSV2)의 상기 자외선이 조사된 영역이 제거될 수 있다. 그런 다음, 상기 제2 보호막(PSV2)을 경화시켜, 상기 제2 보호막(PSV2)의 패터닝을 완료할 수 있다.
상기 제2 보호막(PSV2)의 노광되는 영역의 중심부, 및 상기 제2 보호막(PSV2)의 노광되는 영역의 에지부에 조사되는 광의 세기가 서로 다를 수 있다. 즉, 상기 자외선이 상기 제2 보호막(PSV2)의 상기 중심부 및 상기 에지부로 침투하는 깊이가 다를 수 있다. 따라서, 상기 노출 홀(EH)의 내부 측면은 경사면일 수 있다.
도 8 및 도 15를 참조하면, 상기 제2 보호막(PSV2)을 패터닝하여, 상기 드레인 전극(DE) 및 상기 공통 전압 라인(CVL) 상부의 상기 제1 보호막(PSV1)을 노출시킨 후, 투명 도전성 산화물을 포함하는 공통 전극(CE)을 형성한다. 상기 공통 전극(CE)은 상기 제2 보호막(PSV2) 상에 통판 형태로 형성될 수 있으며, 상기 노출 홀(EH)의 내부 측면 및 상기 노출 홀(EH)에 의해 노출된 상기 제1 보호막(PSV1) 상에도 배치될 수 있다.
상기 공통 전극(CE)을 형성한 후, 상기 공통 전극(CE)을 커버하는 제3 보호막(PSV3)을 형성한다.
상기 제3 보호막(PSV3)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 보호막(PSV3)은 실리콘 산화물(SiOx)을 포함할 수 있다.
도 9 및 도 16을 참조하면, 상기 제3 보호막(PSV3)을 형성한 후, 상기 제3 보호막(PSV3) 상에 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)은 상기 노출 홀(EH) 내부 및 상기 공통 전압 라인(CVL) 상부의 상기 제3 보호막(PSV3) 노출시킨다. 한편, 상기 공통 전압 라인(CVL) 상부의 포토레지스트 패턴(PR)은 하프톤 마스크일 수 있다.
상기 포토레지스트 패턴(PR)을 형성한 후, 상기 제3 보호막(PSV3)을 패터닝한다. 여기서, 상기 제3 보호막(PSV3)의 패터닝은 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
상기 제3 보호막(PSV3)의 패터닝에 의해, 상기 드레인 전극(DE) 상부의 상기 공통 전극(CE)의 일부가 노출될 수 있다. 또한, 상기 제3 보호막(PSV3)의 패터닝에 의해, 상기 공통 전압 라인(CVL) 상부의 상기 공통 전극(CE)이 노출될 수 있다.
상기 제3 보호막(PSV3)을 패터닝한 후, 상기 공통 전극(CE)의 노출된 영역을 식각한다.
상기 공통 전극(CE)의 식각은 습식 식각 공정을 이용할 수 있다. 따라서, 상기 공통 전극(CE)은 상기 제3 보호막(PSV3)의 식각에 의해 노출된 영역뿐만 아니라, 상기 제3 보호막(PSV3) 하부까지 식각될 수 있다. 여기서, 상기 습식 식각 공정 시간을 조절하여, 상기 공통 전극(CE)을 상기 노출홀(EH)의 상기 내부 측면까지 식각한다.
한편, 상기 공통 전극(CE)의 패터닝에 의해, 상기 제1 보호막(PSV1) 및 상기 제3 보호막(PSV3) 사이의 공간은 공동(CA)이 될 수 있으며, 상기 제1 보호막(PSV1)의 일부가 노출될 수 있다.
도 10 및 도 17을 참조하면, 상기 공통 전극(CE)을 패터닝한 후, 상기 제1 보호막(PSV1)을 패터닝한다. 상기 제1 보호막의 패터닝에 의해, 상기 드레인 전극(DE) 및 상기 공통 전압 라인(CVL)의 일부를 노출시킨다. 따라서, 상기 드레인 전극(DE)을 노출시키는 제1 콘택 홀(CH1), 및 상기 공통 전압 라인(CVL)을 노출시키는 제2 콘택 홀(CH2)이 형성될 수 있다.
상기 제1 보호막(PSV1)의 패터닝은 건식 식각 공정을 이용할 수 있다.
상기 제2 콘택 홀(CH2)의 형성을 위한 상기 건식 식각 공정 시간은 상기 제1 콘택 홀(CH1) 형성을 위한 건식 식각 공정 시간보다 길다. 따라서, 상기 제1 콘택 홀(CH1)이 형성된 후, 상기 제2 콘택 홀(CH2)이 형성된 영역에서는 계속하여, 상기 게이트 절연막(GI)을 제거하여, 상기 제2 콘택 홀(CH2)이 형성되는 것이다.
한편, 상기 제2 콘택 홀(CH2) 형성시, 상기 공통 전압 라인(CVL) 상부의 제3 보호막(PSV3)의 일부 식각이 발생하여, 상기 공통 전극(CE)의 일부가 노출될 수 있다. 이는 상기 공통 전압 라인(CVL) 상부의 상기 포토레지스트 패턴(PR)이 하프톤 마스크이기 때문이다.
상기 제1 보호막(PSV1)을 패터닝한 후, 상기 포토레지스트 패턴(PR)을 제거한다.
도 11 및 도 18을 참조하면, 상기 포토레지스트 패턴(PR)을 제거한 후, 상기 제3 보호막(PSV3) 상에 투명 도전성 산화물을 도포하고 패터닝한다. 따라서, 상기 제1 콘택 홀(CH1)이 배치된 영역에서, 상기 드레인 전극(DE)과 접속하는 제1 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)은 복수의 절개부들(PE1), 및 상기 절개부들(PE1)에 의해 정의되는 복수의 가지부들(PE2)을 포함할 수 있다.
한편, 상기 화소 전극(PE) 및 상기 공통 전극(CE)은 상기 공동에 의해 전기적으로 절연될 수 있다. 여기서, 상기 공동(CA)에 의해 상기 화소 전극(PE) 및 상기 공통 전극(CE)이 이격되는 거리는 0.5㎛ 내지 1㎛일 수 있다.
또한, 상기 제2 콘택 홀(CH2)이 배치된 영역에서, 상기 공통 전압 라인(CVL)과 접속하는 콘택 패드(CP)가 형성된다. 상기 콘택 패드(CP)는 상기 공통 전압 라인(CVL) 및 상기 공통 전극(CE)을 전기적으로 연결시킨다. 따라서, 상기 콘택 패드(CP)는 상기 공통 전압 라인(CVL)에서 인가되는 공통 전압을 상기 공통 전극(CE)으로 전달한다.
도 12 및 도 19를 참조하면, 상기 화소 전극(PE) 및 상기 콘택 패드(CP)를 형성한 후, 대향 기판(120)을 준비한다. 상기 대향 기판(120)은 제2 베이스 기판(SUB2), 블랙 매트릭스(BM), 오버코트층(OC)을 포함할 수 있다.
상기 대향 기판(120)을 준비한 후, 상기 오버코트층(OC)이 상기 화소 전극(PE)과 마주하도록 상기 대향 기판(120)을 배치한다.
그런 다음, 상기 대향 기판(120) 및 상기 어레이 기판(110) 사이에 액정층(LC)을 형성한다.
상술한 바와 같은 제조 공정에 의해 제조되는 표시 장치는 유기 절연 물질을 포함하는 상기 제2 보호막(PSV2)의 표면이 식각 공정에 직접적으로 노출되지 않을 수 있다. 따라서, 상기 제2 보호막(PSV2)의 표면 거칠기가 낮을 수 있다. 그러므로, 상기 제2 보호막(PSV2)을 구비하는 표시 장치는 향상된 표시 품질을 가질 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100: 표시 패널 110: 어레이 기판
120: 대향 기판 130: 액정층
200: 백라이트 유닛 210: 도광판
220: 광원 유닛 221: 광원
222: 인쇄 회로 기판 230: 광학 부재
232: 보호 시트 234: 프리즘 시트
236: 확산 시트 240: 반사 시트
410: 상부 커버 420: 하부 커버
CE : 공통 전극 PE; 화소 전극
PSV1; 제1 보호막 PSV2; 제2 보호막
PSV3; 제3 보호막 DLm : 제m 데이터 라인
GLn : 제n 게이트 라인 CVL; 공통 전압 라인

Claims (17)

  1. 어레이 기판;
    상기 어레이 기판에 마주하는 대향 기판; 및
    상기 어레이 기판 및 상기 대향 기판 사이에 배치되는 액정층을 포함하며,
    상기 어레이 기판은
    복수의 화소 영역을 구비하는 제1 베이스 기판;
    상기 제1 베이스 기판 상에 배치되고, 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터를 커버하고, 무기 절연 물질을 포함하는 제1 보호막;
    상기 제1 보호막 상에 배치되고, 상기 드레인 전극 상부의 상기 제1 보호막을 노출시키는 노출 홀을 구비하는 제2 보호막;
    상기 제2 보호막 상에 배치되는 공통 전극;
    상기 공통 전극을 커버하고, 상기 노출 홀 내부에 배치되어 상기 드레인 전극을 노출시키는 콘택 홀을 포함하는 제3 보호막;
    상기 드레인 전극 상부의 제1 보호막 및 상기 제3 보호막 사이의 공동;
    상기 제3 보호막 상에 배치되고, 상기 드레인 전극과 접속하는 화소 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 보호막은 실리콘 질화물막, 및 상기 실리콘 질화물막 상에 배치되는 실리콘 산화물막을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 보호막은 감광성을 가지는 유기 절연 물질을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 노출 홀의 내부 측면은 경사면인 표시 장치.
  5. 제4 항에 있어서,
    상기 공통 전극은 상기 노출 홀의 내부 측면으로 연장된 표시 장치.
  6. 제1 항에 있어서,
    상기 공동에 의해 이격되는 상기 공통 전극 및 상기 화소 전극 사이의 거리는 0.5㎛ 내지 1㎛인 표시 장치.
  7. 제1 항에 있어서,
    상기 반도체층은 산화물 반도체 물질을 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 게이트 라인과 동일한 물질을 포함하고, 상기 게이트 라인과 평행하며, 상기 화소를 가로지르는 공통 전압 라인; 및
    상기 공통 전압 라인 및 상기 공통 전극을 전기적으로 연결하는 콘택 패드를 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 대향 기판은
    제2 베이스 기판;
    상기 제2 베이스 기판의 상기 어레이 기판에 마주하는 면 상에 배치된 블랙 매트릭스; 및
    상기 블랙 매트릭스를 커버하는 오버코트층을 포함하는 표시 장치.
  10. 제1 베이스 기판 상에 게이트 라인, 데이터 라인 및 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터 및 상기 데이터 라인을 커버하고, 무기 절연 물질을 포함하는 제1 보호막을 형성하는 단계;
    상기 제1 보호막 상에 배치되는 제2 보호막을 형성하는 단계;
    상기 제2 보호막을 패터닝하여, 상기 박막 트랜지스터의 드레인 전극 상의 상기 제1 보호막을 노출시키는 노출 홀을 형성하는 단계;
    상기 제2 보호막 상에 투명 도전성 산화물을 포함하는 공통 전극을 형성하는 단계;
    상기 공통 전극을 커버하는 제3 보호막을 형성하는 단계;
    상기 제3 보호막을 패터닝하여, 상기 드레인 전극 상부의 상기 공통 전극을 노출시키는 단계;
    상기 공통 전극의 노출된 영역을 습식 식각하여, 상기 드레인 전극 상부의 상기 제1 보호막 및 상기 제3 보호막 사이에 공동을 형성하는 단계;
    상기 제1 보호막을 패터닝하여, 상기 드레인 전극을 노출시키는 단계; 및
    상기 제3 보호막 상에 배치되고, 상기 드레인 전극에 접속하는 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 보호막은 실리콘 질화물막, 및 상기 실리콘 질화물 막 상에 배치되는 실리콘 산화막을 포함하는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 제2 보호막은 감광성 유기 절연 물질을 포함하고, 상기 제2 보호막의 패터닝은 노광 공정을 통해 수행되는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 노출 홀의 내부 측면은 경사면인 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 습식 식각에 의해 형성되는 공동에 의해 이격되는 상기 공통 전극 및 상기 화소 전극 사이의 거리는 0.5㎛ 내지 1㎛인 표시 장치.
  15. 제10 항에 있어서,
    상기 게이트 라인과 동시에 형성되며, 상기 게이트 라인과 평행한 공통 전압 라인을 더 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 공통 전압 라인은 상기 제1 보호막의 패터닝에 의해 노출되는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 화소 전극의 형성과 동시에, 상기 공통 전압 라인 및 상기 공통 전극을 전기적으로 연결하는 콘택 패드를 형성하는 표시 장치의 제조 방법.


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