KR20110083859A - 메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템 Download PDF

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KR20110083859A
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삼성전자주식회사
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Abstract

병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생하는 메모리 버퍼 및 이를 포함하는 메모리 시스템이 개시된다. 메모리 버퍼는 제어 회로 및 모드 선택회로를 포함한다. 제어 회로는 제 1 칩 선택신호, 제 2 칩 선택신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호에 기초하여 모드 제어신호를 발생한다. 모드 선택회로는 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생한다. 따라서, 메모리 버퍼를 포함하는 메모리 시스템은 메모리 모듈에 포함된 복수의 랭크를 동시에 테스트할 수 있으므로 테스트 시간이 짧다.

Description

메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템{MEMORY MODULE INCLUDING A MEMORY BUFFER AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 메모리 시스템에 관한 것으로, 특히 메모리 버퍼가 장착된 메모리 모듈을 포함하는 메모리 시스템 및 메모리 모듈의 모드 설정 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위해 여러 전자 제품 및 응용에 사용된다. 컴퓨터 등의 전자 제품에는 복수의 반도체 메모리 장치들이 기판에 장착된 메모리 모듈이 주로 사용된다.
최근, 메모리 모듈에는 외부에서 수신되는 신호 및 데이터를 버퍼링하여 메모리 모듈에 장착된 반도체 메모리 장치들에 제공하기 위한 메모리 버퍼를 포함한다. 반도체 메모리 장치 중에서 DDR3(Dynamic Random Access Memory)들이 장착된 메모리 모듈에는 메모리 버퍼에 모드 레지스터 제어(CMR) 제어 기능이 들어 있어서 메모리 버퍼의 출력신호들을 다양하게 제어한다. 예를 들면, 모드 레지스터 제어(CMR) 신호는 반도체 메모리 장치(DDR3)들에 전달되는 신호의 크기 또는 지연시간 등을 조절할 수 있다.
종래에는 모드 레지스터 제어(CMR) 제어 기능을 갖는 반도체 메모리 장치들을 포함하는 메모리 모듈이 복수의 랭크를 가질 때 병렬 테스트 모드로 진입하기 어려운 문제가 있었다.
본 발명의 목적은 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생하는 메모리 버퍼를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 버퍼를 포함하는 메모리 모듈을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 메모리 버퍼를 포함하는 메모리 모듈을 제공하는 것이다.
본 발명의 또 다른 목적은 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생하는 메모리 모듈의 모드 설정 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 버퍼는 제어 회로 및 모드 선택회로를 포함한다.
제어 회로는 제 1 칩 선택신호, 제 2 칩 선택신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입(write) 인에이블 신호에 기초하여 모드 제어신호를 발생한다. 모드 선택회로는 상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 버퍼는 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 또는 상기 기입(write) 인에이블 신호가 인에이블 상태일 때 상기 병렬 테스트 모드에 진입할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 버퍼는 상기 병렬 테스트 모드에서, 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호에 대응하는 상기 메모리 버퍼의 출력신호들은 모두 인에이블 상태일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 버퍼는 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호가 모두 디스에이블 상태일 때 상기 모드 레지스터 제어 모드에 진입할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 버퍼는 상기 모드 레지스터 제어 모드에서, 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호에 대응하는 상기 메모리 버퍼의 출력신호들은 모두 디스에이블 상태일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 버퍼는 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호에 대응하는 상기 메모리 버퍼의 출력신호들이 모두 인에이블 상태일 때 상기 병렬 테스트 모드에 진입할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 버퍼는 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호에 대응하는 상기 메모리 버퍼의 출력신호들이 모두 디스에이블 상태일 때 상기 모드 레지스터 제어 모드에 진입할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 NOR 게이트, NAND 게이트 및 AND 게이트를 포함할 수 있다.
NOR 게이트는 상기 제 1 칩 선택신호와 상기 제 2 칩 선택신호에 대해 비논리합 연산을 수행한다. NAND 게이트는 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호에 대해 비논리곱 연산을 수행한다. AND 게이트는 상기 NOR 게이트의 출력신호와 상기 NAND 게이트의 출력신호에 대해 논리곱 연산을 수행하여 상기 모드 제어신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 버퍼는 데이터를 버퍼링하기 위한 적어도 하나의 레지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 버퍼는 버퍼의 기능과 클럭 발생기의 기능을 가질 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 모듈은 기판, 복수의 반도체 메모리 장치 및 메모리 버퍼를 포함한다.
반도체 메모리 장치들 각각은 상기 기판의 표면에 장착되고 커맨드/어드레스 신호(C/A) 및 데이터 신호에 응답하여 동작한다. 메모리 버퍼는 제 1 칩 선택신호, 제 2 칩 선택신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호에 기초하여 모드 제어신호를 발생하고, 상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 병렬 테스트 모드에서, 상기 메모리 모듈은 복수의 랭크로 구성되고, 상기 랭크들은 동시에 테스트될 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러, 메모리 버퍼 및 메모리 모듈을 포함한다.
메모리 컨트롤러는 제 1 칩 선택신호, 제 2 칩 선택신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입(write) 인에이블 신호를 발생한다. 메모리 버퍼는 상기 제 1 칩 선택신호, 상기 제 2 칩 선택신호, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호에 기초하여 모드 제어신호를 발생하고, 상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생한다. 메모리 모듈에는 상기 병렬 테스트 모드와 상기 모드 레지스터 제어 모드에 응답하여 동작하는 반도체 메모리 장치들이 장착된다.
본 발명의 하나의 실시형태에 따른 메모리 모듈의 모드 설정 방법은 제 1 칩 선택신호, 제 2 칩 선택신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입(write) 인에이블 신호에 기초하여 모드 제어신호를 발생하는 단계, 및 상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 모드 제어신호를 발생하는 단계는 상기 제 1 칩 선택신호와 상기 제 2 칩 선택신호에 대해 비논리합 연산을 수행하고 제 1 출력신호를 발생하는 단계, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호에 대해 비논리곱 연산을 수행하고 제 2 출력신호를 발생하는 단계, 및 상기 제 1 출력신호와 상기 제 2 출력신호에 대해 논리곱 연산을 수행하여 상기 모드 제어신호를 발생하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 버퍼는 제 1 칩 선택신호들, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호의 로직 상태에 따라 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생하는 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 버퍼를 포함하는 메모리 시스템은 모드 레지스터 제어 모드를 갖는 메모리 시스템에서 복수의 랭크를 갖는 메모리 모듈을 동시에 테스트할 수 있으므로 테스트 시간이 짧다.
도 1은 본 발명의 하나의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템을 구성하는 메모리 버퍼의 입력신호들과 출력신호들의 로직 상태에 따른 메모리 시스템의 동작 모드들의 예를 나타내는 표이다.
도 3은 도 1의 메모리 시스템을 구성하는 메모리 버퍼의 입력신호들과 출력신호들의 로직 상태를 이용하여 도 1의 메모리 시스템에서 사용되는 커맨드들을 정의한 표이다.
도 4는 도 1의 메모리 시스템을 구성하는 메모리 버퍼의 하나의 예를 나타내는 회로도이다.
도 5는 본 발명의 실시예에 따른 메모리 버퍼를 포함하는 메모리 모듈의 하나의 예를 나타내는 평면도이다.
도 6은 도 5에 도시된 메모리 모듈의 단면도이다.
도 7은 본 발명의 하나의 실시예에 따른 메모리 모듈의 모드 설정 방법을 나타내는 흐름도이다.
도 8은 도 7의 흐름도에 있는 모드 제어신호를 발생하는 과정을 나타내는 흐름도이다.
도 9는 도 1에 도시된 메모리 시스템의 초기 동작 과정을 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 메모리 시스템(100)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110), 메모리 모듈(120) 및 메모리 모듈(120)의 표면에 장착된 메모리 버퍼(130)를 포함한다.
메모리 컨트롤러(110)는 제 1 칩 선택신호(DCS0B), 제 2 칩 선택신호(DCS1B), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입(write) 인에이블 신호(WEB)를 발생한다. 메모리 버퍼(130)는 제 1 칩 선택신호(DCS0B), 제 2 칩 선택신호(DCS1B), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)에 기초하여 모드 제어신호를 발생하고, 상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생한다. 메모리 모듈(120)은 상기 병렬 테스트 모드와 상기 모드 레지스터 제어 모드에 응답하여 동작하는 반도체 메모리 장치들이 장착된다.
도 1에 있는 신호들의 부호들에서 "B"는 부정(negation)을 나타낸다. 예를 들어, RASB는 RAS와 로직 상태가 반대인 신호를 나타낸다. 다시 말해, 로우 어드레스 스트로브 신호(RASB)는 로직 로우 상태일 때 인에이블 되는 신호이다.
도 1에서, 메모리 버퍼(130)의 출력신호들(QCS0B, QCS1B)의 로직 상태에 따라 상기 병렬 테스트 모드와 상기 모드 레지스터 제어(mode register control) 모드가 결정된다. 예를 들어, QCS0B가 인에이블 상태이고 QCS1B가 인에이블 상태일 때, 메모리 모듈(120)은 병렬 테스트 모드에서 동작하고, QCS0B가 디스에이블 상태이고 QCS1B가 디스에이블 상태일 때, 메모리 모듈(120)은 모드 레지스터 제어 모드에서 동작한다. 병렬 테스트 모드에서 QCS0B는 메모리 모듈(120)의 제 1 랭크(RANK0)를 활성화시키고, QCS1B는 제 2 랭크(RANK1)를 활성화시킬 수 있다.
도 2는 도 1의 메모리 시스템(100)을 구성하는 메모리 버퍼의 입력신호들과 출력신호들의 로직 상태에 따른 메모리 시스템(100)의 동작 모드들의 예를 나타내는 표이다.
도 2를 참조하면, 제 1 칩 선택신호(DCS0B)가 디스에이블 상태(D)이고, 제 2 칩 선택신호(DCS1B)가 디스에이블 상태(D)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 디스에이블 상태(D)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 디스에이블 상태(D)일 때, 메모리 모듈(120)은 디스에이블(DISABLE) 된다. 제 1 칩 선택신호(DCS0B)가 디스에이블 상태(D)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 디스에이블 상태(D)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 인에이블 상태(E)일 때, 메모리 모듈(120)은 정상 모드(NORMAL)에서 동작한다. 또한, 제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 디스에이블 상태(D)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 디스에이블 상태(D)일 때, 메모리 모듈(120)은 정상 모드(NORMAL)에서 동작한다. 제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 디스에이블 상태(D)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 디스에이블 상태(D)일 때, 메모리 모듈(120)은 모드 레지스터 제어 모드(CMR)에서 동작한다. 제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 인에이블 상태(E)일 때, 메모리 모듈(120)은 병렬 테스트 모드(PTB)에서 동작한다.
도 3은 도 1의 메모리 시스템을 구성하는 메모리 버퍼의 입력신호들과 출력신호들의 로직 상태를 이용하여 도 1의 메모리 시스템에서 사용되는 커맨드들을 정의한 표이다.
도 3을 참조하면, 제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB)가 디스에이블 상태(D)이고, 칼럼 어드레스 스트로브 신호(CASB)가 디스에이블 상태(D)이고, 기입 인에이블 신호(WEB)가 디스에이블 상태(D)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 디스에이블 상태(D)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 디스에이블 상태(D)일 때 모드 레지스터 제어 모드(CMR) 커맨드가 인에이블 되고, 이 조건에서의 동작 모드는 모드 레지스터 제어 모드(CMR)로 정의된다.
제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB)가 인에이블 상태(E)이고, 칼럼 어드레스 스트로브 신호(CASB)가 인에이블 상태(E)이고, 기입 인에이블 신호(WEB)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 인에이블 상태(E)일 때 MRS(Mode Register Set) 커맨드 또는 레벨링(lEVELING) 커맨드가 인에이블된다. MRS(Mode Register Set) 또는 EMRS(Extended MRS) 커맨드는 메모리 모듈에 장착된 반도체 메모리 장치들의 동작을 위한 모드를 설정하는데 사용되는 커맨드이다. 레벨링 커맨드는 클럭신호(CLOCK)와 데이터 스트로브 신호(DQS)의 에지(edge)를 맞추는 데 사용되는 커맨드이다.
제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB)가 디스에이블 상태(D)이고, 칼럼 어드레스 스트로브 신호(CASB)가 디스에이블 상태(D)이고, 기입 인에이블 신호(WEB)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 인에이블 상태(E)일 때 출력 임피던스 조절 커맨드(ZQCAL)가 인에이블 된다.
제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB)가 인에이블 상태(E)이고, 칼럼 어드레스 스트로브 신호(CASB)가 디스에이블 상태(D)이고, 기입 인에이블 신호(WEB)가 디스에이블 상태(D)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 인에이블 상태(E)일 때 액티브 커맨드(ACT)가 인에이블 된다.
제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB)가 디스에이블 상태(D)이고, 칼럼 어드레스 스트로브 신호(CASB)가 인에이블 상태(E)이고, 기입 인에이블 신호(WEB)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 인에이블 상태(E)일 때 라이트(write) 커맨드(WR)가 인에이블 된다.
제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB)가 디스에이블 상태(D)이고, 칼럼 어드레스 스트로브 신호(CASB)가 인에이블 상태(E)이고, 기입 인에이블 신호(WEB)가 디스에이블 상태(D)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 인에이블 상태(E)일 때 리드(read) 커맨드(RD)가 인에이블 된다.
제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB)가 인에이블 상태(E)이고, 칼럼 어드레스 스트로브 신호(CASB)가 디스에이블 상태(D)이고, 기입 인에이블 신호(WEB)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 인에이블 상태(E)일 때 프리차지(precharge) 커맨드(PRE)가 인에이블 된다.
도 3의 표에 있는 커맨드들이 인에이블 되면, 메모리 시스템(100)은 해당 동작 모드에 진입하게 된다. 예를 들어, 라이트(write) 커맨드(WR)가 인에이블 되면 메모리 시스템(100)은 라이트 동작 모드에 진입한다. 도 3의 표에서, 모드 레지스터 제어 모드(CMR)를 제외한 동작 모드들(MRS, LEVELING, ZQCAL, ACT, WR, RD, PRE)에서 병렬 테스트가 가능하다. 즉, 도 2에 도시된 바와 같이, 제 1 칩 선택신호(DCS0B)가 인에이블 상태(E)이고, 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 1 출력신호(QCS0B)가 인에이블 상태(E)이고, 메모리 버퍼(130)의 제 2 출력신호(QCS1B)가 인에이블 상태(E)일 때 메모리 모듈(120)의 병렬 테스트가 가능하다.
도 4는 도 1의 메모리 시스템(100)을 구성하는 메모리 버퍼(130)의 하나의 예를 나타내는 회로도이다. 도 4에는 메모리 버퍼(130)의 일부분인 동작 모드를 설정하는 회로만 도시하였지만, 메모리 버퍼(130)는 메모리 컨트롤러(110)로부터 데이터와 어드레스를 수신하고 버퍼링하여 버퍼링된 데이터와 어드레스를 메모리 모듈(120)에 장착된 반도체 메모리 장치들(미도시)에 제공하는 적어도 하나의 레지스터(register)를 포함할 수 있다. 메모리 버퍼(130)는 버퍼의 기능과 클럭 발생기의 기능을 가질 수 있다.
도 4를 참조하면, 메모리 버퍼(130a)는 제어 회로(136) 및 모드 선택회로(137)를 포함한다.
제어 회로(136)는 제 1 칩 선택신호(DCS0B), 제 2 칩 선택신호(DCS1B), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입(write) 인에이블 신호(WEB)에 기초하여 모드 제어신호(CONT)를 발생한다. 모드 선택회로(137)는 모드 제어신호(CONT)에 응답하여 병렬 테스트 모드(PTB MODE)와 모드 레지스터 제어 모드(CMR MODE)를 선택적으로 발생한다.
예를 들어, 모드 제어신호(CONT)가 로직 하이 상태이면 모드 선택회로(137)는 병렬 테스트 모드(PTB MODE)를 발생하고, 모드 제어신호(CONT)가 로직 로우 상태이면 모드 선택회로(137)는 모드 레지스터 제어 모드(CMR MODE)를 발생할 수 있다. 병렬 테스트 모드(PTB MODE)에서 제 1 칩 선택신호(DCS0B)와 제 2 칩 선택신호(DCS1B)가 모두 인에이블 상태(E)이고, 모드 레지스터 제어 모드(CMR MODE)에서 제 1 칩 선택신호(DCS0B)와 제 2 칩 선택신호(DCS1B)가 모두 디스에이블 상태(D)일 수 있다.
제어 회로(136)는 NOR 게이트(131), NAND 게이트(133) 및 AND 게이트(135)를 포함한다.
NOR 게이트(131)는 제 1 칩 선택신호(DCS0B)와 제 2 칩 선택신호(DCS1B)에 대해 비논리합 연산을 수행한다. NAND 게이트(133)는 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)에 대해 비논리곱 연산을 수행한다. AND 게이트(135)는 NOR 게이트(131)의 출력신호와 NAND 게이트(133)의 출력신호에 대해 논리곱 연산을 수행하여 모드 제어신호(CONT)를 발생한다.
메모리 버퍼(130a)는 제 1 칩 선택신호(DCS0B) 및 제 2 칩 선택신호(DCS1B)가 모두 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 또는 기입(write) 인에이블 신호(WEB)가 인에이블 상태(E)일 때 상기 병렬 테스트(PTB) 모드에 진입한다.
메모리 버퍼(130a)는 제 1 칩 선택신호(DCS0B) 및 제 2 칩 선택신호(DCS1B)가 모두 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입(write) 인에이블 신호(WEB)가 모두 디스에이블 상태(D)일 때 모드 레지스터 제어(CMR) 모드에 진입한다.
도 5는 본 발명의 실시예에 따른 메모리 버퍼를 포함하는 메모리 모듈의 하나의 예를 나타내는 평면도이다. 도 5의 메모리 모듈은 반도체 메모리 장치들에 입력 또는 출력되는 데이터를 버퍼링하는 메모리 버퍼를 포함하는 듀얼 인 라인 메모리 모듈(Dual In line Memory Module: DIMM)일 수 있다.
도 5를 참조하면, 메모리 모듈(120a)은 PCB(Printed Circuit Board)(121) 상에 배치된 반도체 메모리 장치들(M1~M8) 및 메모리 버퍼(123)를 포함한다. 도 5의 평면도에는 PCB(121)의 상부에 배치된 8 개의 반도체 메모리 장치들(M1~M8)만 표시되어 있지만, 메모리 모듈(121a)은 PCB(121)의 하부에 배치된 8 개의 반도체 메모리 장치들도 포함할 수 있다. 메모리 버퍼(123)는 도 1에 도시된 메모리 버퍼(130)와 동일한 구성을 가질 수 있다.
메모리 버퍼(123)는 도 1 및 도 4에 도시된 바와 같이, 데이터와 어드레스를 버퍼링하는 기능뿐만 아니라, 제 1 칩 선택신호(DCS0B), 제 2 칩 선택신호(DCS1B), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)에 기초하여 모드 제어신호를 발생하고, 상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생한다. 메모리 모듈(120)에 장착된 반도체 메모리 장치들은 상기 병렬 테스트 모드와 상기 모드 레지스터 제어 모드에 응답하여 동작한다.
PCB(121) 상에 배치되어 있는 복수의 모듈 탭(TAPS)은 메모리 모듈과 외부 장치 사이에서 신호를 송수신하는 통로 기능을 한다. 도 5의 메모리 모듈에서, 신호가 전송되는 버스들은 생략되었다. 반도체 메모리 장치들(M1~M8) 각각은 기판(121)의 표면에 장착되고 커맨드/어드레스 신호(C/A) 및 데이터 신호에 응답하여 동작할 수 있다.
도 6은 도 5에 도시된 메모리 모듈(120a)의 단면도이다.
도 6을 참조하면, 메모리 모듈(120b)은 하나의 기판(121)의 양면에 복수의 반도체 메모리 장치들을 포함한다. 메모리 모듈(120b)의 상부 면에는 반도체 메모리 장치들(M1~M8) 및 메모리 버퍼(123)를 포함하고, 메모리 모듈(121)의 하부 면에는 반도체 메모리 장치들(M9~M16)을 포함한다.
도 6에는 메모리 버퍼(123)가 기판(121)의 상부 면에 장착되어 있지만, 메모리 버퍼(123)는 기판(121)의 하부 면에 장착될 수도 있다. 또한, 메모리 버퍼(123)는 기판(121)의 상부 면과 하부 면에 모두 장착될 수도 있다.
도 1 내지 도 6을 참조하여 상술한 바와 같이, 메모리 시스템(100)의 메모리 버퍼(130)는 메모리 모듈(120)에 장착되고, 칩 선택신호들, 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)에 기초하여 병렬 테스트(PTB) 모드와 모드 레지스터 제어(CMR) 모드를 선택적으로 발생한다.
따라서, 메모리 시스템(100)은 메모리 시스템(100)의 메모리 버퍼(130)가 모드 레지스터 제어(CMR) 모드를 갖는 경우에도, 칩 선택신호들, 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)의 로직 상태의 조합을 이용하여 병렬 테스트(PTB) 모드에 진입할 수 있다. 즉, 본 발명의 실시예에 따른 메모리 시스템(100)은 메모리 버퍼(130)가 모드 레지스터 제어(CMR) 모드를 갖는 경우에도, 메모리 모듈을 구성하는 랭크들을 동시에 테스트할 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 버퍼를 포함하는 메모리 시스템은 테스트 시간을 줄일 수 있다.
도 7은 본 발명의 하나의 실시예에 따른 메모리 모듈의 모드 설정 방법을 나타내는 흐름도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 메모리 모듈의 모드 설정 방법은 다음과 같다.
1) 제 1 칩 선택신호, 제 2 칩 선택신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입(write) 인에이블 신호에 기초하여 모드 제어신호를 발생한다(S1).
2) 상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생한다(S2).
도 8은 도 7의 흐름도에 있는 모드 제어신호를 발생하는 과정을 나타내는 흐름도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 메모리 모듈의 모드 설정 방법의 모드 제어신호를 발생하는 과정은 다음과 같다.
1) 상기 제 1 칩 선택신호와 상기 제 2 칩 선택신호에 대해 비논리합 연산을 수행하고 제 1 출력신호를 발생한다(S11).
2) 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호에 대해 비논리곱 연산을 수행하고 제 2 출력신호를 발생한다(S12).
3) 상기 제 1 출력신호와 상기 제 2 출력신호에 대해 논리곱 연산을 수행하여 상기 모드 제어신호를 발생한다(S13).
도 1 내지 도 6을 참조하여 상술한 바와 같이, 메모리 모듈의 모드 설정 방법은 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 또는 상기 기입(write) 인에이블 신호가 인에이블 상태일 때 상기 병렬 테스트 모드에 진입할 수 있다. 또한, 메모리 모듈의 모드 설정 방법은 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호가 모두 디스에이블 상태일 때 상기 모드 레지스터 제어 모드에 진입할 수 있다.
도 9는 도 1에 도시된 메모리 시스템의 초기 동작 과정을 나타내는 흐름도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 시스템의 초기 동작 과정 다음과 같다.
1) 메모리 시스템에 전원을 인가한다(S21).
2) 메모리 모듈에 장착된 메모리 버퍼를 초기화 한다(S22). 이 때 모드 레지스터 제어(CMR) 커맨드가 인에이블 된다.
3) 메모리 모듈에 장착된 반도체 메모리 장치를 초기화 한다(S23). 이 때 반도체 메모리 장치의 모드 레지스터 셋(MRS) 신호가 인에이블 된다.
4) 클럭신호(CLOCK)와 데이터 스트로브 신호(DQS)의 에지(edge)를 맞추는 데 사용되는 레벨링 커맨드가 인에이블 된다(S24).
5) 출력 임피던스 조절 커맨드(ZQCAL)가 인에이블 된다(S25).
6) 액티브 커맨드(ACT), 라이트 커맨드(WR), 리드 커맨드(RD), 프리차지 커맨드(PRE) 등의 커맨드들이 인에이블 된다.
상기 메모리 모듈에 장착된 메모리 버퍼를 초기화 하는 단계(S22)에서, 제 1 칩 선택신호(DCS0B) 및 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 및 기입 인에이블 신호(WEB)가 디스에이블 상태(D)일 때, 메모리 버퍼(130)의 제 1 출력신호(QCS0B) 및 제 2 출력신호(QCS1B)가 디스에이블 상태(D)가 되며 모드 레지스터 제어 커맨드(CMR)가 인에이블 된다. 이 조건에서 메모리 시스템은 모드 레지스터 제어(CMR) 모드로 진입한다.
상기 메모리 모듈에 장착된 반도체 메모리 장치를 초기화 하는 단계(S23) 이후, 제 1 칩 선택신호(DCS0B) 및 제 2 칩 선택신호(DCS1B)가 인에이블 상태(E)이고, 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 또는 기입 인에이블 신호(WEB)가 인에이블 상태(E)일 때, 메모리 버퍼(130)의 제 1 출력신호(QCS0B) 및 제 2 출력신호(QCS1B)가 인에이블 상태(E)가 되며, 이 조건에서 메모리 시스템은 병렬 테스트(PTB) 모드로 진입한다.
상기에서는 주로 2개의 랭크를 갖는 메모리 모듈을 예로 들어 설명했지만, 본 발명의 메모리 버퍼는 복수 개의 랭크를 갖는 메모리 모듈에 적용할 수 있다.
본 발명은 메모리 시스템에 적용이 가능하며, 특히 메모리 버퍼를 갖는 메모리 모듈을 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 메모리 시스템
110: 메모리 컨트롤러
120: 메모리 모듈
130: 메모리 버퍼

Claims (10)

  1. 제 1 칩 선택신호, 제 2 칩 선택신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입(write) 인에이블 신호에 기초하여 모드 제어신호를 발생하는 제어 회로; 및
    상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생하는 모드 선택회로를 포함하는 메모리 버퍼.
  2. 제 1 항에 있어서, 상기 메모리 버퍼는
    상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 또는 상기 기입(write) 인에이블 신호가 인에이블 상태일 때 상기 병렬 테스트 모드에 진입하는 것을 특징으로 하는 메모리 버퍼.
  3. 제 2 항에 있어서, 상기 메모리 버퍼는
    상기 병렬 테스트 모드에서, 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호에 대응하는 상기 메모리 버퍼의 출력신호들은 모두 인에이블 상태인 것을 특징으로 하는 메모리 버퍼.
  4. 제 1 항에 있어서, 상기 메모리 버퍼는
    상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호가 모두 디스에이블 상태일 때 상기 모드 레지스터 제어 모드에 진입하는 것을 특징으로 하는 메모리 버퍼.
  5. 제 4 항에 있어서, 상기 메모리 버퍼는
    상기 모드 레지스터 제어 모드에서, 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호에 대응하는 상기 메모리 버퍼의 출력신호들은 모두 디스에이블 상태인 것을 특징으로 하는 메모리 버퍼.
  6. 제 1 항에 있어서, 상기 메모리 버퍼는
    상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호에 대응하는 상기 메모리 버퍼의 출력신호들이 모두 인에이블 상태일 때 상기 병렬 테스트 모드에 진입하는 것을 특징으로 하는 메모리 버퍼.
  7. 제 1 항에 있어서, 상기 메모리 버퍼는
    상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호가 모두 인에이블 상태이고, 상기 제 1 칩 선택신호 및 상기 제 2 칩 선택신호에 대응하는 상기 메모리 버퍼의 출력신호들이 모두 디스에이블 상태일 때 상기 모드 레지스터 제어 모드에 진입하는 것을 특징으로 하는 메모리 버퍼.
  8. 제 1 항에 있어서, 상기 제어 회로는
    상기 제 1 칩 선택신호와 상기 제 2 칩 선택신호에 대해 비논리합 연산을 수행하는 NOR 게이트;
    상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호에 대해 비논리곱 연산을 수행하는 NAND 게이트; 및
    상기 NOR 게이트의 출력신호와 상기 NAND 게이트의 출력신호에 대해 논리곱 연산을 수행하여 상기 모드 제어신호를 발생하는 AND 게이트를 포함하는 것을 특징으로 하는 메모리 버퍼.
  9. 기판;
    상기 기판의 표면에 장착되고 커맨드/어드레스 신호(C/A) 및 데이터 신호에 응답하여 동작하는 복수의 반도체 메모리 장치; 및
    제 1 칩 선택신호, 제 2 칩 선택신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호에 기초하여 모드 제어신호를 발생하고, 상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생하는 메모리 버퍼를 포함하는 메모리 모듈.
  10. 제 1 칩 선택신호, 제 2 칩 선택신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입(write) 인에이블 신호를 발생하는 메모리 컨트롤러;
    상기 제 1 칩 선택신호, 상기 제 2 칩 선택신호, 상기 로우 어드레스 스트로브 신호, 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 인에이블 신호에 기초하여 모드 제어신호를 발생하고, 상기 모드 제어신호에 응답하여 병렬 테스트 모드와 모드 레지스터 제어 모드를 선택적으로 발생하는 메모리 버퍼; 및
    상기 병렬 테스트 모드와 상기 모드 레지스터 제어 모드에 응답하여 동작하는 반도체 메모리 장치들이 장착된 메모리 모듈을 포함하는 메모리 시스템.
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