JP2004013979A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004013979A JP2004013979A JP2002164863A JP2002164863A JP2004013979A JP 2004013979 A JP2004013979 A JP 2004013979A JP 2002164863 A JP2002164863 A JP 2002164863A JP 2002164863 A JP2002164863 A JP 2002164863A JP 2004013979 A JP2004013979 A JP 2004013979A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock signal
- internal clock
- terminal
- external clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 230000010355 oscillation Effects 0.000 claims description 85
- 238000013523 data management Methods 0.000 claims description 10
- 102100020800 DNA damage-regulated autophagy modulator protein 1 Human genes 0.000 description 60
- 101000931929 Homo sapiens DNA damage-regulated autophagy modulator protein 1 Proteins 0.000 description 60
- 239000000872 buffer Substances 0.000 description 42
- 238000010586 diagram Methods 0.000 description 18
- 230000003111 delayed effect Effects 0.000 description 17
- 230000000630 rising effect Effects 0.000 description 11
- 101150003196 PCS1 gene Proteins 0.000 description 10
- 101150071172 PCS2 gene Proteins 0.000 description 10
- 101100493726 Phalaenopsis sp. BIBSY212 gene Proteins 0.000 description 10
- 101100030895 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RPT4 gene Proteins 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
- H03K3/0322—Ring oscillators with differential cells
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00208—Layout of the delay element using FET's using differential stages
Landscapes
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】外部から供給されるの外部クロック信号に載ったノイズの侵入を防ぎ、外部へ出力するＤＱ信号と外部クロック信号との間のへクロストークノイズを抑制することが可能な半導体装置を提供する。
【解決手段】内部クロック発生部２と、データ管理部４とを具備する半導体装置を用いる。内部クロック発生部２は、外部クロック信号ＣＬＫ０に基づいて、外部クロック信号ＣＬＫ０に対して同期制御された内部クロック信号ＣＬＫを出力する。データ管理部４は、内部クロック信号ＣＬＫを用いて、データ処理の動作を行う。そして、データ管理部４は、動作に基づいて、内部クロック発生部２での同期制御を制御する。動作がデータの読み出しの場合、同期制御を中断又は抑制するように内部クロック生成部２を制御する。
【選択図】 図１
【解決手段】内部クロック発生部２と、データ管理部４とを具備する半導体装置を用いる。内部クロック発生部２は、外部クロック信号ＣＬＫ０に基づいて、外部クロック信号ＣＬＫ０に対して同期制御された内部クロック信号ＣＬＫを出力する。データ管理部４は、内部クロック信号ＣＬＫを用いて、データ処理の動作を行う。そして、データ管理部４は、動作に基づいて、内部クロック発生部２での同期制御を制御する。動作がデータの読み出しの場合、同期制御を中断又は抑制するように内部クロック生成部２を制御する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭのようなクロック端子を有しデータを入出力する半導体装置に関する。
【０００２】
【従来の技術】
クロック端子を有しデータを入出力する従来の半導体装置の例として、ＤＲＡＭにおけるクロック信号について説明する。
図９は、従来のＤＲＡＭの構成を示すブロック図である。図９では、クロック信号に関わる構成を示している。ＤＲＡＭ１０１は、クロック入力バッファ１０３、ＤＲＡＭコア１０４、ＤＱ出力部１０５及びＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）１０６を具備する。
【０００３】
クロック入力バッファ１０３は、ＤＲＡＭ１０１の外部から伝送された外部クロック信号を入力される。そして、外部クロック信号をそのまま（又は増幅して）内部クロック信号としてＤＲＡＭコア１０４及びＤＬＬ１０６へ出力する。
ＤＲＡＭコア１０４は、内部クロック信号に基づいて、データの読出し、書込み、消去等の動作を行う。特に、読出し動作を行なった場合、出力信号（読出しデータ）をＤＱ信号としてＤＱ出力部１０５へ出力する。
ＤＬＬ１０６は、内部クロック信号に基づいて、内部クロック信号を所定の遅延時間分だけ遅延させて改めて内部クロック信号としてＤＱ出力部１０５へ出力する。
ＤＱ出力部１０５は、ＤＱ信号を、ＤＬＬ１０６から出力された内部クロック信号のタイミングでＤＲＡＭ１０１の外部へ出力する。
【０００４】
ＤＱ信号をＤＲＡＭ１０１から出力する出力端子であるＤＱ端子は、外部クロック信号をＤＲＡＭ１０１へ入力する入力端子であるＣＬＫ端子と近い位置にある。そのため、ＤＲＡＭ１０１のデータ読出し時に、ＤＱ端子（又はその近傍）とＣＬＫ端子（又はその近傍）との間でクロストークが発生する場合がある。その場合、データ読出し時のＤＱ信号の同相成分クロストークノイズを受けて、ＤＲＡＭ１０１へ入力される外部クロック信号のタイミングノイズが大きくなる。
【０００５】
ＤＲＡＭのようなクロック端子を有し、データを入出力する半導体装置において、外部から供給されるクロック信号に載ったノイズによる影響を受けないようにする技術が求められている。
ＤＲＡＭのような外部クロック端子を有し、データを入出力する半導体装置において、外部へ出力するデータ出力信号と、外部から供給されるクロック信号との間のクロストークの影響を抑制する技術が望まれている。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は、外部から供給されるクロック信号に載ったノイズによる影響を受けることのない半導体装置を提供することである。
また、本発明の他の目的は、外部へ出力するデータ出力信号と、外部から供給されるクロック信号との間のクロストークの影響を抑制することが可能な半導体装置を提供することである。
【０００７】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
従って、上記課題を解決するために、本発明の半導体装置は、内部クロック発生部（２）と、データ管理部（４）とを具備する。
内部クロック発生部（２）は、外部クロック信号（ＣＬＫ０）に基づいて、外部クロック信号（ＣＬＫ０）に対して同期制御された内部クロック信号（ＣＬＫ）を出力する。データ管理部（４）は、内部クロック信号（ＣＬＫ）を用いて、データ処理の動作を行う。
そして、データ管理部（４）は、その動作に基づいて、内部クロック発生部（２）でのその同期制御を制御する。
上記データ処理としては、データの読出し、書込み、消去などがある。
【０００９】
また、本発明の半導体装置において、データ管理部（４）は、その動作がデータの読み出しの場合、その同期制御を中断又は抑制するように内部クロック生成部（２）を制御する。
【００１０】
また、本発明の半導体装置は、内部クロック発生部（２）と、データ管理部（４）とを具備する。
内部クロック発生部（２）は、外部クロック信号（ＣＬＫ０）に基づいて、外部クロック信号（ＣＬＫ０）に対して同期制御された内部クロック信号（ＣＬＫ）を出力する。データ管理部（４）は、内部クロック信号（ＣＬＫ）を用いて、データ処理の動作を行う。
そして、内部クロック生成部（２）は、その動作がデータの読み出しの場合、内部クロック信号（ＣＬＫ）を自励発振する。
【００１１】
また、本発明の半導体装置は、データ管理部（４）が、その動作に基づいて、内部クロック発生部（２）を制御する制御信号（ＣＴＳ）を出力する。そして、内部クロック発生部（２）は、制御信号（ＣＴＳ）に基づいて、その同期制御を行う。
【００１２】
また、本発明の半導体装置は、内部クロック生成部（２）が、フェイズロックトループ回路（ＰＬＬ）を含む。
【００１３】
更に、本発明の半導体装置は、内部クロック生成部（２）が、同期判定部（１１）と、発振制御部（１２）と、制御発振部（１３）とを備える。
同期判定部（１１）は、内部クロック信号（ＣＬＫ）と外部クロック信号（ＣＬＫ０）とに基づいて、内部クロック信号（ＣＬＫ）と外部クロック信号（ＣＬＫ０）との同期状態を示す同期判定信号（ＰＤ１、ＰＤ２）を出力する。発振制御部（１２）は、同期判定信号（ＰＤ１、ＰＤ２）と制御信号（ＣＴＳ）とに基づいて、内部クロック信号（ＣＬＫ）の特性を制御する発振制御信号（ＣＴ）を出力する。制御発振部（１３）は、発振制御信号（ＣＴ）に基づいて、新たな内部クロック信号（ＣＬＫ）を出力する。
そして、制御発振部（１３）は、新たな内部クロック信号（ＣＬＫ）を同期判定部（１１）へ出力する。
【００１４】
更に、本発明の半導体装置は、外部クロック端子（５５−１）と、出力端子（５２−１／５３−１／５４−１）と、反転出力端子（５２−２／５３−２／５４−２）とを具備する。
外部クロック端子（５５−１）は、外部クロック信号（ＣＬＫ０）を外部から入力される。出力端子（５２−１／５３−１／５４−１）は、外部クロック端子（５５−１）の近傍に配設され、データを示すデータ信号（ＤＱ１／ＤＱ２／ＤＱ３）を外部へ出力する。反転出力端子（５２−２／５３−２／５４−２）は、出力端子（５２−１／５３−１／５４−１）と外部クロック端子（５５−１）の近傍に配設され、データ信号（ＤＱ１／ＤＱ２／ＤＱ３）を反転した反転データ信号（ＤＱ１Ｂ／ＤＱ２Ｂ／ＤＱ３Ｂ）を外部へ出力する。
【００１５】
更に、本発明の半導体装置は、出力端子（５２−１／５３−１／５４−１）と外部クロック端子（５５−１）との距離、及び、反転出力端子（５２−２／５３−２／５４−２）と外部クロック端子（５５−１）との距離は、予め設定された相違の範囲内で等しい。
【００１６】
更に、本発明の半導体装置は、外部クロック端子（５５−１）の近傍に配設され、外部クロック信号（ＣＬＫ０）を反転した反転外部クロック信号（ＣＬＫ０Ｂ）を外部から入力される反転外部クロック端子（５５−２）を更に具備する。
そして、出力端子（５２−１／５３−１／５４−１）と外部クロック端子（５５−１）及び反転外部クロック端子（５５−２）の組との距離、及び、反転出力端子（５２−２／５３−２／５４−２）と組との距離は、予め設定された相違の範囲内で等しい。
【００１７】
更に、本発明の半導体装置は、データ信号（ＤＱ１／ＤＱ２／ＤＱ３）に基づいて、反転データ信号（ＤＱ１Ｂ／ＤＱ２Ｂ／ＤＱ３Ｂ）を反転出力端子（５２−２／５３−２／５４−２）へ出力する反転データ信号出力部（６２）を更に具備する。
【００１８】
更に、本発明の半導体装置は、反転出力端子（５２−２／５３−２／５４−２）が、反転出力端子（５２−２／５３−２／５４−２）の近傍で終端（６７）されている。
【００１９】
【発明の実施の形態】
以下、本発明である半導体装置の実施の形態に関して、添付図面を参照して説明する。
【００２０】
まず、本発明である半導体装置を適用したＤＲＡＭの実施の形態における構成について説明する。
図１は、本発明である半導体装置を適用したＤＲＡＭの実施の形態における構成を示すブロック図である。図１では、クロック信号に関わる構成を示している。
【００２１】
本発明である半導体装置を適用したＤＲＡＭは、ＤＲＡＭ内に内部クロック信号生成回路（ＰＬＬ）を内蔵する。そして、外部クロック信号と内部クロック信号とを隔離し、外部クロックに同期するように発振制御された内部クロック信号を用いて動作を行う。また、Ｒｅａｄ時（データ読出し時）には内部クロック生成回路の発振制御を停止（または抑制）し、Ｒｅａｄ時に発生する外部クロック信号のクロックノイズから内部クロック信号を守る。
また、外部クロック信号用の端子周辺に設けられているＤＱ信号用のＤＱ端子の近傍に、その反転信号であるＤＱＢ信号を出力するＤＱＢ端子（及びＤＱＢ信号を生成するＤＱＢ出力部）を設ける。ＤＱ信号による外部クロック信号へのクロストークノイズは、ＤＱＢ信号によるクロストークノイズと相殺するので、外部クロック信号におけるクロストークノイズを低減することが出来る。
【００２２】
図１の各構成について説明する。
ＤＲＡＭ１は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）２、クロック入力バッファ３、ＤＲＡＭコア４、ＤＱ出力部５及びＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）６を具備する。
クロック入力バッファ３は、ＤＲＡＭ１の外部から入力される外部クロック信号ＣＬＫ０に基づいて、外部クロック信号ＣＬＫ０そのままの（又は増幅した）外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦをＰＬＬ２へ出力する。
ＰＬＬ２は、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦと発振制御固定信号ＣＴＳ（後述）に基づいて、内部クロック信号ＣＬＫをＤＲＡＭコア４及びＤＬＬ６へ出力する。
ＤＲＡＭコア４は、内部クロック信号ＣＬＫを用い、制御信号（図示されず）に基づいて、データの読出し、書込み、消去等の動作を行なう。その際、発振制御固定信号ＣＴＳをＰＬＬ２へ出力する。データの読出し時、読み出したデータとしてのデータ出力信号ＤＱ＿ＤＡＴＡをＤＱ出力部５へ出力する。
ＤＬＬ６は、内部クロック信号ＣＬＫに基づいて、内部クロック信号ＣＬＫを所定の遅延時間分だけ遅延させた遅延内部クロック信号ＣＬＫ＿ＤＯＵＴをＤＱ出力部５へ出力する。
ＤＱ出力部５は、データ出力信号ＤＱ＿ＤＡＴＡと遅延内部クロック信号ＣＬＫ＿ＤＯＵＴに基づいて、データ出力信号ＤＱ＿ＤＡＴＡを遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱ＿ＯＵＴとしてＤＲＡＭ１の外部へ出力する。
【００２３】
ＰＬＬ２は、クロック発生回路である。ＤＲＡＭ１において、外部クロック信号ＣＬＫ０と同期している外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦと同期した内部クロック信号ＣＬＫを発生する。ＰＬＬ２は、同期判定部１１、発振制御部１２及び制御発振部１３を備える。
【００２４】
図２は、同期判定部１１の構成を示す回路図である。
同期判定部１１は、内部クロック信号ＣＬＫ及び外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦに基づいて、同期判定信号ＰＤ１及び同期判定信号ＰＤ２を出力する。同期判定部１１は、遅延回路Ａ２１−１〜２１−２、遅延回路Ｂ２２−１〜２２−２、Ｄフリップフロップ２３−１〜２３−２を備える。
【００２５】
遅延回路Ａ２１−１及び遅延回路Ａ２１−２は、それぞれ内部クロック信号ＣＬＫ及び外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦを入力され、その信号を遅延させる。そして、それぞれＤフリップフロップ２３−１及びＤフリップフロップ２３−２へ遅延した信号を出力する。遅延回路Ａ２１−１及び遅延回路Ａ２１−２は、同じ構成のもので遅延時間は等しい。
【００２６】
遅延回路Ｂ２２−１及び遅延回路Ｂ２２−２は、それぞれ外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦ及び内部クロック信号ＣＬＫを入力され、その信号を遅延させる。そして、それぞれＤフリップフロップ２３−２及びＤフリップフロップ２３−１へ遅延した信号を出力する。遅延回路Ｂ２２−１及び遅延回路Ｂ２２−２は、遅延回路Ａ２１−１及び遅延回路Ａ２１−２と同様の構成であるが回路定数が異なる。すなわち、遅延時間において、より大きく遅延する（遅延時間が大きい）ように設計されている。
【００２７】
Ｄフリップフロップ２３−１及びＤフリップフロップ２３−２は、それぞれＤ端子に遅延回路Ａ２１−１及び遅延回路Ｂ２２−２の出力を入力される。また、それぞれＣｌｋ端子に遅延回路Ｂ２２−１及び遅延回路Ａ２１−２を入力される。そして、Ｄ端子及びＣｌｋ端子の入力に基づいて、Ｄフリップフロップ２３−１及びＤフリップフロップ２３−２は、それぞれＱ端子から同期判定信号ＰＤ１及び同期判定信号ＰＤ２を出力する。
【００２８】
Ｄフリップフロップの前段の遅延回路における遅延時間の差によって、Ｄフリップフロップ２３−１では内部クロック信号ＣＬＫが“速い”傾向に判定され、Ｄフリップフロップ２３−２では内部クロック信号ＣＬＫが“遅い”傾向に判定される。言い換えれば内部クロック信号ＣＬＫと外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦ信号の立上がりタイミングが”同時（ｊｕｓｔ）”の場合，Ｄフリップフロップ１では”速い（ｆａｓｔ）”，Ｄフリップフロップ２では”遅い（ｓｌｏｗ）”と判定される。
【００２９】
図３は、発振制御部１２の構成を示す回路図である。
発振制御部１２は、同期判定部１１の出力である同期判定信号ＰＤ１及び同期判定信号ＰＤ２と、発振制御固定信号ＣＴＳとに基づいて、発振制御信号ＣＴ（アナログ）を出力する。発振制御部１２は、制御回路２５、チャージポンプ２６、バッファ２７を備える。
【００３０】
制御回路２５は、同期判定信号ＰＤ１及び同期判定信号ＰＤ２と、発振制御固定信号ＣＴＳとの入力に基づいて、チャージポンプを制御するポンプ制御信号ＰＣＳ１及びポンプ制御信号ＰＣＳ２を出力する。制御回路２５は、ＮＯＲゲート３０−２、ＮＯＲゲート３０−３及びインバータ３０−１を備える。ＮＯＲゲート３０−２は、同期判定信号ＰＤ１と発振制御固定信号ＣＴＳとに基づいて、ポンプ制御信号ＰＣＳ１を出力する。ＮＯＲゲート３０−３は、同期判定信号ＰＤ２を入力されたインバータ３０−１の出力と発振制御固定信号ＣＴＳとに基づいて、ポンプ制御信号ＰＣＳ２を出力する。
【００３１】
チャージポンプ２６は、ポンプ制御信号ＰＣＳ１及びポンプ制御信号ＰＣＳ２の入力に基づいて、出力電圧Ｖｓを出力する。チャージポンプ２６は、電流源３１−１及び電流源３１−２、チャージポンプ容量３７を備える。電流源３１−１は、ポンプ制御信号ＰＣＳ１に基づいて、チャージポンプ容量３７の充電（電流の押し込み）を行う。電流源３１−２は、ポンプ制御信号ＰＣＳ２に基づいて、チャージポンプ容量３７の放電（電流の引き抜き）を行う。チャージポンプ容量３７は、接続点ｂにおいて、充放電される電荷容量に基づく電位を発生する。その電位は出力電圧Ｖｓとなる。
【００３２】
電流源３１−１は、インバータ３２−１、ＭＯＳトランスファゲート３３−１、Ｐ型ＭＯＳトランジスタ３４−１、Ｐ型ＭＯＳトランジスタ３５−１及びＮ型ＭＯＳトランジスタ３６−１を備える。
インバータ３２−１は、入力側を制御回路２５の出力側（ポンプ制御信号ＰＣＳ１側）に、出力側をＭＯＳトランスファゲートのＰ型ＭＯＳトランジスタのゲートに接続している。
ＭＯＳトランスファゲート３３−１は、Ｎ型ＭＯＳトランジスタのゲートに制御回路２５の出力側（ポンプ制御信号ＰＣＳ１側）を、Ｐ型ＭＯＳトランジスタのゲートにインバータ３２−１の出力側を、ソースにＰ型ＭＯＳトランジスタ３４−１のドレインを、ドレインに接続点ａをそれぞれ接続している。
Ｐ型ＭＯＳトランジスタ３４−１は、ソースに電源Ｖｃｃを、ゲートにＰ型ＭＯＳトランジスタ３５−１のゲートを、ドレインにＭＯＳトランスファゲート３３−１のソースをそれそれ接続している。
Ｐ型ＭＯＳトランジスタ３５−１は、ソースに電源Ｖｃｃを、ゲートにＰ型ＭＯＳトランジスタ３４−１のゲートを、ドレインに自身のゲート及びＮ型ＭＯＳトランジスタ３６−１のソースをそれそれ接続している。
Ｎ型ＭＯＳトランジスタ３６−１は、ソースにＰ型ＭＯＳトランジスタ３５−１のドレインを、ゲートに自身のソースを、ドレインに接地をそれぞれ接続している。
【００３３】
電流源３１−２は、インバータ３２−２、ＭＯＳトランスファゲート３３−２、Ｎ型ＭＯＳトランジスタ３４−２、Ｐ型ＭＯＳトランジスタ３５−２及びＮ型ＭＯＳトランジスタ３６−２を備える。
インバータ３２−２は、入力側を制御回路２５の出力側（ポンプ制御信号ＰＣＳ２側）に、出力側をＭＯＳトランスファゲートのＰ型ＭＯＳトランジスタのゲートに接続している。
ＭＯＳトランスファゲート３３−２は、Ｎ型ＭＯＳトランジスタのゲートに制御回路２５の出力側（ポンプ制御信号ＰＣＳ２側）を、Ｐ型ＭＯＳトランジスタのゲートにインバータ３２−２の出力側を、ソースに接続点ａを、ドレインにＮ型ＭＯＳトランジスタ３４−２のソースをそれぞれ接続している。
Ｎ型ＭＯＳトランジスタ３４−２は、ソースにＭＯＳトランスファゲート３３−２のドレインを、ゲートにＮ型ＭＯＳトランジスタ３６−２のゲートを、ドレインに接地をそれそれ接続している。
Ｐ型ＭＯＳトランジスタ３５−２は、ソースに電源Ｖｃｃを、ゲートに自身のドレインを、ドレインにＮ型ＭＯＳトランジスタ３６−２のソースをそれそれ接続している。
Ｎ型ＭＯＳトランジスタ３６−２は、ソースにＰ型ＭＯＳトランジスタ３５−２のドレインを、ゲートに自身のソース及びＮ型ＭＯＳトランジスタ３４−２のゲートを、ドレインに接地をそれぞれ接続している。
【００３４】
チャージポンプ容量３７は、チャージポンプ２６の接続点ａとバッファ２７とを結ぶ配線上の接続点ｂに一方を、他方に接地を接続されている。
【００３５】
バッファ２７は、出力電圧Ｖｓに基づいて、発振制御信号ＣＴを出力する。バッファ２７は、Ｎ型ＭＯＳトランジスタ４１、Ｎ型ＭＯＳトランジスタ４２、Ｐ型ＭＯＳトランジスタ４３、Ｐ型ＭＯＳトランジスタ４４を備える。
Ｎ型ＭＯＳトランジスタ４１は、ソースにＰ型ＭＯＳトランジスタ４３のドレインを、ゲートに接続点ｂを、ドレインに接地をそれぞれ接続している。
Ｐ型ＭＯＳトランジスタ４３は、ソースに電源Ｖｃｃを、ゲートにＰ型ＭＯＳトランジスタ４４のゲート及び自身のドレインを、ドレインにＮ型ＭＯＳトランジスタ４１のソースをそれそれ接続している。
Ｎ型ＭＯＳトランジスタ４２は、ソースにＰ型ＭＯＳトランジスタ４４のドレイン及び自身のゲートを、ゲートに出力端子（制御発振部１３と接続）を、ドレインに接地をそれそれ接続している。
Ｐ型ＭＯＳトランジスタ４４は、ソースに電源Ｖｃｃを、ゲートにＰ型ＭＯＳトランジスタ４３のゲートを、ドレインにＮ型ＭＯＳトランジスタ４２のソースをそれぞれ接続している。
【００３６】
図４は、制御発振部１３の構成を示す回路図である。
制御発振部１３は、発振制御信号ＣＴに基づいて、周波数及び位相を制御された内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを生成する。そして、それらを同期判定部１１、ＤＲＡＭコア４及びＤＬＬ６へ出力する。制御発振部１３は、可変遅延回路４６とバッファ５０−１〜５０−２を備える。そして、可変遅延回路４６は、複数の単位回路４６−ｉ（ｉ＝１〜ｎ、ｎは奇数、以下同じ）を備える。
【００３７】
図５は、可変遅延回路４６の単位回路４６−ｉの構成を示す回路図である。単位回路４６−ｉは、入力信号ＣＩＮ及びその反転信号ＣＩＮＢの各々を入力される２つの入力端子ＣＩＮ及びそ入力端子ＣＩＮＢ、単位回路４６−ｉを制御する信号ＣＢＩＡＳの入力されるバイアス入力端子ＣＢＩＡＳ、出力信号ＣＯＵＴＢ及びその反転信号ＣＯＵＴの各々を出力する２つの出力端子ＣＯＵＴＢ及び出力端子ＣＯＵＴを有する。そして、Ｐ型ＭＯＳトランジスタ４７−１及び４７−２、Ｎ型ＭＯＳトランジスタ４８−１、４８−２及び４９を備える。
【００３８】
Ｐ型ＭＯＳトランジスタ４７−１は、ソースに電源Ｖｃｃを、ゲートに出力端子ＣＯＵＴを、ドレインに出力端子ＣＯＵＴＢをそれぞれ接続している。
Ｎ型ＭＯＳトランジスタ４８−１は、ソースに出力端子ＣＯＵＴＢを、ゲートに入力端子ＣＩＮを、ドレインにＮ型ＭＯＳトランジスタ４９のソースをそれぞれ接続している。
Ｐ型ＭＯＳトランジスタ４７−２は、ソースに電源Ｖｃｃを、ゲートに出力端子ＣＯＵＴＢを、ドレインに出力端子ＣＯＵＴをそれぞれ接続している。
Ｎ型ＭＯＳトランジスタ４８−２は、ソースに出力端子ＣＯＵＴを、ゲートに入力端子ＣＩＮＢを、ドレインにＮ型ＭＯＳトランジスタ４９のソースをそれぞれ接続している。
Ｎ型ＭＯＳトランジスタ４９は、ソースにＮ型ＭＯＳトランジスタ４８−１及び４８−２のドレインを、ゲートにバイアス入力端子を、ドレインに接地をそれぞれ接続している。
【００３９】
可変遅延回路４６は、単位回路４６−ｉの入力端子ＣＩＮ及び入力端子ＣＩＮＢを、それぞれ可変遅延回路４６−ｉ＋１の出力端子ＣＯＵＴＢ及び出力信号ＣＯＵＴへ接続している。そして、図５のような単位回路４６−ｉによる奇数段接続の構成となっている。
【００４０】
バッファ５０−１〜５０−２は、それぞれ内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを、同期判定部１１、ＤＲＡＭコア４及びＤＬＬ６へ出力する。
【００４１】
ＤＲＡＭコア４は、外部からの制御に基づいて、データの書込み、読出し、消去等の動作を行う。その際、ＰＬＬ２で生成された内部クロック信号ＣＬＫを、従来の内部クロック信号と同様に入力され、その内部クロック信号ＣＬＫに基づいて、従来と同様に動作を行う。
ＤＲＡＭコア４は、内部に発振制御固定信号出力部（図示されず）を有する。発振制御固定信号出力部は、ＤＲＡＭコア４に要求される動作の種類に応じて、発振制御固定信号ＣＴＳをＰＬＬ２へ出力する。すなわち、ＤＲＡＭコア４へ動作命令を示す信号が入力された場合、その信号が発振制御固定信号出力部にも入力される。そして、その動作命令がＤＲＡＭ１でのデータの読出しの命令の場合、発振制御固定信号出力部は、振制御固定信号ＣＴＳを“Ｈ”でＰＬＬ２へ出力する。それ以外の場合、発振制御固定信号ＣＴＳを“Ｌ”で出力する。
【００４２】
ＤＬＬ６は、内部クロック信号ＣＬＫに基づいて、内部クロック信号ＣＬＫを所定の遅延時間分だけ遅延させた遅延内部クロック信号ＣＬＫ＿ＤＯＵＴとしてＤＱ出力部５へ出力する。
ＤＱ出力部５は、データ出力信号ＤＱ＿ＤＡＴＡと遅延内部クロック信号ＣＬＫ＿ＤＯＵＴに基づいて、データ出力信号ＤＱ＿ＤＡＴＡを遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱ＿ＯＵＴとして外部へ出力する。
【００４３】
図６は、ＤＱ出力部５周辺の構成を示すブロック図である。ＤＱ出力部５は、ＤＱ出力部６１、ＤＱＢ出力部６２、バッファ６３、ＤＱ１端子５２−１、ＤＱ１Ｂ端子５２−２、配線６５−１、配線６５−２及び終端６７を備える。
ＤＱ出力部６１は、データ出力信号ＤＱ＿ＤＡＴＡと遅延内部クロック信号ＣＬＫ＿ＤＯＵＴに基づいて、データ出力信号ＤＱ＿ＤＡＴＡを遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱ＿ＯＵＴとして出力する。
ＤＱ１端子５２−１は、ＤＱ出力部６１から出力されたデータ出力信号ＤＱ＿ＯＵＴをＤＲＡＭ１の外部の配線６５−１へ出力する。
配線６５−１は、データ出力信号ＤＱ＿ＯＵＴを所定の回路素子へ伝送する。ＤＱＢ出力部６２は、バッファ６３から出力されるデータ出力信号ＤＱ＿ＤＡＴＡの反転信号であるＤＱＢ＿ＤＡＴＡと遅延内部クロック信号ＣＬＫ＿ＤＯＵＴに基づいて、データ出力信号の反転信号ＤＱＢ＿ＤＡＴＡを遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱＢ＿ＯＵＴとして出力する。
ＤＱ１Ｂ端子５２−２は、ＤＱＢ出力部６２から出力されたＤＱＢ＿ＯＵＴをＤＲＡＭ１の外部の配線６５−２へ出力する。
配線６５−２は、ＤＱＢ＿ＯＵＴを終端回路である終端６７へ伝送する。配線６５−２は短く、ＤＲＡＭ１近傍に終端６７が設置されている。配線６５−２と終端６７とは、インピーダンスが整合され反射が起きないように回路定数が設定されている。
【００４４】
図７は、ＤＱ端子とＣＬＫ端子との端子配置の例を示す図である。
図７のＤＲＡＭ１は、３つのＤＱ端子（ＤＱ１端子５２−１、ＤＱ２端子５３−１、ＤＱ１端子５４−１）、３つのＤＱＢ端子（ＤＱ１Ｂ端子５２−２、ＤＱ２Ｂ端子５３−２、ＤＱ１Ｂ端子５４−２）、ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２、リード５５及びパッド５６を有する。
ＣＬＫ端子５５−１は、外部クロック信号ＣＬＫをＤＲＡＭ１へ入力する際に用いる。ＣＬＫＢ端子５５−２は、外部クロック信号ＣＬＫ０の反転信号ＣＬＫ０ＢをＤＲＡＭ１へ入力する際に用いる。反転信号を同時に入力することにより外部クロック信号ＣＬＫ０のクロストークノイズの低減を図っている。
３つのＤＱ端子（ＤＱ１端子５２−１、ＤＱ２端子５３−１、ＤＱ３端子５４−１）の各々は、ＤＱ出力部６１からの出力信号（ＤＱ１＿ＯＵＴ、ＤＱ２＿ＯＵＴ、ＤＱ３＿ＯＵＴ）を、外部へ出力する際に用いる。３つのＤＱＢ端子（ＤＱ１Ｂ端子５２−２、ＤＱ２Ｂ端子５３−２、ＤＱ１Ｂ端子５４−２）の各々は、出力信号の反転信号（ＤＱ１Ｂ＿ＯＵＴ、ＤＱ２Ｂ＿ＯＵＴ、ＤＱ３Ｂ＿ＯＵＴ）を外部へ出力する際に用いる。３つのＤＱＢ端子はチップ（ＤＲＡＭ１）外部で終端回路（終端６７）に接続されている。
反転信号を同時に出力することにより各出力信号（ＤＱ１＿ＯＵＴ、ＤＱ２＿ＯＵＴ、ＤＱ３＿ＯＵＴ）におけるクロストークノイズが相殺される。すなわち、クロストークノイズを低減することが出来る。それと同時に、各ＤＱ端子の近傍に存在するＣＬＫ端子（及びＣＬＫＢ端子）と各ＤＱ端子との間で発生するクロストークノイズも相殺される。すなわち、クロストークノイズを低減することが可能となる。
【００４５】
図７（ａ）では、上記効果を高めるために、（ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２）の組に対して、ＤＱ１端子５２−１及びＤＱ１Ｂ端子５２−２が、予め設定された相違の範囲内で等距離になるように配列している。ＤＱ２端子５３−１及びＤＱ２Ｂ端子５３−２、ＤＱ３端子５４−１及びＤＱ１Ｂ端子５４−２についても同様である。
【００４６】
また、図７（ｂ）では、上記効果を高めるために、ＤＱ１端子５２−１及びＤＱ１Ｂ端子５２−２が互いに隣り合うようにし、かつ（ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２）の組に対して、ＤＱ１端子５２−１及びＤＱ１Ｂ端子５２−２が、予め設定された相違の範囲内で等距離になるように配列している。ＤＱ２端子５３−１及びＤＱ２Ｂ端子５３−２、ＤＱ３端子５４−１及びＤＱ１Ｂ端子５４−２についても同様である。
【００４７】
この場合、予め設定された相違の範囲は、隣接する出力端子間の距離である。例えば、（ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２）の組とＤＱ１端子５２−１との距離ｓ１、及び、（ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２）の組とＤＱ１Ｂ端子５２−２との距離ｓ２を考えた場合、ｓ１−ｓ２≦ＤＱ１端子５２−１−ＤＱ１Ｂ端子５２−２間距離、である。
【００４８】
なお、図７のＤＱ端子については、３つのＤＱ端子に対して反転信号用の出力端子（ＤＱＢ端子）を設けているが、本発明は、３つの場合に限定されるものではない。
【００４９】
次に、本発明である半導体装置を適用したＤＲＡＭの実施の形態における動作について、図１〜図７を参照して説明する。
【００５０】
図１を参照して、外部クロック信号ＣＬＫ０は、ＤＲＡＭ１へ入力される。そして、外部クロック信号ＣＬＫ０に基づいて、クロック入力バッファ３により、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦがＰＬＬ２の同期判定部１１へ伝送される。
【００５１】
次に、図２を参照して同期判定部１１の動作を説明する。
同期判定部１１は、外部クロック信号ＣＬＫ０がクロック入力バッファ３を通った後の外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦと内部クロック信号ＣＬＫ（制御発振部１３で生成）の立上がりタイミングを比較する。
【００５２】
同期判定部１１において、まず内部クロック信号ＣＬＫは、遅延回路Ａ２１−１を通り、Ｄフリップフロップ２３−１のＤ端子に入る。一方、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦは、遅延回路Ｂ２２−１を通り、Ｄフリップフロップ２３−１のＣｌｋ端子に入る。ここで、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦの立上がりタイミングが内部クロック立上がりタイミングより速ければ（ｆａｓｔ）として、Ｄフリップフロップ２３−１のＱ端子から出力される同期判定信号ＰＤ１は“Ｈ”となる。外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦの立上がりタイミングが内部クロック立上がりタイミングより充分遅ければ（ｓｌｏｗ）として、Ｄフリップフロップ２３−１のＱ端子から出力される同期判定信号ＰＤ１は“Ｌ”となる。
【００５３】
また、内部クロック信号ＣＬＫは、遅延回路Ｂ２２−２を通り、Ｄフリップフロップ２３−２のＤ端子に入る。一方、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦは、遅延回路Ａ２１−２を通り、Ｄフリップフロップ２３−２のＣｌｋ端子に入る。ここで、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦの立上がりタイミングが内部クロック立上がりタイミングより充分速ければ（ｆａｓｔ）として、Ｄフリップフロップ２３−２のＱ端子から出力される同期判定信号ＰＤ２は“Ｈ”となる。外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦの立上がりタイミングが内部クロック立上がりタイミングより遅ければ（ｓｌｏｗ）として、Ｄフリップフロップ２のＱ端子から出力される同期判定信号ＰＤ２は“Ｌ”となる。
同期判定信号ＰＤ１及び同期判定信号ＰＤ２は、発振制御部１２へ出力される。
【００５４】
次に、図３を参照して、発振制御部１２の動作について説明する。
（１）発振制御部１２において、発振制御固定信号ＣＴＳが“Ｌ”の場合
（ＰＤ１、ＰＤ２）＝（Ｈ、Ｈ）の場合、制御回路２５の出力（ＰＣＳ１、ＰＣＳ２）は、（Ｈ、Ｌ）となる。そのため、チャージポンプ２６の押込側スイッチ（ＭＯＳトランスファゲート３３−１）がＯＮ、引抜側スイッチ（ＭＯＳトランスファゲート３３−２）がＯＦＦとなる。それに伴い、チャージポンプ容量３７が充電され、チャージポンプ２６の出力電圧Ｖｓが上昇する。そして、出力電圧Ｖｓの上昇により、バッファ２７を介して発振制御信号ＣＴの信号電圧は上昇する。
（ＰＤ１、ＰＤ２）＝（Ｌ、Ｌ）の場合、制御回路２５の出力（ＰＣＳ１、ＰＣＳ２）は、（Ｌ、Ｈ）となる。そのため、チャージポンプ２６の押込側スイッチがＯＦＦ、引抜側スイッチがＯＮとなる。それに伴い、チャージポンプ容量３７が放電され、チャージポンプ２６の出力電圧Ｖｓが下降する。そして、出力電圧Ｖｓの減少により、バッファ２７を介して発振制御信号ＣＴは下降する。
（ＰＤ１、ＰＤ２）＝（Ｈ、Ｌ）の場合、制御回路２５の出力（ＰＣＳ１、ＰＣＳ２）は、（Ｌ、Ｌ）となる。そのため、チャージポンプ２６の押込側及び引抜側スイッチが両方ＯＦＦとなる。それに伴い、チャージポンプ容量３７が保持され、チャージポンプの出力電圧Ｖｓは固定される。そして、それによりバッファ２７を介して発振制御信号ＣＴの信号電圧も固定される。
【００５５】
（２）発振制御部１２において、発振制御固定信号ＣＴＳが“Ｈ”の場合
いずれの場合にも、制御回路２５の出力（ＰＣＳ１、ＰＣＳ２）は、（Ｌ、Ｌ）となる。そのため、チャージポンプ２６の押込側及び引抜側スイッチはいずれもＯＦＦとなる。それに伴い、チャージポンプ容量３７が保持され、チャージポンプ２６の出力電圧Ｖｓは一定に固定される。そして、それによりバッファ２７を介して発振制御信号ＣＴの信号電圧も固定される。
（１）又は（２）により、発振制御信号ＣＴ（アナログ）が制御発振部１３へ出力される。
【００５６】
次に、図４、及び図５を参照して、制御発振部１３の動作について説明する。
図５の単位回路４６−ｉは、発振回路である。ＣＩＮ、ＣＩＮＢ及び発振を制御する信号（アナログ、ＣＢＩＡＳ）に基づいて、ＣＢＩＡＳに応じた周波数で発振し、出力信号ＣＯＵＴＢ及び出力信号ＣＯＵＴを出力する。そして、単位回路４６−ｉは差動ペアである。遅延時間は、Ｎ型ＭＯＳトランジスタ４９のバイアス電圧であるＣＢＩＡＳが高いと短くなり、低いと長くなる。ＣＩＮ及びＣＩＮＢの入力後、その遅延時間後に出力信号ＣＯＵＴＢ及び出力信号ＣＯＵＴを出力する。
【００５７】
制御発振部１３において、発振を制御する信号は、発振制御信号ＣＴである。従って、各単位回路４６−ｉには、発振制御信号ＣＴが入力される。そして、発振制御信号ＣＴの電圧が上昇した場合には、発振周波数は高くなる。すなわち、可変遅延回路４６は、それまでよりも周波数の高い内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを生成する。また、発振制御信号ＣＴの電圧が低下した場合には、発振周波数は低くなる。すなわち、可変遅延回路４６は、それまでよりも周波数の低い内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを生成する。発振制御信号ＣＴの電圧が一定の場合には、発振周波数は変動しない。すなわち、可変遅延回路４６は、周波数が一定の内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを自励発振する。
そして、制御発振部１３は、内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを、可変遅延回路４６の入力端子へ帰還させると共に、バッファ４７−１〜４７−２を介して同期判定部１１、ＤＲＡＭコア４及びＤＬＬ６へ出力する。
【００５８】
これら同期判定部１１、発振制御部１２及び制御発振部１３により、本発明の図１のＤＲＡＭ１に内蔵のＰＬＬは、発振制御固定信号ＣＴＳが“Ｌ”の場合であって、内部クロック信号ＣＬＫのタイミングが外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦのタイミングより遅い場合、制御発振部１３の発振周波数を速くする。また、内部クロック信号ＣＬＫのタイミングが外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦのタイミングより速い場合、制御発振部１３の発振周波数を遅くする。そして、内部クロック信号ＣＬＫのタイミングと外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦのタイミングが同時の場合、制御発振部１３の発振周波数を変えない。また、発振制御固定信号ＣＴＳが“Ｈ”の場合、制御発振部の発振周波数を変えない。ＤＲＡＭ１はＲｅａｄモード時（データ読出し時）に発振制御固定信号ＣＴＳを“Ｈ”とし、制御発振部の発振周波数を変えずに一定値を維持する。
【００５９】
従って、ＤＲＡＭ１内部で、外部クロック信号ＣＬＫ０と同期した内部クロック信号ＣＬＫを発生させることが出来る。それにより、ＤＲＡＭ１は、外部クロック信号ＣＬＫ０の有するノイズに影響されていない内部クロック信号ＣＬＫを利用することが可能となる。
特に、ＤＲＡＭ１が、データ読出し時に制御発振部１３の発振周波数を変えずに一定値を維持するように発振制御固定信号ＣＴＳを“Ｈ”とすれば、データ読出し時に内部クロック信号ＣＬＫを外部クロック信号ＣＬＫ０のノイズの影響を全く受けないようにすることが可能となる。
【００６０】
ＤＲＡＭコア４は、内部クロック信号ＣＬＫを利用して、外部からの制御に基づいて、データの書き込み、読み出し、消去等の動作を行う。その際、ＰＬＬ２で生成された内部クロック信号ＣＬＫを、従来の内部クロックと同様に用いて、従来と同様に動作を行う。ただし、通常は、発振制御固定信号ＣＴＳとして“Ｌ”を、ＤＲＡＭ１でのデータの読み出しの命令を受信した際には“Ｈ”をＰＬＬ２へ出力する。データ出力信号ＤＱ＿ＤＡＴＡをＤＱ出力部５へ出力する。
ＤＬＬ６は、内部クロック信号ＣＬＫに基づいて、内部クロック信号ＣＬＫを所定の遅延時間分だけ遅延させた遅延内部クロック信号ＣＬＫ＿ＤＯＵＴをＤＱ出力部５へ出力する。
【００６１】
次に、図６を参照して、ＤＱ出力部５の動作について説明する。
データ出力信号ＤＱ＿ＤＡＴＡは、遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱ出力部６１から出力され、ＤＱ１端子５２−１を介して外部（配線６５−１）へ伝送される。同様に、データ出力信号ＤＱ＿ＤＡＴＡの反転信号ＤＱＢ＿ＤＡＴＡは、遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱＢ出力部６２から出力され、ＤＱ１Ｂ端子５２−２を介して外部（配線６５−２）へ伝送される。その際、データ出力信号ＤＱ＿ＤＡＴＡとＤＱＢ＿ＤＡＴＡとは、同じタイミングでそれぞれの回路から出力される。
【００６２】
配線６５−１（ＤＱ１端子５２−１）及び配線６５−２（ＤＱ１Ｂ端子５２−２）からそれぞれ逆相の信号が出力されるので、ＤＱ１端子５２−１及びＤＱ１Ｂ端子５２−２の近傍に配設された外部クロック信号ＣＬＫ０用のＣＬＫ端子（図７参照）及びその周辺の配線への影響を抑制することが出来る。すなわち、外部クロック信号ＣＬＫ０に載るクロストークノイズを相殺することが出来る。
【００６３】
本発明のＤＲＡＭはクロック端子周辺においてＤＱ出力信号とその逆相の出力信号を出力する端子を有しているので、特に、データの読出し（Ｒｅａｄ）時にクロック信号に影響するＤＱ信号（データ出力信号ＤＱ＿ＤＡＴＡ）とのクロストークを相殺し，外部クロック信号に載るノイズを低減することができる。
【００６４】
上記実施例では、ＤＲＡＭコア４におけるデータ読出し時に、ＤＲＡＭコア４から発振制御固定信号ＣＴＳを“Ｈ”として、ＰＬＬ２の発振制御を固定するとしている。
しかし、ＰＬＬ２の発振制御を固定せず、発振制御を抑制することにより、データ読出し時に内部クロック信号ＣＬＫが外部クロック信号ＣＬＫ０のノイズから受ける影響を軽減させることが可能である。その機能を有する発振制御部を示したのが図８である。
【００６５】
図８は、ＰＬＬ２の発振制御を抑制することが可能な発振制御部１２’の構成を示す回路図である。この回路では、図３の発振制御部１２に、補助電流源２８が追加されている。補助電源２８は、電流源３１−３及び電流源３１−４を備える。電流源３１−３及び電流源３１−４は、入力がそれぞれ同期判定信号ＰＤ１の反転信号であるＰＤ１’及び同期判定信号ＰＤ２である以外は、電流源３１−１及び電流源３１−２と同様であるのでその説明を省略する。
【００６６】
補助電流源２８は、発振制御固定信号ＣＴＳの影響を受けない。そして、発振制御固定信号ＣＴＳが“Ｈ”になった場合でも、同期判定信号（ＰＤ１’及びＰＤ２’）に基づいて、チャージポンプ容量３７を充放電することが出来る。
その場合、チャージポンプ容量３７は、制御固定信号ＣＴＳが“Ｌ”の時より小さい電流で充放電されるので、発振制御信号ＣＴの変動量が抑制される。従って、外部クロック信号ＣＬＫ０のノイズが内部クロック信号ＣＬＫに及ぼす影響を低減できる。
【００６７】
本実施例では、ＤＲＡＭについての例を述べている。ただし、本発明がＤＲＡＭに限定されるものではなく、各種メモリＬＳＩ（ＳＲＡＭに例示されるＲＡＭ、フラッシュメモリに例示されるＲＯＭ）など外部クロック端子を有し、データを入出力する半導体装置（ＬＳＩ）であれば適用することが可能である。
【００６８】
【発明の効果】
本発明により、外部から供給されるの外部クロック信号に載ったノイズの侵入を防ぎ、外部へ出力するＤＱ信号と外部クロック信号との間のクロストークノイズを抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明である半導体装置を適用したＤＲＡＭの実施の形態における構成を示すブロック図である。
【図２】同期判定部の構成を示す回路図である。
【図３】発振制御部の構成を示す回路図である。
【図４】制御発振部の構成を示す回路図である。
【図５】可変遅延回路の単位回路の構成を示す回路図である。
【図６】ＤＱ出力部周辺の構成を示すブロック図である。
【図７】（ａ）（ｂ）ＤＱ端子とＣＬＫ端子との端子配置の例を示す図である。
【図８】発振制御部の構成を示す回路図である。
【図９】従来のＤＲＡＭのクロック信号に関わる構成を示すブロック図である。
【符号の説明】
１ ＤＲＡＭ
２ ＰＬＬ
３ クロック入力バッファ
４ ＤＲＡＭコア
５ ＤＱ出力部
６ ＤＬＬ
１１ 同期判定部
１２ 発振制御部
１３ 制御発振部
２１−１ 遅延回路Ａ
２１−２ 遅延回路Ａ
２２−１ 遅延回路Ｂ
２２−２ 遅延回路Ｂ
２３−１ Ｄフリップフロップ
２３−２ Ｄフリップフロップ
２５ 制御回路
２６ チャージポンプ
２７ バッファ
３０−１ インバータ
３０−２、３０−３ ＮＯＲゲート
３１−１、３１−２、３１−３、３１−４ 電流源
３２−１、３２−２、３２−３、３２−４ インバータ
３３−１、３３−２、３３−３、３３−４ ＭＯＳトランスファゲート
３４−１、３４−３、３５−１、３５−２、３５−３、３５−４、４３、４４、４７−１、４７−２ Ｐ型ＭＯＳトランジスタ
３４−２、３４−４、３５−３、３６−１、３６−３、３６−４、４１、４２、４８−１、４８−２、４９ Ｎ型ＭＯＳトランジスタ
３７ チャージポンプ容量
４６ 可変遅延回路
４６−ｉ（ｉ＝１〜ｎ） 単位回路
５０−１、５０−２ バッファ
５２−１ ＤＱ１端子
５２−２ ＤＱ１Ｂ端子
５３−１ ＤＱ２端子
５３−２ ＤＱ２Ｂ端子
５４−１ ＤＱ３端子
５４−２ ＤＱ３Ｂ端子
５５−１ ＣＬＫ端子
５５−２ ＣＬＫＢ端子
５６ リード
５７ パッド
６１ ＤＱ出力部
６２ ＤＱＢ出力部
６３ バッファ
６５−１ 配線
６５−２ 配線
６７ 終端
１０１ ＤＲＡＭ
１０３ クロック入力バッファ
１０４ ＤＲＡＭコア
１０５ ＤＱ出力部
１０６ ＤＬＬ
【発明の属する技術分野】
本発明は、ＤＲＡＭのようなクロック端子を有しデータを入出力する半導体装置に関する。
【０００２】
【従来の技術】
クロック端子を有しデータを入出力する従来の半導体装置の例として、ＤＲＡＭにおけるクロック信号について説明する。
図９は、従来のＤＲＡＭの構成を示すブロック図である。図９では、クロック信号に関わる構成を示している。ＤＲＡＭ１０１は、クロック入力バッファ１０３、ＤＲＡＭコア１０４、ＤＱ出力部１０５及びＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）１０６を具備する。
【０００３】
クロック入力バッファ１０３は、ＤＲＡＭ１０１の外部から伝送された外部クロック信号を入力される。そして、外部クロック信号をそのまま（又は増幅して）内部クロック信号としてＤＲＡＭコア１０４及びＤＬＬ１０６へ出力する。
ＤＲＡＭコア１０４は、内部クロック信号に基づいて、データの読出し、書込み、消去等の動作を行う。特に、読出し動作を行なった場合、出力信号（読出しデータ）をＤＱ信号としてＤＱ出力部１０５へ出力する。
ＤＬＬ１０６は、内部クロック信号に基づいて、内部クロック信号を所定の遅延時間分だけ遅延させて改めて内部クロック信号としてＤＱ出力部１０５へ出力する。
ＤＱ出力部１０５は、ＤＱ信号を、ＤＬＬ１０６から出力された内部クロック信号のタイミングでＤＲＡＭ１０１の外部へ出力する。
【０００４】
ＤＱ信号をＤＲＡＭ１０１から出力する出力端子であるＤＱ端子は、外部クロック信号をＤＲＡＭ１０１へ入力する入力端子であるＣＬＫ端子と近い位置にある。そのため、ＤＲＡＭ１０１のデータ読出し時に、ＤＱ端子（又はその近傍）とＣＬＫ端子（又はその近傍）との間でクロストークが発生する場合がある。その場合、データ読出し時のＤＱ信号の同相成分クロストークノイズを受けて、ＤＲＡＭ１０１へ入力される外部クロック信号のタイミングノイズが大きくなる。
【０００５】
ＤＲＡＭのようなクロック端子を有し、データを入出力する半導体装置において、外部から供給されるクロック信号に載ったノイズによる影響を受けないようにする技術が求められている。
ＤＲＡＭのような外部クロック端子を有し、データを入出力する半導体装置において、外部へ出力するデータ出力信号と、外部から供給されるクロック信号との間のクロストークの影響を抑制する技術が望まれている。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は、外部から供給されるクロック信号に載ったノイズによる影響を受けることのない半導体装置を提供することである。
また、本発明の他の目的は、外部へ出力するデータ出力信号と、外部から供給されるクロック信号との間のクロストークの影響を抑制することが可能な半導体装置を提供することである。
【０００７】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
従って、上記課題を解決するために、本発明の半導体装置は、内部クロック発生部（２）と、データ管理部（４）とを具備する。
内部クロック発生部（２）は、外部クロック信号（ＣＬＫ０）に基づいて、外部クロック信号（ＣＬＫ０）に対して同期制御された内部クロック信号（ＣＬＫ）を出力する。データ管理部（４）は、内部クロック信号（ＣＬＫ）を用いて、データ処理の動作を行う。
そして、データ管理部（４）は、その動作に基づいて、内部クロック発生部（２）でのその同期制御を制御する。
上記データ処理としては、データの読出し、書込み、消去などがある。
【０００９】
また、本発明の半導体装置において、データ管理部（４）は、その動作がデータの読み出しの場合、その同期制御を中断又は抑制するように内部クロック生成部（２）を制御する。
【００１０】
また、本発明の半導体装置は、内部クロック発生部（２）と、データ管理部（４）とを具備する。
内部クロック発生部（２）は、外部クロック信号（ＣＬＫ０）に基づいて、外部クロック信号（ＣＬＫ０）に対して同期制御された内部クロック信号（ＣＬＫ）を出力する。データ管理部（４）は、内部クロック信号（ＣＬＫ）を用いて、データ処理の動作を行う。
そして、内部クロック生成部（２）は、その動作がデータの読み出しの場合、内部クロック信号（ＣＬＫ）を自励発振する。
【００１１】
また、本発明の半導体装置は、データ管理部（４）が、その動作に基づいて、内部クロック発生部（２）を制御する制御信号（ＣＴＳ）を出力する。そして、内部クロック発生部（２）は、制御信号（ＣＴＳ）に基づいて、その同期制御を行う。
【００１２】
また、本発明の半導体装置は、内部クロック生成部（２）が、フェイズロックトループ回路（ＰＬＬ）を含む。
【００１３】
更に、本発明の半導体装置は、内部クロック生成部（２）が、同期判定部（１１）と、発振制御部（１２）と、制御発振部（１３）とを備える。
同期判定部（１１）は、内部クロック信号（ＣＬＫ）と外部クロック信号（ＣＬＫ０）とに基づいて、内部クロック信号（ＣＬＫ）と外部クロック信号（ＣＬＫ０）との同期状態を示す同期判定信号（ＰＤ１、ＰＤ２）を出力する。発振制御部（１２）は、同期判定信号（ＰＤ１、ＰＤ２）と制御信号（ＣＴＳ）とに基づいて、内部クロック信号（ＣＬＫ）の特性を制御する発振制御信号（ＣＴ）を出力する。制御発振部（１３）は、発振制御信号（ＣＴ）に基づいて、新たな内部クロック信号（ＣＬＫ）を出力する。
そして、制御発振部（１３）は、新たな内部クロック信号（ＣＬＫ）を同期判定部（１１）へ出力する。
【００１４】
更に、本発明の半導体装置は、外部クロック端子（５５−１）と、出力端子（５２−１／５３−１／５４−１）と、反転出力端子（５２−２／５３−２／５４−２）とを具備する。
外部クロック端子（５５−１）は、外部クロック信号（ＣＬＫ０）を外部から入力される。出力端子（５２−１／５３−１／５４−１）は、外部クロック端子（５５−１）の近傍に配設され、データを示すデータ信号（ＤＱ１／ＤＱ２／ＤＱ３）を外部へ出力する。反転出力端子（５２−２／５３−２／５４−２）は、出力端子（５２−１／５３−１／５４−１）と外部クロック端子（５５−１）の近傍に配設され、データ信号（ＤＱ１／ＤＱ２／ＤＱ３）を反転した反転データ信号（ＤＱ１Ｂ／ＤＱ２Ｂ／ＤＱ３Ｂ）を外部へ出力する。
【００１５】
更に、本発明の半導体装置は、出力端子（５２−１／５３−１／５４−１）と外部クロック端子（５５−１）との距離、及び、反転出力端子（５２−２／５３−２／５４−２）と外部クロック端子（５５−１）との距離は、予め設定された相違の範囲内で等しい。
【００１６】
更に、本発明の半導体装置は、外部クロック端子（５５−１）の近傍に配設され、外部クロック信号（ＣＬＫ０）を反転した反転外部クロック信号（ＣＬＫ０Ｂ）を外部から入力される反転外部クロック端子（５５−２）を更に具備する。
そして、出力端子（５２−１／５３−１／５４−１）と外部クロック端子（５５−１）及び反転外部クロック端子（５５−２）の組との距離、及び、反転出力端子（５２−２／５３−２／５４−２）と組との距離は、予め設定された相違の範囲内で等しい。
【００１７】
更に、本発明の半導体装置は、データ信号（ＤＱ１／ＤＱ２／ＤＱ３）に基づいて、反転データ信号（ＤＱ１Ｂ／ＤＱ２Ｂ／ＤＱ３Ｂ）を反転出力端子（５２−２／５３−２／５４−２）へ出力する反転データ信号出力部（６２）を更に具備する。
【００１８】
更に、本発明の半導体装置は、反転出力端子（５２−２／５３−２／５４−２）が、反転出力端子（５２−２／５３−２／５４−２）の近傍で終端（６７）されている。
【００１９】
【発明の実施の形態】
以下、本発明である半導体装置の実施の形態に関して、添付図面を参照して説明する。
【００２０】
まず、本発明である半導体装置を適用したＤＲＡＭの実施の形態における構成について説明する。
図１は、本発明である半導体装置を適用したＤＲＡＭの実施の形態における構成を示すブロック図である。図１では、クロック信号に関わる構成を示している。
【００２１】
本発明である半導体装置を適用したＤＲＡＭは、ＤＲＡＭ内に内部クロック信号生成回路（ＰＬＬ）を内蔵する。そして、外部クロック信号と内部クロック信号とを隔離し、外部クロックに同期するように発振制御された内部クロック信号を用いて動作を行う。また、Ｒｅａｄ時（データ読出し時）には内部クロック生成回路の発振制御を停止（または抑制）し、Ｒｅａｄ時に発生する外部クロック信号のクロックノイズから内部クロック信号を守る。
また、外部クロック信号用の端子周辺に設けられているＤＱ信号用のＤＱ端子の近傍に、その反転信号であるＤＱＢ信号を出力するＤＱＢ端子（及びＤＱＢ信号を生成するＤＱＢ出力部）を設ける。ＤＱ信号による外部クロック信号へのクロストークノイズは、ＤＱＢ信号によるクロストークノイズと相殺するので、外部クロック信号におけるクロストークノイズを低減することが出来る。
【００２２】
図１の各構成について説明する。
ＤＲＡＭ１は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）２、クロック入力バッファ３、ＤＲＡＭコア４、ＤＱ出力部５及びＤＬＬ（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）６を具備する。
クロック入力バッファ３は、ＤＲＡＭ１の外部から入力される外部クロック信号ＣＬＫ０に基づいて、外部クロック信号ＣＬＫ０そのままの（又は増幅した）外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦをＰＬＬ２へ出力する。
ＰＬＬ２は、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦと発振制御固定信号ＣＴＳ（後述）に基づいて、内部クロック信号ＣＬＫをＤＲＡＭコア４及びＤＬＬ６へ出力する。
ＤＲＡＭコア４は、内部クロック信号ＣＬＫを用い、制御信号（図示されず）に基づいて、データの読出し、書込み、消去等の動作を行なう。その際、発振制御固定信号ＣＴＳをＰＬＬ２へ出力する。データの読出し時、読み出したデータとしてのデータ出力信号ＤＱ＿ＤＡＴＡをＤＱ出力部５へ出力する。
ＤＬＬ６は、内部クロック信号ＣＬＫに基づいて、内部クロック信号ＣＬＫを所定の遅延時間分だけ遅延させた遅延内部クロック信号ＣＬＫ＿ＤＯＵＴをＤＱ出力部５へ出力する。
ＤＱ出力部５は、データ出力信号ＤＱ＿ＤＡＴＡと遅延内部クロック信号ＣＬＫ＿ＤＯＵＴに基づいて、データ出力信号ＤＱ＿ＤＡＴＡを遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱ＿ＯＵＴとしてＤＲＡＭ１の外部へ出力する。
【００２３】
ＰＬＬ２は、クロック発生回路である。ＤＲＡＭ１において、外部クロック信号ＣＬＫ０と同期している外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦと同期した内部クロック信号ＣＬＫを発生する。ＰＬＬ２は、同期判定部１１、発振制御部１２及び制御発振部１３を備える。
【００２４】
図２は、同期判定部１１の構成を示す回路図である。
同期判定部１１は、内部クロック信号ＣＬＫ及び外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦに基づいて、同期判定信号ＰＤ１及び同期判定信号ＰＤ２を出力する。同期判定部１１は、遅延回路Ａ２１−１〜２１−２、遅延回路Ｂ２２−１〜２２−２、Ｄフリップフロップ２３−１〜２３−２を備える。
【００２５】
遅延回路Ａ２１−１及び遅延回路Ａ２１−２は、それぞれ内部クロック信号ＣＬＫ及び外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦを入力され、その信号を遅延させる。そして、それぞれＤフリップフロップ２３−１及びＤフリップフロップ２３−２へ遅延した信号を出力する。遅延回路Ａ２１−１及び遅延回路Ａ２１−２は、同じ構成のもので遅延時間は等しい。
【００２６】
遅延回路Ｂ２２−１及び遅延回路Ｂ２２−２は、それぞれ外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦ及び内部クロック信号ＣＬＫを入力され、その信号を遅延させる。そして、それぞれＤフリップフロップ２３−２及びＤフリップフロップ２３−１へ遅延した信号を出力する。遅延回路Ｂ２２−１及び遅延回路Ｂ２２−２は、遅延回路Ａ２１−１及び遅延回路Ａ２１−２と同様の構成であるが回路定数が異なる。すなわち、遅延時間において、より大きく遅延する（遅延時間が大きい）ように設計されている。
【００２７】
Ｄフリップフロップ２３−１及びＤフリップフロップ２３−２は、それぞれＤ端子に遅延回路Ａ２１−１及び遅延回路Ｂ２２−２の出力を入力される。また、それぞれＣｌｋ端子に遅延回路Ｂ２２−１及び遅延回路Ａ２１−２を入力される。そして、Ｄ端子及びＣｌｋ端子の入力に基づいて、Ｄフリップフロップ２３−１及びＤフリップフロップ２３−２は、それぞれＱ端子から同期判定信号ＰＤ１及び同期判定信号ＰＤ２を出力する。
【００２８】
Ｄフリップフロップの前段の遅延回路における遅延時間の差によって、Ｄフリップフロップ２３−１では内部クロック信号ＣＬＫが“速い”傾向に判定され、Ｄフリップフロップ２３−２では内部クロック信号ＣＬＫが“遅い”傾向に判定される。言い換えれば内部クロック信号ＣＬＫと外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦ信号の立上がりタイミングが”同時（ｊｕｓｔ）”の場合，Ｄフリップフロップ１では”速い（ｆａｓｔ）”，Ｄフリップフロップ２では”遅い（ｓｌｏｗ）”と判定される。
【００２９】
図３は、発振制御部１２の構成を示す回路図である。
発振制御部１２は、同期判定部１１の出力である同期判定信号ＰＤ１及び同期判定信号ＰＤ２と、発振制御固定信号ＣＴＳとに基づいて、発振制御信号ＣＴ（アナログ）を出力する。発振制御部１２は、制御回路２５、チャージポンプ２６、バッファ２７を備える。
【００３０】
制御回路２５は、同期判定信号ＰＤ１及び同期判定信号ＰＤ２と、発振制御固定信号ＣＴＳとの入力に基づいて、チャージポンプを制御するポンプ制御信号ＰＣＳ１及びポンプ制御信号ＰＣＳ２を出力する。制御回路２５は、ＮＯＲゲート３０−２、ＮＯＲゲート３０−３及びインバータ３０−１を備える。ＮＯＲゲート３０−２は、同期判定信号ＰＤ１と発振制御固定信号ＣＴＳとに基づいて、ポンプ制御信号ＰＣＳ１を出力する。ＮＯＲゲート３０−３は、同期判定信号ＰＤ２を入力されたインバータ３０−１の出力と発振制御固定信号ＣＴＳとに基づいて、ポンプ制御信号ＰＣＳ２を出力する。
【００３１】
チャージポンプ２６は、ポンプ制御信号ＰＣＳ１及びポンプ制御信号ＰＣＳ２の入力に基づいて、出力電圧Ｖｓを出力する。チャージポンプ２６は、電流源３１−１及び電流源３１−２、チャージポンプ容量３７を備える。電流源３１−１は、ポンプ制御信号ＰＣＳ１に基づいて、チャージポンプ容量３７の充電（電流の押し込み）を行う。電流源３１−２は、ポンプ制御信号ＰＣＳ２に基づいて、チャージポンプ容量３７の放電（電流の引き抜き）を行う。チャージポンプ容量３７は、接続点ｂにおいて、充放電される電荷容量に基づく電位を発生する。その電位は出力電圧Ｖｓとなる。
【００３２】
電流源３１−１は、インバータ３２−１、ＭＯＳトランスファゲート３３−１、Ｐ型ＭＯＳトランジスタ３４−１、Ｐ型ＭＯＳトランジスタ３５−１及びＮ型ＭＯＳトランジスタ３６−１を備える。
インバータ３２−１は、入力側を制御回路２５の出力側（ポンプ制御信号ＰＣＳ１側）に、出力側をＭＯＳトランスファゲートのＰ型ＭＯＳトランジスタのゲートに接続している。
ＭＯＳトランスファゲート３３−１は、Ｎ型ＭＯＳトランジスタのゲートに制御回路２５の出力側（ポンプ制御信号ＰＣＳ１側）を、Ｐ型ＭＯＳトランジスタのゲートにインバータ３２−１の出力側を、ソースにＰ型ＭＯＳトランジスタ３４−１のドレインを、ドレインに接続点ａをそれぞれ接続している。
Ｐ型ＭＯＳトランジスタ３４−１は、ソースに電源Ｖｃｃを、ゲートにＰ型ＭＯＳトランジスタ３５−１のゲートを、ドレインにＭＯＳトランスファゲート３３−１のソースをそれそれ接続している。
Ｐ型ＭＯＳトランジスタ３５−１は、ソースに電源Ｖｃｃを、ゲートにＰ型ＭＯＳトランジスタ３４−１のゲートを、ドレインに自身のゲート及びＮ型ＭＯＳトランジスタ３６−１のソースをそれそれ接続している。
Ｎ型ＭＯＳトランジスタ３６−１は、ソースにＰ型ＭＯＳトランジスタ３５−１のドレインを、ゲートに自身のソースを、ドレインに接地をそれぞれ接続している。
【００３３】
電流源３１−２は、インバータ３２−２、ＭＯＳトランスファゲート３３−２、Ｎ型ＭＯＳトランジスタ３４−２、Ｐ型ＭＯＳトランジスタ３５−２及びＮ型ＭＯＳトランジスタ３６−２を備える。
インバータ３２−２は、入力側を制御回路２５の出力側（ポンプ制御信号ＰＣＳ２側）に、出力側をＭＯＳトランスファゲートのＰ型ＭＯＳトランジスタのゲートに接続している。
ＭＯＳトランスファゲート３３−２は、Ｎ型ＭＯＳトランジスタのゲートに制御回路２５の出力側（ポンプ制御信号ＰＣＳ２側）を、Ｐ型ＭＯＳトランジスタのゲートにインバータ３２−２の出力側を、ソースに接続点ａを、ドレインにＮ型ＭＯＳトランジスタ３４−２のソースをそれぞれ接続している。
Ｎ型ＭＯＳトランジスタ３４−２は、ソースにＭＯＳトランスファゲート３３−２のドレインを、ゲートにＮ型ＭＯＳトランジスタ３６−２のゲートを、ドレインに接地をそれそれ接続している。
Ｐ型ＭＯＳトランジスタ３５−２は、ソースに電源Ｖｃｃを、ゲートに自身のドレインを、ドレインにＮ型ＭＯＳトランジスタ３６−２のソースをそれそれ接続している。
Ｎ型ＭＯＳトランジスタ３６−２は、ソースにＰ型ＭＯＳトランジスタ３５−２のドレインを、ゲートに自身のソース及びＮ型ＭＯＳトランジスタ３４−２のゲートを、ドレインに接地をそれぞれ接続している。
【００３４】
チャージポンプ容量３７は、チャージポンプ２６の接続点ａとバッファ２７とを結ぶ配線上の接続点ｂに一方を、他方に接地を接続されている。
【００３５】
バッファ２７は、出力電圧Ｖｓに基づいて、発振制御信号ＣＴを出力する。バッファ２７は、Ｎ型ＭＯＳトランジスタ４１、Ｎ型ＭＯＳトランジスタ４２、Ｐ型ＭＯＳトランジスタ４３、Ｐ型ＭＯＳトランジスタ４４を備える。
Ｎ型ＭＯＳトランジスタ４１は、ソースにＰ型ＭＯＳトランジスタ４３のドレインを、ゲートに接続点ｂを、ドレインに接地をそれぞれ接続している。
Ｐ型ＭＯＳトランジスタ４３は、ソースに電源Ｖｃｃを、ゲートにＰ型ＭＯＳトランジスタ４４のゲート及び自身のドレインを、ドレインにＮ型ＭＯＳトランジスタ４１のソースをそれそれ接続している。
Ｎ型ＭＯＳトランジスタ４２は、ソースにＰ型ＭＯＳトランジスタ４４のドレイン及び自身のゲートを、ゲートに出力端子（制御発振部１３と接続）を、ドレインに接地をそれそれ接続している。
Ｐ型ＭＯＳトランジスタ４４は、ソースに電源Ｖｃｃを、ゲートにＰ型ＭＯＳトランジスタ４３のゲートを、ドレインにＮ型ＭＯＳトランジスタ４２のソースをそれぞれ接続している。
【００３６】
図４は、制御発振部１３の構成を示す回路図である。
制御発振部１３は、発振制御信号ＣＴに基づいて、周波数及び位相を制御された内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを生成する。そして、それらを同期判定部１１、ＤＲＡＭコア４及びＤＬＬ６へ出力する。制御発振部１３は、可変遅延回路４６とバッファ５０−１〜５０−２を備える。そして、可変遅延回路４６は、複数の単位回路４６−ｉ（ｉ＝１〜ｎ、ｎは奇数、以下同じ）を備える。
【００３７】
図５は、可変遅延回路４６の単位回路４６−ｉの構成を示す回路図である。単位回路４６−ｉは、入力信号ＣＩＮ及びその反転信号ＣＩＮＢの各々を入力される２つの入力端子ＣＩＮ及びそ入力端子ＣＩＮＢ、単位回路４６−ｉを制御する信号ＣＢＩＡＳの入力されるバイアス入力端子ＣＢＩＡＳ、出力信号ＣＯＵＴＢ及びその反転信号ＣＯＵＴの各々を出力する２つの出力端子ＣＯＵＴＢ及び出力端子ＣＯＵＴを有する。そして、Ｐ型ＭＯＳトランジスタ４７−１及び４７−２、Ｎ型ＭＯＳトランジスタ４８−１、４８−２及び４９を備える。
【００３８】
Ｐ型ＭＯＳトランジスタ４７−１は、ソースに電源Ｖｃｃを、ゲートに出力端子ＣＯＵＴを、ドレインに出力端子ＣＯＵＴＢをそれぞれ接続している。
Ｎ型ＭＯＳトランジスタ４８−１は、ソースに出力端子ＣＯＵＴＢを、ゲートに入力端子ＣＩＮを、ドレインにＮ型ＭＯＳトランジスタ４９のソースをそれぞれ接続している。
Ｐ型ＭＯＳトランジスタ４７−２は、ソースに電源Ｖｃｃを、ゲートに出力端子ＣＯＵＴＢを、ドレインに出力端子ＣＯＵＴをそれぞれ接続している。
Ｎ型ＭＯＳトランジスタ４８−２は、ソースに出力端子ＣＯＵＴを、ゲートに入力端子ＣＩＮＢを、ドレインにＮ型ＭＯＳトランジスタ４９のソースをそれぞれ接続している。
Ｎ型ＭＯＳトランジスタ４９は、ソースにＮ型ＭＯＳトランジスタ４８−１及び４８−２のドレインを、ゲートにバイアス入力端子を、ドレインに接地をそれぞれ接続している。
【００３９】
可変遅延回路４６は、単位回路４６−ｉの入力端子ＣＩＮ及び入力端子ＣＩＮＢを、それぞれ可変遅延回路４６−ｉ＋１の出力端子ＣＯＵＴＢ及び出力信号ＣＯＵＴへ接続している。そして、図５のような単位回路４６−ｉによる奇数段接続の構成となっている。
【００４０】
バッファ５０−１〜５０−２は、それぞれ内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを、同期判定部１１、ＤＲＡＭコア４及びＤＬＬ６へ出力する。
【００４１】
ＤＲＡＭコア４は、外部からの制御に基づいて、データの書込み、読出し、消去等の動作を行う。その際、ＰＬＬ２で生成された内部クロック信号ＣＬＫを、従来の内部クロック信号と同様に入力され、その内部クロック信号ＣＬＫに基づいて、従来と同様に動作を行う。
ＤＲＡＭコア４は、内部に発振制御固定信号出力部（図示されず）を有する。発振制御固定信号出力部は、ＤＲＡＭコア４に要求される動作の種類に応じて、発振制御固定信号ＣＴＳをＰＬＬ２へ出力する。すなわち、ＤＲＡＭコア４へ動作命令を示す信号が入力された場合、その信号が発振制御固定信号出力部にも入力される。そして、その動作命令がＤＲＡＭ１でのデータの読出しの命令の場合、発振制御固定信号出力部は、振制御固定信号ＣＴＳを“Ｈ”でＰＬＬ２へ出力する。それ以外の場合、発振制御固定信号ＣＴＳを“Ｌ”で出力する。
【００４２】
ＤＬＬ６は、内部クロック信号ＣＬＫに基づいて、内部クロック信号ＣＬＫを所定の遅延時間分だけ遅延させた遅延内部クロック信号ＣＬＫ＿ＤＯＵＴとしてＤＱ出力部５へ出力する。
ＤＱ出力部５は、データ出力信号ＤＱ＿ＤＡＴＡと遅延内部クロック信号ＣＬＫ＿ＤＯＵＴに基づいて、データ出力信号ＤＱ＿ＤＡＴＡを遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱ＿ＯＵＴとして外部へ出力する。
【００４３】
図６は、ＤＱ出力部５周辺の構成を示すブロック図である。ＤＱ出力部５は、ＤＱ出力部６１、ＤＱＢ出力部６２、バッファ６３、ＤＱ１端子５２−１、ＤＱ１Ｂ端子５２−２、配線６５−１、配線６５−２及び終端６７を備える。
ＤＱ出力部６１は、データ出力信号ＤＱ＿ＤＡＴＡと遅延内部クロック信号ＣＬＫ＿ＤＯＵＴに基づいて、データ出力信号ＤＱ＿ＤＡＴＡを遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱ＿ＯＵＴとして出力する。
ＤＱ１端子５２−１は、ＤＱ出力部６１から出力されたデータ出力信号ＤＱ＿ＯＵＴをＤＲＡＭ１の外部の配線６５−１へ出力する。
配線６５−１は、データ出力信号ＤＱ＿ＯＵＴを所定の回路素子へ伝送する。ＤＱＢ出力部６２は、バッファ６３から出力されるデータ出力信号ＤＱ＿ＤＡＴＡの反転信号であるＤＱＢ＿ＤＡＴＡと遅延内部クロック信号ＣＬＫ＿ＤＯＵＴに基づいて、データ出力信号の反転信号ＤＱＢ＿ＤＡＴＡを遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱＢ＿ＯＵＴとして出力する。
ＤＱ１Ｂ端子５２−２は、ＤＱＢ出力部６２から出力されたＤＱＢ＿ＯＵＴをＤＲＡＭ１の外部の配線６５−２へ出力する。
配線６５−２は、ＤＱＢ＿ＯＵＴを終端回路である終端６７へ伝送する。配線６５−２は短く、ＤＲＡＭ１近傍に終端６７が設置されている。配線６５−２と終端６７とは、インピーダンスが整合され反射が起きないように回路定数が設定されている。
【００４４】
図７は、ＤＱ端子とＣＬＫ端子との端子配置の例を示す図である。
図７のＤＲＡＭ１は、３つのＤＱ端子（ＤＱ１端子５２−１、ＤＱ２端子５３−１、ＤＱ１端子５４−１）、３つのＤＱＢ端子（ＤＱ１Ｂ端子５２−２、ＤＱ２Ｂ端子５３−２、ＤＱ１Ｂ端子５４−２）、ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２、リード５５及びパッド５６を有する。
ＣＬＫ端子５５−１は、外部クロック信号ＣＬＫをＤＲＡＭ１へ入力する際に用いる。ＣＬＫＢ端子５５−２は、外部クロック信号ＣＬＫ０の反転信号ＣＬＫ０ＢをＤＲＡＭ１へ入力する際に用いる。反転信号を同時に入力することにより外部クロック信号ＣＬＫ０のクロストークノイズの低減を図っている。
３つのＤＱ端子（ＤＱ１端子５２−１、ＤＱ２端子５３−１、ＤＱ３端子５４−１）の各々は、ＤＱ出力部６１からの出力信号（ＤＱ１＿ＯＵＴ、ＤＱ２＿ＯＵＴ、ＤＱ３＿ＯＵＴ）を、外部へ出力する際に用いる。３つのＤＱＢ端子（ＤＱ１Ｂ端子５２−２、ＤＱ２Ｂ端子５３−２、ＤＱ１Ｂ端子５４−２）の各々は、出力信号の反転信号（ＤＱ１Ｂ＿ＯＵＴ、ＤＱ２Ｂ＿ＯＵＴ、ＤＱ３Ｂ＿ＯＵＴ）を外部へ出力する際に用いる。３つのＤＱＢ端子はチップ（ＤＲＡＭ１）外部で終端回路（終端６７）に接続されている。
反転信号を同時に出力することにより各出力信号（ＤＱ１＿ＯＵＴ、ＤＱ２＿ＯＵＴ、ＤＱ３＿ＯＵＴ）におけるクロストークノイズが相殺される。すなわち、クロストークノイズを低減することが出来る。それと同時に、各ＤＱ端子の近傍に存在するＣＬＫ端子（及びＣＬＫＢ端子）と各ＤＱ端子との間で発生するクロストークノイズも相殺される。すなわち、クロストークノイズを低減することが可能となる。
【００４５】
図７（ａ）では、上記効果を高めるために、（ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２）の組に対して、ＤＱ１端子５２−１及びＤＱ１Ｂ端子５２−２が、予め設定された相違の範囲内で等距離になるように配列している。ＤＱ２端子５３−１及びＤＱ２Ｂ端子５３−２、ＤＱ３端子５４−１及びＤＱ１Ｂ端子５４−２についても同様である。
【００４６】
また、図７（ｂ）では、上記効果を高めるために、ＤＱ１端子５２−１及びＤＱ１Ｂ端子５２−２が互いに隣り合うようにし、かつ（ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２）の組に対して、ＤＱ１端子５２−１及びＤＱ１Ｂ端子５２−２が、予め設定された相違の範囲内で等距離になるように配列している。ＤＱ２端子５３−１及びＤＱ２Ｂ端子５３−２、ＤＱ３端子５４−１及びＤＱ１Ｂ端子５４−２についても同様である。
【００４７】
この場合、予め設定された相違の範囲は、隣接する出力端子間の距離である。例えば、（ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２）の組とＤＱ１端子５２−１との距離ｓ１、及び、（ＣＬＫ端子５５−１、ＣＬＫＢ端子５５−２）の組とＤＱ１Ｂ端子５２−２との距離ｓ２を考えた場合、ｓ１−ｓ２≦ＤＱ１端子５２−１−ＤＱ１Ｂ端子５２−２間距離、である。
【００４８】
なお、図７のＤＱ端子については、３つのＤＱ端子に対して反転信号用の出力端子（ＤＱＢ端子）を設けているが、本発明は、３つの場合に限定されるものではない。
【００４９】
次に、本発明である半導体装置を適用したＤＲＡＭの実施の形態における動作について、図１〜図７を参照して説明する。
【００５０】
図１を参照して、外部クロック信号ＣＬＫ０は、ＤＲＡＭ１へ入力される。そして、外部クロック信号ＣＬＫ０に基づいて、クロック入力バッファ３により、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦがＰＬＬ２の同期判定部１１へ伝送される。
【００５１】
次に、図２を参照して同期判定部１１の動作を説明する。
同期判定部１１は、外部クロック信号ＣＬＫ０がクロック入力バッファ３を通った後の外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦと内部クロック信号ＣＬＫ（制御発振部１３で生成）の立上がりタイミングを比較する。
【００５２】
同期判定部１１において、まず内部クロック信号ＣＬＫは、遅延回路Ａ２１−１を通り、Ｄフリップフロップ２３−１のＤ端子に入る。一方、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦは、遅延回路Ｂ２２−１を通り、Ｄフリップフロップ２３−１のＣｌｋ端子に入る。ここで、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦの立上がりタイミングが内部クロック立上がりタイミングより速ければ（ｆａｓｔ）として、Ｄフリップフロップ２３−１のＱ端子から出力される同期判定信号ＰＤ１は“Ｈ”となる。外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦの立上がりタイミングが内部クロック立上がりタイミングより充分遅ければ（ｓｌｏｗ）として、Ｄフリップフロップ２３−１のＱ端子から出力される同期判定信号ＰＤ１は“Ｌ”となる。
【００５３】
また、内部クロック信号ＣＬＫは、遅延回路Ｂ２２−２を通り、Ｄフリップフロップ２３−２のＤ端子に入る。一方、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦは、遅延回路Ａ２１−２を通り、Ｄフリップフロップ２３−２のＣｌｋ端子に入る。ここで、外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦの立上がりタイミングが内部クロック立上がりタイミングより充分速ければ（ｆａｓｔ）として、Ｄフリップフロップ２３−２のＱ端子から出力される同期判定信号ＰＤ２は“Ｈ”となる。外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦの立上がりタイミングが内部クロック立上がりタイミングより遅ければ（ｓｌｏｗ）として、Ｄフリップフロップ２のＱ端子から出力される同期判定信号ＰＤ２は“Ｌ”となる。
同期判定信号ＰＤ１及び同期判定信号ＰＤ２は、発振制御部１２へ出力される。
【００５４】
次に、図３を参照して、発振制御部１２の動作について説明する。
（１）発振制御部１２において、発振制御固定信号ＣＴＳが“Ｌ”の場合
（ＰＤ１、ＰＤ２）＝（Ｈ、Ｈ）の場合、制御回路２５の出力（ＰＣＳ１、ＰＣＳ２）は、（Ｈ、Ｌ）となる。そのため、チャージポンプ２６の押込側スイッチ（ＭＯＳトランスファゲート３３−１）がＯＮ、引抜側スイッチ（ＭＯＳトランスファゲート３３−２）がＯＦＦとなる。それに伴い、チャージポンプ容量３７が充電され、チャージポンプ２６の出力電圧Ｖｓが上昇する。そして、出力電圧Ｖｓの上昇により、バッファ２７を介して発振制御信号ＣＴの信号電圧は上昇する。
（ＰＤ１、ＰＤ２）＝（Ｌ、Ｌ）の場合、制御回路２５の出力（ＰＣＳ１、ＰＣＳ２）は、（Ｌ、Ｈ）となる。そのため、チャージポンプ２６の押込側スイッチがＯＦＦ、引抜側スイッチがＯＮとなる。それに伴い、チャージポンプ容量３７が放電され、チャージポンプ２６の出力電圧Ｖｓが下降する。そして、出力電圧Ｖｓの減少により、バッファ２７を介して発振制御信号ＣＴは下降する。
（ＰＤ１、ＰＤ２）＝（Ｈ、Ｌ）の場合、制御回路２５の出力（ＰＣＳ１、ＰＣＳ２）は、（Ｌ、Ｌ）となる。そのため、チャージポンプ２６の押込側及び引抜側スイッチが両方ＯＦＦとなる。それに伴い、チャージポンプ容量３７が保持され、チャージポンプの出力電圧Ｖｓは固定される。そして、それによりバッファ２７を介して発振制御信号ＣＴの信号電圧も固定される。
【００５５】
（２）発振制御部１２において、発振制御固定信号ＣＴＳが“Ｈ”の場合
いずれの場合にも、制御回路２５の出力（ＰＣＳ１、ＰＣＳ２）は、（Ｌ、Ｌ）となる。そのため、チャージポンプ２６の押込側及び引抜側スイッチはいずれもＯＦＦとなる。それに伴い、チャージポンプ容量３７が保持され、チャージポンプ２６の出力電圧Ｖｓは一定に固定される。そして、それによりバッファ２７を介して発振制御信号ＣＴの信号電圧も固定される。
（１）又は（２）により、発振制御信号ＣＴ（アナログ）が制御発振部１３へ出力される。
【００５６】
次に、図４、及び図５を参照して、制御発振部１３の動作について説明する。
図５の単位回路４６−ｉは、発振回路である。ＣＩＮ、ＣＩＮＢ及び発振を制御する信号（アナログ、ＣＢＩＡＳ）に基づいて、ＣＢＩＡＳに応じた周波数で発振し、出力信号ＣＯＵＴＢ及び出力信号ＣＯＵＴを出力する。そして、単位回路４６−ｉは差動ペアである。遅延時間は、Ｎ型ＭＯＳトランジスタ４９のバイアス電圧であるＣＢＩＡＳが高いと短くなり、低いと長くなる。ＣＩＮ及びＣＩＮＢの入力後、その遅延時間後に出力信号ＣＯＵＴＢ及び出力信号ＣＯＵＴを出力する。
【００５７】
制御発振部１３において、発振を制御する信号は、発振制御信号ＣＴである。従って、各単位回路４６−ｉには、発振制御信号ＣＴが入力される。そして、発振制御信号ＣＴの電圧が上昇した場合には、発振周波数は高くなる。すなわち、可変遅延回路４６は、それまでよりも周波数の高い内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを生成する。また、発振制御信号ＣＴの電圧が低下した場合には、発振周波数は低くなる。すなわち、可変遅延回路４６は、それまでよりも周波数の低い内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを生成する。発振制御信号ＣＴの電圧が一定の場合には、発振周波数は変動しない。すなわち、可変遅延回路４６は、周波数が一定の内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを自励発振する。
そして、制御発振部１３は、内部クロック信号ＣＬＫ及びその反転信号ＣＬＫＢを、可変遅延回路４６の入力端子へ帰還させると共に、バッファ４７−１〜４７−２を介して同期判定部１１、ＤＲＡＭコア４及びＤＬＬ６へ出力する。
【００５８】
これら同期判定部１１、発振制御部１２及び制御発振部１３により、本発明の図１のＤＲＡＭ１に内蔵のＰＬＬは、発振制御固定信号ＣＴＳが“Ｌ”の場合であって、内部クロック信号ＣＬＫのタイミングが外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦのタイミングより遅い場合、制御発振部１３の発振周波数を速くする。また、内部クロック信号ＣＬＫのタイミングが外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦのタイミングより速い場合、制御発振部１３の発振周波数を遅くする。そして、内部クロック信号ＣＬＫのタイミングと外部クロックバッファ信号ＣＬＫ＿ＩＮＢＵＦのタイミングが同時の場合、制御発振部１３の発振周波数を変えない。また、発振制御固定信号ＣＴＳが“Ｈ”の場合、制御発振部の発振周波数を変えない。ＤＲＡＭ１はＲｅａｄモード時（データ読出し時）に発振制御固定信号ＣＴＳを“Ｈ”とし、制御発振部の発振周波数を変えずに一定値を維持する。
【００５９】
従って、ＤＲＡＭ１内部で、外部クロック信号ＣＬＫ０と同期した内部クロック信号ＣＬＫを発生させることが出来る。それにより、ＤＲＡＭ１は、外部クロック信号ＣＬＫ０の有するノイズに影響されていない内部クロック信号ＣＬＫを利用することが可能となる。
特に、ＤＲＡＭ１が、データ読出し時に制御発振部１３の発振周波数を変えずに一定値を維持するように発振制御固定信号ＣＴＳを“Ｈ”とすれば、データ読出し時に内部クロック信号ＣＬＫを外部クロック信号ＣＬＫ０のノイズの影響を全く受けないようにすることが可能となる。
【００６０】
ＤＲＡＭコア４は、内部クロック信号ＣＬＫを利用して、外部からの制御に基づいて、データの書き込み、読み出し、消去等の動作を行う。その際、ＰＬＬ２で生成された内部クロック信号ＣＬＫを、従来の内部クロックと同様に用いて、従来と同様に動作を行う。ただし、通常は、発振制御固定信号ＣＴＳとして“Ｌ”を、ＤＲＡＭ１でのデータの読み出しの命令を受信した際には“Ｈ”をＰＬＬ２へ出力する。データ出力信号ＤＱ＿ＤＡＴＡをＤＱ出力部５へ出力する。
ＤＬＬ６は、内部クロック信号ＣＬＫに基づいて、内部クロック信号ＣＬＫを所定の遅延時間分だけ遅延させた遅延内部クロック信号ＣＬＫ＿ＤＯＵＴをＤＱ出力部５へ出力する。
【００６１】
次に、図６を参照して、ＤＱ出力部５の動作について説明する。
データ出力信号ＤＱ＿ＤＡＴＡは、遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱ出力部６１から出力され、ＤＱ１端子５２−１を介して外部（配線６５−１）へ伝送される。同様に、データ出力信号ＤＱ＿ＤＡＴＡの反転信号ＤＱＢ＿ＤＡＴＡは、遅延内部クロック信号ＣＬＫ＿ＤＯＵＴのタイミングでＤＱＢ出力部６２から出力され、ＤＱ１Ｂ端子５２−２を介して外部（配線６５−２）へ伝送される。その際、データ出力信号ＤＱ＿ＤＡＴＡとＤＱＢ＿ＤＡＴＡとは、同じタイミングでそれぞれの回路から出力される。
【００６２】
配線６５−１（ＤＱ１端子５２−１）及び配線６５−２（ＤＱ１Ｂ端子５２−２）からそれぞれ逆相の信号が出力されるので、ＤＱ１端子５２−１及びＤＱ１Ｂ端子５２−２の近傍に配設された外部クロック信号ＣＬＫ０用のＣＬＫ端子（図７参照）及びその周辺の配線への影響を抑制することが出来る。すなわち、外部クロック信号ＣＬＫ０に載るクロストークノイズを相殺することが出来る。
【００６３】
本発明のＤＲＡＭはクロック端子周辺においてＤＱ出力信号とその逆相の出力信号を出力する端子を有しているので、特に、データの読出し（Ｒｅａｄ）時にクロック信号に影響するＤＱ信号（データ出力信号ＤＱ＿ＤＡＴＡ）とのクロストークを相殺し，外部クロック信号に載るノイズを低減することができる。
【００６４】
上記実施例では、ＤＲＡＭコア４におけるデータ読出し時に、ＤＲＡＭコア４から発振制御固定信号ＣＴＳを“Ｈ”として、ＰＬＬ２の発振制御を固定するとしている。
しかし、ＰＬＬ２の発振制御を固定せず、発振制御を抑制することにより、データ読出し時に内部クロック信号ＣＬＫが外部クロック信号ＣＬＫ０のノイズから受ける影響を軽減させることが可能である。その機能を有する発振制御部を示したのが図８である。
【００６５】
図８は、ＰＬＬ２の発振制御を抑制することが可能な発振制御部１２’の構成を示す回路図である。この回路では、図３の発振制御部１２に、補助電流源２８が追加されている。補助電源２８は、電流源３１−３及び電流源３１−４を備える。電流源３１−３及び電流源３１−４は、入力がそれぞれ同期判定信号ＰＤ１の反転信号であるＰＤ１’及び同期判定信号ＰＤ２である以外は、電流源３１−１及び電流源３１−２と同様であるのでその説明を省略する。
【００６６】
補助電流源２８は、発振制御固定信号ＣＴＳの影響を受けない。そして、発振制御固定信号ＣＴＳが“Ｈ”になった場合でも、同期判定信号（ＰＤ１’及びＰＤ２’）に基づいて、チャージポンプ容量３７を充放電することが出来る。
その場合、チャージポンプ容量３７は、制御固定信号ＣＴＳが“Ｌ”の時より小さい電流で充放電されるので、発振制御信号ＣＴの変動量が抑制される。従って、外部クロック信号ＣＬＫ０のノイズが内部クロック信号ＣＬＫに及ぼす影響を低減できる。
【００６７】
本実施例では、ＤＲＡＭについての例を述べている。ただし、本発明がＤＲＡＭに限定されるものではなく、各種メモリＬＳＩ（ＳＲＡＭに例示されるＲＡＭ、フラッシュメモリに例示されるＲＯＭ）など外部クロック端子を有し、データを入出力する半導体装置（ＬＳＩ）であれば適用することが可能である。
【００６８】
【発明の効果】
本発明により、外部から供給されるの外部クロック信号に載ったノイズの侵入を防ぎ、外部へ出力するＤＱ信号と外部クロック信号との間のクロストークノイズを抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明である半導体装置を適用したＤＲＡＭの実施の形態における構成を示すブロック図である。
【図２】同期判定部の構成を示す回路図である。
【図３】発振制御部の構成を示す回路図である。
【図４】制御発振部の構成を示す回路図である。
【図５】可変遅延回路の単位回路の構成を示す回路図である。
【図６】ＤＱ出力部周辺の構成を示すブロック図である。
【図７】（ａ）（ｂ）ＤＱ端子とＣＬＫ端子との端子配置の例を示す図である。
【図８】発振制御部の構成を示す回路図である。
【図９】従来のＤＲＡＭのクロック信号に関わる構成を示すブロック図である。
【符号の説明】
１ ＤＲＡＭ
２ ＰＬＬ
３ クロック入力バッファ
４ ＤＲＡＭコア
５ ＤＱ出力部
６ ＤＬＬ
１１ 同期判定部
１２ 発振制御部
１３ 制御発振部
２１−１ 遅延回路Ａ
２１−２ 遅延回路Ａ
２２−１ 遅延回路Ｂ
２２−２ 遅延回路Ｂ
２３−１ Ｄフリップフロップ
２３−２ Ｄフリップフロップ
２５ 制御回路
２６ チャージポンプ
２７ バッファ
３０−１ インバータ
３０−２、３０−３ ＮＯＲゲート
３１−１、３１−２、３１−３、３１−４ 電流源
３２−１、３２−２、３２−３、３２−４ インバータ
３３−１、３３−２、３３−３、３３−４ ＭＯＳトランスファゲート
３４−１、３４−３、３５−１、３５−２、３５−３、３５−４、４３、４４、４７−１、４７−２ Ｐ型ＭＯＳトランジスタ
３４−２、３４−４、３５−３、３６−１、３６−３、３６−４、４１、４２、４８−１、４８−２、４９ Ｎ型ＭＯＳトランジスタ
３７ チャージポンプ容量
４６ 可変遅延回路
４６−ｉ（ｉ＝１〜ｎ） 単位回路
５０−１、５０−２ バッファ
５２−１ ＤＱ１端子
５２−２ ＤＱ１Ｂ端子
５３−１ ＤＱ２端子
５３−２ ＤＱ２Ｂ端子
５４−１ ＤＱ３端子
５４−２ ＤＱ３Ｂ端子
５５−１ ＣＬＫ端子
５５−２ ＣＬＫＢ端子
５６ リード
５７ パッド
６１ ＤＱ出力部
６２ ＤＱＢ出力部
６３ バッファ
６５−１ 配線
６５−２ 配線
６７ 終端
１０１ ＤＲＡＭ
１０３ クロック入力バッファ
１０４ ＤＲＡＭコア
１０５ ＤＱ出力部
１０６ ＤＬＬ
Claims (11)
- 外部クロック信号に基づいて、前記外部クロック信号に対して同期制御された内部クロック信号を出力する内部クロック発生部と、
前記内部クロック信号を用いて、データ処理の動作を行うデータ管理部と、
を具備し、
前記データ管理部は、前記動作に基づいて、前記内部クロック発生部での前記同期制御を制御する、
半導体装置。 - 前記データ管理部は、前記動作がデータの読み出しの場合、前記同期制御を中断又は抑制するように前記内部クロック生成部を制御する、
請求項１に記載の半導体装置。 - 外部クロック信号に基づいて、前記外部クロック信号に対して同期制御された内部クロック信号を出力する内部クロック発生部と、
前記内部クロック信号を用いて、データ処理の動作を行うデータ管理部と、
を具備し、
前記内部クロック生成部は、前記動作がデータの読み出しの場合、前記内部クロック信号を自励発振する、
半導体装置。 - 前記データ管理部は、前記動作に基づいて、前記内部クロック発生部を制御する制御信号を出力し、
前記内部クロック発生部は、前記制御信号に基づいて、前記同期制御を行う、
請求項１乃至３のいずれか一項に記載の半導体装置。 - 前記内部クロック生成部は、フェイズロックトループ回路を含む、
請求項４に記載の半導体装置。 - 前記内部クロック生成部は、
前記内部クロック信号と前記外部クロック信号とに基づいて、前記内部クロック信号と前記外部クロック信号との同期状態を示す同期判定信号を出力する同期判定部と、
前記同期判定信号と前記制御信号とに基づいて、前記内部クロック信号の特性を制御する発振制御信号を出力する発振制御部と、
前記発振制御信号に基づいて、新たな前記内部クロック信号を出力する制御発振部と、
を備え、
前記制御発振部は、前記新たな前記内部クロック信号を前記同期判定部へ出力する、
請求項４又は５に記載の半導体装置。 - 外部クロック信号を外部から入力される外部クロック端子と、
前記外部クロック端子の近傍に配設され、データを示すデータ信号を外部へ出力する出力端子と、
前記出力端子と前記外部クロック端子の近傍に配設され、前記データ信号を反転した反転データ信号を外部へ出力する反転出力端子と、
を具備する、
半導体装置。 - 前記出力端子と前記外部クロック端子との距離、及び、前記反転出力端子と前記外部クロック端子との距離は、予め設定された相違の範囲内で等しい、
請求項７に記載の半導体装置。 - 前記外部クロック端子の近傍に配設され、前記外部クロック信号を反転した反転外部クロック信号を外部から入力される反転外部クロック端子を更に具備し、
前記出力端子と前記外部クロック端子及び前記反転外部クロック端子の組との距離、及び、前記反転出力端子と前記組との距離は、予め設定された相違の範囲内で等しい、
請求項７に記載の半導体装置。 - 前記データ信号に基づいて、前記反転データ信号を前記反転出力端子へ出力する反転データ信号出力部と、
を更に具備する、
請求項７乃至９のいずれか一項に記載の半導体装置。 - 前記反転出力端子は、前記反転出力端子の近傍で終端されている、
請求項７乃至１０のいずれか一項にに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002164863A JP2004013979A (ja) | 2002-06-05 | 2002-06-05 | 半導体装置 |
| US10/454,404 US6862246B2 (en) | 2002-06-05 | 2003-06-04 | Semiconductor apparatus which prevents generating noise and being influenced by noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002164863A JP2004013979A (ja) | 2002-06-05 | 2002-06-05 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007160164A Division JP2007234226A (ja) | 2007-06-18 | 2007-06-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004013979A true JP2004013979A (ja) | 2004-01-15 |
Family
ID=29706665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002164863A Pending JP2004013979A (ja) | 2002-06-05 | 2002-06-05 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6862246B2 (ja) |
| JP (1) | JP2004013979A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101678413B1 (ko) * | 2009-12-29 | 2016-11-23 | 삼성전자주식회사 | 반도체 장치 및 이의 트레이닝 방법 |
| US8760188B2 (en) * | 2011-06-30 | 2014-06-24 | Silicon Image, Inc. | Configurable multi-dimensional driver and receiver |
| US9071243B2 (en) | 2011-06-30 | 2015-06-30 | Silicon Image, Inc. | Single ended configurable multi-mode driver |
| CN111312313B (zh) * | 2018-12-12 | 2022-02-22 | 北京兆易创新科技股份有限公司 | 一种电荷泵电压快切的电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974221A (en) * | 1987-07-17 | 1990-11-27 | Canon Kabushiki Kaisha | Method and apparatus for reproducing information by varying a sensitivity of a phase-locked loop in accordance with a detection state of a reproduced signal |
| JPH05114857A (ja) | 1991-10-21 | 1993-05-07 | Matsushita Electric Ind Co Ltd | Ｐｌｌ回路 |
| TW367656B (en) * | 1994-07-08 | 1999-08-21 | Hitachi Ltd | Semiconductor memory device |
| JP2000173194A (ja) | 1998-12-10 | 2000-06-23 | Fujitsu Ltd | Ｐｌｌ回路、ｐｌｌ回路の制御装置、及びディスク装置 |
| JP3588267B2 (ja) | 1999-03-05 | 2004-11-10 | 三洋電機株式会社 | リフレッシュ回路及びそれを用いた光ディスク再生装置の制御回路 |
| JP3420120B2 (ja) * | 1999-06-29 | 2003-06-23 | 日本電気株式会社 | 同期型半導体メモリシステム |
-
2002
- 2002-06-05 JP JP2002164863A patent/JP2004013979A/ja active Pending
-
2003
- 2003-06-04 US US10/454,404 patent/US6862246B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6862246B2 (en) | 2005-03-01 |
| US20030227813A1 (en) | 2003-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE35141E (en) | Substrate bias generating circuit | |
| JP3309782B2 (ja) | 半導体集積回路 | |
| US5973525A (en) | Integrated circuit device | |
| US7741891B2 (en) | Delay locked loop circuit | |
| KR100431419B1 (ko) | 지연 동기 루프, 이의 동기 방법, 및 이를 갖춘 반도체 장치 | |
| KR20020045368A (ko) | 전하 펌프 전압 변환기 | |
| KR20160008258A (ko) | 반도체 장치 | |
| JP2000124797A (ja) | Ｄｌｌ回路を内蔵する集積回路装置 | |
| US8581758B2 (en) | Semiconductor device, method for controlling the same, and data processing system including semiconductor device | |
| KR20000056764A (ko) | 아날로그 디엘엘회로 | |
| US6621316B1 (en) | Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line | |
| US6230280B1 (en) | Synchronous semiconductor memory device capable of generating stable internal voltage | |
| KR20070030092A (ko) | 반도체 집적회로 및 그 내부전압 제어방법 | |
| US6313674B1 (en) | Synchronizing circuit for generating internal signal synchronized to external signal | |
| US7227396B2 (en) | Clock signal input/output device for correcting clock signals | |
| US7002383B1 (en) | Method and apparatus for synthesizing a clock signal using a compact and low power delay locked loop (DLL) | |
| US6415007B1 (en) | Charge pump having two sub charge pumps which include a common charge/discharge terminal | |
| US20060220710A1 (en) | Delay locked loop device | |
| JP2004013979A (ja) | 半導体装置 | |
| EP0685846B1 (en) | Signal transmission method, signal transmission circuit, and semiconductor integrated circuit using the same | |
| US5454116A (en) | Semiconductor integrated circuit with external clock signal and reduced data output delay | |
| JP2007124661A (ja) | クロック発生回路 | |
| US6690605B2 (en) | Logic signal level converter circuit and memory data output buffer using the same | |
| US20020086477A1 (en) | Apparatus and a method for a data output circuit in a semiconductor memory | |
| US20070241801A1 (en) | Internal clock generator and method of generating internal clock |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040420 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070618 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071107 |