JP3417808B2 - Lsiパッケージの配線構造 - Google Patents
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Description
配線構造に係り、特にクロック周波数が高いLSIを搭
載するLSIパッケージの配線構造に関する。近年、L
SIデバイスの高周波数化・高消費電力化が求められて
きており、LSIを搭載するパッケージ(本明細書で
は、このパッケージをLSIパッケージという)におい
ても、高周波数化・高消費電力化に対応しうる構造とす
ることが必要となってきた。そのためLSIパッケージ
は、下記の改良が行なわれている。 【0002】電流の安定供給のため、LSIパッケー
ジを多層化し、内層に電源・GNDのプレーンを設け
る。 電源・GNDの低インダクタンス化を図るため、電源
・GNDの配線長を短くし、配線幅を太くする。 50Ωインピーダンス整合化を図るため、配線層の上
下層にプレーンを設け、層間の間隙を調節する。 【0003】相互インダクタンス及びクロストークの
低減化を図るため、信号線同志の配線間隔を、お互い影
響を及ぼさない程度に空ける。 【0004】 【従来の技術】従来構成のLSIパッケージについて、
図18及び図19を用いて説明する。各図に示すLSI
パッケージ1は2レイヤーパッケージ構造とされてお
り、よって上層配線層2(図18に示す)と下層配線層
3(図19に示す)を有した構成とされている。尚、図
18及び図19では、LSIパッケージ1の1/8パタ
ーンを表している。 【0005】図18及び図19に示されるように、上層
配線層2及び下層配線層3には、それぞれスルーホール
ランド4がマトリックス状に形成されている。このスル
ーホールランド4からスルーホールを介して外部接続端
子に連結するが、外部接続端子には例えばバンプが形成
され、これによりLSIパッケージ1はBGA(BallGri
d Array) として用いられる。 【0006】また、上層配線層2及び下層配線層3に
は、それぞれ多数の配線5が形成されている。この各配
線5の一端部はスルーホールを介して外部接続端子に接
続され、また他端部は電極パッド部6に接続されてい
る。この電極パッド部6は各配線層2,3の半導体チッ
プ(図示せず)と対向する位置に形成されており、ワイ
ヤーを用いて半導体チップと電気的に接続される。 【0007】ここで、配線5の形成状態に注目すると、
従来においては各配線層2,3内、及び上層配線層2と
下層配線層3との間における配線5の配線長については
あまり考慮されておらず、なるべく各配線5の引回しが
スムーズになるように配線パターンの設定を行ってい
た。但し、図18及び図19に符号a〜gで示す電源配
線,接地(GND)及び電源用配線については、電気的
特性のために配線長を短くしたり、また符号gで示され
る配線の様に配線幅を太くする対応はとっていた。ま
た、パッケージ構造を多層化し、信号が電送される配線
層を電源ベタ層とGNDベタ層の間に挟み込むことによ
りインピーダンス整合を図ることも行なわれていた。 【0008】 【発明が解決しようとする課題】ところで、従来のLS
Iパッケージ1の電気特性と言えば、前記したから
によるLCR特性の向上あるいは特性インピーダンスの
50(Ω)整合化についてのみ注目されてきた。しか
し、これらの対応では、LSIパッケージのLCR及び
インピーダンスやクロストーク対策には有効であるが、
各信号間の電送時間のズレにより発生するノイズに関し
ては考慮されていない。 【0009】また、最近になってLSIのクロック周波
数が1GHzを越えるものも出てきており、前記した通
常行っている電気特性の向上を図っても、実際にLSI
をLSIパッケージ1に実装した際、LSI(半導体素
子)が動作しないケースが発生するという問題点があっ
た。本発明は上記の点に鑑みてなされたものであり、ク
ロック周波数として高周波数を用いたLSIを搭載して
も電気特性上の向上を図りうるLSIパッケージの配線
構造を提供することを目的とする。 【0010】 【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる手段を講じたことを特徴とす
るものである。請求項1記載の発明では、高周波で駆動
するLSIを搭載すると共に、前記LSIと外部接続端
子を接続する複数の配線が形成されたLSIパッケージ
の配線構造において、前記配線を2層構造とされた配線
層に形成すると共に上層配線層に形成される配線と下層
配線層に形成される配線のピッチを半ピッチずらして配
設し、かつ、前記上層配線層或いは前記下層配線層の何
れか一方の層に差動信号が電送される等しい長さを有す
る一対の隣接する配線を配設した際、他方の層において
該一対の配線の間に位置する配線を終端抵抗用,電源供
給用,或いは接地用として用いた構成としたことを特徴
とするものである。 【0011】 【0012】 【0013】 【0014】上記した各手段は、次のように作用する。
請求項1記載の発明によれば、配線を2層構造とされた
配線層に形成すると共に上層配線層に形成される配線と
下層配線層に形成される配線のピッチを半ピッチずらし
て配設することにより、例えば上層の隣接する一対の配
線の間に、下層の配線が位置することとなる。 また、
上層配線層或いは下層配線層の何れか一方の層に差動信
号が電送される等しい長さを有する一対の配線を配設し
た際、他方の層においてこの一対の配線の間に位置する
配線を終端抵抗用,電源供給用,或いは接地用として用
いたことにより、差動信号が電送される一対の配線間に
接地用配線等が位置することとなり、よって前記一対の
配線間においてクロストークが発生することを防止する
ことができる。 【0015】 【0016】 【0017】 【発明の実施の形態】次に本発明の実施の形態につい
て、図面と共に説明する。図1乃至図6は、本発明の一
実施例である配線構造を有したLSIパッケージ10を
説明するための図である。本実施例に係るLSIパッケ
ージ10は、多層構造とされた2レイヤーパッケージ構
造とされており、図3に示されるように、上層配線層1
2と下層配線層13を有した構成とされている。図1は
上層配線層12の平面図であり、また図2は下層配線層
13の平面図である。また、図1及び図2では、図示の
便宜上、LSIパッケージ10の1/8パターンのみを
表している。 【0018】上層配線層12及び下層配線層13が形成
された基板は絶縁部材により形成された基板層であり、
LSIパッケージ10のベース24上に固定されてい
る。この上層配線層12及び下層配線層13は、それぞ
れの表面に配線15a,15bが形成されており、また
その中央部分にはLSI(半導体チップ)11が搭載さ
れる開口部17,18が形成されている。 【0019】この配線15a,15bは、その一端部に
スルーホールランド部14a,14bが一体的に形成さ
れており、また他端部には電極パッド部16a,16b
が一体的に形成されている。スルーホールランド部14
は、上層配線層12及び下層配線層13にマトリックス
状に形成されており、スルーホールランドからスルーホ
ールを介して連結された外部端子接続部に例えばバンプ
が形成されることによりLSIパッケージ1はBGA(B
all Grid Array) として用いられる。 【0020】尚、本実施例では各スルーホールランド部
14a,14bを特定するために、図中縦方向に25〜
34の番地を付すと共に、横方向にA〜Uの番地を付し
ている。また、スルーホールランド部14a,14bは
配線15a,15bと一対一の関係となっているため、
本実施例の説明ではこの番地により配線15a,15b
の特定も行なうこととする。 【0021】ここで、各配線15の端部に形成されてい
る電極パッド部16a,16bの構成について、図4乃
至図6を用いて説明する。電極パッド部16a,16b
は、開口部17,18の近傍に並設されており、また図
6に示されるようにLSI11に形成されているチップ
側パッド23と対向するよう構成されている。この電極
パッド部16a,16bは、ワイヤー19〜22により
チップ側パッド23と電気的に接続される。 【0022】また、図4に示されるように、電極パッド
部16aは上層配線層12上で同一ピッチ(W)に形成
されており、同様に、電極パッド部16bは下層配線層
13上で同一ピッチ(W)に形成されている。また、隣
接する電極パッド部16a,16bは図中上下方向に段
を付けて形成されており、よって全体的にみると電極パ
ッド部16a及び電極パッド部16bは、上層配線層1
2上或いは下層配線層13上で千鳥状に形成された構成
とされている。 【0023】尚、図4(A)は上層配線層12に形成さ
れた電極パッド部16aを拡大して示しており、また図
4(B)は下層配線層13に形成された電極パッド部1
6bを拡大して示している。また、電極パッド部16
a,16bを上下方向に見てみると、図5及び図6に示
されるように、一方の配線層に形成された一対の電極パ
ッド部の間に他方の配線層に形成された電極パッド部が
形成された構成とされている。即ち、いま図1に示す上
層配線層12の最右端に位置する電極パッド部16aを
P1とし、これに隣接する電極パッド部を順次P3,P
5,…とする。同様に、図2に示す下層配線層13の最
右端に位置する電極パッド部16bをP2とし、これに
隣接する電極パッド部を順次P4,P6,…とする。 【0024】ここで、上記した一方の配線層を上層配線
層12とし、よって一対の電極パッド部をP1,P3と
すると、下層配線層13に形成された電極パッド部P2
は一対の電極パッド部P1,P3の間に位置している。
このように電極パッド部16a,16bを構成すること
により、図6に示されるように、ワイヤー19〜22を
高密度に配設することが可能となる。 【0025】続いて、本実施例の要部となる配線15
a,15bの配線構造について説明する。図1及び図2
に図示されるように、スルーホールランド部14a,1
4bには、1〜12の数字と、V,Gの文字が付されて
いる。ここで、1〜12の数字が付されたスルーホール
ランド部14a,14bを有する配線15a,15bは
信号配線であり、またVの文字が付されたスルーホール
ランド部14a,14bを有する配線15a,15bは
電源配線であり、更にGの文字が付されたスルーホール
ランド部14a,14bを有する配線15a,15bは
グランド(接地)配線である。 【0026】また、信号配線において、同一の数字が付
された配線は一つのグループを形成しており、このグル
ープにおいては配線15a,15bの長さは等しくなる
よう構成されている。即ち、例えば、“1”が付されて
いるスルーホールランド部14a,14bは合計6個あ
り、よってこれに対応する配線15a,15bも6本あ
るが、この6本の配線15a,15bはその配線長が等
しい等長配線のペアとなっている。これを上記した番地
で示すと、U33,U34,T33,T34,R33,
R34で示される各配線は、その長さが全て同じ長さ
(等長)とされている。 この“1”が付されている等
長の配線のグループを、本実施例の説明では“♯1グル
ープ”といい、他の数字が付されているグループについ
ても同様に表現するものとする(♯2グループ〜♯12
グループ)。 【0027】従って、図1及び図2に示す実施例の構成
では、等長の配線が6本組になりグループを形成してい
るものとしては、“♯1グループ”の他には“♯2グル
ープ”,“♯3グループ”,“♯4グループ”,“♯5
グループ”,“♯6グループ”,“♯7グループ”が存
在する。また、等長の配線が4本組になりグループを形
成しているものとしては、“♯8グループ”が存在す
る。また、等長の配線が3本組になりグループを形成し
ているものとしては、“♯9グループ”,“♯10グル
ープ”,“♯11グループ”が存在する。更に、等長の
配線が2本組になりグループを形成しているものとして
は、“♯12グループ”が存在する。尚、図中数字が付
されていないスルーホールランド部14a,14bも存
在するが、これはその配線長が等長ではないものであ
る。 【0028】上記のように、各グループ(♯1グループ
〜♯12グループ)においては、配線15a,15bの
配線長は等長とされているため、LSI11としてクロ
ック周波数として高周波数(例えば、1GHz)を用い
るものをLSIパッケージ10に搭載し、各グループ内
の隣接した一対の配線15a,15bに差動信号を供給
した場合、この差動信号が電送される一対の配線15
a,15bの配線長は等しいため、差動信号間の電送上
のタイムラグを少なくすることができる。よって、差動
信号に混入するノイズは低減され電気特性上の向上を図
ることができる。 【0029】ここで、各グループ内における配線15
a,15bのレイアウトについて説明する。前記したよ
うに、配線15a,15bは、電気的特性からは差動信
号を電送する信号配線,電源供給を行なうための電源配
線,及び接地される接地(グランド)配線に分類され
る。いま、♯1グループを例に挙げて説明すると、2レ
イヤーパッケージ構造のLSIパッケージ10に等長配
線を引き回す時、差動信号を電送する2本の配線を同層
に設ける構成と異層に設ける構成とが考えられる。この
場合、何方の構成にした場合であっても、ノイズ低減を
図るためには、少なくとも差動信号を電送する信号配線
の長さは等長とする必要がある。 【0030】即ち、差動信号を電送する2本の配線を同
層(即ち、上層配線層12のみ、或いは下層配線層13
のみ)に設ける場合は、層上において隣接ピン同志(例
えばU33とT3P3)を等長とする。また、差動信号
を電送する2本の配線を異層で設ける場合(即ち、1本
を上層配線層12に、もう1本を下層配線層13に設け
る場合)には、各層12,13に配設される配線同志
(例えばU33とU34)を等長とする。 【0031】しかし、同層で差動信号用の2本の配線を
設ける場合、2本の差動信号用配線の間に1本の配線が
異層に位置する。即ち、本実施例の配線構造では、前記
したように上層配線層12に形成された配線15aと、
下層配線層13に形成された配線15aは半ピッチずれ
て形成さてれいる。従って、図5を例に挙げて説明すれ
ば、上層配線層12に形成された配線P1,P3を差動
信号用の配線とすると、この2本の配線P1,P3の間
には、下層配線層13に形成された配線P2が存在する
こととなる。よって、この下層配線層13に形成された
配線P2を終端抵抗,電源,或いは接地用配線として用
いることにより、2本の配線P1,P3は電磁的に隔離
されるため、更にノイズの低減を図ることができる。 【0032】更に、この構成を♯1グループ〜♯7グル
ープのように、長さが等しい配線(以下、等長配線とい
う)を6本(或いは6の倍数本)を単位として1グルー
プを構成するものに適応した場合、2本の差動信号を同
層で設ける場合は上下層においてそれぞれ1ペア(合計
2ペア)の等長配線を設けることができる。即ち、図5
に示す例では、上層配線層12の配線P1と配線P3が
1ペアの差動信号用等長配線となり、下層配線層13の
配線P4と配線P6が1ペアの差動信号用等長配線とな
る。また、配線P2と配線P5はそれぞれ上層配線層1
2,下層配線層13の終端抵抗あるいは電源・GND用
配線となる。 【0033】ところで、等長配線を考える場合、当然ワ
イヤー19〜22も電気的特性を左右する依存性がある
ため、ワイヤー19〜22の長さ(ワイヤー長)をも考
慮に加えた上でLSIパッケージ10の配線構造を決定
する必要がある。即ち、図6に示すように、本実施例の
ようにLSIパッケージ10が上層配線層12と下層配
線層13を積層した構成とされており、かつ各配線層1
2,13に形成されている電極パッド部16a,16b
が千鳥状に形成された構成では、ワイヤー19〜22の
長さも夫々異なった長さとなる。よって、各配線15
a,15bを等長配線としたのみでは、ワイヤー19〜
22のワイヤー長の相違に起因して各配線(ワイヤー1
9〜22を含めた配線)の電気的特性が異なり、ノイズ
の原因となるおそれがある。 【0034】そこで本実施例では、各グループにおい
て、各配線15a,15bの長さ(ライン長)とワイヤ
ー19〜22の長さ(ワイヤー長)を加えた全体長が等
しくなるよう構成している。これを図15〜図17に示
す。図15〜図17は、ワイヤー長、ライン長、全長
(ワイヤー長+ライン長)を個別に記したものである。
上層配線層12に形成された電極パッド部16aと接続
されるワイヤー20,22のワイヤー長は、下層配線層
13に形成された電極パッド部16bと接続されるワイ
ヤー19,21のワイヤー長に比べて長いため、上層配
線層12に形成された配線15aのライン長は下層配線
層13に形成された配線15bのライン長に比べて短く
設定されている。 【0035】このように、ワイヤー19〜22を含む配
線の長さを等しい長さとしたことにより、ワイヤー損失
分も含めて電送上のタイムラグの低減を図ることが可能
となり、より確実に電気特性上の向上を図ることができ
る。尚、図1及び図2は、前記したように672ピンの
1/8パターンを表しているが、LSIパッケージ10
の全体としての等長配線の詳細は、6本等長配線(♯1
〜♯7グループ)が7×8=56ペア、4本等長配線
(♯8グループ)が1×8=8ペア、3本等長配線(♯
9〜♯11グループ)が3×8=24ペア、2本等長配
線(♯12グループ)が1×8=8ペアという事にな
る。ここで同層における隣接する2本の差動信号用配線
は、6本等長配線のうちで2×56=112ペア、4本
等長配線のうちで1×8=8ペア、3本等長配線のうち
で1×24=24ペアとることができ、全体で144ペ
アとなる。 【0036】また、異層における隣接した2本の差動信
号用信号は、6本等長配線のうちで3×56=168ペ
ア、4本等長配線のうちで2×8=16ペア、3本等長
配線のうちで1×24=24ペア、2本等長配線のうち
で1×8=8ペアとることができ、全体で216ペアと
なる。信号を入力、出力で2等分すると、それぞれ10
8ペアずつの差動信号配線を設けることができる。ま
た、データとクロックのデータ単位数があらかじめわか
っている場合は、それに応じた数以上の差動信号を設け
てやればよい。 【0037】続いて、同層における隣接2本の等長配線
を施した差動信号用配線と、異層における隣接2本の等
長配線を施した差動信号用配線のシミュレーションによ
る出力データを紹介する。図7及び図8は、今回シミュ
レーションに使用した6本1グループの等長配線15
a,15bを示している。図7は上層配線層12に配設
された等長配線15aを示しており、また図8は上層配
線層13に配設された等長配線15bを示している。 【0038】同層における隣接2本の等長配線のシミュ
レーションのモデルは、図中L1,L3で示す配線を使
用した。配線L1の配線長は、20.895mm、ワイ
ヤー長は3.50mmで全長は24.395mmとな
る。配線L3の配線長は、21.295mm、ワイヤー
長は3.09mmで全長は24.385mmとなる。両
ラインの全長の差は、10μmである。 【0039】この結果を図9に示す。同図は、実線で示
す入力波形を入力した場合に出力された最に、各等長配
線に出力された出力信号を示している。尚、図中、縦軸
は出力を示しており、また横軸は時間を示している。図
9に示されるように、結果として両配線L1,L3の電
送ズレは0.83psと小さな値となり、同層において
等長配線を設けた場合、良好な電送特性が得られること
が証明された。 【0040】また、異層における隣接2本の等長配線の
シミュレーションモデルは、図中L3,L4の配線を使
用した。配線L4の配線長は、22.872mm、ワイ
ヤー長は1.44mmで全長は24.312mmとな
る。よって、両配線L1,L4の全長の差は70μmで
ある。この結果を図10に示す。同図に示されるよう
に、結果として両ラインの電送ズレは7.20psと小
さな値となり、異層間に等長配線を配設した構成として
も、良好な電送特性が得られることが証明された。 【0041】次に、比較例として、等長配線を施してい
ない同層における隣接2本の配線と、異層における隣接
2本の配線のシミュレーションによる出力データを紹介
する。図11及び図12は、シミュレーションに使用し
た等長配線を施していない配線の上下層のモデルであ
る。図11は上層配線層2に形成された配線5を示して
おり、図12は下層配線層3に形成された配線5を示し
ている。 【0042】同層における隣接2本の配線のシミュレー
ションのモデルとしては、図中M1,M3で示される配
線を使用した。配線M1の配線長は、12.9mm、ワ
イヤー長は3.395mmで全長は16.295mmと
なる。また、配線M3の配線長は、16.444mm、
ワイヤー長は3.805mmで全長は20.249mm
となる。従って、両配線M1,M3の全長の差は3.9
54mmである。図13はこのシミュレーションの結果
を示しており、同図に示されるように両配線M1,M3
の電送ズレは12.50psとなった。 【0043】また、異層における隣接2本の配線のシミ
ュレーションモデルは、図中M3,M4の配線を使用し
た。配線M4の配線長は、17.944mm、ワイヤー
長は1.895mmで全長は19.893mmとなる。
従って、両配線M3,M4の全長の差は0.356mm
である。図14はこのシミュレーションの結果を示して
おり、同図に示されるように両配線M3,M4の電送ズ
レは14.30psとなった。 【0044】上記した各シュミレーションの結果からも
分かるように、差動信号の等長配線同志の電送時間のズ
レと等長配線でなる同志の電送時間のズレとを比較する
と、同層・異層とも等長配線同志のほうがズレ時間が短
く、よって等長配線にする事で差動信号のタイムラグが
少なくなることが証明された。 【0045】 【発明の効果】上述のように本発明によれば、差動信号
が電送される一対の配線間に接地用配線等が位置するこ
ととなり、よって前記一対の配線間においてクロストー
クが発生することを防止することができるため、電気特
性上の向上を図ることができる。 【0046】
線構造を説明するための図であり、LSIパッケージの
上層を示す図である。 【図2】本発明の一実施例であるLSIパッケージの配
線構造を説明するための図であり、LSIパッケージの
下層を示す図である。 【図3】本発明の一実施例であるLSIパッケージの側
面図である。 【図4】本発明の一実施例であるLSIパッケージに形
成される電極パッドの配設構造を説明するための図であ
る(その1)。 【図5】本発明の一実施例であるLSIパッケージに形
成される電極パッドの配設構造を説明するための図であ
る(その2)。 【図6】本発明の一実施例であるLSIパッケージにお
ける、電極パッドと半導体チップとのワイヤ配設構造を
説明するための図である。 【図7】上層に形成された等長とされた配線の一例を示
す図である。 【図8】下層に形成された等長とされた配線の一例を示
す図である。 【図9】本発明の効果を説明するための図である(その
1)。 【図10】本発明の効果を説明するための図である(そ
の2)。 【図11】従来構成の一例である上層に形成された配線
を示す図である。 【図12】従来構成の一例である下層に形成された配線
を示す図である。 【図13】従来構成の配線の電気的特性を示す図である
(その1)。 【図14】従来構成の配線の電気的特性を示す図である
(その1)。 【図15】図1及び図2に示すLSIパッケージに形成
された配線の全長,ライン長,ワイヤー長,及びピンコ
ネクター番号を示す図である(その1)。 【図16】図1及び図2に示すLSIパッケージに形成
された配線の全長,ライン長,ワイヤー長,及びピンコ
ネクター番号を示す図である(その2)。 【図17】図1及び図2に示すLSIパッケージに形成
された配線の全長,ライン長,ワイヤー長,及びピンコ
ネクター番号を示す図である(その3)。 【図18】従来の一例であるLSIパッケージを説明す
るための図であり、上層を示す図である。 【図19】従来の一例であるLSIパッケージを説明す
るための図であり、下層を示す図である。 【符号の説明】 10 LSIパッケージ 11 LSI 12 上層配線層 13 下層配線層 14a,14b スルーホールランド部 15a,15b 配線 16a,16b 電極パッド部 17,18 開口部 19〜22 ワイヤ 23 チップ側パッド 24 ベース
Claims (1)
- (57)【特許請求の範囲】 【請求項1】高周波で駆動するLSIを搭載すると共
に、前記LSIと外部接続端子を接続する複数の配線が
形成されたLSIパッケージの配線構造において、前記配線を2層構造とされた配線層に形成すると共に上
層配線層に形成される配線と下層配線層に形成される配
線のピッチを半ピッチずらして配設し、 かつ、前記上層配線層或いは前記下層配線層の何れか一
方の層に差動信号が電送される等しい長さを有する一対
の隣接する配線を配設した際、他方の層において該一対
の配線の間に位置する配線を終端抵抗用,電源供給用,
或いは接地用として用いた構成としたこと を特徴とする
LSIパッケージの配線構造。
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