JP2869314B2 - バウンダリースキャンセル回路,バウンダリースキャンテスト回路及びその使用方法 - Google Patents
バウンダリースキャンセル回路,バウンダリースキャンテスト回路及びその使用方法Info
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- JP2869314B2 JP2869314B2 JP5288955A JP28895593A JP2869314B2 JP 2869314 B2 JP2869314 B2 JP 2869314B2 JP 5288955 A JP5288955 A JP 5288955A JP 28895593 A JP28895593 A JP 28895593A JP 2869314 B2 JP2869314 B2 JP 2869314B2
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Description
【0001】
【産業上の利用分野】本発明は、集積回路の入出力ピン
に対応して設けられるバウンダリースキャンセル回路,
複数の集積回路の入出力ピン間に接続される被テスト配
線の接続状態をテストするためのバウンダリースキャン
テスト回路及びバウンダリースキャンテスト方法に関す
るものである。
に対応して設けられるバウンダリースキャンセル回路,
複数の集積回路の入出力ピン間に接続される被テスト配
線の接続状態をテストするためのバウンダリースキャン
テスト回路及びバウンダリースキャンテスト方法に関す
るものである。
【0002】
【従来の技術】近年、ボード(プリント基板等)上のテ
スト容易化設計の手法として、バウンダリースキャンテ
ストが重要な手法として開発されており、IEEE11
49.1によりそのアクセス方法の標準化が図られてい
る。以下、IEEE1149.1に準拠したバウンダリ
ースキャンセル回路の構成とこのバウンダリースキャン
セル回路を用いてボード上の部品間の配線テストを行う
ためのバウンダリースキャンテスト回路の構成につい
て、図13〜図16に基づき説明する。
スト容易化設計の手法として、バウンダリースキャンテ
ストが重要な手法として開発されており、IEEE11
49.1によりそのアクセス方法の標準化が図られてい
る。以下、IEEE1149.1に準拠したバウンダリ
ースキャンセル回路の構成とこのバウンダリースキャン
セル回路を用いてボード上の部品間の配線テストを行う
ためのバウンダリースキャンテスト回路の構成につい
て、図13〜図16に基づき説明する。
【0003】図13は、バウンダリースキャンセル回路
を使用したバウンダリースキャンテスト回路200の構
成を示す。プリント基板上には複数の集積回路210,
220,230,…が配設されており、各集積回路21
0,220,230内には、内部論理212,222,
232,…と、集積回路内の機器の動作を制御するため
のTAPコントローラ(図示せず)と、各集積回路21
0,220,230間で信号を授受するための多数の接
続端子215,225,235と、この接続端子215
(225,235)と内部論理212(222,23
2)との間に介設された接続端子数と同数のバウンダリ
ースキャンセル回路100,…とが主要機器として配設
されている。そして、このバウンダリースキャンテスト
回路200では、各集積回路210,220,230の
各接続端子215,225,235間に、信号線である
被テスト配線Wtsが取り付けられており、各バウンダリ
ースキャンセル回路100の信号状態によって、当該接
続端子に接続される被テスト配線Wtsの断線等をテスト
するようになされている。また、同一集積回路内及び各
集積回路の各バウンダリースキャンセル回路100は直
列に接続され、すべての集積回路間に跨ってスキャン信
号Sscanが流れるスキャンパス150が構成されてい
る。すなわち、被テスト配線Wtsの縮退故障テストの
際、このスキャンパス150を介して、テスト用の論理
信号(テストデータ)を各バウンダリースキャンセル回
路に入力し(以下、スキャンインという)、あるいは被
テスト配線を経てバウンダリースキャンセル回路に入力
される論理信号(テスト結果)をスキャンパスを介して
出力する(以下、スキャンアウトという)ようになされ
ている。なお、図中、TDOは集積回路210,220か
ら出力されるスキャン信号Sscanを出力するためのスキ
ャン出力端子、TDIはスキャン信号Scan を入力するた
めのスキャン入力端子、TCKはクロック信号の入力端
子、TMSはテストモード選択信号の入力端子、TRST は
リセット信号の入力端子である。
を使用したバウンダリースキャンテスト回路200の構
成を示す。プリント基板上には複数の集積回路210,
220,230,…が配設されており、各集積回路21
0,220,230内には、内部論理212,222,
232,…と、集積回路内の機器の動作を制御するため
のTAPコントローラ(図示せず)と、各集積回路21
0,220,230間で信号を授受するための多数の接
続端子215,225,235と、この接続端子215
(225,235)と内部論理212(222,23
2)との間に介設された接続端子数と同数のバウンダリ
ースキャンセル回路100,…とが主要機器として配設
されている。そして、このバウンダリースキャンテスト
回路200では、各集積回路210,220,230の
各接続端子215,225,235間に、信号線である
被テスト配線Wtsが取り付けられており、各バウンダリ
ースキャンセル回路100の信号状態によって、当該接
続端子に接続される被テスト配線Wtsの断線等をテスト
するようになされている。また、同一集積回路内及び各
集積回路の各バウンダリースキャンセル回路100は直
列に接続され、すべての集積回路間に跨ってスキャン信
号Sscanが流れるスキャンパス150が構成されてい
る。すなわち、被テスト配線Wtsの縮退故障テストの
際、このスキャンパス150を介して、テスト用の論理
信号(テストデータ)を各バウンダリースキャンセル回
路に入力し(以下、スキャンインという)、あるいは被
テスト配線を経てバウンダリースキャンセル回路に入力
される論理信号(テスト結果)をスキャンパスを介して
出力する(以下、スキャンアウトという)ようになされ
ている。なお、図中、TDOは集積回路210,220か
ら出力されるスキャン信号Sscanを出力するためのスキ
ャン出力端子、TDIはスキャン信号Scan を入力するた
めのスキャン入力端子、TCKはクロック信号の入力端
子、TMSはテストモード選択信号の入力端子、TRST は
リセット信号の入力端子である。
【0004】次に、図14は、IEEE1149.1に
準拠した従来のバウンダリースキャンセル回路100の
構成を示す。同図に示すように、バウンダリースキャン
セル回路100には、それぞれ制御信号Sca,Sccによ
り2つの入力のうちの一方を選択して出力する第1,第
2セレクタ102,103と、それぞれクロック信号S
cd,Sceに同期して作動する2つの第1,第2フリップ
フロップ104,105と、駆動能力の等しい論理値1
/0を出力するバッファ107とが配設されている。ま
た、バウンダリースキャンセル回路100の外部からの
論理信号を受ける論理出力端子101と、スキャンパス
150からのスキャン信号Sscanを受けるスキャン入力
端子106と、それぞれ信号Sca,Scc,Scd,Sceが
入力される制御端子110a,110c,110d,1
10eと、スキャンパス150にスキャン信号Sscanを
出力するためのスキャン出力端子108と、バウンダリ
ースキャンセル回路100の外部に論理信号を出力する
論理出力端子109とを備えている。
準拠した従来のバウンダリースキャンセル回路100の
構成を示す。同図に示すように、バウンダリースキャン
セル回路100には、それぞれ制御信号Sca,Sccによ
り2つの入力のうちの一方を選択して出力する第1,第
2セレクタ102,103と、それぞれクロック信号S
cd,Sceに同期して作動する2つの第1,第2フリップ
フロップ104,105と、駆動能力の等しい論理値1
/0を出力するバッファ107とが配設されている。ま
た、バウンダリースキャンセル回路100の外部からの
論理信号を受ける論理出力端子101と、スキャンパス
150からのスキャン信号Sscanを受けるスキャン入力
端子106と、それぞれ信号Sca,Scc,Scd,Sceが
入力される制御端子110a,110c,110d,1
10eと、スキャンパス150にスキャン信号Sscanを
出力するためのスキャン出力端子108と、バウンダリ
ースキャンセル回路100の外部に論理信号を出力する
論理出力端子109とを備えている。
【0005】上記第1セレクタ102の一方の入力は論
理入力端子101からの論理信号Slgであり、他方の入
力はスキャン入力端子106からのスキャン信号Sscan
である。また、第1セレクタ102の出力は第1フリッ
プフロップ104に入力され、第1フリップフロップ1
04の出力は第2フリップフロップ105に入力され
る。一方、上記第2セレクタ103の一方の入力は論理
入力端子101からの論理信号Slgであり、他方の入力
は第2フリップフロップ105の出力である。さらに、
第2セレクタ103の出力はバッファ107に入力さ
れ、バッファ107の出力は論理出力端子109を介し
てバウンダリースキャンセル回路100の外部に出力さ
れる。なお、バウンダリースキャンセル回路100は入
力側に配置される場合と出力側に配置される場合とがあ
るが、基本的はいずれも同様の構成となっている。
理入力端子101からの論理信号Slgであり、他方の入
力はスキャン入力端子106からのスキャン信号Sscan
である。また、第1セレクタ102の出力は第1フリッ
プフロップ104に入力され、第1フリップフロップ1
04の出力は第2フリップフロップ105に入力され
る。一方、上記第2セレクタ103の一方の入力は論理
入力端子101からの論理信号Slgであり、他方の入力
は第2フリップフロップ105の出力である。さらに、
第2セレクタ103の出力はバッファ107に入力さ
れ、バッファ107の出力は論理出力端子109を介し
てバウンダリースキャンセル回路100の外部に出力さ
れる。なお、バウンダリースキャンセル回路100は入
力側に配置される場合と出力側に配置される場合とがあ
るが、基本的はいずれも同様の構成となっている。
【0006】次に、図15は、上記集積回路210のバ
ウンダリースキャンセル回路100を出力用とし、集積
回路220のバウンダリースキャンセル回路100を入
力用とした場合の接続状態を示す。同図に示すように、
集積回路210において、バウンダリースキャンセル回
路100の論理入力端子101は内部論理212に接続
され、論理出力端子109は集積回路210の接続端子
215(出力ピン)に接続されている。また、集積回路
220においては、バウンダリースキャンセル回路10
0の論理入力端子101が集積回路220の接続端子2
25(入力ピン)に接続され、論理出力端子109が内
部論理222に接続されている。
ウンダリースキャンセル回路100を出力用とし、集積
回路220のバウンダリースキャンセル回路100を入
力用とした場合の接続状態を示す。同図に示すように、
集積回路210において、バウンダリースキャンセル回
路100の論理入力端子101は内部論理212に接続
され、論理出力端子109は集積回路210の接続端子
215(出力ピン)に接続されている。また、集積回路
220においては、バウンダリースキャンセル回路10
0の論理入力端子101が集積回路220の接続端子2
25(入力ピン)に接続され、論理出力端子109が内
部論理222に接続されている。
【0007】上記集積回路210のバウンダリースキャ
ンセル回路100において、第1セレクタ102が制御
信号Scaに応じてスキャン信号Sscanを選択する場合に
は、第1集積回路210内の各バウンダリースキャンセ
ル回路100の第1フリップフロップ104はすべてシ
リアルに接続された状態となり、図13に示すスキャン
出力端子TDOからスキャン信号Sscanが出力され、順次
各集積回路210,220,…にスキャン入力端子10
6を介して入力されスキャン出力端子108を介して出
力される。
ンセル回路100において、第1セレクタ102が制御
信号Scaに応じてスキャン信号Sscanを選択する場合に
は、第1集積回路210内の各バウンダリースキャンセ
ル回路100の第1フリップフロップ104はすべてシ
リアルに接続された状態となり、図13に示すスキャン
出力端子TDOからスキャン信号Sscanが出力され、順次
各集積回路210,220,…にスキャン入力端子10
6を介して入力されスキャン出力端子108を介して出
力される。
【0008】以上のように構成されたバウンダリースキ
ャンテスト回路200を使用して、配線Wtsの0縮退故
障テストを行う際の動作について説明する。
ャンテスト回路200を使用して、配線Wtsの0縮退故
障テストを行う際の動作について説明する。
【0009】予め、SAMPLE/PRELOAD命令
により、集積回路210のバウンダリースキャンセル回
路100の第2フリップフロップ105に論理値“1”
を記憶させておく。次にEXTEST命令を実行するこ
とにより制御信号Sccが「1」になり出力ピンである接
続端子215から論理値“1”が出力される。図16
は、IEEE1149.1で規定されたTAPコントロ
ーラの状態遷移図である。同図において、TAPコント
ローラがCaptureーDR状態の時に制御信号Scaが
“0”となり、集積回路220の入力用バウンダリース
キャンセル回路100の第1フリップフロップ104に
配線Wtsを通ってきたテスト結果の論理値がラッチされ
る。次に、TAPコントローラがShiftーDR状態時に
制御信号Scaが“1”となりスキャンパス150が連通
状態になると同時に、第1フリップフロップ104にラ
ッチされている論理値がスキャンアウトされる。スキャ
ンアウトされた全てのシリアルデータのうち上記テスト
結果の論理値列を入力したテストデータ(論理値
“1”)と比較することにより配線Wtsの0縮退故障を
検出することができる。同様に“1”縮退故障をテスト
するには、論理値“0”を出力用バウンダリースキャン
セル回路100から出力し、入力用バウンダリースキャ
ンセル回路100に入力されるテスト結果をスキャンパ
ス150にスキャンアウトする。
により、集積回路210のバウンダリースキャンセル回
路100の第2フリップフロップ105に論理値“1”
を記憶させておく。次にEXTEST命令を実行するこ
とにより制御信号Sccが「1」になり出力ピンである接
続端子215から論理値“1”が出力される。図16
は、IEEE1149.1で規定されたTAPコントロ
ーラの状態遷移図である。同図において、TAPコント
ローラがCaptureーDR状態の時に制御信号Scaが
“0”となり、集積回路220の入力用バウンダリース
キャンセル回路100の第1フリップフロップ104に
配線Wtsを通ってきたテスト結果の論理値がラッチされ
る。次に、TAPコントローラがShiftーDR状態時に
制御信号Scaが“1”となりスキャンパス150が連通
状態になると同時に、第1フリップフロップ104にラ
ッチされている論理値がスキャンアウトされる。スキャ
ンアウトされた全てのシリアルデータのうち上記テスト
結果の論理値列を入力したテストデータ(論理値
“1”)と比較することにより配線Wtsの0縮退故障を
検出することができる。同様に“1”縮退故障をテスト
するには、論理値“0”を出力用バウンダリースキャン
セル回路100から出力し、入力用バウンダリースキャ
ンセル回路100に入力されるテスト結果をスキャンパ
ス150にスキャンアウトする。
【0010】すなわち、被テスト配線Wtsを経て入力用
バウンダリースキャンセル回路100に入力される論理
値が出力用バウンダリースキャンセル回路100から出
力された論理値そのものであれば、被テスト配線Wtsの
接続状態は良好である。一方、論理値“1”を出力した
のに論理値“0”が入力された場合には0縮退故障とな
り、論理値“0”を出力したのに論理値“1”が入力さ
れた場合には1縮退故障となる。
バウンダリースキャンセル回路100に入力される論理
値が出力用バウンダリースキャンセル回路100から出
力された論理値そのものであれば、被テスト配線Wtsの
接続状態は良好である。一方、論理値“1”を出力した
のに論理値“0”が入力された場合には0縮退故障とな
り、論理値“0”を出力したのに論理値“1”が入力さ
れた場合には1縮退故障となる。
【0011】
【発明が解決しようとする課題】ところで、一般的に配
線の0/1縮退故障をテストするため際には、ある論理
値列からなるテストデータと、その反転論理値からなる
テストデータが必要である。すなわち、最初に“0”,
“0”,“0”,“1”,…というテストデータを出力
用バウンダリースキャンセル回路から被テスト配線に入
力させる場合、次に、“1”,“1”,“1”,
“0”,…というテストデータを出力用バウンダリース
キャンセル回路に入力する必要がある。また、入力用バ
ウンダリースキャンセル回路では、各被テスト配線を経
た論理信号を受けて、テストデータに対するテスト結果
とその反転論理に対するテスト結果とをスキャンパスに
出力する必要がある。したがって、集積回路間の被テス
ト配線の合計数がNのとき、0/1縮退故障をテストす
るためには、合計4Nサイクルのシフト動作が必要とな
り、入出力ピン数つまり被テスト配線数の増加に従い飛
躍的にテスト時間が増加していくという問題があった。
線の0/1縮退故障をテストするため際には、ある論理
値列からなるテストデータと、その反転論理値からなる
テストデータが必要である。すなわち、最初に“0”,
“0”,“0”,“1”,…というテストデータを出力
用バウンダリースキャンセル回路から被テスト配線に入
力させる場合、次に、“1”,“1”,“1”,
“0”,…というテストデータを出力用バウンダリース
キャンセル回路に入力する必要がある。また、入力用バ
ウンダリースキャンセル回路では、各被テスト配線を経
た論理信号を受けて、テストデータに対するテスト結果
とその反転論理に対するテスト結果とをスキャンパスに
出力する必要がある。したがって、集積回路間の被テス
ト配線の合計数がNのとき、0/1縮退故障をテストす
るためには、合計4Nサイクルのシフト動作が必要とな
り、入出力ピン数つまり被テスト配線数の増加に従い飛
躍的にテスト時間が増加していくという問題があった。
【0012】一方、例えば米国特許公報USP5084874
号に開示されるごとく、バウンダリースキャンセル回路
の構成として、入力論理,入力スキャン信号等のうちい
ずれかの信号を選択するマルチプレクサと、このマルチ
プレクサから入力される信号を一定時間の間保持する2
つのフリップフロップとを直列に接続し、後方のフリッ
プフロップの反転出力をマルチプレクサにフィードバッ
クするようにしたものがある。しかし、同公報に開示さ
れるものでは、論理出力端子への信号が常にマルチプレ
クサと2つのフリップフロップを介して出力されるよう
に構成されているので、反転論理を論理出力端子に出力
する際にキャプチャーサイクルが必要となる。このため
マルチプレクサの制御が入力用と出力用のバウンダリー
スキャンセルで異なるので、テスト回路が複雑になり、
かつ、このような構成では、テスト時間の短縮を図るこ
とが困難であるという問題があった。
号に開示されるごとく、バウンダリースキャンセル回路
の構成として、入力論理,入力スキャン信号等のうちい
ずれかの信号を選択するマルチプレクサと、このマルチ
プレクサから入力される信号を一定時間の間保持する2
つのフリップフロップとを直列に接続し、後方のフリッ
プフロップの反転出力をマルチプレクサにフィードバッ
クするようにしたものがある。しかし、同公報に開示さ
れるものでは、論理出力端子への信号が常にマルチプレ
クサと2つのフリップフロップを介して出力されるよう
に構成されているので、反転論理を論理出力端子に出力
する際にキャプチャーサイクルが必要となる。このため
マルチプレクサの制御が入力用と出力用のバウンダリー
スキャンセルで異なるので、テスト回路が複雑になり、
かつ、このような構成では、テスト時間の短縮を図るこ
とが困難であるという問題があった。
【0013】本発明は、上記問題に鑑みなされたもので
あって、出力用バウンダリースキャンセル回路ではテス
トデータの反転論理を内部で生成する手段を講ずること
により初期のテストデータの反転論理をスキャンインす
るサイクルを省略し、入力用バウンダリースキャンセル
回路では、テスト結果である論理出力と前回の論理出力
との排他的論理和を生成する手段を設けることにより、
テストデータに対するテスト結果をスキャンアウトする
サイクル数を低減し、もって、テスト時間の短縮を図る
ことにある。
あって、出力用バウンダリースキャンセル回路ではテス
トデータの反転論理を内部で生成する手段を講ずること
により初期のテストデータの反転論理をスキャンインす
るサイクルを省略し、入力用バウンダリースキャンセル
回路では、テスト結果である論理出力と前回の論理出力
との排他的論理和を生成する手段を設けることにより、
テストデータに対するテスト結果をスキャンアウトする
サイクル数を低減し、もって、テスト時間の短縮を図る
ことにある。
【0014】
【課題を解決するための手段】上記の目的を達成するた
め、請求項1の発明の講じた手段は、図11に示すよう
に、バウンダリースキャンセル回路として、外部から入
力される論理信号を受ける論理入力端子と、外部から入
力されるスキャン信号を受けるスキャン入力端子と、外
部にスキャン信号を出力するためのスキャン出力端子
と、上記論理入力端子を介して入力される論理信号を入
力とし、論理信号を一定時間の間記憶して出力する入力
論理記憶手段と、上記入力論理記憶手段から出力される
一定時間前の論理信号と上記論理入力端子を介して入力
される今回の論理信号とを入力とし、前回の論理信号と
今回の論理信号との排他的論理和を生成する排他的論理
和生成手段と、上記スキャン入力端子を介して入力され
るスキャン信号及び排他的論理和生成手段で生成される
排他的論理和信号を入力とし、制御信号に応じて、入力
スキャン信号と排他的論理和とを選択して上記スキャン
出力端子を介して外部に出力するスキャン選択手段とを
設ける構成としたものである。
め、請求項1の発明の講じた手段は、図11に示すよう
に、バウンダリースキャンセル回路として、外部から入
力される論理信号を受ける論理入力端子と、外部から入
力されるスキャン信号を受けるスキャン入力端子と、外
部にスキャン信号を出力するためのスキャン出力端子
と、上記論理入力端子を介して入力される論理信号を入
力とし、論理信号を一定時間の間記憶して出力する入力
論理記憶手段と、上記入力論理記憶手段から出力される
一定時間前の論理信号と上記論理入力端子を介して入力
される今回の論理信号とを入力とし、前回の論理信号と
今回の論理信号との排他的論理和を生成する排他的論理
和生成手段と、上記スキャン入力端子を介して入力され
るスキャン信号及び排他的論理和生成手段で生成される
排他的論理和信号を入力とし、制御信号に応じて、入力
スキャン信号と排他的論理和とを選択して上記スキャン
出力端子を介して外部に出力するスキャン選択手段とを
設ける構成としたものである。
【0015】請求項2の発明の講じた手段は、上記請求
項1の発明において、上記論理入力端子からの論理信号
及びスキャン入力端子からのスキャン信号を入力とし、
制御信号に応じて、論理信号とスキャン信号とのいずれ
かを選択して上記排他的論理和生成手段に出力する入力
選択手段を設ける。そして、上記スキャン選択手段を、
入力側が上記入力選択手段の出力側と排他的論理和生成
手段の出力側に接続し、上記入力論理記憶手段を、入力
側がスキャン選択手段の出力側に接続され出力側が上記
スキャン出力端子に接続されて、クロック信号に応じ、
入力論理信号又は排他的論理和信号を出力する入力論理
保持用フリップフロップで構成する。さらに、上記スキ
ャン出力端子を、上記入力保持用フリップフロップの非
反転出力端子に接続するように構成したものである。
項1の発明において、上記論理入力端子からの論理信号
及びスキャン入力端子からのスキャン信号を入力とし、
制御信号に応じて、論理信号とスキャン信号とのいずれ
かを選択して上記排他的論理和生成手段に出力する入力
選択手段を設ける。そして、上記スキャン選択手段を、
入力側が上記入力選択手段の出力側と排他的論理和生成
手段の出力側に接続し、上記入力論理記憶手段を、入力
側がスキャン選択手段の出力側に接続され出力側が上記
スキャン出力端子に接続されて、クロック信号に応じ、
入力論理信号又は排他的論理和信号を出力する入力論理
保持用フリップフロップで構成する。さらに、上記スキ
ャン出力端子を、上記入力保持用フリップフロップの非
反転出力端子に接続するように構成したものである。
【0016】請求項3の発明の講じた手段は、図12に
示すように、バウンダリースキャンセル回路として、論
理信号を出力する論理出力端子と、外部から入力される
スキャン信号を受けるスキャン入力端子と、外部にスキ
ャン信号を出力するためのスキャン出力端子と、上記ス
キャン入力端子を介して入力されるスキャン信号を一定
時間の間記憶した後出力する入力スキャン記憶手段と、
該入力スキャン記憶手段の出力を入力とし、入力スキャ
ン信号の反転信号を生成する反転信号生成手段と、入力
側が上記スキャン入力端子及び反転信号生成手段に接続
され出力側が上記入力スキャン記憶手段に接続されて、
制御信号に応じて、入力スキャン信号とその反転信号と
を交互に選択して出力する入力選択手段と、上記入力選
択手段で選択された入力スキャン信号とその反転信号と
の交互信号を一定時間保持した後論理出力端子を介して
外部に出力する交互信号出力手段とを設ける。そして、
上記スキャン出力端子を、上記スキャン入力端子と入力
選択手段との間の信号線に接続するように構成したもの
である。
示すように、バウンダリースキャンセル回路として、論
理信号を出力する論理出力端子と、外部から入力される
スキャン信号を受けるスキャン入力端子と、外部にスキ
ャン信号を出力するためのスキャン出力端子と、上記ス
キャン入力端子を介して入力されるスキャン信号を一定
時間の間記憶した後出力する入力スキャン記憶手段と、
該入力スキャン記憶手段の出力を入力とし、入力スキャ
ン信号の反転信号を生成する反転信号生成手段と、入力
側が上記スキャン入力端子及び反転信号生成手段に接続
され出力側が上記入力スキャン記憶手段に接続されて、
制御信号に応じて、入力スキャン信号とその反転信号と
を交互に選択して出力する入力選択手段と、上記入力選
択手段で選択された入力スキャン信号とその反転信号と
の交互信号を一定時間保持した後論理出力端子を介して
外部に出力する交互信号出力手段とを設ける。そして、
上記スキャン出力端子を、上記スキャン入力端子と入力
選択手段との間の信号線に接続するように構成したもの
である。
【0017】請求項4の発明の講じた手段は、上記請求
項3の発明において、上記入力スキャン記憶手段,反転
信号生成手段及び交互信号出力手段を、クロック信号に
応じて、入力信号の非反転信号と反転信号とをそれぞれ
2つの出力端子から出力する入力スキャン保持用フリッ
プフロップで構成する。そして、上記論理出力端子を、
上記入力スキャン保持用フリップフロップの非反転信号
の出力端子に接続し、上記入力選択手段を、入力側が上
記スキャン入力端子と入力スキャン保持用フリップフロ
ップの反転信号の出力端子に接続され出力側が上記入力
スキャン保持用フリップフロップの入力端子に接続され
る構成としたものである。
項3の発明において、上記入力スキャン記憶手段,反転
信号生成手段及び交互信号出力手段を、クロック信号に
応じて、入力信号の非反転信号と反転信号とをそれぞれ
2つの出力端子から出力する入力スキャン保持用フリッ
プフロップで構成する。そして、上記論理出力端子を、
上記入力スキャン保持用フリップフロップの非反転信号
の出力端子に接続し、上記入力選択手段を、入力側が上
記スキャン入力端子と入力スキャン保持用フリップフロ
ップの反転信号の出力端子に接続され出力側が上記入力
スキャン保持用フリップフロップの入力端子に接続され
る構成としたものである。
【0018】請求項5の発明の講じた手段は、上記請求
項1又は2の発明におけるバウンダリースキャンセル回
路に、上記請求項3の発明と同様の論理出力端子と、入
力スキャン記憶手段と、反転信号生成手段と、出力論理
選択手段とを設ける構成としたものである。
項1又は2の発明におけるバウンダリースキャンセル回
路に、上記請求項3の発明と同様の論理出力端子と、入
力スキャン記憶手段と、反転信号生成手段と、出力論理
選択手段とを設ける構成としたものである。
【0019】請求項6の発明の講じた手段は、内部論理
と外部から上記内部論理に論理信号を入力するための入
力ピンと上記内部論理から外部に論理信号を出力するた
めの出力ピンとを有する複数の集積回路と、上記複数の
集積回路のうちいずれかの集積回路の入力ピンと他の集
積回路の出力ピンの間に設けられ断接状態をテストする
被テスト配線が取り付けられる配線取付部と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、該各バウンダリースキャンセル回路を直
列に接続するスキャンパスとを備えたバウンダリースキ
ャンテスト回路を前提とする。そして、上記入力用バウ
ンダリースキャンセル回路を、上記請求項1の発明のバ
ウンダリースキャンセル回路と同様に構成したものであ
る。
と外部から上記内部論理に論理信号を入力するための入
力ピンと上記内部論理から外部に論理信号を出力するた
めの出力ピンとを有する複数の集積回路と、上記複数の
集積回路のうちいずれかの集積回路の入力ピンと他の集
積回路の出力ピンの間に設けられ断接状態をテストする
被テスト配線が取り付けられる配線取付部と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、該各バウンダリースキャンセル回路を直
列に接続するスキャンパスとを備えたバウンダリースキ
ャンテスト回路を前提とする。そして、上記入力用バウ
ンダリースキャンセル回路を、上記請求項1の発明のバ
ウンダリースキャンセル回路と同様に構成したものであ
る。
【0020】請求項7の発明の講じた手段は、上記請求
項6の発明における入力用バウンダリースキャンセル回
路を、請求項2の発明のバウンダリースキャンセル回路
と同様に構成したものである。
項6の発明における入力用バウンダリースキャンセル回
路を、請求項2の発明のバウンダリースキャンセル回路
と同様に構成したものである。
【0021】請求項8の発明の講じた手段は、内部論理
と外部から上記内部論理に論理信号を入力するための入
力ピンと上記内部論理から外部に論理信号を出力するた
めの出力ピンとを有する複数の集積回路と、上記複数の
集積回路のうちいずれかの集積回路の入力ピンと他の集
積回路の出力ピンの間に設けられ断接状態をテストする
被テスト配線が取り付けられる配線取付部と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、該各バウンダリースキャンセル回路を直
列に接続するスキャンパスとを備えたバウンダリースキ
ャンテスト回路を前提とする。そして、上記出力用バウ
ンダリースキャンセル回路を請求項3の発明のバウンダ
リースキャンセル回路と同様に構成したものである。
と外部から上記内部論理に論理信号を入力するための入
力ピンと上記内部論理から外部に論理信号を出力するた
めの出力ピンとを有する複数の集積回路と、上記複数の
集積回路のうちいずれかの集積回路の入力ピンと他の集
積回路の出力ピンの間に設けられ断接状態をテストする
被テスト配線が取り付けられる配線取付部と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、該各バウンダリースキャンセル回路を直
列に接続するスキャンパスとを備えたバウンダリースキ
ャンテスト回路を前提とする。そして、上記出力用バウ
ンダリースキャンセル回路を請求項3の発明のバウンダ
リースキャンセル回路と同様に構成したものである。
【0022】請求項9の発明の講じた手段は、上記請求
項8の発明における出力用バウンダリースキャンセル回
路を、請求項4の発明のバウンダリースキャンセル回路
と同様に構成したものである。
項8の発明における出力用バウンダリースキャンセル回
路を、請求項4の発明のバウンダリースキャンセル回路
と同様に構成したものである。
【0023】請求項10の発明の講じた手段は、上記請
求項6又は7の発明において、上記入力用バウンダリー
セル回路が配設されている集積回路に出力用バウンダリ
ーセル回路を配設し、該出力用バウンダリースキャンセ
ル回路を、上記請求項3の発明のバウンダリースキャン
セル回路と同様に構成したものである。
求項6又は7の発明において、上記入力用バウンダリー
セル回路が配設されている集積回路に出力用バウンダリ
ーセル回路を配設し、該出力用バウンダリースキャンセ
ル回路を、上記請求項3の発明のバウンダリースキャン
セル回路と同様に構成したものである。
【0024】請求項11の発明の講じた手段は、上記請
求項8又は9の発明において、上記出力用バウンダリー
セル回路が配設される集積回路内に入力用バウンダリー
セル回路を配設し、該入力用バウンダリースキャンセル
回路を、上記請求項1の発明のバウンダリースキャンセ
ル回路と同様に構成したものである。
求項8又は9の発明において、上記出力用バウンダリー
セル回路が配設される集積回路内に入力用バウンダリー
セル回路を配設し、該入力用バウンダリースキャンセル
回路を、上記請求項1の発明のバウンダリースキャンセ
ル回路と同様に構成したものである。
【0025】請求項12の発明の講じた手段は、内部論
理と外部から上記内部論理に論理信号を入力するための
入力ピンと上記内部論理から外部に論理信号を出力する
ための出力ピンとを有する複数の集積回路と、上記複数
の集積回路のうちいずれかの集積回路の入力ピンと他の
集積回路の出力ピンの間に設けられ断接状態をテストす
る被テスト配線が取り付けられる配線取付部と、各集積
回路の入力ピンと内部論理との間に介設される入力用バ
ウンダリースキャンセル回路と、各集積回路の出力ピン
と内部論理との間に介設される出力用バウンダリースキ
ャンセル回路と、該各バウンダリースキャンセル回路を
直列に接続するスキャンパスとを備えたバウンダリース
キャンテスト回路を前提とする。そして、上記入力用バ
ウンダリースキャンセル回路及び出力用バウンダリース
キャンセル回路に、論理信号を入力可能に構成された論
理入力端子と、上記スキャンパスからのスキャン信号を
受けるスキャン入力端子と、上記スキャンパスにスキャ
ン信号を出力するためのスキャン出力端子と、上記論理
入力端子を介して入力される論理信号を入力とし、論理
信号を一定時間の間記憶して出力する入力論理記憶手段
と、上記入力論理記憶手段から出力される一定時間前の
論理信号と上記論理入力端子を介して入力される今回の
論理信号とを入力とし、前回の論理信号と今回の論理信
号との排他的論理和を生成する排他的論理和生成手段
と、上記スキャン入力端子を介して入力されるスキャン
信号及び排他的論理和生成手段で生成される排他的論理
和信号を入力とし、制御信号に応じて、入力スキャン信
号と排他的論理和とを選択して上記スキャン出力端子に
出力するスキャン選択手段と、論理信号を出力する論理
出力端子と、上記スキャン入力端子からバウンダリース
キャンセル回路に入力されるスキャン信号を入力とし、
入力スキャン信号を一定時間の間記憶した後出力する入
力スキャン記憶手段と、該入力スキャン記憶手段の出力
を入力とし、入力スキャン信号の反転信号を生成する反
転信号生成手段と、入力側が上記スキャン入力端子及び
反転信号生成手段に接続され出力側が上記入力スキャン
記憶手段に接続されて、制御信号に応じて、入力スキャ
ン信号とその反転信号とを交互に選択する入力選択手段
と、上記入力選択手段で選択された入力スキャン信号と
その反転信号との交互信号を一定時間保持した後出力す
る交互信号出力手段とを配設する構成としたものであ
る。
理と外部から上記内部論理に論理信号を入力するための
入力ピンと上記内部論理から外部に論理信号を出力する
ための出力ピンとを有する複数の集積回路と、上記複数
の集積回路のうちいずれかの集積回路の入力ピンと他の
集積回路の出力ピンの間に設けられ断接状態をテストす
る被テスト配線が取り付けられる配線取付部と、各集積
回路の入力ピンと内部論理との間に介設される入力用バ
ウンダリースキャンセル回路と、各集積回路の出力ピン
と内部論理との間に介設される出力用バウンダリースキ
ャンセル回路と、該各バウンダリースキャンセル回路を
直列に接続するスキャンパスとを備えたバウンダリース
キャンテスト回路を前提とする。そして、上記入力用バ
ウンダリースキャンセル回路及び出力用バウンダリース
キャンセル回路に、論理信号を入力可能に構成された論
理入力端子と、上記スキャンパスからのスキャン信号を
受けるスキャン入力端子と、上記スキャンパスにスキャ
ン信号を出力するためのスキャン出力端子と、上記論理
入力端子を介して入力される論理信号を入力とし、論理
信号を一定時間の間記憶して出力する入力論理記憶手段
と、上記入力論理記憶手段から出力される一定時間前の
論理信号と上記論理入力端子を介して入力される今回の
論理信号とを入力とし、前回の論理信号と今回の論理信
号との排他的論理和を生成する排他的論理和生成手段
と、上記スキャン入力端子を介して入力されるスキャン
信号及び排他的論理和生成手段で生成される排他的論理
和信号を入力とし、制御信号に応じて、入力スキャン信
号と排他的論理和とを選択して上記スキャン出力端子に
出力するスキャン選択手段と、論理信号を出力する論理
出力端子と、上記スキャン入力端子からバウンダリース
キャンセル回路に入力されるスキャン信号を入力とし、
入力スキャン信号を一定時間の間記憶した後出力する入
力スキャン記憶手段と、該入力スキャン記憶手段の出力
を入力とし、入力スキャン信号の反転信号を生成する反
転信号生成手段と、入力側が上記スキャン入力端子及び
反転信号生成手段に接続され出力側が上記入力スキャン
記憶手段に接続されて、制御信号に応じて、入力スキャ
ン信号とその反転信号とを交互に選択する入力選択手段
と、上記入力選択手段で選択された入力スキャン信号と
その反転信号との交互信号を一定時間保持した後出力す
る交互信号出力手段とを配設する構成としたものであ
る。
【0026】請求項13の発明の講じた手段は、内部論
理と外部から上記内部論理に論理信号を入力するための
入力ピンと上記内部論理から外部に論理信号を出力する
ための出力ピンとを有する複数の集積回路と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、各バウンダリースキャンセル回路を直列
に接続するスキャンパスとを備えたバウンダリースキャ
ンテスト回路を使用するバウンダリースキャンテスト方
法として、上記複数の集積回路のうち少なくとも1つの
集積回路の出力ピンと他の集積回路の入力ピンとの間に
被テスト配線を接続し、交互に反転する論理信号を、上
記出力ピン側の集積回路の出力用バウンダリースキャン
セル回路から一定時間間隔で逐次出力し、上記入力ピン
側の集積回路の入力用バウンダリースキャンセル回路に
入力される論理信号を一定時間の間記憶させた後、上記
入力ピンを介して入力される今回の論理信号と前回の論
理信号との排他的論理和を生成し、バウンダリースキャ
ンセル回路に入力される入力スキャン信号と排他的論理
和とを選択して上記スキャンパスにスキャンアウトする
方法である。
理と外部から上記内部論理に論理信号を入力するための
入力ピンと上記内部論理から外部に論理信号を出力する
ための出力ピンとを有する複数の集積回路と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、各バウンダリースキャンセル回路を直列
に接続するスキャンパスとを備えたバウンダリースキャ
ンテスト回路を使用するバウンダリースキャンテスト方
法として、上記複数の集積回路のうち少なくとも1つの
集積回路の出力ピンと他の集積回路の入力ピンとの間に
被テスト配線を接続し、交互に反転する論理信号を、上
記出力ピン側の集積回路の出力用バウンダリースキャン
セル回路から一定時間間隔で逐次出力し、上記入力ピン
側の集積回路の入力用バウンダリースキャンセル回路に
入力される論理信号を一定時間の間記憶させた後、上記
入力ピンを介して入力される今回の論理信号と前回の論
理信号との排他的論理和を生成し、バウンダリースキャ
ンセル回路に入力される入力スキャン信号と排他的論理
和とを選択して上記スキャンパスにスキャンアウトする
方法である。
【0027】請求項14の発明の講じた手段は、内部論
理と外部から上記内部論理に論理信号を入力するための
入力ピンと上記内部論理から外部に論理信号を出力する
ための出力ピンとを有する複数の集積回路と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、各バウンダリースキャンセル回路を直列
に接続するスキャンパスとを備えたバウンダリースキャ
ンテスト回路を使用するバウンダリースキャンテスト方
法として、上記複数の集積回路のうち少なくとも1つの
集積回路の出力ピンと他の集積回路の入力ピンとの間に
被テスト配線を接続し、上記出力ピン側の集積回路の出
力用バウンダリースキャンセル回路にスキャンパスから
入力されるスキャン信号をスキャンインして一定時間の
間記憶し、上記記憶されたスキャン信号の反転信号を生
成し、上記出力用バウンダリースキャンセル回路に入力
される次のスキャン信号と反転された前回のスキャン信
号とを交互に選択して被テスト配線に入力させる方法で
ある。
理と外部から上記内部論理に論理信号を入力するための
入力ピンと上記内部論理から外部に論理信号を出力する
ための出力ピンとを有する複数の集積回路と、各集積回
路の入力ピンと内部論理との間に介設される入力用バウ
ンダリースキャンセル回路と、各集積回路の出力ピンと
内部論理との間に介設される出力用バウンダリースキャ
ンセル回路と、各バウンダリースキャンセル回路を直列
に接続するスキャンパスとを備えたバウンダリースキャ
ンテスト回路を使用するバウンダリースキャンテスト方
法として、上記複数の集積回路のうち少なくとも1つの
集積回路の出力ピンと他の集積回路の入力ピンとの間に
被テスト配線を接続し、上記出力ピン側の集積回路の出
力用バウンダリースキャンセル回路にスキャンパスから
入力されるスキャン信号をスキャンインして一定時間の
間記憶し、上記記憶されたスキャン信号の反転信号を生
成し、上記出力用バウンダリースキャンセル回路に入力
される次のスキャン信号と反転された前回のスキャン信
号とを交互に選択して被テスト配線に入力させる方法で
ある。
【0028】
【作用】以上の構成により、請求項1の発明では、論理
入力端子を介して入力される今回の論理信号値が前回入
力された論理信号値と同じ場合には、排他的論理和生成
手段で生成される排他的論理和は“0”となり、今回の
論理信号値が前回の論理信号値と異なる場合には排他的
論理和は“1”となる。したがって、配線が正常であれ
ば交互に反転する論理信号が配線を介して論理入力端子
に入力されるような配線の0/1縮退故障のテストで
は、排他的論理和生成手段で生成される排他的論理和が
“1”であれば配線の接続状態が良好であり、排他的論
理和が“0”であれば配線の接続状態が不良であること
が判別可能となる。そして、この排他的論理和がスキャ
ンパスにスキャンアウトされるので、0/1縮退故障を
テストする際、初期のテストデータに対するテスト結果
と初期のテストデータの反転論理に対するテスト結果と
の双方をスキャンアウトする必要はなく、両テスト結果
の排他的論理和のみをスキャンアウトすれば足りる。し
たがって、テスト結果をスキャンアウトするためのシフ
ト動作数が低減されることになる。
入力端子を介して入力される今回の論理信号値が前回入
力された論理信号値と同じ場合には、排他的論理和生成
手段で生成される排他的論理和は“0”となり、今回の
論理信号値が前回の論理信号値と異なる場合には排他的
論理和は“1”となる。したがって、配線が正常であれ
ば交互に反転する論理信号が配線を介して論理入力端子
に入力されるような配線の0/1縮退故障のテストで
は、排他的論理和生成手段で生成される排他的論理和が
“1”であれば配線の接続状態が良好であり、排他的論
理和が“0”であれば配線の接続状態が不良であること
が判別可能となる。そして、この排他的論理和がスキャ
ンパスにスキャンアウトされるので、0/1縮退故障を
テストする際、初期のテストデータに対するテスト結果
と初期のテストデータの反転論理に対するテスト結果と
の双方をスキャンアウトする必要はなく、両テスト結果
の排他的論理和のみをスキャンアウトすれば足りる。し
たがって、テスト結果をスキャンアウトするためのシフ
ト動作数が低減されることになる。
【0029】請求項2の発明では、入力選択手段によっ
て、論理入力端子の側からの論理信号が入力選択手段に
より選択されると、クロック信号に応じてフリップフロ
ップに一定時間ラッチされ、排他的論理和生成手段に入
力される。そして、排他的論理和生成手段で新たな論理
信号と比較され、上記請求項1の発明と同様の作用によ
り、配線の縮退故障を識別するための排他的論理和が生
成される。一方、入力選択手段でスキャン信号が選択さ
れると、スキャン選択手段及びフリップフロップを介し
てスキャン出力端子からスキャン信号が出力される。し
たがって、当該バウンダリースキャンセル回路へのスキ
ャン信号の入力と、当該バウンダリースキャンセル回路
からのスキャン信号の出力とがクロック信号に同期して
行われ、円滑な配線の0/1縮退故障のテストに使用す
ることが可能となる。
て、論理入力端子の側からの論理信号が入力選択手段に
より選択されると、クロック信号に応じてフリップフロ
ップに一定時間ラッチされ、排他的論理和生成手段に入
力される。そして、排他的論理和生成手段で新たな論理
信号と比較され、上記請求項1の発明と同様の作用によ
り、配線の縮退故障を識別するための排他的論理和が生
成される。一方、入力選択手段でスキャン信号が選択さ
れると、スキャン選択手段及びフリップフロップを介し
てスキャン出力端子からスキャン信号が出力される。し
たがって、当該バウンダリースキャンセル回路へのスキ
ャン信号の入力と、当該バウンダリースキャンセル回路
からのスキャン信号の出力とがクロック信号に同期して
行われ、円滑な配線の0/1縮退故障のテストに使用す
ることが可能となる。
【0030】請求項3の発明では、入力選択手段によ
り、入力スキャン信号とその反転信号とが交互に選択さ
れる。そして、交互信号出力手段により、この入力スキ
ャン信号とその反転信号とが交互にバウンダリースキャ
ンセル回路から出力される。したがって、バウンダリー
スキャンセル回路をテストデータの出力側に配置し、あ
るテストデータをスキャン入力端子からバウンダリース
キャンセル回路に与えると、その反転論理が自動的にバ
ウンダリースキャンセル回路の内部で生成され、論理出
力端子からテストデータと反転論理とが交互に出力され
る。したがって、あるテストデータに対してその反転論
理をスキャンインするために必要なシフト動作が不要と
なる。
り、入力スキャン信号とその反転信号とが交互に選択さ
れる。そして、交互信号出力手段により、この入力スキ
ャン信号とその反転信号とが交互にバウンダリースキャ
ンセル回路から出力される。したがって、バウンダリー
スキャンセル回路をテストデータの出力側に配置し、あ
るテストデータをスキャン入力端子からバウンダリース
キャンセル回路に与えると、その反転論理が自動的にバ
ウンダリースキャンセル回路の内部で生成され、論理出
力端子からテストデータと反転論理とが交互に出力され
る。したがって、あるテストデータに対してその反転論
理をスキャンインするために必要なシフト動作が不要と
なる。
【0031】一方、反転信号生成手段の出力は入力選択
手段にフィードバックされるが、スキャン出力端子は入
力選択手段とスキャン入力端子との間の信号線に接続さ
れているので、反転信号をスキャンパスに出力する必要
がなくスキャンパスへの出力が反転信号と干渉すること
はない。したがって、一度スキャンパスに入力したテス
トデータが保存されるため、テストデータの再利用が可
能となり、テストデータのスキャンに必要なシフト動作
を減少させることができる。
手段にフィードバックされるが、スキャン出力端子は入
力選択手段とスキャン入力端子との間の信号線に接続さ
れているので、反転信号をスキャンパスに出力する必要
がなくスキャンパスへの出力が反転信号と干渉すること
はない。したがって、一度スキャンパスに入力したテス
トデータが保存されるため、テストデータの再利用が可
能となり、テストデータのスキャンに必要なシフト動作
を減少させることができる。
【0032】請求項4の発明では、上記請求項3の発明
において、単一の入力スキャン保持用フリップフロップ
が、入力スキャン記憶手段,反転信号生成手段及び交互
信号出力手段として機能するので、簡素な構成で、テス
トデータの反転論理の生成とテストデータ及びその反転
論理の交互信号の出力とがなされることになる。
において、単一の入力スキャン保持用フリップフロップ
が、入力スキャン記憶手段,反転信号生成手段及び交互
信号出力手段として機能するので、簡素な構成で、テス
トデータの反転論理の生成とテストデータ及びその反転
論理の交互信号の出力とがなされることになる。
【0033】請求項5の発明では、一つのバウンダリー
スキャンセル回路の中に、テストデータの反転信号を生
成してテストデータ及びその反転論理を交互に出力する
機能と、テスト結果をスキャンアウトするサイクル数を
低減する機能とが設けられているので、バウンダリース
キャンセル回路の構成を共通化しながら、配置場所に応
じてその機能を切換えることが可能となる。すなわち、
バウンダリースキャンセル回路の構造の共通化によるコ
ストの低減が可能となる。
スキャンセル回路の中に、テストデータの反転信号を生
成してテストデータ及びその反転論理を交互に出力する
機能と、テスト結果をスキャンアウトするサイクル数を
低減する機能とが設けられているので、バウンダリース
キャンセル回路の構成を共通化しながら、配置場所に応
じてその機能を切換えることが可能となる。すなわち、
バウンダリースキャンセル回路の構造の共通化によるコ
ストの低減が可能となる。
【0034】請求項6の発明では、配線取付部に取り付
けられた被テスト配線の0/1縮退故障のテスト時に、
バウンダリースキャンテスト回路の集積回路の入力ピン
側に接続されるバウンダリースキャンセル回路におい
て、各バウンダリースキャンセル回路から、被テスト配
線を経て入力される論理信号と前回入力された論理信号
との排他的論理和がスキャンパスに出力される。そし
て、この排他的論理和だけで当該バウンダリースキャン
セルに接続される被テスト配線に故障があるか否かが検
出される。したがって、被テスト配線数をN個とする
と、テスト結果のスキャンアウトのためのシフト動作数
はNサイクルで済むことになり、テスト結果をスキャン
アウトするためのシフト動作数が低減され、テスト時間
が短縮されることになる。
けられた被テスト配線の0/1縮退故障のテスト時に、
バウンダリースキャンテスト回路の集積回路の入力ピン
側に接続されるバウンダリースキャンセル回路におい
て、各バウンダリースキャンセル回路から、被テスト配
線を経て入力される論理信号と前回入力された論理信号
との排他的論理和がスキャンパスに出力される。そし
て、この排他的論理和だけで当該バウンダリースキャン
セルに接続される被テスト配線に故障があるか否かが検
出される。したがって、被テスト配線数をN個とする
と、テスト結果のスキャンアウトのためのシフト動作数
はNサイクルで済むことになり、テスト結果をスキャン
アウトするためのシフト動作数が低減され、テスト時間
が短縮されることになる。
【0035】請求項7の発明では、上記請求項6の発明
の作用に加え、入力用バウンダリースキャンセル回路に
おいて、フリップフロップによって、前回入力した論理
信号の記憶と、排他的論理和のスキャンパスへのスキャ
ンアウトとが行われるので、簡素な構成で済むことにな
る。
の作用に加え、入力用バウンダリースキャンセル回路に
おいて、フリップフロップによって、前回入力した論理
信号の記憶と、排他的論理和のスキャンパスへのスキャ
ンアウトとが行われるので、簡素な構成で済むことにな
る。
【0036】請求項8の発明では、配線取付部に取り付
けられた被テスト配線の0/1縮退故障のテスト時に、
バウンダリースキャンテスト回路の集積回路の出力ピン
側に接続されるバウンダリースキャンセル回路におい
て、テストデータがスキャンパスから各バウンダリース
キャンセル回路に入力されると、各バウンダリースキャ
ンセル回路でその反転論理が自動的に生成され、被テス
ト配線にテストデータの信号とその反転論理信号とが交
互に出力される。したがって、0/1縮退故障をテスト
する際、テストデータの反転論理を各バウンダリースキ
ャンセル回路にスキャンインするためのシフト動作が不
要となる。すなわち、被テスト配線数をN個とすると、
テストデータのスキャンインのために必要なシフト動作
数はNサイクルで済むことになり、テスト時間が短縮さ
れることになる。
けられた被テスト配線の0/1縮退故障のテスト時に、
バウンダリースキャンテスト回路の集積回路の出力ピン
側に接続されるバウンダリースキャンセル回路におい
て、テストデータがスキャンパスから各バウンダリース
キャンセル回路に入力されると、各バウンダリースキャ
ンセル回路でその反転論理が自動的に生成され、被テス
ト配線にテストデータの信号とその反転論理信号とが交
互に出力される。したがって、0/1縮退故障をテスト
する際、テストデータの反転論理を各バウンダリースキ
ャンセル回路にスキャンインするためのシフト動作が不
要となる。すなわち、被テスト配線数をN個とすると、
テストデータのスキャンインのために必要なシフト動作
数はNサイクルで済むことになり、テスト時間が短縮さ
れることになる。
【0037】請求項9の発明では、上記請求項8の発明
において、各バウンダリースキャンセル回路で、単一の
入力スキャン保持用フリップフロップが入力スキャン記
憶手段と反転信号生成手段と交互信号出力手段として機
能するので、簡素な構成でテストデータの反転論理の生
成とテストデータ−その反転論理の交互信号の出力がな
されることになる。
において、各バウンダリースキャンセル回路で、単一の
入力スキャン保持用フリップフロップが入力スキャン記
憶手段と反転信号生成手段と交互信号出力手段として機
能するので、簡素な構成でテストデータの反転論理の生
成とテストデータ−その反転論理の交互信号の出力がな
されることになる。
【0038】請求項10又は請求項11の発明では、入
力用バウンダリースキャンセル回路では、上記請求項6
又は請求項7の発明の作用が得られ、出力用バウンダリ
ースキャンセル回路では上記請求項8又は請求項9の発
明の作用が得られる。したがって、テストデータのスキ
ャンインとテスト結果のスキャンアウトとについて、シ
フト動作数の低減が可能となる。すなわち、被テスト配
線数をN個とすると、合計2Nサイクルのシフト動作
で、テストデータのスキャンインとテスト結果のスキャ
ンアウトが行われることになり、テスト時間が大幅に短
縮される。
力用バウンダリースキャンセル回路では、上記請求項6
又は請求項7の発明の作用が得られ、出力用バウンダリ
ースキャンセル回路では上記請求項8又は請求項9の発
明の作用が得られる。したがって、テストデータのスキ
ャンインとテスト結果のスキャンアウトとについて、シ
フト動作数の低減が可能となる。すなわち、被テスト配
線数をN個とすると、合計2Nサイクルのシフト動作
で、テストデータのスキャンインとテスト結果のスキャ
ンアウトが行われることになり、テスト時間が大幅に短
縮される。
【0039】請求項12の発明では、集積回路内のバウ
ンダリースキャンセル回路の構成を共通化しながら、そ
の配置場所に応じて入力用又は出力用バウンダリースキ
ャンセル回路として機能を切換えて使用することで、テ
ストデータのスキャンインとテスト結果のスキャンアウ
トとについて、シフト動作数の低減が可能となる。した
がって、すべてのバウンダリースキャンセル回路の構成
の共通化によるコストの低減が可能となる。
ンダリースキャンセル回路の構成を共通化しながら、そ
の配置場所に応じて入力用又は出力用バウンダリースキ
ャンセル回路として機能を切換えて使用することで、テ
ストデータのスキャンインとテスト結果のスキャンアウ
トとについて、シフト動作数の低減が可能となる。した
がって、すべてのバウンダリースキャンセル回路の構成
の共通化によるコストの低減が可能となる。
【0040】請求項13の発明では、被テスト配線の0
/1縮退故障をテストする際に、各入力用バウンダリー
スキャンセル回路において、交互に反転する論理信号を
被テスト配線に入力しながら、各論理信号に対して得ら
れた2つの論理出力についてスキャンパスにスキャンア
ウトせずに1つのテスト結果のスキャンアウトだけで故
障が検知される。したがって、テスト時間が短縮される
ことになる。
/1縮退故障をテストする際に、各入力用バウンダリー
スキャンセル回路において、交互に反転する論理信号を
被テスト配線に入力しながら、各論理信号に対して得ら
れた2つの論理出力についてスキャンパスにスキャンア
ウトせずに1つのテスト結果のスキャンアウトだけで故
障が検知される。したがって、テスト時間が短縮される
ことになる。
【0041】請求項14の発明では、被テスト配線の0
/1縮退故障をテストする際に、各出力用バウンダリー
スキャンセル回路において、スキャンパスからテストデ
ータをスキャンインするだけで、テストデータの論理信
号とその反転論理信号とが被テスト配線に出力される。
したがって、テストデータの反転論理をスキャンインす
るシフト動作が不要な分、テスト時間が短縮される。
/1縮退故障をテストする際に、各出力用バウンダリー
スキャンセル回路において、スキャンパスからテストデ
ータをスキャンインするだけで、テストデータの論理信
号とその反転論理信号とが被テスト配線に出力される。
したがって、テストデータの反転論理をスキャンインす
るシフト動作が不要な分、テスト時間が短縮される。
【0042】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【0043】(実施例1)以下、実施例1のバウンダリ
ースキャンセル回路について、図1〜図3に基づき説明
する。なお、以下の各実施例において、バウンダリース
キャンテスト回路の全体的な機器の配置は、上記図13
に示す従来のバウンダリースキャンテスト回路200構
造と基本的に同じであるが、バウンダリースキャンセル
回路100の構成が異なる。
ースキャンセル回路について、図1〜図3に基づき説明
する。なお、以下の各実施例において、バウンダリース
キャンテスト回路の全体的な機器の配置は、上記図13
に示す従来のバウンダリースキャンテスト回路200構
造と基本的に同じであるが、バウンダリースキャンセル
回路100の構成が異なる。
【0044】図1は、上記バウンダリースキャンセル回
路100のうち実施例1に係るバウンダリースキャンセ
ル回路100aの構成を示す。このバウンダリースキャ
ンセル回路100aにおいて、第1セレクタ102、第
2セレクタ103、第1フリップフロップ104、第2
フリップフロップ105、バッファ107等の主要機器
の構成と、論理入力端子101、スキャン入力端子10
6、スキャン出力端子108、論理出力端子109、制
御端子110a,110c,110d,110eが設け
られている点は、上述した従来のバウンダリースキャン
セル回路100(図14参照)と同様である。
路100のうち実施例1に係るバウンダリースキャンセ
ル回路100aの構成を示す。このバウンダリースキャ
ンセル回路100aにおいて、第1セレクタ102、第
2セレクタ103、第1フリップフロップ104、第2
フリップフロップ105、バッファ107等の主要機器
の構成と、論理入力端子101、スキャン入力端子10
6、スキャン出力端子108、論理出力端子109、制
御端子110a,110c,110d,110eが設け
られている点は、上述した従来のバウンダリースキャン
セル回路100(図14参照)と同様である。
【0045】ここで、本発明の特徴として、上記第1セ
レクタ102と第1フリップフロップ104との間に、
スキャン選択手段としての第3セレクタ111と、排他
的論理和生成手段としての演算器112とが介設されて
いる。そして、上記演算器112は、入力論理記憶手段
としての第1フリップフロップ104の非反転出力と、
第1セレクタ102の出力とを入力とする。上記第3セ
レクタ111は、第1セレクタ102の出力と演算器1
12の出力とを入力とし、端子110bから入力される
制御信号Scbに応じて、2つの入力のいずれかを選択し
て出力する。また、第1フリップフロップ104は、第
3セレクタ111の出力を端子Dへの入力としており、
端子CKへのクロック信号Scdに応じ、その入力を保持
した後、端子Qから出力する。演算器112は、第1セ
レクタ102の出力と第1フリップフロップ104の非
反転出力とを入力とし、両者の排他的論理和を演算して
出力する。また、第2フリップフロップ105は、第1
フリップフロップ104の非反転出力を端子Dへの入力
としており、端子CKへのクロック信号Sceに応じ、そ
の入力を保持した後端子Qから出力する。第2セレクタ
103は、第2フリップフロップ105の非反転出力と
論理入力端子101からの論理信号Slgとを入力とし、
制御信号Sccに応じていずれかの入力を選択して出力す
る。そして、第2セレクタ103の出力はバッファ10
7に入力され、論理出力端子109を介して外部(例え
ば図13の内部論理212)に出力される。また、スキ
ャン出力端子108は、第1フリップフロップ104の
非反転出力側に接続されており、このスキャン出力端子
108を介して、上記演算器112から出力される排他
的論理和信号等がスキャンパス150にスキャンアウト
される。図中、各セレクタ102,103,111の入
力に付された数字“0”,“1”は、その入力を選択す
る制御信号の値を示している。
レクタ102と第1フリップフロップ104との間に、
スキャン選択手段としての第3セレクタ111と、排他
的論理和生成手段としての演算器112とが介設されて
いる。そして、上記演算器112は、入力論理記憶手段
としての第1フリップフロップ104の非反転出力と、
第1セレクタ102の出力とを入力とする。上記第3セ
レクタ111は、第1セレクタ102の出力と演算器1
12の出力とを入力とし、端子110bから入力される
制御信号Scbに応じて、2つの入力のいずれかを選択し
て出力する。また、第1フリップフロップ104は、第
3セレクタ111の出力を端子Dへの入力としており、
端子CKへのクロック信号Scdに応じ、その入力を保持
した後、端子Qから出力する。演算器112は、第1セ
レクタ102の出力と第1フリップフロップ104の非
反転出力とを入力とし、両者の排他的論理和を演算して
出力する。また、第2フリップフロップ105は、第1
フリップフロップ104の非反転出力を端子Dへの入力
としており、端子CKへのクロック信号Sceに応じ、そ
の入力を保持した後端子Qから出力する。第2セレクタ
103は、第2フリップフロップ105の非反転出力と
論理入力端子101からの論理信号Slgとを入力とし、
制御信号Sccに応じていずれかの入力を選択して出力す
る。そして、第2セレクタ103の出力はバッファ10
7に入力され、論理出力端子109を介して外部(例え
ば図13の内部論理212)に出力される。また、スキ
ャン出力端子108は、第1フリップフロップ104の
非反転出力側に接続されており、このスキャン出力端子
108を介して、上記演算器112から出力される排他
的論理和信号等がスキャンパス150にスキャンアウト
される。図中、各セレクタ102,103,111の入
力に付された数字“0”,“1”は、その入力を選択す
る制御信号の値を示している。
【0046】次に、以上のように構成されたバウンダリ
ースキャンセル回路100aの動作について、図2及び
図3を参照しながら説明する。図2はTAPコントロー
ラの状態遷移図である。図3(a)〜(c)は、3つの
バウンダリースキャンセル回路100aを集積回路の出
力ピン側に配置した場合の動作を説明する図である。
ースキャンセル回路100aの動作について、図2及び
図3を参照しながら説明する。図2はTAPコントロー
ラの状態遷移図である。図3(a)〜(c)は、3つの
バウンダリースキャンセル回路100aを集積回路の出
力ピン側に配置した場合の動作を説明する図である。
【0047】まず、図2に示す1度目のCaptureーDR
状態時には、制御信号Sca及びScbがともに“0”であ
るため、図3(b)に示すように、論理入力端子101
からの論理信号Slgはクロック信号Scdの立ち上がりで
第1フリップフロップ104にラッチされる。このと
き、制御信号Sccは“1”であり、クロック信号Sceは
“0”である。
状態時には、制御信号Sca及びScbがともに“0”であ
るため、図3(b)に示すように、論理入力端子101
からの論理信号Slgはクロック信号Scdの立ち上がりで
第1フリップフロップ104にラッチされる。このと
き、制御信号Sccは“1”であり、クロック信号Sceは
“0”である。
【0048】次に、2度目のCaptureーDR状態で、制
御信号Scbを“1”にした後クロック信号Scdを与える
と、図3(b)に示すように、あらかじめ第1フリップ
フロップ104にラッチされていた論理値と、論理入力
端子101から入力される論理信号Slgの値との排他的
論理和が改めて第1フリップフロップ104にラッチさ
れる。このことにより、1回目と2回目のCaptureーD
R状態時にラッチすべき論理信号Slgの値が互いに論理
反転のものであれば,必ず論理値“1”が第1フリップ
フロップ104にラッチされる。つまり、各バウンダリ
ースキャンセル回路100aに入力される論理信号Slg
が、図3(a)に示す1度目のCaptureーDR状態では
上から順に“0”,“0”,“1”であり、図3(b)
に示す2度目のCaptureーDR状態では上から順に
“1”,“1”,“0”であるとすると、各バウンダリ
ースキャンセル回路100aの第1フリップフロップ1
04には、各2つの論理値の排他的論理和“1”,
“1”,“1”がラッチされる。
御信号Scbを“1”にした後クロック信号Scdを与える
と、図3(b)に示すように、あらかじめ第1フリップ
フロップ104にラッチされていた論理値と、論理入力
端子101から入力される論理信号Slgの値との排他的
論理和が改めて第1フリップフロップ104にラッチさ
れる。このことにより、1回目と2回目のCaptureーD
R状態時にラッチすべき論理信号Slgの値が互いに論理
反転のものであれば,必ず論理値“1”が第1フリップ
フロップ104にラッチされる。つまり、各バウンダリ
ースキャンセル回路100aに入力される論理信号Slg
が、図3(a)に示す1度目のCaptureーDR状態では
上から順に“0”,“0”,“1”であり、図3(b)
に示す2度目のCaptureーDR状態では上から順に
“1”,“1”,“0”であるとすると、各バウンダリ
ースキャンセル回路100aの第1フリップフロップ1
04には、各2つの論理値の排他的論理和“1”,
“1”,“1”がラッチされる。
【0049】次に、ShiftーDR状態で、制御信号Sca
が“1”となり,第1フリップフロップ104にスキャ
ン信号Sscanが入力されると、第1フリップフロップ1
04は、シフトレジスタとして機能する。この状態の
時、図3(c)に示すように、最終的に第1フリップフ
ロップ104にラッチされていた論理値がスキャン信号
Sscanとして出力される。
が“1”となり,第1フリップフロップ104にスキャ
ン信号Sscanが入力されると、第1フリップフロップ1
04は、シフトレジスタとして機能する。この状態の
時、図3(c)に示すように、最終的に第1フリップフ
ロップ104にラッチされていた論理値がスキャン信号
Sscanとして出力される。
【0050】また、図2に示すUpdate ーDR状態で、
クロック信号Sceが与えられると、第1フリップフロッ
プ104の出力が第2フリップフロップ105にラッチ
される。さらに、制御信号Sccを“1”にすることによ
って、論理入力端子101からの論理信号Slgの値とは
無関係に、第2フリップフロップ105の非反転出力を
バッファ107から出力させることが可能となる。
クロック信号Sceが与えられると、第1フリップフロッ
プ104の出力が第2フリップフロップ105にラッチ
される。さらに、制御信号Sccを“1”にすることによ
って、論理入力端子101からの論理信号Slgの値とは
無関係に、第2フリップフロップ105の非反転出力を
バッファ107から出力させることが可能となる。
【0051】このように、上記実施例に係るバウンダリ
ースキャンセル回路100aによると、CaptureーDR
状態時にラッチされる論理値が直前にラッチされていた
論理値と同じであれば論理値“0”が、反転論理であれ
ば論理値“1”が結果としてフリップフロップ104に
ラッチされる。このことは、ある種のテストで本来連続
的に論理反転した信号がラッチされるはずのバウンダリ
ースキャンセル回路ではスキャンアウトのためのシフト
動作数を低減しうることになる。すなわち、例えば集積
回路間の配線の0/1縮退故障テストの際、集積回路の
入力ピン側に配置されるバウンダリースキャンセル回路
では、配線にテストデータとその反転論理信号が入力さ
れる。そして、この2種類の入力に対する配線からの2
種類の出力をそれぞれスキャンアウトする必要がなくな
り、排他的論理和信号のみスキャンアウトすれば、配線
の0/1縮退故障の有無が検知できる。したがって、ス
キャンアウトに要するシフト動作数の低減によりテスト
時間を大幅に短縮することが可能になる。すなわち、被
テスト配線数をN個とすると、Nサイクルのシフト動作
でテスト結果のスキャンアウトを完了できるため、集積
回路の集積度が高くなるにつれて、従来のバウンダリー
スキャンセル回路に比べてスキャンインに必要なシフト
動作数を大幅に低減することができる。
ースキャンセル回路100aによると、CaptureーDR
状態時にラッチされる論理値が直前にラッチされていた
論理値と同じであれば論理値“0”が、反転論理であれ
ば論理値“1”が結果としてフリップフロップ104に
ラッチされる。このことは、ある種のテストで本来連続
的に論理反転した信号がラッチされるはずのバウンダリ
ースキャンセル回路ではスキャンアウトのためのシフト
動作数を低減しうることになる。すなわち、例えば集積
回路間の配線の0/1縮退故障テストの際、集積回路の
入力ピン側に配置されるバウンダリースキャンセル回路
では、配線にテストデータとその反転論理信号が入力さ
れる。そして、この2種類の入力に対する配線からの2
種類の出力をそれぞれスキャンアウトする必要がなくな
り、排他的論理和信号のみスキャンアウトすれば、配線
の0/1縮退故障の有無が検知できる。したがって、ス
キャンアウトに要するシフト動作数の低減によりテスト
時間を大幅に短縮することが可能になる。すなわち、被
テスト配線数をN個とすると、Nサイクルのシフト動作
でテスト結果のスキャンアウトを完了できるため、集積
回路の集積度が高くなるにつれて、従来のバウンダリー
スキャンセル回路に比べてスキャンインに必要なシフト
動作数を大幅に低減することができる。
【0052】また、この構成により,任意の論理値をバ
ッファ107から出力させることができ、1度目にラッ
チした論理値と2度目にラッチする論理値との1ビット
排他的論理和を出力させることが可能である。
ッファ107から出力させることができ、1度目にラッ
チした論理値と2度目にラッチする論理値との1ビット
排他的論理和を出力させることが可能である。
【0053】なお、本発明は必ずしも上記図1のバウン
ダリースキャンセル回路100aの構成に限定されるも
のではない。例えば第2フリップフロップ105は必ず
しも配置されている必要はない。また、第1セレクタ1
02でスキャン入力と論理端子からの論理入力とを選択
して演算器112に入力させる必要はなく、論理信号S
lgのみ第1フリップフロップに入力させればよい。その
場合、スキャン信号Sscanは別の経路をへてスキャン出
力端子108から出力するようにすることができる。ま
た、スキャン入力記憶手段として第1フリップフロップ
104を配置したが、他の一時的な記憶機能を有する部
材を配置してもよい。ただし、上記図1のような回路構
成とすることで、簡素な構成で、論理信号Slgの入力
と、排他的論理和信号のスキャンアウトと、入力された
スキャン信号Sscanの他のバウンダリースキャンセル回
路への出力とを同期して行わせることができる。
ダリースキャンセル回路100aの構成に限定されるも
のではない。例えば第2フリップフロップ105は必ず
しも配置されている必要はない。また、第1セレクタ1
02でスキャン入力と論理端子からの論理入力とを選択
して演算器112に入力させる必要はなく、論理信号S
lgのみ第1フリップフロップに入力させればよい。その
場合、スキャン信号Sscanは別の経路をへてスキャン出
力端子108から出力するようにすることができる。ま
た、スキャン入力記憶手段として第1フリップフロップ
104を配置したが、他の一時的な記憶機能を有する部
材を配置してもよい。ただし、上記図1のような回路構
成とすることで、簡素な構成で、論理信号Slgの入力
と、排他的論理和信号のスキャンアウトと、入力された
スキャン信号Sscanの他のバウンダリースキャンセル回
路への出力とを同期して行わせることができる。
【0054】(実施例2)次に、実施例2のバウンダリ
ースキャンセル回路100bについて、図4〜図6に基
づき説明する。
ースキャンセル回路100bについて、図4〜図6に基
づき説明する。
【0055】図4は、実施例2におけるバウンダリース
キャンセル回路100bの構成を示す。同図に示すよう
に、実施例2におけるバウンダリースキャンセル回路1
00bは、上記実施例1と同様に、第1,第2,第3セ
レクタ102,103,111と、第1,第2フリップ
フロップ104,105と、バッファ107と、各端子
101,106,108,109,110a〜110e
とを備えている。しかし、本実施例2では、第3セレク
タ111は、第1フリップフロップ104と第2フリッ
プフロップ105との間に介設されており、排他的論理
和生成手段は設けられていない。
キャンセル回路100bの構成を示す。同図に示すよう
に、実施例2におけるバウンダリースキャンセル回路1
00bは、上記実施例1と同様に、第1,第2,第3セ
レクタ102,103,111と、第1,第2フリップ
フロップ104,105と、バッファ107と、各端子
101,106,108,109,110a〜110e
とを備えている。しかし、本実施例2では、第3セレク
タ111は、第1フリップフロップ104と第2フリッ
プフロップ105との間に介設されており、排他的論理
和生成手段は設けられていない。
【0056】すなわち、第1セレクタ102は、論理入
力端子101からの論理信号Slgとスキャン信号Sscan
とを入力とし、制御信号Scaに応じて、いずれかの入力
を選択して出力する。第1フリップフロップ104は、
第1セレクタ102の出力を端子Dへの入力としてお
り、端子CKへのクロック信号Scdに応じ、この入力を
保持した後出力する。第3セレクタ111は、第1フリ
ップフロップ104の非反転出力と第2フリップフロッ
プ105の反転出力Soiとを入力とし、制御信号Scbに
応じていずれかを選択して出力する。第2フリップフロ
ップ105は、第3セレクタ111の出力を端子Dへの
入力とし、この入力を保持する。第2セレクタ103
は、第2フリップフロップ105の非反転出力Sonと論
理入力端子101からの論理信号Slgとを入力とし、制
御信号Sccに応じてこの入力のいずれかを選択して出力
する。バッファ107は、第2セレクタ103の出力を
入力とし、この入力を論理出力端子109を介して外部
に(この実施例では、図13の被テスト配線Wtsに)出
力する。
力端子101からの論理信号Slgとスキャン信号Sscan
とを入力とし、制御信号Scaに応じて、いずれかの入力
を選択して出力する。第1フリップフロップ104は、
第1セレクタ102の出力を端子Dへの入力としてお
り、端子CKへのクロック信号Scdに応じ、この入力を
保持した後出力する。第3セレクタ111は、第1フリ
ップフロップ104の非反転出力と第2フリップフロッ
プ105の反転出力Soiとを入力とし、制御信号Scbに
応じていずれかを選択して出力する。第2フリップフロ
ップ105は、第3セレクタ111の出力を端子Dへの
入力とし、この入力を保持する。第2セレクタ103
は、第2フリップフロップ105の非反転出力Sonと論
理入力端子101からの論理信号Slgとを入力とし、制
御信号Sccに応じてこの入力のいずれかを選択して出力
する。バッファ107は、第2セレクタ103の出力を
入力とし、この入力を論理出力端子109を介して外部
に(この実施例では、図13の被テスト配線Wtsに)出
力する。
【0057】以下、以上のように構成されたバウンダリ
ースキャンセル回路100bにおける動作について、図
5及び図6を参照しながら説明する。図5は状態遷移図
であり、図6(a)〜(c)は、3つのバウンダリース
キャンセル回路100bを出力用とした場合の動作を説
明する図である。
ースキャンセル回路100bにおける動作について、図
5及び図6を参照しながら説明する。図5は状態遷移図
であり、図6(a)〜(c)は、3つのバウンダリース
キャンセル回路100bを出力用とした場合の動作を説
明する図である。
【0058】まず、図5に示すShiftーDR状態では、
制御信号Scaが“1”となり、図6(a)に示すよう
に、第1フリップフロップ104にスキャン信号Sscan
が入力され、第1フリップフロップ104は、シフトレ
ジスタとして機能する。この状態で、任意の論理値が第
1フリップフロップ104にスキャン信号Sscanとして
入力される。例えば、同図に示すように、各バウンダリ
ースキャンセル回路100bの第1フリップフロップ1
04には、上から順に、論理値“0”,“0”,“1”
がラッチされている。
制御信号Scaが“1”となり、図6(a)に示すよう
に、第1フリップフロップ104にスキャン信号Sscan
が入力され、第1フリップフロップ104は、シフトレ
ジスタとして機能する。この状態で、任意の論理値が第
1フリップフロップ104にスキャン信号Sscanとして
入力される。例えば、同図に示すように、各バウンダリ
ースキャンセル回路100bの第1フリップフロップ1
04には、上から順に、論理値“0”,“0”,“1”
がラッチされている。
【0059】次に、1度目のUpdate ーDR状態時に
は、制御信号Scbが“0”になりクロック信号Sceが与
えられ、図6(b)に示すように、第1フリップフロッ
プ104の論理値が第2フリップフロップ105にロー
ドされ、制御信号Sccが“1”になることにより、論理
入力端子101からの信号に無関係にスキャン信号Ssc
anとして入力した任意の論理値をバッファ107から出
力することが可能となる。例えば、同図に示すように、
各バウンダリースキャンセル回路100bの第1フリッ
プフロップ104及び第2フリップフロップ105に
は、上から順に“0”,“0”,“1”がラッチされ
る。
は、制御信号Scbが“0”になりクロック信号Sceが与
えられ、図6(b)に示すように、第1フリップフロッ
プ104の論理値が第2フリップフロップ105にロー
ドされ、制御信号Sccが“1”になることにより、論理
入力端子101からの信号に無関係にスキャン信号Ssc
anとして入力した任意の論理値をバッファ107から出
力することが可能となる。例えば、同図に示すように、
各バウンダリースキャンセル回路100bの第1フリッ
プフロップ104及び第2フリップフロップ105に
は、上から順に“0”,“0”,“1”がラッチされ
る。
【0060】次に、2度目のUpdate ーDR状態では、
制御信号Scbが“1”になりクロック信号Sceが与えら
れると、直前まで第2フリップフロップ105に記憶さ
れていた論理値の反転値が新たにロードされバッファ1
07から出力される。例えば、図6(c)に示すよう
に、各バウンダリースキャンセル回路100bの第1フ
リップフロップ104に、論理値“0”,“0”,
“1”がラッチされているとき、第2フリップフロップ
105には、それぞれその反転論理値である“1”,
“1”,“0”がラッチされている。
制御信号Scbが“1”になりクロック信号Sceが与えら
れると、直前まで第2フリップフロップ105に記憶さ
れていた論理値の反転値が新たにロードされバッファ1
07から出力される。例えば、図6(c)に示すよう
に、各バウンダリースキャンセル回路100bの第1フ
リップフロップ104に、論理値“0”,“0”,
“1”がラッチされているとき、第2フリップフロップ
105には、それぞれその反転論理値である“1”,
“1”,“0”がラッチされている。
【0061】上記実施例2に係るバウンダリースキャン
セル回路100bでは、最初のUpdate ーDR状態時に
ロードした論理値の反転論理値をただちにバッファ10
7から出力することが可能である。このことは、ある種
のテストで連続的に2度論理反転した信号をバッファ1
07から出力させるバウンダリースキャンセル回路では
スキャンインのシフト動作を短縮しうることになる。す
なわち、例えば集積回路間の配線の0/1縮退故障のテ
ストの際、集積回路の出力ピン側に配置されるバウンダ
リースキャンセル回路)においては、テストデータの反
転論理をスキャンインする必要がなくなり、このスキャ
ンインのためのシフト動作数分だけテスト時間を大幅に
短縮することが可能になる。すなわち、被テスト配線数
をN個とすると、Nサイクルのシフト動作でテストデー
タのスキャンインを完了できるため、集積回路の集積度
が高くなるにつれて、従来のバウンダリースキャンセル
回路に比べてスキャンインに必要なシフト動作数を大幅
に低減することができる。
セル回路100bでは、最初のUpdate ーDR状態時に
ロードした論理値の反転論理値をただちにバッファ10
7から出力することが可能である。このことは、ある種
のテストで連続的に2度論理反転した信号をバッファ1
07から出力させるバウンダリースキャンセル回路では
スキャンインのシフト動作を短縮しうることになる。す
なわち、例えば集積回路間の配線の0/1縮退故障のテ
ストの際、集積回路の出力ピン側に配置されるバウンダ
リースキャンセル回路)においては、テストデータの反
転論理をスキャンインする必要がなくなり、このスキャ
ンインのためのシフト動作数分だけテスト時間を大幅に
短縮することが可能になる。すなわち、被テスト配線数
をN個とすると、Nサイクルのシフト動作でテストデー
タのスキャンインを完了できるため、集積回路の集積度
が高くなるにつれて、従来のバウンダリースキャンセル
回路に比べてスキャンインに必要なシフト動作数を大幅
に低減することができる。
【0062】(実施例3)次に、バウンダリースキャン
テスト回路に係る実施例3について、図7及び図8に基
づき説明する。
テスト回路に係る実施例3について、図7及び図8に基
づき説明する。
【0063】図7は、上記実施例1で説明した構造を有
するバウンダリースキャンセル回路100aを入力側
に、上記実施例2で説明したバウンダリースキャンセル
回路100bを出力側に配置したスキャンテスト回路2
00の構成を示す。同図では、特に理解を容易にするた
めに、2つの集積回路210,220と、各集積回路2
10から集積回路220に信号を出力する容易接続され
た部分の接続端子215及びその間の被テスト配線Wts
とだけを示している。
するバウンダリースキャンセル回路100aを入力側
に、上記実施例2で説明したバウンダリースキャンセル
回路100bを出力側に配置したスキャンテスト回路2
00の構成を示す。同図では、特に理解を容易にするた
めに、2つの集積回路210,220と、各集積回路2
10から集積回路220に信号を出力する容易接続され
た部分の接続端子215及びその間の被テスト配線Wts
とだけを示している。
【0064】同図において、集積回路210の出力ピン
となる接続端子215には、上記実施例2で説明した構
造を有するバウンダリースキャンセル回路100bが接
続されている。すなわち、このバウンダリースキャンセ
ル回路100bは、第1,第2セレクタ102,103
と、第1,第2フリップフロップ104,105と、上
記第1フリップフロップ104の非反転出力及び第2フ
リップフロップの反転出力を入力とし、制御信号に応じ
て2つの入力のいずれかを選択して出力する第3セレク
タ111とを備えている。一方、集積回路220の入力
ピンとなる接続端子215には、上記実施例1で示した
構造を有するバウンダリースキャンセル回路100aが
配置されている。すなわち、このバウンダリースキャン
セル回路100aは、第1,第2セレクタ102,10
3と、第1,第2フリップフロップ104,105と、
第1セレクタ102の出力及び第1フリップフロップ1
04の出力を入力とし、2つの入力の排他的論理和を演
算して出力する演算器112と、この演算器112の出
力及び第1セレクタ102の出力を入力とし、制御信号
に応じて2つの入力のいずれかを選択して出力する第3
セレクタ111とを備えている。なお、図示しないが、
TAPコントローラ213,223と各バウンダリース
キャンセル回路100a,100bとは信号線で接続さ
れていることはいうまでもない。
となる接続端子215には、上記実施例2で説明した構
造を有するバウンダリースキャンセル回路100bが接
続されている。すなわち、このバウンダリースキャンセ
ル回路100bは、第1,第2セレクタ102,103
と、第1,第2フリップフロップ104,105と、上
記第1フリップフロップ104の非反転出力及び第2フ
リップフロップの反転出力を入力とし、制御信号に応じ
て2つの入力のいずれかを選択して出力する第3セレク
タ111とを備えている。一方、集積回路220の入力
ピンとなる接続端子215には、上記実施例1で示した
構造を有するバウンダリースキャンセル回路100aが
配置されている。すなわち、このバウンダリースキャン
セル回路100aは、第1,第2セレクタ102,10
3と、第1,第2フリップフロップ104,105と、
第1セレクタ102の出力及び第1フリップフロップ1
04の出力を入力とし、2つの入力の排他的論理和を演
算して出力する演算器112と、この演算器112の出
力及び第1セレクタ102の出力を入力とし、制御信号
に応じて2つの入力のいずれかを選択して出力する第3
セレクタ111とを備えている。なお、図示しないが、
TAPコントローラ213,223と各バウンダリース
キャンセル回路100a,100bとは信号線で接続さ
れていることはいうまでもない。
【0065】次に、図8に基づき、各バウンダリースキ
ャンセル回路100a,100bの動作を説明する。ま
ず、図8(a)に示すShift−DR状態で、スキャンパ
ス150を用いて、出力用バウンダリースキャンセル回
路100bの第1フリップフロップ104に、テストデ
ータ例えば“0”,“0”,“1”をスキャンパスから
スキャンインする。
ャンセル回路100a,100bの動作を説明する。ま
ず、図8(a)に示すShift−DR状態で、スキャンパ
ス150を用いて、出力用バウンダリースキャンセル回
路100bの第1フリップフロップ104に、テストデ
ータ例えば“0”,“0”,“1”をスキャンパスから
スキャンインする。
【0066】次に、図8(b)に示すUpdate −DR状
態で、第1フリップフロップ104から第2フリップフ
ロップ105にテストデータ“0”,“0”,“1”を
転送した後、各被テスト配線Wtsにテストデータ
“0”,“0”,“1”を入力する。
態で、第1フリップフロップ104から第2フリップフ
ロップ105にテストデータ“0”,“0”,“1”を
転送した後、各被テスト配線Wtsにテストデータ
“0”,“0”,“1”を入力する。
【0067】そして、図8(c)に示すCapture−DR
状態で、被テスト配線Wtsから入力されるテストデータ
“0”,“0”,“1”を、入力用バウンダリースキャ
ンセル回路100aの第1フリップフロップ104にラ
ッチする。
状態で、被テスト配線Wtsから入力されるテストデータ
“0”,“0”,“1”を、入力用バウンダリースキャ
ンセル回路100aの第1フリップフロップ104にラ
ッチする。
【0068】次に、図8(d)に示すUpdate −DR状
態で、出力側スキャンセル回路100bの第2フリップ
フロップ105にテストデータを新たにスキャンインさ
せることなく、反転出力Soiをフィードバックして、各
被テスト配線Wtsに前回のテストデータの反転論理つま
り“1”,“1”,“0”を出力する。
態で、出力側スキャンセル回路100bの第2フリップ
フロップ105にテストデータを新たにスキャンインさ
せることなく、反転出力Soiをフィードバックして、各
被テスト配線Wtsに前回のテストデータの反転論理つま
り“1”,“1”,“0”を出力する。
【0069】また、図8(e)に示すCapture−DR状
態で、入力側バウンダリースキャンセル回路100aに
おいて、被テスト配線Wtsから前回入力されたテスト結
果“0”,“0”,“1”と今回入力されたテスト結果
“1”,“1”,“0”との排他的論理和を第1フリッ
プフロップ104にラッチする。従って、被テスト配線
Wtsに0/1縮退故障がなければすべての第1フリップ
フロップ104に論理値“1”,“1”,“1”がラッ
チされることになる。
態で、入力側バウンダリースキャンセル回路100aに
おいて、被テスト配線Wtsから前回入力されたテスト結
果“0”,“0”,“1”と今回入力されたテスト結果
“1”,“1”,“0”との排他的論理和を第1フリッ
プフロップ104にラッチする。従って、被テスト配線
Wtsに0/1縮退故障がなければすべての第1フリップ
フロップ104に論理値“1”,“1”,“1”がラッ
チされることになる。
【0070】さらに、図8(f)に示すShift−DR状
態で、入力側スキャンセル回路100aの第1フリップ
フロップ104にラッチされている排他的論理和値
“1”,“1”,“1”をスキャンパス150を用いて
シリアルにスキャンアウトする。このスキャンアウトさ
れた排他的論理和値“1”,“1”,“1”を期待値
“1”,“1”,“1”と比較することで、被テスト配
線Wt の0/1縮退故障の有無を判定することができ
る。
態で、入力側スキャンセル回路100aの第1フリップ
フロップ104にラッチされている排他的論理和値
“1”,“1”,“1”をスキャンパス150を用いて
シリアルにスキャンアウトする。このスキャンアウトさ
れた排他的論理和値“1”,“1”,“1”を期待値
“1”,“1”,“1”と比較することで、被テスト配
線Wt の0/1縮退故障の有無を判定することができ
る。
【0071】上記実施例3では、被テスト配線Wtsの0
/1縮退故障をテストする際に、出力用バウンダリース
キャンセル回路100bにおいてはテストデータの反転
論理をスキャンインするシフト動作が不要となる。加え
て、入力用バウンダリースキャンセル回路100aにお
いては、互いに反転したパターンからなるテストデータ
に対する2つのテスト結果をスキャンアウトしなくて
も、両者の排他的論理和値をスキャンアウトするシフト
動作だけで済むことになって、テスト時間が著しく短縮
されることになる。つまり、被テスト配線数がN個の場
合、テストデータのスキャンインとテスト結果のスキャ
ンアウトとのために必要なシフト動作は、2Nサイクル
で済むことになり、従来の4Nサイクルに比べて大幅な
シフト動作数の低減となる。これは、集積回路の集積度
が高くなると、テスト時間が大幅に短縮されることを意
味する。
/1縮退故障をテストする際に、出力用バウンダリース
キャンセル回路100bにおいてはテストデータの反転
論理をスキャンインするシフト動作が不要となる。加え
て、入力用バウンダリースキャンセル回路100aにお
いては、互いに反転したパターンからなるテストデータ
に対する2つのテスト結果をスキャンアウトしなくて
も、両者の排他的論理和値をスキャンアウトするシフト
動作だけで済むことになって、テスト時間が著しく短縮
されることになる。つまり、被テスト配線数がN個の場
合、テストデータのスキャンインとテスト結果のスキャ
ンアウトとのために必要なシフト動作は、2Nサイクル
で済むことになり、従来の4Nサイクルに比べて大幅な
シフト動作数の低減となる。これは、集積回路の集積度
が高くなると、テスト時間が大幅に短縮されることを意
味する。
【0072】(実施例4)次に、一つの集積回路240
内に、2種類のバウンダリースキャンセル回路100
a,100bを配設した例である実施例4について説明
する。
内に、2種類のバウンダリースキャンセル回路100
a,100bを配設した例である実施例4について説明
する。
【0073】図9は、実施例4に係る集積回路240の
構成を示し、該集積回路240の内部には、内部論理2
42と、TAPコントローラ243とが配設されている
とともに、内部論理242と入力ピンとなる接続端子2
45との間には上記実施例1で説明した構造を有するバ
ウンダリースキャンセル回路100aが介設され、内部
論理242と出力ピンとなる接続端子245との間には
上記実施例2で説明した構造を有するバウンダリースキ
ャンセル回路100bが介設されている。
構成を示し、該集積回路240の内部には、内部論理2
42と、TAPコントローラ243とが配設されている
とともに、内部論理242と入力ピンとなる接続端子2
45との間には上記実施例1で説明した構造を有するバ
ウンダリースキャンセル回路100aが介設され、内部
論理242と出力ピンとなる接続端子245との間には
上記実施例2で説明した構造を有するバウンダリースキ
ャンセル回路100bが介設されている。
【0074】すなわち、本実施例4では、上記実施例3
と同様の効果が、同一集積回路内で確実に得られること
になる。
と同様の効果が、同一集積回路内で確実に得られること
になる。
【0075】(実施例5)次に、バウンダリースキャン
セル回路に2つの機能をもたせた例である実施例5につ
いて、図10に基づき説明する。
セル回路に2つの機能をもたせた例である実施例5につ
いて、図10に基づき説明する。
【0076】図10に示すバウンダリースキャンセル回
路100cにおいて、各端子101,106,108,
109、第1セレクタ102、第1,第2フリップフロ
ップ104,105が配設されている点は上記実施例1
や実施例2と同様である。ここで、本実施例5では、上
記実施例1と同様の構成を有する排他的論理和生成手段
である演算器112が配置され、さらに実施例1におけ
る第3セレクタ111と同様の機能を有するスキャン選
択手段であるセレクタ111aが配置されるとともに、
第1フリップフロップ104と第2フリップフロップ1
05との間には、上記実施例2における第3セレクタ1
11(図4参照)と同様の機能を有する入力選択手段で
あるセレクタ111bが配設されている。そして、各機
器に対応して、制御端子Sca,Scb1 ,Scb2 ,Scc,
Scd,Sceが設けられている。すなわち、バウンダリー
スキャンセル回路100cが集積回路の入力ピンに接続
される場合には、制御信号Scb2 を“0”に固定してセ
レクタ111bが第1フリップフロップ104の出力の
みを通過させるように機能する。そして、制御信号Scb
1 の切換えによってセレクタ111aを作動させ、第2
フリップフロップに記憶させる信号やスキャンアウトす
る信号を選択するようにしている。また、バウンダリー
スキャンセル回路100cが出力ピンに接続される場合
には、制御信号Scb1 を“0”に固定してセレクタ11
1aが第1セレクタ102の出力のみを通過させるよう
に機能する。そして、制御信号Scb2 の切換えによって
セレクタ111bを作動させ、テストデータとその反転
論理とを交互に出力するようにしている。
路100cにおいて、各端子101,106,108,
109、第1セレクタ102、第1,第2フリップフロ
ップ104,105が配設されている点は上記実施例1
や実施例2と同様である。ここで、本実施例5では、上
記実施例1と同様の構成を有する排他的論理和生成手段
である演算器112が配置され、さらに実施例1におけ
る第3セレクタ111と同様の機能を有するスキャン選
択手段であるセレクタ111aが配置されるとともに、
第1フリップフロップ104と第2フリップフロップ1
05との間には、上記実施例2における第3セレクタ1
11(図4参照)と同様の機能を有する入力選択手段で
あるセレクタ111bが配設されている。そして、各機
器に対応して、制御端子Sca,Scb1 ,Scb2 ,Scc,
Scd,Sceが設けられている。すなわち、バウンダリー
スキャンセル回路100cが集積回路の入力ピンに接続
される場合には、制御信号Scb2 を“0”に固定してセ
レクタ111bが第1フリップフロップ104の出力の
みを通過させるように機能する。そして、制御信号Scb
1 の切換えによってセレクタ111aを作動させ、第2
フリップフロップに記憶させる信号やスキャンアウトす
る信号を選択するようにしている。また、バウンダリー
スキャンセル回路100cが出力ピンに接続される場合
には、制御信号Scb1 を“0”に固定してセレクタ11
1aが第1セレクタ102の出力のみを通過させるよう
に機能する。そして、制御信号Scb2 の切換えによって
セレクタ111bを作動させ、テストデータとその反転
論理とを交互に出力するようにしている。
【0077】したがって、実施例5では、各バウンダリ
ースキャンセル回路100cをすべて共通の構造とし
て、配置される場所に応じてその機能を切換えること
で、上述の実施例1と実施例2の効果を常に発揮するこ
とができ、量産によるコストの低減を期待することがで
きる。
ースキャンセル回路100cをすべて共通の構造とし
て、配置される場所に応じてその機能を切換えること
で、上述の実施例1と実施例2の効果を常に発揮するこ
とができ、量産によるコストの低減を期待することがで
きる。
【0078】
【発明の効果】以上説明したように、請求項1の発明に
よれば、バウンダリースキャンセル回路の構成として、
論理入力端子から論理信号を一定時間の間記憶して出力
する入力論理記憶手段と、この一定時間前の論理信号と
今回の論理信号との排他的論理和を生成する排他的論理
和生成手段と、制御信号に応じて、入力スキャン信号と
排他的論理和とを選択して出力するスキャン選択手段と
を設ける構成としたので、0/1縮退故障をテストする
際、初期のテストデータに対するテスト結果と初期のテ
ストデータの反転論理に対するテスト結果との双方をス
キャンアウトする必要はなく、両テスト結果の排他的論
理和のみをスキャンアウトすれば足りることになり、よ
って、スキャンアウトのためのシフト動作数の低減によ
り、テスト時間の短縮を図ることができる。
よれば、バウンダリースキャンセル回路の構成として、
論理入力端子から論理信号を一定時間の間記憶して出力
する入力論理記憶手段と、この一定時間前の論理信号と
今回の論理信号との排他的論理和を生成する排他的論理
和生成手段と、制御信号に応じて、入力スキャン信号と
排他的論理和とを選択して出力するスキャン選択手段と
を設ける構成としたので、0/1縮退故障をテストする
際、初期のテストデータに対するテスト結果と初期のテ
ストデータの反転論理に対するテスト結果との双方をス
キャンアウトする必要はなく、両テスト結果の排他的論
理和のみをスキャンアウトすれば足りることになり、よ
って、スキャンアウトのためのシフト動作数の低減によ
り、テスト時間の短縮を図ることができる。
【0079】請求項2の発明によれば、上記請求項1の
発明において、制御信号に応じて、論理信号とスキャン
信号とのいずれかを選択して排他的論理和生成手段に出
力する入力選択手段を設け、スキャン選択手段の入力側
を入力選択手段の出力側と排他的論理和生成手段の出力
側に接続する一方、入力論理記憶手段を入力側がスキャ
ン選択手段の出力側に接続され出力側がスキャン出力端
子に接続されたフリップフロップで構成したので、クロ
ックにより作動するフリップフロップの機能を利用し
て、簡素な構成で上記請求項1の発明の効果を発揮する
ことができる。
発明において、制御信号に応じて、論理信号とスキャン
信号とのいずれかを選択して排他的論理和生成手段に出
力する入力選択手段を設け、スキャン選択手段の入力側
を入力選択手段の出力側と排他的論理和生成手段の出力
側に接続する一方、入力論理記憶手段を入力側がスキャ
ン選択手段の出力側に接続され出力側がスキャン出力端
子に接続されたフリップフロップで構成したので、クロ
ックにより作動するフリップフロップの機能を利用し
て、簡素な構成で上記請求項1の発明の効果を発揮する
ことができる。
【0080】請求項3の発明によれば、バウンダリース
キャンセル回路の構成として、入力スキャン信号を一定
時間の間記憶した後出力する入力スキャン記憶手段と、
入力スキャン信号の反転信号を生成する反転信号生成手
段と、制御信号に応じて、入力スキャン信号とその反転
信号とを交互に選択する入力選択手段と、入力スキャン
信号とその反転信号との交互信号を一定時間保持した後
出力する交互信号出力手段とを設け、スキャン出力端子
をスキャン入力端子と入力選択手段との間の信号線に接
続する構成としたので、テストデータをスキャンインす
るだけで論理出力端子からテストデータと反転論理とが
交互に出力され、テストデータの反転論理をスキャンイ
ンするためのシフト動作が不要となり、よって、テスト
時間の短縮を図ることができる。
キャンセル回路の構成として、入力スキャン信号を一定
時間の間記憶した後出力する入力スキャン記憶手段と、
入力スキャン信号の反転信号を生成する反転信号生成手
段と、制御信号に応じて、入力スキャン信号とその反転
信号とを交互に選択する入力選択手段と、入力スキャン
信号とその反転信号との交互信号を一定時間保持した後
出力する交互信号出力手段とを設け、スキャン出力端子
をスキャン入力端子と入力選択手段との間の信号線に接
続する構成としたので、テストデータをスキャンインす
るだけで論理出力端子からテストデータと反転論理とが
交互に出力され、テストデータの反転論理をスキャンイ
ンするためのシフト動作が不要となり、よって、テスト
時間の短縮を図ることができる。
【0081】請求項4の発明によれば、上記請求項3の
発明において、単一のフリップフロップを入力スキャン
記憶手段と反転信号生成手段と交互信号出力手段として
機能させる構成としたので、簡素な構成で上記請求項3
の効果を発揮することができる。
発明において、単一のフリップフロップを入力スキャン
記憶手段と反転信号生成手段と交互信号出力手段として
機能させる構成としたので、簡素な構成で上記請求項3
の効果を発揮することができる。
【0082】請求項5の発明によれば、一つのバウンダ
リースキャンセル回路の中に、請求項2の発明の構成に
よるテストデータとその反転論理とを出力する機能と、
請求項1の発明の構成によるテストデータをスキャンア
ウトするシフト動作数を低減する機能とを設けたので、
バウンダリースキャンセル回路の構成を共通化しなが
ら、配置場所に応じてその機能を切換えることができ、
よって、量産効果によるコストの低減を図ることができ
る。
リースキャンセル回路の中に、請求項2の発明の構成に
よるテストデータとその反転論理とを出力する機能と、
請求項1の発明の構成によるテストデータをスキャンア
ウトするシフト動作数を低減する機能とを設けたので、
バウンダリースキャンセル回路の構成を共通化しなが
ら、配置場所に応じてその機能を切換えることができ、
よって、量産効果によるコストの低減を図ることができ
る。
【0083】請求項6の発明によれば、各集積回路の出
力ピン−入力ピン間に接続される被テスト配線の取付部
と、各集積回路の入力ピンに接続される入力用バウンダ
リースキャンセル回路と、各集積回路の出力ピンに接続
される出力用バウンダリースキャンセル回路と、各バウ
ンダリースキャンセル回路を直列に接続するスキャンパ
スとを備えたバウンダリースキャンテスト回路の構成と
して、入力用バウンダリースキャンセル回路に、論理入
力端子から論理信号を一定時間の間記憶して出力する入
力論理記憶手段と、この一定時間前の論理信号と今回の
論理信号との排他的論理和を生成する排他的論理和生成
手段と、制御信号に応じて、入力スキャン信号と排他的
論理和とを選択して出力するスキャン選択手段とを設け
る構成としたので、配線取付部に取り付けられた被テス
ト配線の0/1縮退故障のテスト時に、各バウンダリー
スキャンセル回路から、被テスト配線を経て入力される
論理信号と前回入力された論理信号との排他的論理和を
スキャンアウトするだけで済むことになり、よって、テ
スト結果のスキャンアウトのシフト動作数の低減による
テスト時間の短縮を図ることができる。
力ピン−入力ピン間に接続される被テスト配線の取付部
と、各集積回路の入力ピンに接続される入力用バウンダ
リースキャンセル回路と、各集積回路の出力ピンに接続
される出力用バウンダリースキャンセル回路と、各バウ
ンダリースキャンセル回路を直列に接続するスキャンパ
スとを備えたバウンダリースキャンテスト回路の構成と
して、入力用バウンダリースキャンセル回路に、論理入
力端子から論理信号を一定時間の間記憶して出力する入
力論理記憶手段と、この一定時間前の論理信号と今回の
論理信号との排他的論理和を生成する排他的論理和生成
手段と、制御信号に応じて、入力スキャン信号と排他的
論理和とを選択して出力するスキャン選択手段とを設け
る構成としたので、配線取付部に取り付けられた被テス
ト配線の0/1縮退故障のテスト時に、各バウンダリー
スキャンセル回路から、被テスト配線を経て入力される
論理信号と前回入力された論理信号との排他的論理和を
スキャンアウトするだけで済むことになり、よって、テ
スト結果のスキャンアウトのシフト動作数の低減による
テスト時間の短縮を図ることができる。
【0084】請求項7の発明によれば、上記請求項6の
発明において、制御信号に応じて、論理信号とスキャン
信号とのいずれかを選択して排他的論理和生成手段に出
力する入力選択手段を設け、スキャン選択手段の入力側
を入力選択手段の出力側と排他的論理和生成手段の出力
側に接続する一方、入力論理記憶手段を入力側がスキャ
ン選択手段の出力側に接続され出力側がスキャン出力端
子に接続されたフリップフロップで構成したので、クロ
ックにより作動するフリップフロップの機能を利用し
て、簡素な構成で上記請求項6の発明の効果を発揮する
ことができる。
発明において、制御信号に応じて、論理信号とスキャン
信号とのいずれかを選択して排他的論理和生成手段に出
力する入力選択手段を設け、スキャン選択手段の入力側
を入力選択手段の出力側と排他的論理和生成手段の出力
側に接続する一方、入力論理記憶手段を入力側がスキャ
ン選択手段の出力側に接続され出力側がスキャン出力端
子に接続されたフリップフロップで構成したので、クロ
ックにより作動するフリップフロップの機能を利用し
て、簡素な構成で上記請求項6の発明の効果を発揮する
ことができる。
【0085】請求項8の発明によれば、各集積回路の出
力ピン−入力ピン間に接続される被テスト配線の取付部
と、各集積回路の入力ピンに接続される入力用バウンダ
リースキャンセル回路と、各集積回路の出力ピンに接続
される出力用バウンダリースキャンセル回路と、各バウ
ンダリースキャンセル回路を直列に接続するスキャンパ
スとを備えたバウンダリースキャンテスト回路の構成と
して、出力用バウンダリースキャンセル回路に、入力ス
キャン信号を一定時間の間記憶した後出力する入力スキ
ャン記憶手段と、入力スキャン信号の反転信号を生成す
る反転信号生成手段と、制御信号に応じて、入力スキャ
ン信号とその反転信号とを交互に選択する入力選択手段
と、入力スキャン信号とその反転信号との交互信号を一
定時間保持した後出力する交互信号出力手段とを設け、
スキャン出力端子をスキャン入力端子と入力選択手段と
の間の信号線に接続する構成としたので、被テスト配線
の0/1縮退故障のテスト時に、テストデータをスキャ
ンインするためのシフト動作数の低減によるテスト時間
の短縮を図ることができる。
力ピン−入力ピン間に接続される被テスト配線の取付部
と、各集積回路の入力ピンに接続される入力用バウンダ
リースキャンセル回路と、各集積回路の出力ピンに接続
される出力用バウンダリースキャンセル回路と、各バウ
ンダリースキャンセル回路を直列に接続するスキャンパ
スとを備えたバウンダリースキャンテスト回路の構成と
して、出力用バウンダリースキャンセル回路に、入力ス
キャン信号を一定時間の間記憶した後出力する入力スキ
ャン記憶手段と、入力スキャン信号の反転信号を生成す
る反転信号生成手段と、制御信号に応じて、入力スキャ
ン信号とその反転信号とを交互に選択する入力選択手段
と、入力スキャン信号とその反転信号との交互信号を一
定時間保持した後出力する交互信号出力手段とを設け、
スキャン出力端子をスキャン入力端子と入力選択手段と
の間の信号線に接続する構成としたので、被テスト配線
の0/1縮退故障のテスト時に、テストデータをスキャ
ンインするためのシフト動作数の低減によるテスト時間
の短縮を図ることができる。
【0086】請求項9の発明によれば、上記請求項8の
発明において、各バウンダリースキャンセル回路で、単
一の入力スキャン保持用フリップフロップを入力スキャ
ン記憶手段と反転信号生成手段と交互信号出力手段とし
て機能させるようにしたので、簡素な構成で上記請求項
8の発明の効果を発揮することができる。
発明において、各バウンダリースキャンセル回路で、単
一の入力スキャン保持用フリップフロップを入力スキャ
ン記憶手段と反転信号生成手段と交互信号出力手段とし
て機能させるようにしたので、簡素な構成で上記請求項
8の発明の効果を発揮することができる。
【0087】請求項10の発明によれば、上記請求項6
又は請求項7の発明において、入力用バウンダリーセル
回路が配設されている集積回路に出力用バウンダリーセ
ル回路を配設し、出力用バウンダリースキャンセル回路
に、入力スキャン信号を一定時間の間記憶した後出力す
る入力スキャン記憶手段と、入力スキャン信号の反転信
号を生成する反転信号生成手段と、制御信号に応じて、
入力スキャン信号とその反転信号とを交互に選択する入
力選択手段と、入力スキャン信号とその反転信号との交
互信号を一定時間保持した後出力する交互信号出力手段
とを設け、スキャン出力端子をスキャン入力端子と入力
選択手段との間の信号線に接続する構成としたので、被
テスト配線の0/1縮退故障のテスト時に、上記請求項
6又は7の発明の効果に加えて、テストデータをスキャ
ンインするためのシフト動作数の低減によるテスト時間
の短縮を図ることができる。
又は請求項7の発明において、入力用バウンダリーセル
回路が配設されている集積回路に出力用バウンダリーセ
ル回路を配設し、出力用バウンダリースキャンセル回路
に、入力スキャン信号を一定時間の間記憶した後出力す
る入力スキャン記憶手段と、入力スキャン信号の反転信
号を生成する反転信号生成手段と、制御信号に応じて、
入力スキャン信号とその反転信号とを交互に選択する入
力選択手段と、入力スキャン信号とその反転信号との交
互信号を一定時間保持した後出力する交互信号出力手段
とを設け、スキャン出力端子をスキャン入力端子と入力
選択手段との間の信号線に接続する構成としたので、被
テスト配線の0/1縮退故障のテスト時に、上記請求項
6又は7の発明の効果に加えて、テストデータをスキャ
ンインするためのシフト動作数の低減によるテスト時間
の短縮を図ることができる。
【0088】請求項11の発明によれば、上記請求項8
又は9の発明において、出力用バウンダリーセル回路が
配設される集積回路内に入力用バウンダリーセル回路を
配設し、入力用バウンダリースキャンセル回路に、論理
入力端子から論理信号を一定時間の間記憶して出力する
入力論理記憶手段と、この一定時間前の論理信号と今回
の論理信号との排他的論理和を生成する排他的論理和生
成手段と、制御信号に応じて、入力スキャン信号と排他
的論理和とを選択して出力するスキャン選択手段とを設
ける構成としたので、上記請求項8又は9の発明の効果
に加えて、被テスト配線の0/1縮退故障のテスト時
に、入力用バウンダリースキャンセル回路からスキャン
パスにテスト結果をスキャンアウトするシフト動作数の
低減によるテスト時間の短縮を図ることができる。
又は9の発明において、出力用バウンダリーセル回路が
配設される集積回路内に入力用バウンダリーセル回路を
配設し、入力用バウンダリースキャンセル回路に、論理
入力端子から論理信号を一定時間の間記憶して出力する
入力論理記憶手段と、この一定時間前の論理信号と今回
の論理信号との排他的論理和を生成する排他的論理和生
成手段と、制御信号に応じて、入力スキャン信号と排他
的論理和とを選択して出力するスキャン選択手段とを設
ける構成としたので、上記請求項8又は9の発明の効果
に加えて、被テスト配線の0/1縮退故障のテスト時
に、入力用バウンダリースキャンセル回路からスキャン
パスにテスト結果をスキャンアウトするシフト動作数の
低減によるテスト時間の短縮を図ることができる。
【0089】請求項12の発明によれば、各集積回路の
出力ピン−入力ピン間に接続される被テスト配線の取付
部と、各集積回路の入力ピンに接続される入力用バウン
ダリースキャンセル回路と、各集積回路の出力ピンに接
続される出力用バウンダリースキャンセル回路と、各バ
ウンダリースキャンセル回路を直列に接続するスキャン
パスとを備えたバウンダリースキャンテスト回路の構成
として、一つのバウンダリースキャンセル回路の中に、
請求項2の発明の構成によるテストデータとその反転論
理とを出力する機能と、請求項1の発明の構成によるテ
ストデータをスキャンアウトするシフト動作を省略する
機能とを設けたので、、集積回路内のバウンダリースキ
ャンセル回路の構成を共通化しながら、その配置場所に
応じて入力用又は出力用バウンダリースキャンセル回路
として機能を切換えて使用することで、テストデータの
スキャンインとテスト結果のスキャンアウトとについ
て、シフト動作数の低減によるテスト時間の短縮を図る
ことができる。
出力ピン−入力ピン間に接続される被テスト配線の取付
部と、各集積回路の入力ピンに接続される入力用バウン
ダリースキャンセル回路と、各集積回路の出力ピンに接
続される出力用バウンダリースキャンセル回路と、各バ
ウンダリースキャンセル回路を直列に接続するスキャン
パスとを備えたバウンダリースキャンテスト回路の構成
として、一つのバウンダリースキャンセル回路の中に、
請求項2の発明の構成によるテストデータとその反転論
理とを出力する機能と、請求項1の発明の構成によるテ
ストデータをスキャンアウトするシフト動作を省略する
機能とを設けたので、、集積回路内のバウンダリースキ
ャンセル回路の構成を共通化しながら、その配置場所に
応じて入力用又は出力用バウンダリースキャンセル回路
として機能を切換えて使用することで、テストデータの
スキャンインとテスト結果のスキャンアウトとについ
て、シフト動作数の低減によるテスト時間の短縮を図る
ことができる。
【0090】請求項13の発明によれば、複数の集積回
路の入出力ピンにバウンダリースキャンセル回路を接続
し、各バウンダリースキャンセル回路間を直列に接続す
るスキャンパスを形成してなるバウンダリースキャンテ
スト回路を使用するバウンダリースキャンテスト方法と
して、一の集積回路の出力ピンと他の集積回路の入力ピ
ンとの間に被テスト配線を接続し、交互に反転する論理
信号を、出力ピン側の出力用バウンダリースキャンセル
回路から一定時間間隔で逐次出力し、入力ピン側の入力
用バウンダリースキャンセル回路に入力される論理信号
を一定時間の間記憶させた後、今回の論理信号と前回の
論理信号との排他的論理和を生成し、入力スキャン信号
と排他的論理和とを選択してスキャンパスにスキャンア
ウトするようにしたので、テスト結果をスキャンアウト
するシフト動作数の低減によりテスト時間の短縮を図る
ことができる。
路の入出力ピンにバウンダリースキャンセル回路を接続
し、各バウンダリースキャンセル回路間を直列に接続す
るスキャンパスを形成してなるバウンダリースキャンテ
スト回路を使用するバウンダリースキャンテスト方法と
して、一の集積回路の出力ピンと他の集積回路の入力ピ
ンとの間に被テスト配線を接続し、交互に反転する論理
信号を、出力ピン側の出力用バウンダリースキャンセル
回路から一定時間間隔で逐次出力し、入力ピン側の入力
用バウンダリースキャンセル回路に入力される論理信号
を一定時間の間記憶させた後、今回の論理信号と前回の
論理信号との排他的論理和を生成し、入力スキャン信号
と排他的論理和とを選択してスキャンパスにスキャンア
ウトするようにしたので、テスト結果をスキャンアウト
するシフト動作数の低減によりテスト時間の短縮を図る
ことができる。
【0091】請求項14の発明によれば、複数の集積回
路の入出力ピンにバウンダリースキャンセル回路を接続
し、各バウンダリースキャンセル回路間を直列に接続す
るスキャンパスを形成してなるバウンダリースキャンテ
スト回路を使用するバウンダリースキャンテスト方法と
して、集積回路の出力ピンと入力ピンとの間に被テスト
配線を接続し、出力ピン側の集積回路の出力用バウンダ
リースキャンセル回路にスキャンパスから入力されるス
キャン信号をスキャンインして一定時間の間記憶し、記
憶されたスキャン信号の反転信号を生成し、入力される
次のスキャン信号と反転された前回のスキャン信号とを
交互に選択して被テスト配線に入力させるようにしたの
で、テストデータの反転論理をスキャンインするシフト
動作を不要とすることで、テスト時間の短縮を図ること
ができる。
路の入出力ピンにバウンダリースキャンセル回路を接続
し、各バウンダリースキャンセル回路間を直列に接続す
るスキャンパスを形成してなるバウンダリースキャンテ
スト回路を使用するバウンダリースキャンテスト方法と
して、集積回路の出力ピンと入力ピンとの間に被テスト
配線を接続し、出力ピン側の集積回路の出力用バウンダ
リースキャンセル回路にスキャンパスから入力されるス
キャン信号をスキャンインして一定時間の間記憶し、記
憶されたスキャン信号の反転信号を生成し、入力される
次のスキャン信号と反転された前回のスキャン信号とを
交互に選択して被テスト配線に入力させるようにしたの
で、テストデータの反転論理をスキャンインするシフト
動作を不要とすることで、テスト時間の短縮を図ること
ができる。
【図1】実施例1のバウンダリースキャンセル回路の構
成を示す電気回路図である。
成を示す電気回路図である。
【図2】実施例1のバウンダリースキャンセル回路を使
用した0/1縮退故障テストにおける各制御モード中の
制御状態の変化と、制御信号の変化とを示す状態遷移図
である。
用した0/1縮退故障テストにおける各制御モード中の
制御状態の変化と、制御信号の変化とを示す状態遷移図
である。
【図3】実施例1のバウンダリースキャンセル回路を使
用した0/1縮退故障テストにおける各制御モード中の
各制御状態におけるテスト結果の流れを示す説明図であ
る。
用した0/1縮退故障テストにおける各制御モード中の
各制御状態におけるテスト結果の流れを示す説明図であ
る。
【図4】実施例2のバウンダリースキャンセル回路の構
成を示す電気回路図である。
成を示す電気回路図である。
【図5】実施例2のバウンダリースキャンセル回路を使
用した0/1縮退故障テストにおける各制御モード中の
制御モードの変化と、制御信号の変化とを示す状態遷移
図である。
用した0/1縮退故障テストにおける各制御モード中の
制御モードの変化と、制御信号の変化とを示す状態遷移
図である。
【図6】実施例2のバウンダリースキャンセル回路を使
用した0/1縮退故障テストにおける各制御モード中の
各制御モードにおけるテストデータの流れを示す説明図
である。
用した0/1縮退故障テストにおける各制御モード中の
各制御モードにおけるテストデータの流れを示す説明図
である。
【図7】実施例3のバウンダリースキャンテスト回路の
構成を示す電気回路図である。
構成を示す電気回路図である。
【図8】実施例3のバウンダリースキャンテスト回路を
使用した0/1縮退故障テストにおける各制御モード中
の制御信号の変化と、テストデータ及びテスト結果の流
れとを示す説明図である。
使用した0/1縮退故障テストにおける各制御モード中
の制御信号の変化と、テストデータ及びテスト結果の流
れとを示す説明図である。
【図9】実施例4のバウンダリースキャンテスト回路の
構成を示す電気回路図である。
構成を示す電気回路図である。
【図10】実施例5のバウンダリースキャンセル回路の
構成を示す電気回路図である。
構成を示す電気回路図である。
【図11】請求項1の発明の構成を示すブロック図であ
る。
る。
【図12】請求項3の発明の構成を示すブロック図であ
る。
る。
【図13】従来の一般的なバウンダリースキャンテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図14】従来のバウンダリースキャンセル回路の構成
を示す電気回路図である。
を示す電気回路図である。
【図15】従来の出力用バウンダリースキャンセル回路
と出力用バウンダリースキャンセル回路との接続関係を
示す電気回路図である。
と出力用バウンダリースキャンセル回路との接続関係を
示す電気回路図である。
【図16】従来の0/1縮退故障テストにおける制御モ
ードの変化を示す状態遷移図である。
ードの変化を示す状態遷移図である。
100 バウンダリースキャンセル回路 101 論理入力端子 102 第1セレクタ 103 第2セレクタ 104 第1フリップフロップ(入力論理記憶手段) 105 第2フリップフロップ(入力スキャン記憶手
段,反転信号生成手段,交互信号出力手段) 106 スキャン入力端子 107 バッファ 108 スキャン出力端子 109 論理出力端子 110 制御端子 111 第3セレクタ(選択手段) 112 演算器(排他的論理和生成手段) 150 スキャンパス 200 バウンダリースキャンテスト回路 210,220,… 集積回路 212,222,… 内部論理 213,223,… TAPコントローラ 215,225,… 接続端子(入力ピン又は出力ピ
ン) Wts 被テスト配線
段,反転信号生成手段,交互信号出力手段) 106 スキャン入力端子 107 バッファ 108 スキャン出力端子 109 論理出力端子 110 制御端子 111 第3セレクタ(選択手段) 112 演算器(排他的論理和生成手段) 150 スキャンパス 200 バウンダリースキャンテスト回路 210,220,… 集積回路 212,222,… 内部論理 213,223,… TAPコントローラ 215,225,… 接続端子(入力ピン又は出力ピ
ン) Wts 被テスト配線
Claims (14)
- 【請求項1】 外部から入力される論理信号を受ける論
理入力端子と、 外部から入力されるスキャン信号を受けるスキャン入力
端子と、 外部にスキャン信号を出力するためのスキャン出力端子
と、 上記論理入力端子を介して入力される論理信号を入力と
し、論理信号を一定時間の間記憶して出力する入力論理
記憶手段と、 上記入力論理記憶手段から出力される一定時間前の論理
信号と上記論理入力端子を介して入力される今回の論理
信号とを入力とし、前回の論理信号と今回の論理信号と
の排他的論理和を生成する排他的論理和生成手段と、 上記スキャン入力端子を介して入力されるスキャン信号
及び排他的論理和生成手段で生成される排他的論理和信
号を入力とし、制御信号に応じて、入力スキャン信号と
排他的論理和とを選択して上記スキャン出力端子を介し
て外部に出力するスキャン選択手段とを備えたことを特
徴とするバウンダリースキャンセル回路。 - 【請求項2】 請求項1記載のバウンダリースキャンセ
ル回路において、 上記論理入力端子からの論理信号及びスキャン入力端子
からのスキャン信号を入力とし、制御信号に応じて、論
理信号とスキャン信号とのいずれかを選択して上記排他
的論理和生成手段に出力する入力選択手段を備え、 上記スキャン選択手段は、入力側が上記入力選択手段の
出力側と排他的論理和生成手段の出力側に接続され、 上記入力論理記憶手段は、入力側がスキャン選択手段の
出力側に接続され出力側が上記スキャン出力端子に接続
されて、クロック信号に応じ、入力論理信号又は排他的
論理和信号を出力する入力論理保持用フリップフロップ
であり、 上記スキャン出力端子は、上記入力保持用フリップフロ
ップの非反転出力端子に接続されていることを特徴とす
るバウンダリースキャンセル回路。 - 【請求項3】 論理信号を出力する論理出力端子と、 外部から入力されるスキャン信号を受けるスキャン入力
端子と、 外部にスキャン信号を出力するためのスキャン出力端子
と、 上記スキャン入力端子を介して入力されるスキャン信号
を一定時間の間記憶した後出力する入力スキャン記憶手
段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
ン信号の反転信号を生成する反転信号生成手段と、 入力側が上記スキャン入力端子及び反転信号生成手段に
接続され出力側が上記入力スキャン記憶手段に接続され
て、制御信号に応じて、入力スキャン信号とその反転信
号とを交互に選択して出力する入力選択手段と、 上記入力選択手段で選択された入力スキャン信号とその
反転信号との交互信号を一定時間保持した後論理出力端
子を介して外部に出力する交互信号出力手段とを備える
とともに、 上記スキャン出力端子は、上記スキャン入力端子と入力
選択手段との間の信号線に接続されていることを特徴と
するバウンダリースキャンセル回路。 - 【請求項4】 請求項3記載のバウンダリースキャンセ
ル回路において、 上記入力スキャン記憶手段,反転信号生成手段及び交互
信号出力手段は、クロック信号に応じて、入力信号の非
反転信号と反転信号とをそれぞれ2つの出力端子から出
力する入力スキャン保持用フリップフロップで構成され
ており、 上記論理出力端子は、上記入力スキャン保持用フリップ
フロップの非反転信号の出力端子に接続され、 上記入力選択手段は、入力側が上記スキャン入力端子と
入力スキャン保持用フリップフロップの反転信号の出力
端子に接続され出力側が上記入力スキャン保持用フリッ
プフロップの入力端子に接続されていることを特徴とす
るバウンダリースキャンセル回路。 - 【請求項5】 請求項1又は2記載のバウンダリースキ
ャンセル回路において、 論理信号を出力する論理出力端子と、 上記スキャン入力端子からバウンダリースキャンセル回
路に入力されるスキャン信号を入力とし、入力スキャン
信号を一定時間の間記憶した後出力する入力スキャン記
憶手段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
ン信号の反転信号を生成する反転信号生成手段と、 上記入力スキャン記憶手段の出力及び反転信号生成手段
の出力を入力とし、制御信号に応じて、入力スキャン信
号と入力スキャン信号の反転信号とを選択して上記論理
出力端子を介して外部に出力する出力論理選択手段とを
備えたことを特徴とするバウンダリースキャンセル回
路。 - 【請求項6】 内部論理と外部から上記内部論理に論理
信号を入力するための入力ピンと上記内部論理から外部
に論理信号を出力するための出力ピンとを有する複数の
集積回路と、上記複数の集積回路のうちいずれかの集積
回路の入力ピンと他の集積回路の出力ピンの間に設けら
れ断接状態をテストする被テスト配線が取り付けられる
配線取付部と、各集積回路の入力ピンと内部論理との間
に介設される入力用バウンダリースキャンセル回路と、
各集積回路の出力ピンと内部論理との間に介設される出
力用バウンダリースキャンセル回路と、該各バウンダリ
ースキャンセル回路を直列に接続するスキャンパスとを
備えたバウンダリースキャンテスト回路において、 上記入力用バウンダリースキャンセル回路には、 上記入力ピンに接続される論理入力端子と、 上記スキャンパスからスキャン信号を受けるスキャン入
力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
ャン出力端子と、 上記論理入力端子を介して入力される論理信号を入力と
し、論理信号を一定時間の間記憶して出力する入力論理
記憶手段と、 上記入力論理記憶手段から出力される一定時間前の論理
信号と上記論理入力端子を介して入力される今回の論理
信号とを入力とし、前回の論理信号と今回の論理信号と
の排他的論理和を生成する排他的論理和生成手段と、 上記スキャン入力端子を介して入力されるスキャン信号
及び排他的論理和生成手段で生成される排他的論理和信
号を入力とし、制御信号に応じて、入力スキャン信号と
排他的論理和とを選択して上記スキャン出力端子を介し
てスキャンパスに出力するスキャン選択手段とが配設さ
れいることを特徴とするバウンダリースキャンテスト回
路。 - 【請求項7】 請求項6記載のバウンダリースキャンテ
スト回路において、 上記論理入力端子からの論理信号及びスキャン入力端子
からのスキャン信号を入力とし、制御信号に応じて、論
理信号とスキャン信号とのいずれかを選択して上記排他
的論理和生成手段に出力する入力選択手段を備え、 上記スキャン選択手段は、入力側が上記入力選択手段の
出力側と排他的論理和生成手段の出力側に接続され、 上記入力論理記憶手段は、入力側がスキャン選択手段の
出力側に接続され出力側が上記スキャン出力端子に接続
されて、クロック信号に応じ、入力論理信号又は排他的
論理和信号を出力する入力論理保持用フリップフロップ
であり、 上記スキャン出力端子は、上記入力保持用フリップフロ
ップの非反転出力端子に接続されていることを特徴とす
るバウンダリースキャンテスト回路。 - 【請求項8】 内部論理と外部から上記内部論理に論理
信号を入力するための入力ピンと上記内部論理から外部
に論理信号を出力するための出力ピンとを有する複数の
集積回路と、上記複数の集積回路のうちいずれかの集積
回路の入力ピンと他の集積回路の出力ピンの間に設けら
れ断接状態をテストする被テスト配線が取り付けられる
配線取付部と、各集積回路の入力ピンと内部論理との間
に介設される入力用バウンダリースキャンセル回路と、
各集積回路の出力ピンと内部論理との間に介設される出
力用バウンダリースキャンセル回路と、該各バウンダリ
ースキャンセル回路を直列に接続するスキャンパスとを
備えたバウンダリースキャンテスト回路において、 上記出力用バウンダリースキャンセル回路には、 出力ピンに接続される論理出力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
ャン出力端子と、 上記スキャンパスからのスキャン信号を受けるスキャン
入力端子と、 上記スキャン入力端子を介して入力されるスキャン信号
を入力とし、入力スキャン信号を一定時間の間記憶した
後出力する入力スキャン記憶手段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
ン信号の反転信号を生成する反転信号生成手段と、 入力側が上記スキャン入力端子及び反転信号生成手段に
接続され出力側が上記入力スキャン記憶手段に接続され
て、制御信号に応じて、入力スキャン信号とその反転信
号とを交互に選択する入力選択手段と、 上記入力選択手段で選択された入力スキャン信号とその
反転信号との交互信号を一定時間保持した後出力する交
互信号出力手段とが配設され、 上記スキャン出力端子は、上記スキャン入力端子と入力
選択手段との間の信号線に接続されていることを特徴と
するバウンダリースキャンテスト回路。 - 【請求項9】 請求項8記載のバウンダリースキャンテ
スト回路において、 上記入力スキャン記憶手段,反転信号生成手段及び交互
信号出力手段は、クロック信号に応じて、入力信号の非
反転信号と反転信号とを2つの出力端子から出力する入
力スキャン保持用フリップフロップで構成されており、 上記論理出力端子は、上記入力スキャン保持用フリップ
フロップの非反転信号の出力端子に接続され、 上記入力選択手段は、入力側が上記スキャン入力端子と
入力スキャン保持用フリップフロップの反転信号の出力
端子に接続され出力側が上記入力スキャン保持用フリッ
プフロップの入力端子に接続されていることを特徴とす
るバウンダリースキャンテスト回路。 - 【請求項10】 請求項6又は7記載のバウンダリース
キャンテスト回路において、 上記入力用バウンダリーセル回路が配設されている集積
回路には出力用バウンダリーセル回路が配設されてお
り、 該出力用バウンダリースキャンセル回路には、 出力ピンに接続される論理出力端子と、 上記スキャンパスからのスキャン信号を受けるスキャン
入力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
ャン出力端子と、 上記スキャン入力端子を介して入力されるスキャン信号
を入力とし、入力スキャン信号を一定時間の間記憶した
後出力する入力スキャン記憶手段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
ン信号の反転信号を生成する反転信号生成手段と、 入力側が上記スキャン入力端子及び反転信号生成手段に
接続され出力側が上記入力スキャン記憶手段に接続され
て、制御信号に応じて、入力スキャン信号とその反転信
号とを交互に選択する入力選択手段と、 上記入力選択手段で選択された入力スキャン信号とその
反転信号との交互信号を一定時間保持した後出力する交
互信号出力手段とが配設され、 上記スキャン出力端子は、上記スキャン入力端子と入力
選択手段との間の信号線に接続されていることを特徴と
するバウンダリースキャンテスト回路。 - 【請求項11】 請求項8又は9記載のバウンダリース
キャンテスト回路において、 上記出力用バウンダリーセル回路が配設される集積回路
内には入力用バウンダリーセル回路が配設されており、 該入力用バウンダリースキャンセル回路には、 上記入力ピンに接続される論理入力端子と、 上記スキャンパスからスキャン信号を受けるスキャン入
力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
ャン出力端子と、 上記論理入力端子を介して入力される論理信号を入力と
し、論理信号を一定時間の間記憶して出力する入力論理
記憶手段と、 上記入力論理記憶手段から出力される一定時間前の論理
信号と上記論理入力端子を介して入力される今回の論理
信号とを入力とし、前回の論理信号と今回の論理信号と
の排他的論理和を生成する排他的論理和生成手段と、 上記スキャン入力端子を介して入力されるスキャン信号
及び排他的論理和生成手段で生成される排他的論理和信
号を入力とし、制御信号に応じて、入力スキャン信号と
排他的論理和とを選択して上記スキャン出力端子を介し
てスキャンパスに出力するスキャン選択手段とが配設さ
れていることを特徴とするバウンダリースキャンテスト
回路。 - 【請求項12】 内部論理と外部から上記内部論理に論
理信号を入力するための入力ピンと上記内部論理から外
部に論理信号を出力するための出力ピンとを有する複数
の集積回路と、上記複数の集積回路のうちいずれかの集
積回路の入力ピンと他の集積回路の出力ピンの間に設け
られ断接状態をテストする被テスト配線が取り付けられ
る配線取付部と、各集積回路の入力ピンと内部論理との
間に介設される入力用バウンダリースキャンセル回路
と、各集積回路の出力ピンと内部論理との間に介設され
る出力用バウンダリースキャンセル回路と、該各バウン
ダリースキャンセル回路を直列に接続するスキャンパス
とを備えたバウンダリースキャンテスト回路において、 上記入力用バウンダリースキャンセル回路及び出力用バ
ウンダリースキャンセル回路には、 論理信号を入力可能に構成された論理入力端子と、 上記スキャンパスからのスキャン信号を受けるスキャン
入力端子と、 上記スキャンパスにスキャン信号を出力するためのスキ
ャン出力端子と、 上記論理入力端子を介して入力される論理信号を入力と
し、論理信号を一定時間の間記憶して出力する入力論理
記憶手段と、 上記入力論理記憶手段から出力される一定時間前の論理
信号と上記論理入力端子を介して入力される今回の論理
信号とを入力とし、前回の論理信号と今回の論理信号と
の排他的論理和を生成する排他的論理和生成手段と、 上記スキャン入力端子を介して入力されるスキャン信号
及び排他的論理和生成手段で生成される排他的論理和信
号を入力とし、制御信号に応じて、入力スキャン信号と
排他的論理和とを選択して上記スキャン出力端子に出力
するスキャン選択手段と、 論理信号を出力する論理出力端子と、 上記スキャンパスにスキャン信号を出力するための論理
信号が出力可能に構成された論理出力端子と、 上記スキャン入力端子からバウンダリースキャンセル回
路に入力されるスキャン信号を入力とし、入力スキャン
信号を一定時間の間記憶した後出力する入力スキャン記
憶手段と、 該入力スキャン記憶手段の出力を入力とし、入力スキャ
ン信号の反転信号を生成する反転信号生成手段と、 入力側が上記スキャン入力端子及び反転信号生成手段に
接続され出力側が上記入力スキャン記憶手段に接続され
て、制御信号に応じて、入力スキャン信号とその反転信
号とを交互に選択する入力選択手段と、 上記入力選択手段で選択された入力スキャン信号とその
反転信号との交互信号を一定時間保持した後出力する交
互信号出力手段とが配設され、 上記スキャン出力端子は、上記スキャン選択手段と入力
選択手段との間の信号線に接続されていることを特徴と
するバウンダリースキャンテスト回路。 - 【請求項13】 内部論理と外部から上記内部論理に論
理信号を入力するための入力ピンと上記内部論理から外
部に論理信号を出力するための出力ピンとを有する複数
の集積回路と、各集積回路の入力ピンと内部論理との間
に介設される入力用バウンダリースキャンセル回路と、
各集積回路の出力ピンと内部論理との間に介設される出
力用バウンダリースキャンセル回路と、各バウンダリー
スキャンセル回路を直列に接続するスキャンパスとを備
えたバウンダリースキャンテスト回路を使用するバウン
ダリースキャンテスト方法であって、 上記複数の集積回路のうち少なくとも1つの集積回路の
出力ピンと他の集積回路の入力ピンとの間に被テスト配
線を接続し、 交互に反転する論理信号を、上記出力ピン側の集積回路
の出力用バウンダリースキャンセル回路から一定時間間
隔で逐次出力し、 上記入力ピン側の集積回路の入力用バウンダリースキャ
ンセル回路に入力される論理信号を一定時間の間記憶さ
せた後、 上記入力ピンを介して入力される今回の論理信号と前回
の論理信号との排他的論理和を生成し、 バウンダリースキャンセル回路に入力される入力スキャ
ン信号と排他的論理和とを選択して上記スキャンパスに
スキャンアウトすることを特徴とするバウンダリースキ
ャンテスト方法。 - 【請求項14】 内部論理と外部から上記内部論理に論
理信号を入力するための入力ピンと上記内部論理から外
部に論理信号を出力するための出力ピンとを有する複数
の集積回路と、各集積回路の入力ピンと内部論理との間
に介設される入力用バウンダリースキャンセル回路と、
各集積回路の出力ピンと内部論理との間に介設される出
力用バウンダリースキャンセル回路と、各バウンダリー
スキャンセル回路を直列に接続するスキャンパスとを備
えたバウンダリースキャンテスト回路を使用するバウン
ダリースキャンテスト方法であって、 上記複数の集積回路のうち少なくとも1つの集積回路の
出力ピンと他の集積回路の入力ピンとの間に被テスト配
線を接続し、 上記出力ピン側の集積回路の出力用バウンダリースキャ
ンセル回路にスキャンパスから入力されるスキャン信号
をスキャンインして一定時間の間記憶し、 上記記憶されたスキャン信号の反転信号を生成し、 上記出力用バウンダリースキャンセル回路に入力される
次のスキャン信号と反転された前回のスキャン信号とを
交互に選択して被テスト配線に入力させることを特徴と
するバウンダリースキャンテスト方法。
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---|---|---|---|
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---|---|---|---|
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JP4-314734 | 1992-11-25 | ||
JP5288955A JP2869314B2 (ja) | 1992-11-25 | 1993-11-18 | バウンダリースキャンセル回路,バウンダリースキャンテスト回路及びその使用方法 |
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---|---|
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KR100797107B1 (ko) * | 2001-10-11 | 2008-01-23 | 엘지전자 주식회사 | 프로세서 디버깅을 위한 레지스터 스캔 셀 |
-
1993
- 1993-11-18 JP JP5288955A patent/JP2869314B2/ja not_active Expired - Fee Related
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