JP3403097B2 - D/a変換回路および液晶表示装置 - Google Patents
D/a変換回路および液晶表示装置Info
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- Liquid Crystal (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換するD/A変換技術に関し、例えば、
液晶パネル等の画素アレイ基板内の信号線を駆動する回
路で用いられるD/A変換回路等を対象とする。
ナログ信号に変換するD/A変換技術に関し、例えば、
液晶パネル等の画素アレイ基板内の信号線を駆動する回
路で用いられるD/A変換回路等を対象とする。
【0002】
【従来の技術】液晶表示装置は、複数の信号線と走査線
が列設された画素アレイ基板と、信号線や走査線を駆動
する駆動回路が形成された駆動回路基板とを有する。実
装面積の削減のため、駆動回路の一部を画素アレイ基板
内に形成したり、駆動回路をチップ化する場合がある。
チップは通常、デジタル的に動作するため、チップ内で
は画素データもデジタル信号の状態で取り扱われる。
が列設された画素アレイ基板と、信号線や走査線を駆動
する駆動回路が形成された駆動回路基板とを有する。実
装面積の削減のため、駆動回路の一部を画素アレイ基板
内に形成したり、駆動回路をチップ化する場合がある。
チップは通常、デジタル的に動作するため、チップ内で
は画素データもデジタル信号の状態で取り扱われる。
【0003】一方、画素アレイ基板内の各信号線には、
階調表示が可能なように、アナログの画素電圧が供給さ
れる。したがって、駆動回路内には通常、デジタル画素
データをアナログ画素電圧に変換するD/A変換回路が
設けられる。
階調表示が可能なように、アナログの画素電圧が供給さ
れる。したがって、駆動回路内には通常、デジタル画素
データをアナログ画素電圧に変換するD/A変換回路が
設けられる。
【0004】図8は液晶表示装置の信号線駆動回路内に
設けられる従来のD/A変換回路の回路図である。図8
のD/A変換回路は、アナログ基準電源1と、出力バッ
ファ2と、マルチプレクサ3とを備え、出力バッファ2
から出力されたアナログ出力VOUTは信号線に供給され
る。
設けられる従来のD/A変換回路の回路図である。図8
のD/A変換回路は、アナログ基準電源1と、出力バッ
ファ2と、マルチプレクサ3とを備え、出力バッファ2
から出力されたアナログ出力VOUTは信号線に供給され
る。
【0005】出力バッファ2とマルチプレクサ3は各信
号線ごとに設けられ、アナログ基準電源1は共有化する
ことが多い。通常は、出力バッファ2とマルチプレクサ
3を複数個(例えば300個)まとめてLSIチップ内に
形成する。
号線ごとに設けられ、アナログ基準電源1は共有化する
ことが多い。通常は、出力バッファ2とマルチプレクサ
3を複数個(例えば300個)まとめてLSIチップ内に
形成する。
【0006】アナログ基準電源1は、電源電圧VDDを抵
抗分圧して、複数の異なる電圧を出力する。マルチプレ
クサ3は、外部から入力されたデジタル画素データD1
〜D3の論理に応じて、アナログ基準電源1から出力さ
れた電圧のいずれか一つを選択する。出力バッファ2
は、マルチプレクサ3から出力された電圧をバッファリ
ング、すなわちインピーダンス変換して出力する。出力
バッファ2の出力は、LSIチップ外部の不図示の画素
アレイ基板に供給される。
抗分圧して、複数の異なる電圧を出力する。マルチプレ
クサ3は、外部から入力されたデジタル画素データD1
〜D3の論理に応じて、アナログ基準電源1から出力さ
れた電圧のいずれか一つを選択する。出力バッファ2
は、マルチプレクサ3から出力された電圧をバッファリ
ング、すなわちインピーダンス変換して出力する。出力
バッファ2の出力は、LSIチップ外部の不図示の画素
アレイ基板に供給される。
【0007】図8は、デジタル画素データD1〜D3の
ビット数が3ビットで、アナログ基準電源1から出力さ
れた8種類の電圧の中からいずれかをマルチプレクサ3
で選択する例を示している。
ビット数が3ビットで、アナログ基準電源1から出力さ
れた8種類の電圧の中からいずれかをマルチプレクサ3
で選択する例を示している。
【0008】マルチプレクサ3は、NANDゲートG1〜G
8と、インバータIV1〜IV3と、スイッチSW11〜SW18と
を有する。インバータIV1〜IV3は、デジタル画素デー
タD1〜D3の各ビットに対応して設けられ、スイッチ
SW11〜SW18は各NANDゲートG1〜G8に対応して設けら
れる。
8と、インバータIV1〜IV3と、スイッチSW11〜SW18と
を有する。インバータIV1〜IV3は、デジタル画素デー
タD1〜D3の各ビットに対応して設けられ、スイッチ
SW11〜SW18は各NANDゲートG1〜G8に対応して設けら
れる。
【0009】図4はマルチプレクサ3の電圧選択を説明
する図である。図示のように、マルチプレクサ3は、デ
ジタル画素データD1〜D3のビット列に応じて、それ
ぞれ異なる電圧を選択する。例えば、デジタル画素デー
タD1〜D3のビット列が(0,0,0)の場合には、図8のN
ANDゲートG8の出力がローレベルになり、スイッチSW
8がオンして出力バッファ2には電圧V8が供給され
る。
する図である。図示のように、マルチプレクサ3は、デ
ジタル画素データD1〜D3のビット列に応じて、それ
ぞれ異なる電圧を選択する。例えば、デジタル画素デー
タD1〜D3のビット列が(0,0,0)の場合には、図8のN
ANDゲートG8の出力がローレベルになり、スイッチSW
8がオンして出力バッファ2には電圧V8が供給され
る。
【0010】
【発明が解決しようとする課題】図8のD/A変換回路
は、アナログ基準電源1から出力される電圧が変動する
という欠点を有する。以下、この欠点について詳細に説
明する。
は、アナログ基準電源1から出力される電圧が変動する
という欠点を有する。以下、この欠点について詳細に説
明する。
【0011】ここで、図8のアナログ基準電源1から出
力される電圧のうち、電圧V1とV8を交互に選択する
場合について説明する。
力される電圧のうち、電圧V1とV8を交互に選択する
場合について説明する。
【0012】出力バッファ2の入力端子には等価的な入
力寄生容量C1が付加され、この入力寄生容量C1に
は、マルチプレクサ3で選択した電圧に応じた電荷が充
電される。例えば、マルチプレクサ3に入力されるデジ
タル画素データD1〜D3のビット列が(1,1,1)の場合
には、出力バッファ2には最大電圧である電圧V1が供
給され、この電圧により、寄生容量C1が充電される。
図8では、電荷の充電経路を実線矢印で図示している。
力寄生容量C1が付加され、この入力寄生容量C1に
は、マルチプレクサ3で選択した電圧に応じた電荷が充
電される。例えば、マルチプレクサ3に入力されるデジ
タル画素データD1〜D3のビット列が(1,1,1)の場合
には、出力バッファ2には最大電圧である電圧V1が供
給され、この電圧により、寄生容量C1が充電される。
図8では、電荷の充電経路を実線矢印で図示している。
【0013】その後、デジタル画素データD1〜D3の
ビット列が(0,0,0)に変化すると、出力バッファ2には
最低電圧である電圧V8が供給される。ビット列が(0,
0,0)に変化する直前は、寄生容量C1は電圧V1で充電
されていたため、寄生容量C1に充電されていた電荷が
図8の点線の経路を通って放電する。
ビット列が(0,0,0)に変化すると、出力バッファ2には
最低電圧である電圧V8が供給される。ビット列が(0,
0,0)に変化する直前は、寄生容量C1は電圧V1で充電
されていたため、寄生容量C1に充電されていた電荷が
図8の点線の経路を通って放電する。
【0014】このような電荷の移動は直流電流として扱
うことができ、この直流電流は(1)式で表すことがで
きる。
うことができ、この直流電流は(1)式で表すことがで
きる。
【0015】I=C×(V8−V1)/T …(1)
(1)式のTは、電圧を切り換える周期であり、この周
期が短いほど、多くの直流電流がアナログ基準電源内を
流れる。例えば、Tの逆数である周波数をFとすると、
以下の(2)式が成り立つ。
期が短いほど、多くの直流電流がアナログ基準電源内を
流れる。例えば、Tの逆数である周波数をFとすると、
以下の(2)式が成り立つ。
【0016】I=C×(V8−V1)×F …(2)
このように、マルチプレクサ3の選択電圧が低い電圧か
ら高い電圧に変化すると、出力バッファ2の入力寄生容
量の充電が行われ、逆に、マルチプレクサ3の選択電圧
が高い電圧から低い電圧に変化すると、出力バッファ2
の入力寄生容量の放電が行われる。
ら高い電圧に変化すると、出力バッファ2の入力寄生容
量の充電が行われ、逆に、マルチプレクサ3の選択電圧
が高い電圧から低い電圧に変化すると、出力バッファ2
の入力寄生容量の放電が行われる。
【0017】入力寄生容量を充放電するための電流は、
アナログ基準電源1内を流れる。すなわち、マルチプレ
クサ3の選択電圧が低い電圧から高い電圧に変化する
と、アナログ基準電源1から入力寄生容量に充電電流が
流れ、アナログ基準電源1の出力電圧が低くなってしま
う。逆に、マルチプレクサの選択電圧が高い電圧から低
い電圧に変化すると、入力寄生容量からの放電電流がア
ナログ基準電源1に流れ込み、アナログ基準電源1の出
力電圧が高くなってしまう。
アナログ基準電源1内を流れる。すなわち、マルチプレ
クサ3の選択電圧が低い電圧から高い電圧に変化する
と、アナログ基準電源1から入力寄生容量に充電電流が
流れ、アナログ基準電源1の出力電圧が低くなってしま
う。逆に、マルチプレクサの選択電圧が高い電圧から低
い電圧に変化すると、入力寄生容量からの放電電流がア
ナログ基準電源1に流れ込み、アナログ基準電源1の出
力電圧が高くなってしまう。
【0018】アナログ基準電源1の出力電圧が変動する
と、D/A変換回路から出力されるアナログ出力VOUT
も変動してしまい、D/A変換の精度が悪くなる。した
がって、このようなD/A変換回路を液晶表示装置の信
号線駆動回路に用いると、所望のアナログ画素電圧が信
号線に供給されなくなり、表示品質が悪くなる。具体的
には、特定表示パターンの影響を受けてクロストークが
発生してしまう。また、図8のアナログ基準電源1をL
SIチップ内部に設けた場合でも、同様の問題が生じ
る。
と、D/A変換回路から出力されるアナログ出力VOUT
も変動してしまい、D/A変換の精度が悪くなる。した
がって、このようなD/A変換回路を液晶表示装置の信
号線駆動回路に用いると、所望のアナログ画素電圧が信
号線に供給されなくなり、表示品質が悪くなる。具体的
には、特定表示パターンの影響を受けてクロストークが
発生してしまう。また、図8のアナログ基準電源1をL
SIチップ内部に設けた場合でも、同様の問題が生じ
る。
【0019】以上では、直列接続された複数の抵抗間か
ら複数の異なる電圧を出力する、いわゆる抵抗分割方式
のD/A変換回路について説明したが、直並列接続され
た複数のキャパシタ間から複数の異なる電圧を出力す
る、いわゆる容量分割方式のD/A変換回路の場合、ア
ナログ基準電源により直接、複数のキャパシタを充放電
しなければならないため、アナログ基準電源に流れる電
流が抵抗分割方式よりも多くなり、アナログ基準電源の
出力電圧がより大きく変動する。また、特定表示パター
ンの影響によるクロストークも、抵抗分割方式の場合よ
りも大きくなる。本発明は、このような点に鑑みてなさ
れたものであり、その目的は、高速かつ高精度にD/A
変換を行うことができるD/A変換回路を提供すること
にある。
ら複数の異なる電圧を出力する、いわゆる抵抗分割方式
のD/A変換回路について説明したが、直並列接続され
た複数のキャパシタ間から複数の異なる電圧を出力す
る、いわゆる容量分割方式のD/A変換回路の場合、ア
ナログ基準電源により直接、複数のキャパシタを充放電
しなければならないため、アナログ基準電源に流れる電
流が抵抗分割方式よりも多くなり、アナログ基準電源の
出力電圧がより大きく変動する。また、特定表示パター
ンの影響によるクロストークも、抵抗分割方式の場合よ
りも大きくなる。本発明は、このような点に鑑みてなさ
れたものであり、その目的は、高速かつ高精度にD/A
変換を行うことができるD/A変換回路を提供すること
にある。
【0020】
【課題を解決するための手段】請求項1の発明は、複数
の異なる電圧を出力するアナログ基準電源と、デジタル
データのビット列に基づいて、前記複数の異なる電圧の
いずれか一つを選択する電圧選択回路と、前記電圧選択
回路が選択した電圧のインピーダンス変換を行う出力バ
ッファと、を備えたD/A変換回路において、前記アナ
ログ基準電源の電源電圧とは異なる電源電圧に基づい
て、前記電圧選択回路が選択した電圧と略等しい電圧を
出力する充放電用電圧発生回路と、前記デジタルデータ
のビット列が変化してから所定期間内は前記出力バッフ
ァの入力寄生容量の充放電電流が前記アナログ基準電源
を通過せずに前記充放電用電圧発生回路を通過するよう
に、かつ、前記所定期間の経過後は前記充放電電流が前
記充放電用電圧発生回路を通過せずに前記アナログ基準
電源を通過するように、電流の流れる方向を切り換える
電流切換回路と、を備え、前記出力バッファは、前記電
流切換回路の電流の切り換え方向に応じて、前記電圧選
択回路または前記充放電用電圧発生回路の出力電圧をイ
ンピーダンス変換する。
の異なる電圧を出力するアナログ基準電源と、デジタル
データのビット列に基づいて、前記複数の異なる電圧の
いずれか一つを選択する電圧選択回路と、前記電圧選択
回路が選択した電圧のインピーダンス変換を行う出力バ
ッファと、を備えたD/A変換回路において、前記アナ
ログ基準電源の電源電圧とは異なる電源電圧に基づい
て、前記電圧選択回路が選択した電圧と略等しい電圧を
出力する充放電用電圧発生回路と、前記デジタルデータ
のビット列が変化してから所定期間内は前記出力バッフ
ァの入力寄生容量の充放電電流が前記アナログ基準電源
を通過せずに前記充放電用電圧発生回路を通過するよう
に、かつ、前記所定期間の経過後は前記充放電電流が前
記充放電用電圧発生回路を通過せずに前記アナログ基準
電源を通過するように、電流の流れる方向を切り換える
電流切換回路と、を備え、前記出力バッファは、前記電
流切換回路の電流の切り換え方向に応じて、前記電圧選
択回路または前記充放電用電圧発生回路の出力電圧をイ
ンピーダンス変換する。
【0021】請求項2の発明は、複数の異なる電圧を出
力するアナログ基準電源と、前記アナログ基準電源の出
力電圧から選択された電圧をインピーダンス変換する出
力バッファと、を備えたD/A変換回路において、前記
アナログ基準電源の電源電圧とは異なる電源電圧に基づ
いて、前記アナログ基準電源の各出力電圧と略等しい電
圧をそれぞれ出力する充放電用電圧発生回路と、前記デ
ジタルデータのビット列が変化してから所定期間内は前
記出力バッファの入力寄生容量の充放電電流が前記アナ
ログ基準電源を通過せずに前記充放電用電圧発生回路を
通過するように、かつ、前記所定期間の経過後は前記充
放電電流が前記充放電用電圧発生回路を通過せずに前記
アナログ基準電源を通過するように、電流の流れる方向
を切り換える電流切換回路と、デジタルデータのビット
列に基づいて、前記アナログ基準電源の出力電圧のうち
いずれか一つと、それに略等しい前記充放電用電圧回路
の出力電圧とを選択する電圧選択回路と、を備え、前記
出力バッファは、前記電圧選択回路の出力電圧をインピ
ーダンス変換する。
力するアナログ基準電源と、前記アナログ基準電源の出
力電圧から選択された電圧をインピーダンス変換する出
力バッファと、を備えたD/A変換回路において、前記
アナログ基準電源の電源電圧とは異なる電源電圧に基づ
いて、前記アナログ基準電源の各出力電圧と略等しい電
圧をそれぞれ出力する充放電用電圧発生回路と、前記デ
ジタルデータのビット列が変化してから所定期間内は前
記出力バッファの入力寄生容量の充放電電流が前記アナ
ログ基準電源を通過せずに前記充放電用電圧発生回路を
通過するように、かつ、前記所定期間の経過後は前記充
放電電流が前記充放電用電圧発生回路を通過せずに前記
アナログ基準電源を通過するように、電流の流れる方向
を切り換える電流切換回路と、デジタルデータのビット
列に基づいて、前記アナログ基準電源の出力電圧のうち
いずれか一つと、それに略等しい前記充放電用電圧回路
の出力電圧とを選択する電圧選択回路と、を備え、前記
出力バッファは、前記電圧選択回路の出力電圧をインピ
ーダンス変換する。
【0022】請求項3の発明は、複数の異なる電圧を出
力するアナログ基準電源と、前記アナログ基準電源の出
力電圧から選択された電圧をインピーダンス変換する出
力バッファと、を備えたD/A変換回路において、前記
アナログ基準電源の電源電圧とは異なる電源電圧に基づ
いて、前記アナログ基準電源の各出力電圧に略等しい電
圧をそれぞれ出力する充放電用電圧発生回路と、前記デ
ジタルデータのビット列が変化してから所定期間内は前
記出力バッファの入力寄生容量の充放電電流が前記アナ
ログ基準電源を通過せずに前記充放電用電圧発生回路を
通過するように、かつ、前記所定期間の経過後は前記充
放電電流が前記充放電用電圧発生回路を通過せずに前記
アナログ基準電源を通過するように、電流の流れる方向
を切り換える電流切換回路と、デジタルデータの一部ビ
ットに基づいて、前記アナログ基準電源の出力電圧のう
ちいずれか一つと、それに略等しい前記充放電用電圧回
路の出力電圧とを選択する電圧選択回路と、前記デジタ
ルデータの前記一部ビット以外のビットに基づいて、複
数のキャパシタを容量分割して前記電圧選択回路の出力
電圧に応じた電圧を出力する容量分割回路と、を備え、
前記出力バッファは、前記容量分割回路の出力電圧をイ
ンピーダンス変換する。
力するアナログ基準電源と、前記アナログ基準電源の出
力電圧から選択された電圧をインピーダンス変換する出
力バッファと、を備えたD/A変換回路において、前記
アナログ基準電源の電源電圧とは異なる電源電圧に基づ
いて、前記アナログ基準電源の各出力電圧に略等しい電
圧をそれぞれ出力する充放電用電圧発生回路と、前記デ
ジタルデータのビット列が変化してから所定期間内は前
記出力バッファの入力寄生容量の充放電電流が前記アナ
ログ基準電源を通過せずに前記充放電用電圧発生回路を
通過するように、かつ、前記所定期間の経過後は前記充
放電電流が前記充放電用電圧発生回路を通過せずに前記
アナログ基準電源を通過するように、電流の流れる方向
を切り換える電流切換回路と、デジタルデータの一部ビ
ットに基づいて、前記アナログ基準電源の出力電圧のう
ちいずれか一つと、それに略等しい前記充放電用電圧回
路の出力電圧とを選択する電圧選択回路と、前記デジタ
ルデータの前記一部ビット以外のビットに基づいて、複
数のキャパシタを容量分割して前記電圧選択回路の出力
電圧に応じた電圧を出力する容量分割回路と、を備え、
前記出力バッファは、前記容量分割回路の出力電圧をイ
ンピーダンス変換する。
【0023】
【発明の実施の形態】以下、本発明に係るD/A変換回
路について、図面を参照しながら具体的に説明する。以
下では、D/A変換回路の一例として、液晶駆動用のD
/A変換回路について説明する。
路について、図面を参照しながら具体的に説明する。以
下では、D/A変換回路の一例として、液晶駆動用のD
/A変換回路について説明する。
【0024】(第1の実施形態)図1は本発明に係るD
/A変換回路の第1の実施形態の回路図、図2は図1の
D/A変換回路を内部に有する液晶表示装置のブロック
図である。まず、図1の説明を行う前に、図2の液晶表
示装置について説明する。
/A変換回路の第1の実施形態の回路図、図2は図1の
D/A変換回路を内部に有する液晶表示装置のブロック
図である。まず、図1の説明を行う前に、図2の液晶表
示装置について説明する。
【0025】図2の液晶表示装置は、信号線および走査
線が列設された画素アレイ基板11と、各信号線を駆動
する信号線駆動回路12と、各走査線を駆動する走査線
駆動回路13とを備える。画素アレイ基板11内の信号
線と走査線の各交点付近には画素TFT14が形成され
ている。画素TFT14のゲート端子には走査線が接続
され、画素TFT14のドレイン/ソース端子の一方に
は信号線が接続され、他方には液晶容量15と補助容量
16が接続されている。
線が列設された画素アレイ基板11と、各信号線を駆動
する信号線駆動回路12と、各走査線を駆動する走査線
駆動回路13とを備える。画素アレイ基板11内の信号
線と走査線の各交点付近には画素TFT14が形成され
ている。画素TFT14のゲート端子には走査線が接続
され、画素TFT14のドレイン/ソース端子の一方に
は信号線が接続され、他方には液晶容量15と補助容量
16が接続されている。
【0026】図1のD/A変換回路は、信号線駆動回路
12内の出力段に設けられる。図1のD/A変換回路
は、従来(図8)のD/A変換回路と同様に、D/A変
換用の複数の異なる電圧を出力するアナログ基準電源1
と、インピーダンス変換を行う出力バッファ2と、マル
チプレクサ3とを有する。この他、図1のD/A変換回
路は、出力バッファ2の入力寄生容量の充放電に利用さ
れるプリバッファ4と、電圧切換スイッチSW1,SW2,
SW3とを有する。
12内の出力段に設けられる。図1のD/A変換回路
は、従来(図8)のD/A変換回路と同様に、D/A変
換用の複数の異なる電圧を出力するアナログ基準電源1
と、インピーダンス変換を行う出力バッファ2と、マル
チプレクサ3とを有する。この他、図1のD/A変換回
路は、出力バッファ2の入力寄生容量の充放電に利用さ
れるプリバッファ4と、電圧切換スイッチSW1,SW2,
SW3とを有する。
【0027】出力バッファ2、マルチプレクサ3、プリ
バッファ4および電圧切換スイッチSW1〜SW3は、各信
号線ごとに設けられるのに対し、アナログ基準電源1
は、複数の信号線で共有される。具体的には、1つのア
ナログ基準電源1に対して、300個程度の出力バッファ
2、マルチプレクサ3、プリバッファ4および電圧切換
スイッチSW1〜SW3が接続される。これら300個分の出
力バッファ2、マルチプレクサ3、プリバッファ4およ
び電圧切換スイッチSW1〜SW3は通常、1つのLSIチ
ップ内に形成される。アナログ基準電源1は、LSIチ
ップ内に形成しても、チップ外に設けてもよい。
バッファ4および電圧切換スイッチSW1〜SW3は、各信
号線ごとに設けられるのに対し、アナログ基準電源1
は、複数の信号線で共有される。具体的には、1つのア
ナログ基準電源1に対して、300個程度の出力バッファ
2、マルチプレクサ3、プリバッファ4および電圧切換
スイッチSW1〜SW3が接続される。これら300個分の出
力バッファ2、マルチプレクサ3、プリバッファ4およ
び電圧切換スイッチSW1〜SW3は通常、1つのLSIチ
ップ内に形成される。アナログ基準電源1は、LSIチ
ップ内に形成しても、チップ外に設けてもよい。
【0028】マルチプレクサ3は、図1に示すように、
アナログ基準電源1から出力された各電圧に対応して設
けられるスイッチSW11〜SW18と、これらスイッチSW11〜
SW18のオン・オフを制御するデコーダ5とを有する。図
1は、3ビットのデジタル画素データD1〜D3の論理
に基づいて、8種類の電圧の中からいずれかを選択する
例を示しており、デコーダ5の出力論理に応じて、スイ
ッチSW11〜SW18のいずれか一つがオンして、対応する電
圧がプリバッファ4と電圧切換スイッチSW1に供給され
る。
アナログ基準電源1から出力された各電圧に対応して設
けられるスイッチSW11〜SW18と、これらスイッチSW11〜
SW18のオン・オフを制御するデコーダ5とを有する。図
1は、3ビットのデジタル画素データD1〜D3の論理
に基づいて、8種類の電圧の中からいずれかを選択する
例を示しており、デコーダ5の出力論理に応じて、スイ
ッチSW11〜SW18のいずれか一つがオンして、対応する電
圧がプリバッファ4と電圧切換スイッチSW1に供給され
る。
【0029】プリバッファ4の正転入力端子にはマルチ
プレクサ3の出力端子が接続され、反転入力端子にはプ
リバッファ4の出力端子が接続される。プリバッファ4
は、その正転入力端子に入力された電圧と略等しい電圧
が出力されるように帰還制御を行う。プリバッファ4に
は、pre信号がハイレベルのときのみ電源電圧VDD2が供
給される。電源電圧VDD2は電源電圧VDD1とは異なる電
圧であり、pre信号はデジタル画素データD1〜D3の
ビット列が変化してから所定期間だけハイレベルにな
る。
プレクサ3の出力端子が接続され、反転入力端子にはプ
リバッファ4の出力端子が接続される。プリバッファ4
は、その正転入力端子に入力された電圧と略等しい電圧
が出力されるように帰還制御を行う。プリバッファ4に
は、pre信号がハイレベルのときのみ電源電圧VDD2が供
給される。電源電圧VDD2は電源電圧VDD1とは異なる電
圧であり、pre信号はデジタル画素データD1〜D3の
ビット列が変化してから所定期間だけハイレベルにな
る。
【0030】液晶表示装置内の信号線駆動回路12には
通常、画素を切り換えるタイミング信号であるロード信
号が予め備わっているため、このロード信号をpre信号
として兼用するか、ロード信号に基づいてpre信号を生
成すればよい。
通常、画素を切り換えるタイミング信号であるロード信
号が予め備わっているため、このロード信号をpre信号
として兼用するか、ロード信号に基づいてpre信号を生
成すればよい。
【0031】電圧切換スイッチSW1,SW3は、pre信号
の論理に応じて、マルチプレクサ3の出力とプリバッフ
ァ4の出力とのいずれか一方を選択して出力バッファ2
に供給する。具体的には、pre信号がハイレベルであれ
ば、プリバッファ4の出力が出力バッファ2に供給さ
れ、pre信号がローレベルであれば、マルチプレクサ3
の出力が出力バッファ2に供給される。
の論理に応じて、マルチプレクサ3の出力とプリバッフ
ァ4の出力とのいずれか一方を選択して出力バッファ2
に供給する。具体的には、pre信号がハイレベルであれ
ば、プリバッファ4の出力が出力バッファ2に供給さ
れ、pre信号がローレベルであれば、マルチプレクサ3
の出力が出力バッファ2に供給される。
【0032】図3は図1の回路各部の動作タイミングを
示すタイミング図である。図3は、デジタル画素データ
D1〜D3のビット列が、時刻T1に(1,1,1)に変化
し、時刻T3に(0,0,0)に変化し、時刻T5に(1,1,1)に
変化する例を示している。
示すタイミング図である。図3は、デジタル画素データ
D1〜D3のビット列が、時刻T1に(1,1,1)に変化
し、時刻T3に(0,0,0)に変化し、時刻T5に(1,1,1)に
変化する例を示している。
【0033】以下、図3のタイミング図を用いて、図1
の回路の動作を説明する。時刻T1以前は、デジタル画
素データD1〜D3が(0,0,0)であるため、マルチプレ
クサ3は図4に示すように最小電圧V8を選択する。ま
た、時刻T1以前はpre信号がローレベルであるため、
プリバッファ4には電源電圧VDD2は供給されず、電圧
切換スイッチSW1,SW3はマルチプレクサ3の出力(電
圧V8)を選択して出力バッファ2に供給する。
の回路の動作を説明する。時刻T1以前は、デジタル画
素データD1〜D3が(0,0,0)であるため、マルチプレ
クサ3は図4に示すように最小電圧V8を選択する。ま
た、時刻T1以前はpre信号がローレベルであるため、
プリバッファ4には電源電圧VDD2は供給されず、電圧
切換スイッチSW1,SW3はマルチプレクサ3の出力(電
圧V8)を選択して出力バッファ2に供給する。
【0034】時刻T1になると、デジタル画素データD
1〜D3が(1,1,1)に変化し、マルチプレクサ3は図4
に示すように最大電圧V1を選択する。また、デジタル
画素データD1〜D3が変化してから所定期間(時刻T
1〜T2の期間)内はpre信号がハイレベルになり、プ
リバッファ4に電源電圧VDD2が供給されてプリバッフ
ァ4は電圧V1と略同レベルの電圧を出力する。この期
間内は電圧切換スイッチSW1,SW3はプリバッファ4の
出力を選択して出力バッファ2に供給する。
1〜D3が(1,1,1)に変化し、マルチプレクサ3は図4
に示すように最大電圧V1を選択する。また、デジタル
画素データD1〜D3が変化してから所定期間(時刻T
1〜T2の期間)内はpre信号がハイレベルになり、プ
リバッファ4に電源電圧VDD2が供給されてプリバッフ
ァ4は電圧V1と略同レベルの電圧を出力する。この期
間内は電圧切換スイッチSW1,SW3はプリバッファ4の
出力を選択して出力バッファ2に供給する。
【0035】上述したように、出力バッファ2の入力端
子には入力寄生容量C1が付加されるため、プリバッフ
ァ4から出力された電圧V1により、寄生容量C1への
充電が行われる。充電を行う際、プリバッファ4から入
力寄生容量C1に充電電流が流れる。この充電電流は、
アナログ基準電源1の電源電圧VDD1から供給されるの
ではなく、プリバッファ4の電源電圧VDD2から供給さ
れる。寄生容量C1に充電するのにある程度時間がかか
るため、出力バッファ2の入力電圧は図3に示すように
緩やかに上昇する。ただし、プリバッファ4の出力イン
ピーダンスを低くすれば、従来よりも短時間で入力寄生
容量を充電でき、D/A変換動作を高速化できる。
子には入力寄生容量C1が付加されるため、プリバッフ
ァ4から出力された電圧V1により、寄生容量C1への
充電が行われる。充電を行う際、プリバッファ4から入
力寄生容量C1に充電電流が流れる。この充電電流は、
アナログ基準電源1の電源電圧VDD1から供給されるの
ではなく、プリバッファ4の電源電圧VDD2から供給さ
れる。寄生容量C1に充電するのにある程度時間がかか
るため、出力バッファ2の入力電圧は図3に示すように
緩やかに上昇する。ただし、プリバッファ4の出力イン
ピーダンスを低くすれば、従来よりも短時間で入力寄生
容量を充電でき、D/A変換動作を高速化できる。
【0036】次に、時刻T2〜T3の期間内は、pre信
号がローレベルであるため、プリバッファ4には電源電
圧VDD2は供給されず、電圧切換スイッチSW1,SW3は
マルチプレクサ3の出力電圧V1を出力バッファ2に供
給する。この期間内は、すでに寄生容量C1への充電が
終了しているため、アナログ基準電源1から寄生容量C
1に充電電流が流れることはなく、アナログ基準電源1
の出力電圧はほとんど変動しなくなる。
号がローレベルであるため、プリバッファ4には電源電
圧VDD2は供給されず、電圧切換スイッチSW1,SW3は
マルチプレクサ3の出力電圧V1を出力バッファ2に供
給する。この期間内は、すでに寄生容量C1への充電が
終了しているため、アナログ基準電源1から寄生容量C
1に充電電流が流れることはなく、アナログ基準電源1
の出力電圧はほとんど変動しなくなる。
【0037】次に、時刻T3になると、デジタル画素デ
ータD1〜D3が再度(0,0,0)に変化し、マルチプレク
サ3は最小電圧V8を出力する。また、時刻T3〜T4
の期間内はpre信号がハイレベルになり、プリバッファ
4に電源電圧VDD2が供給されてプリバッファ4は電圧
V8と略同レベルの電圧を出力し、電圧切換スイッチSW
1,SW3はプリバッファ4の出力電圧を出力バッファ2
に供給する。
ータD1〜D3が再度(0,0,0)に変化し、マルチプレク
サ3は最小電圧V8を出力する。また、時刻T3〜T4
の期間内はpre信号がハイレベルになり、プリバッファ
4に電源電圧VDD2が供給されてプリバッファ4は電圧
V8と略同レベルの電圧を出力し、電圧切換スイッチSW
1,SW3はプリバッファ4の出力電圧を出力バッファ2
に供給する。
【0038】時刻T3までは、寄生容量C1は電圧V1
で充電されていたため、時刻T3の時点でプリバッファ
4の出力電圧がV8に低下すると、寄生容量C1の放電
が行われる。この放電電流は、電圧切換スイッチSW3か
らプリバッファ4を通って流れる。したがって、図3に
示すように、出力バッファ2の入力電圧は徐々に低下
し、時刻T4にはほぼ電圧V8になる。
で充電されていたため、時刻T3の時点でプリバッファ
4の出力電圧がV8に低下すると、寄生容量C1の放電
が行われる。この放電電流は、電圧切換スイッチSW3か
らプリバッファ4を通って流れる。したがって、図3に
示すように、出力バッファ2の入力電圧は徐々に低下
し、時刻T4にはほぼ電圧V8になる。
【0039】次に、時刻T4〜T5の間は、pre信号が
ローレベルであるため、電圧切換スイッチSW1,SW3は
マルチプレクサ3の出力電圧V8を出力バッファ2に供
給する。この期間内は、すでに寄生容量C1の放電は終
了しているため、寄生容量C1からの放電電流がアナロ
グ基準電源1に流れ込むことはなく、アナログ基準電源
1の出力電圧の変動を抑制できる。
ローレベルであるため、電圧切換スイッチSW1,SW3は
マルチプレクサ3の出力電圧V8を出力バッファ2に供
給する。この期間内は、すでに寄生容量C1の放電は終
了しているため、寄生容量C1からの放電電流がアナロ
グ基準電源1に流れ込むことはなく、アナログ基準電源
1の出力電圧の変動を抑制できる。
【0040】このように、第1の実施形態は、アナログ
基準電源1の出力電圧と略同レベルの電圧を出力するプ
リバッファ4を設け、デジタル画素データD1〜D3の
ビット列が変化してから所定期間のみ、プリバッファ4
の出力を出力バッファ2の入力端子に供給するようにし
たため、出力バッファ2の入力寄生容量C1を充放電す
る電流がアナログ基準電源1に流れずにプリバッファ4
に流れ、アナログ基準電源1の出力電圧が変動しなくな
る。また、プリバッファ4を用いることで、出力バッフ
ァ2の入力寄生容量C1を高速に充放電させることがで
きる。
基準電源1の出力電圧と略同レベルの電圧を出力するプ
リバッファ4を設け、デジタル画素データD1〜D3の
ビット列が変化してから所定期間のみ、プリバッファ4
の出力を出力バッファ2の入力端子に供給するようにし
たため、出力バッファ2の入力寄生容量C1を充放電す
る電流がアナログ基準電源1に流れずにプリバッファ4
に流れ、アナログ基準電源1の出力電圧が変動しなくな
る。また、プリバッファ4を用いることで、出力バッフ
ァ2の入力寄生容量C1を高速に充放電させることがで
きる。
【0041】(第2の実施形態)第2の実施形態は、プ
リバッファ4の代わりに、寄生容量C1の充放電用に抵
抗分圧回路を設けたものである。
リバッファ4の代わりに、寄生容量C1の充放電用に抵
抗分圧回路を設けたものである。
【0042】図5はD/A変換回路の第2の実施形態の
回路図である。図5では、図1と共通する構成部分には
同一符号を付しており、以下では相違点を中心に説明す
る。図5のD/A変換回路は、アナログ基準電源1、出
力バッファ2、マルチプレクサ3、および電圧切換スイ
ッチSW21〜SW28,SW31〜SW38の他に、充放電用抵抗分圧
回路6を有する。出力バッファ2、マルチプレクサ3、
電圧切換スイッチSW1〜SW3および充放電用抵抗分圧回
路6は、各信号線ごとに設けられる。
回路図である。図5では、図1と共通する構成部分には
同一符号を付しており、以下では相違点を中心に説明す
る。図5のD/A変換回路は、アナログ基準電源1、出
力バッファ2、マルチプレクサ3、および電圧切換スイ
ッチSW21〜SW28,SW31〜SW38の他に、充放電用抵抗分圧
回路6を有する。出力バッファ2、マルチプレクサ3、
電圧切換スイッチSW1〜SW3および充放電用抵抗分圧回
路6は、各信号線ごとに設けられる。
【0043】充放電用抵抗分圧回路6は、アナログ基準
電源1と同様に、直列接続された複数の抵抗R11〜R19
を有し、隣り合う抵抗間から、電源電圧VDD2を分圧し
た電圧を出力する。充放電用抵抗分圧回路6の出力電圧
レベルは、アナログ基準電源1の出力電圧レベルと同じ
である。
電源1と同様に、直列接続された複数の抵抗R11〜R19
を有し、隣り合う抵抗間から、電源電圧VDD2を分圧し
た電圧を出力する。充放電用抵抗分圧回路6の出力電圧
レベルは、アナログ基準電源1の出力電圧レベルと同じ
である。
【0044】電圧切換スイッチSW21〜SW28,SW31〜SW38
はそれぞれ、pre信号の論理とマルチプレクサ3内のデ
コーダ5のデコード結果に応じて、アナログ基準電源1
の出力電圧と、それに対応する充放電用抵抗分圧回路6
の出力電圧とのいずれかを選択する。具体的には、pre
信号とデコーダ5出力がともにハイレベルのときには、
充放電用抵抗分圧回路6の出力電圧が出力バッファ2に
供給され、pre信号がローレベルでデコーダ5出力がハ
イレベルのときには、アナログ基準電圧の出力電圧が出
力バッファ2に供給される。また、デコーダ5出力がロ
ーレベルのときは、アナログ基準電圧の出力電圧も、充
放電用抵抗分圧回路6の出力電圧も出力バッファ2には
供給されない。
はそれぞれ、pre信号の論理とマルチプレクサ3内のデ
コーダ5のデコード結果に応じて、アナログ基準電源1
の出力電圧と、それに対応する充放電用抵抗分圧回路6
の出力電圧とのいずれかを選択する。具体的には、pre
信号とデコーダ5出力がともにハイレベルのときには、
充放電用抵抗分圧回路6の出力電圧が出力バッファ2に
供給され、pre信号がローレベルでデコーダ5出力がハ
イレベルのときには、アナログ基準電圧の出力電圧が出
力バッファ2に供給される。また、デコーダ5出力がロ
ーレベルのときは、アナログ基準電圧の出力電圧も、充
放電用抵抗分圧回路6の出力電圧も出力バッファ2には
供給されない。
【0045】次に、図5のD/A変換回路の動作を説明
する。デジタル画素データD1〜D3のビット列が変化
した時点から所定期間内は、pre信号がハイレベルにな
る。したがって、デジタル画素データD1〜D3のビッ
ト列に応じて、マルチプレクサ3内のスイッチSW11〜SW
18のいずれか一つがオンするとともに、電圧切換スイッ
チSW21〜SW28,SW31〜SW38のいずれか一つのみがオンす
る。これにより、充放電用抵抗分圧回路6の出力電圧の
いずれかが出力バッファ2に供給され、この電圧によ
り、出力バッファ2の入力端子の寄生容量C1が充電さ
れる。
する。デジタル画素データD1〜D3のビット列が変化
した時点から所定期間内は、pre信号がハイレベルにな
る。したがって、デジタル画素データD1〜D3のビッ
ト列に応じて、マルチプレクサ3内のスイッチSW11〜SW
18のいずれか一つがオンするとともに、電圧切換スイッ
チSW21〜SW28,SW31〜SW38のいずれか一つのみがオンす
る。これにより、充放電用抵抗分圧回路6の出力電圧の
いずれかが出力バッファ2に供給され、この電圧によ
り、出力バッファ2の入力端子の寄生容量C1が充電さ
れる。
【0046】デジタル画素データD1〜D3のビット列
が変化してから所定期間経過後は、pre信号がローレベ
ルになり、アナログ基準電圧の出力電圧が電圧切換スイ
ッチSW21〜SW28,SW31〜SW38を介して出力バッファ2に
供給される。
が変化してから所定期間経過後は、pre信号がローレベ
ルになり、アナログ基準電圧の出力電圧が電圧切換スイ
ッチSW21〜SW28,SW31〜SW38を介して出力バッファ2に
供給される。
【0047】次に、デジタル画素データD1〜D3のビ
ット列が再度変化すると、所定期間だけpre信号がハイ
レベルになり、この所定期間内は、デコーダ5のデコー
ド結果に応じて充放電用抵抗分圧回路6の出力電圧のい
ずれかが出力バッファ2に供給される。この電圧が、直
前に出力バッファ2に供給していた電圧よりも高ければ
寄生容量C1への充電が行われ、逆に、出力バッファ2
に供給していた電圧よりも低ければ寄生容量C1からの
放電が行われる。充放電電流はアナログ基準電源1には
流れずに、充放電用抵抗分圧回路6内を流れるため、ア
ナログ基準電源1の出力電圧は変動しなくなる。
ット列が再度変化すると、所定期間だけpre信号がハイ
レベルになり、この所定期間内は、デコーダ5のデコー
ド結果に応じて充放電用抵抗分圧回路6の出力電圧のい
ずれかが出力バッファ2に供給される。この電圧が、直
前に出力バッファ2に供給していた電圧よりも高ければ
寄生容量C1への充電が行われ、逆に、出力バッファ2
に供給していた電圧よりも低ければ寄生容量C1からの
放電が行われる。充放電電流はアナログ基準電源1には
流れずに、充放電用抵抗分圧回路6内を流れるため、ア
ナログ基準電源1の出力電圧は変動しなくなる。
【0048】(第3の実施形態)第3の実施形態は、ア
ナログ基準電源1とマルチプレクサ3との間にプリバッ
ファ4を設けたものである。
ナログ基準電源1とマルチプレクサ3との間にプリバッ
ファ4を設けたものである。
【0049】図6は本発明に係るD/A変換回路の第3
の実施形態の回路図である。図6では、図1と共通する
構成部分には同一符号を付している。
の実施形態の回路図である。図6では、図1と共通する
構成部分には同一符号を付している。
【0050】図6のD/A変換回路は、アナログ基準電
源1とマルチプレクサ3との間にプリバッファ4を接続
したことを特徴とする。プリバッファ4は、アナログ基
準電源1の各出力端子に対応して設けられる。これらプ
リバッファ4には、図1のプリバッファ4と同様に、pr
e信号がハイレベルのときのみ電源電圧VDD2が供給され
る。
源1とマルチプレクサ3との間にプリバッファ4を接続
したことを特徴とする。プリバッファ4は、アナログ基
準電源1の各出力端子に対応して設けられる。これらプ
リバッファ4には、図1のプリバッファ4と同様に、pr
e信号がハイレベルのときのみ電源電圧VDD2が供給され
る。
【0051】次に、図6のD/A変換回路の動作を説明
する。デジタル画素データD1〜D3のビット列が変化
してから所定期間内はpre信号がハイレベルになり、各
プリバッファ4は、アナログ基準電源1の出力電圧と略
等しい電圧を出力する。したがって、出力バッファ2の
入力端子の寄生容量C1の充放電電流はプリバッファ4
内を流れ、アナログ基準電源1の出力電圧は変動しなく
なる。
する。デジタル画素データD1〜D3のビット列が変化
してから所定期間内はpre信号がハイレベルになり、各
プリバッファ4は、アナログ基準電源1の出力電圧と略
等しい電圧を出力する。したがって、出力バッファ2の
入力端子の寄生容量C1の充放電電流はプリバッファ4
内を流れ、アナログ基準電源1の出力電圧は変動しなく
なる。
【0052】(第4の実施形態)第4の実施形態は、容
量分割によりD/A変換を行うものである。
量分割によりD/A変換を行うものである。
【0053】図7は本発明に係るD/A変換回路の第4
の実施形態の回路図である。図7では、図1と共通する
構成部分には同一符号を付している。
の実施形態の回路図である。図7では、図1と共通する
構成部分には同一符号を付している。
【0054】図7のD/A変換回路は、アナログ基準電
源1と、出力バッファ2と、マルチプレクサ3と、並列
接続された複数のキャパシタC11〜C14と、各キャパシ
タC11〜C14を選択するか否かを切り換える容量選択ス
イッチSW41〜SW43とを有する。また、アナログ基準電源
1とマルチプレクサ3との間には、図6と同様に、アナ
ログ基準電源1の各出力端子に対応して、複数のプリバ
ッファ4が設けられる。
源1と、出力バッファ2と、マルチプレクサ3と、並列
接続された複数のキャパシタC11〜C14と、各キャパシ
タC11〜C14を選択するか否かを切り換える容量選択ス
イッチSW41〜SW43とを有する。また、アナログ基準電源
1とマルチプレクサ3との間には、図6と同様に、アナ
ログ基準電源1の各出力端子に対応して、複数のプリバ
ッファ4が設けられる。
【0055】図7は、6ビットのデジタル画素データD
1〜D6が入力される例を示しており、このうち、上位
3ビットD4〜D6はマルチプレクサ3の電圧選択に用
いられ、下位3ビットD1〜D3は容量選択スイッチSW
41〜SW43のオン・オフ切り換えに用いられる。
1〜D6が入力される例を示しており、このうち、上位
3ビットD4〜D6はマルチプレクサ3の電圧選択に用
いられ、下位3ビットD1〜D3は容量選択スイッチSW
41〜SW43のオン・オフ切り換えに用いられる。
【0056】すなわち、デジタル画素データD1〜D3
のビット列により、図7のキャパシタC11〜C14を任意
に並直列接続することができ、隣接するキャパシタ間か
らデジタル画素データD1〜D3のビット列に応じた電
圧を出力することができる。図7では、アナログ基準電
源1とマルチプレクサ3との間にプリバッファ4を設け
ているため、デジタル画素データD1〜D3のビット列
が変化してから所定期間内は、プリバッファ4の出力電
圧がマルチプレクサ3に供給される。したがって、出力
バッファ2の入力端子の寄生容量C1を充放電する電流
はプリバッファ4内を流れ、アナログ基準電源1内は流
れないため、アナログ基準電源1の出力電圧が変動しな
くなる。
のビット列により、図7のキャパシタC11〜C14を任意
に並直列接続することができ、隣接するキャパシタ間か
らデジタル画素データD1〜D3のビット列に応じた電
圧を出力することができる。図7では、アナログ基準電
源1とマルチプレクサ3との間にプリバッファ4を設け
ているため、デジタル画素データD1〜D3のビット列
が変化してから所定期間内は、プリバッファ4の出力電
圧がマルチプレクサ3に供給される。したがって、出力
バッファ2の入力端子の寄生容量C1を充放電する電流
はプリバッファ4内を流れ、アナログ基準電源1内は流
れないため、アナログ基準電源1の出力電圧が変動しな
くなる。
【0057】上述した各実施形態では、液晶表示装置の
信号線駆動回路12内のD/A変換回路について説明し
たが、本発明はそれ以外の目的、例えばデジタル音声信
号をアナログ音声信号に変換するオーディオ用のD/A
変換回路にも適用できる。
信号線駆動回路12内のD/A変換回路について説明し
たが、本発明はそれ以外の目的、例えばデジタル音声信
号をアナログ音声信号に変換するオーディオ用のD/A
変換回路にも適用できる。
【0058】また、第1、第3、第4の実施形態(図
1,図6,図7)のプリバッファ4の代わりに、図5の
充放電用抵抗分圧回路6を接続してもよい。
1,図6,図7)のプリバッファ4の代わりに、図5の
充放電用抵抗分圧回路6を接続してもよい。
【0059】また、デジタル画素データD1〜D3のビ
ット数や、LSIチップ内に形成される出力バッファ2
等の数には特に制限はない。
ット数や、LSIチップ内に形成される出力バッファ2
等の数には特に制限はない。
【0060】また、LSIチップの出力本数を少なくす
るために、例えば48出力のLSIチップを2個で全信
号線を駆動するようにしてもよい。この場合、画素アレ
イ基板11内の各信号線にスイッチを接続して、これら
スイッチを複数個ずつ同時にオン・オフし、ブロック単
位で順に信号線を駆動すればよい。
るために、例えば48出力のLSIチップを2個で全信
号線を駆動するようにしてもよい。この場合、画素アレ
イ基板11内の各信号線にスイッチを接続して、これら
スイッチを複数個ずつ同時にオン・オフし、ブロック単
位で順に信号線を駆動すればよい。
【0061】
【発明の効果】以上詳細に説明したように、本発明によ
れば、D/A変換回路の出力バッファの入力寄生容量を
充放電する電流がアナログ基準電源に流れないように充
放電用電圧発生回路を設けたため、アナログ基準電源の
出力電圧が変動しなくなり、D/A変換の精度を向上で
きる。また、充放電用電圧発生回路の出力インピーダン
スを下げることで、出力バッファの入力寄生容量の充放
電を高速に行うことができ、高速にD/A変換を行うこ
とができる。特に、容量分割方式のD/A変換を行う場
合には、D/A変換時の充放電電流が大きいため、充放
電用電圧発生回路を設けることで、アナログ基準電源の
出力電圧の変動を確実に抑制でき、従来よりも高速かつ
高精度にD/A変換を行うことができる。
れば、D/A変換回路の出力バッファの入力寄生容量を
充放電する電流がアナログ基準電源に流れないように充
放電用電圧発生回路を設けたため、アナログ基準電源の
出力電圧が変動しなくなり、D/A変換の精度を向上で
きる。また、充放電用電圧発生回路の出力インピーダン
スを下げることで、出力バッファの入力寄生容量の充放
電を高速に行うことができ、高速にD/A変換を行うこ
とができる。特に、容量分割方式のD/A変換を行う場
合には、D/A変換時の充放電電流が大きいため、充放
電用電圧発生回路を設けることで、アナログ基準電源の
出力電圧の変動を確実に抑制でき、従来よりも高速かつ
高精度にD/A変換を行うことができる。
【図1】本発明に係るD/A変換回路の第1の実施形態
の回路図。
の回路図。
【図2】図1のD/A変換回路を内部に有する液晶表示
装置のブロック図。
装置のブロック図。
【図3】図1の回路各部の動作タイミングを示すタイミ
ング図。
ング図。
【図4】マルチプレクサの電圧選択を説明する図。
【図5】D/A変換回路の第2の実施形態の回路図。
【図6】本発明に係るD/A変換回路の第3の実施形態
の回路図。
の回路図。
【図7】本発明に係るD/A変換回路の第4の実施形態
の回路図。
の回路図。
【図8】液晶表示装置の信号線駆動回路内に設けられる
従来のD/A変換回路の回路図。
従来のD/A変換回路の回路図。
1 アナログ基準電源
2 出力バッファ
3 マルチプレクサ
4 プリバッファ
5 デコーダ
6 充放電用抵抗分圧回路
11 画素アレイ基板
12 信号線駆動回路
13 走査線駆動回路
14 画素TFT
15 液晶容量
16 補助容量
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平5−145421(JP,A)
特開 平10−261962(JP,A)
特開 平6−152418(JP,A)
実開 平1−88532(JP,U)
(58)調査した分野(Int.Cl.7,DB名)
H03M 1/00 - 1/88
Claims (7)
- 【請求項1】複数の異なる電圧を出力するアナログ基準
電源と、 デジタルデータのビット列に基づいて、前記複数の異な
る電圧のいずれか一つを選択する電圧選択回路と、 前記電圧選択回路が選択した電圧のインピーダンス変換
を行う出力バッファと、を備えたD/A変換回路におい
て、 前記アナログ基準電源の電源電圧とは異なる電源電圧に
基づいて、前記電圧選択回路が選択した電圧と略等しい
電圧を出力する充放電用電圧発生回路と、 前記デジタルデータのビット列が変化してから所定期間
内は前記出力バッファの入力寄生容量の充放電電流が前
記アナログ基準電源を通過せずに前記充放電用電圧発生
回路を通過するように、かつ、前記所定期間の経過後は
前記充放電電流が前記充放電用電圧発生回路を通過せず
に前記アナログ基準電源を通過するように、電流の流れ
る方向を切り換える電流切換回路と、を備え、 前記出力バッファは、前記電流切換回路の電流の切り換
え方向に応じて、前記電圧選択回路または前記充放電用
電圧発生回路の出力電圧をインピーダンス変換すること
を特徴とするD/A変換回路。 - 【請求項2】複数の異なる電圧を出力するアナログ基準
電源と、 前記アナログ基準電源の出力電圧から選択された電圧を
インピーダンス変換する出力バッファと、を備えたD/
A変換回路において、 前記アナログ基準電源の電源電圧とは異なる電源電圧に
基づいて、前記アナログ基準電源の各出力電圧と略等し
い電圧をそれぞれ出力する充放電用電圧発生回路と、 前記デジタルデータのビット列が変化してから所定期間
内は前記出力バッファの入力寄生容量の充放電電流が前
記アナログ基準電源を通過せずに前記充放電用電圧発生
回路を通過するように、かつ、前記所定期間の経過後は
前記充放電電流が前記充放電用電圧発生回路を通過せず
に前記アナログ基準電源を通過するように、電流の流れ
る方向を切り換える電流切換回路と、 デジタルデータのビット列に基づいて、前記アナログ基
準電源の出力電圧のうちいずれか一つと、それに略等し
い前記充放電用電圧回路の出力電圧とを選択する電圧選
択回路と、を備え、 前記出力バッファは、前記電圧選択回路の出力電圧をイ
ンピーダンス変換することを特徴とするD/A変換回
路。 - 【請求項3】複数の異なる電圧を出力するアナログ基準
電源と、 前記アナログ基準電源の出力電圧から選択された電圧を
インピーダンス変換する出力バッファと、を備えたD/
A変換回路において、 前記アナログ基準電源の電源電圧とは異なる電源電圧に
基づいて、前記アナログ基準電源の各出力電圧に略等し
い電圧をそれぞれ出力する充放電用電圧発生回路と、 前記デジタルデータのビット列が変化してから所定期間
内は前記出力バッファの入力寄生容量の充放電電流が前
記アナログ基準電源を通過せずに前記充放電用電圧発生
回路を通過するように、かつ、前記所定期間の経過後は
前記充放電電流が前記充放電用電圧発生回路を通過せず
に前記アナログ基準電源を通過するように、電流の流れ
る方向を切り換える電流切換回路と、 デジタルデータの一部ビットに基づいて、前記アナログ
基準電源の出力電圧のうちいずれか一つと、それに略等
しい前記充放電用電圧回路の出力電圧とを選択する電圧
選択回路と、 前記デジタルデータの前記一部ビット以外のビットに基
づいて、複数のキャパシタを容量分割して前記電圧選択
回路の出力電圧に応じた電圧を出力する容量分割回路
と、を備え、 前記出力バッファは、前記容量分割回路の出力電圧をイ
ンピーダンス変換することを特徴とするD/A変換回
路。 - 【請求項4】前記充放電用電圧発生回路は、前記アナロ
グ基準電源から出力された電圧と略等しい電圧が出力さ
れるように帰還制御を行うプリバッファを有することを
特徴とする請求項1〜3のいずれかに記載のD/A変換
回路。 - 【請求項5】前記充放電用電圧発生回路は、直列接続さ
れた複数の抵抗を有し、これら複数の抵抗の一端には前
記アナログ基準電源の電源電圧とは異なる電源電圧が印
加され、隣接する抵抗間から前記アナログ基準電源と略
等しい電圧を出力することを特徴とする請求項1〜3の
いずれかに記載のD/A変換回路。 - 【請求項6】前記所定期間は、前記出力バッファの入力
寄生容量への充放電期間に相関する時間であることを特
徴とする請求項1〜5のいずれかに記載のD/A変換回
路。 - 【請求項7】信号線および走査線が列設され、これら信
号線および走査線の交点付近に画素電極が形成された画
素アレイ部と、 各信号線を駆動する信号線駆動回路と、 各走査線を駆動する走査線駆動回路と、を備えた液晶表
示装置において、 前記信号線駆動回路は、画素表示情報からなる前記デジ
タルデータをアナログの画素電圧に変換する請求項1〜
6のいずれかに記載されたD/A変換回路を有し、前記
アナログの画素電圧を対応する信号線に供給することを
特徴とする液晶表示装置。
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- 1998-11-24 JP JP33283198A patent/JP3403097B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-22 US US09/401,847 patent/US6549196B1/en not_active Expired - Fee Related
- 1999-11-24 TW TW088120558A patent/TW432792B/zh not_active IP Right Cessation
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