JP2006099850A - サンプル・ホールド回路、駆動回路及び表示装置 - Google Patents

Abstract

【課題】
高速動作を可能とする増幅回路、駆動回路及び表示装置を提供すること。
【解決手段】
本発明に係るサンプル・ホールド回路は入力端子からの信号を増幅して出力端子に出力する増幅回路と、前記入力端子に接続される第１のスイッチと、前記第１のスイッチと並列に配置され、前記入力端子に接続された第２のスイッチとを有する。これによって、高速に動作可能な増幅回路を提供することができる。
また、表示装置の各信号線に階調電圧を供給する駆動回路は、階調電圧を出力する階調電圧出力手段と、表示装置で表示を行う際に、走査が始まる前の所定の期間に、プリチャージ電圧を生成するプリチャージ電圧生成手段と、入力信号を増幅し、前記増幅した信号を前記表装置へ出力する増幅回路とを備える。
【選択図】 図１

Description

本発明は、サンプル・ホールド回路、駆動回路及び表示装置に関する。

一般的に、液晶表示装置などの表示装置は、画像表示を行う表示パネルと、この表示パネルを駆動するためのコントローラＬＳＩを備えている。コントローラＬＳＩは、表示パネルの駆動に使用される電圧を供給する電源回路と、この電源回路の出力電圧に基づいて表示パネルを駆動する駆動回路などを有している。駆動回路内には、階調電圧生成回路と、この階調電圧生成回路で生成された複数の階調電圧の中から表示データに対応する１つの階調電圧を選択する階調電圧選択回路と、選択された階調電圧に基づいて表示パネルの駆動に使用される電圧を形成するアンプ回路などが設けられている。

表示装置として階調制御を行う場合は、上述のコントローラなどで表示データを変換して階調特性を変化させている。表示装置の駆動回路の階調電圧は、外部から供給される参照電圧を抵抗などの分圧回路により分圧して生成される。

近年、テレビ放送やＤＶＤなどの動画や自然画を表示するため、液晶表示装置などの表示装置は、美しく、自然に画像を表示することが求められている。高画質に画像を表示するために、駆動回路に対しては多階調化、高速化が求められている。このような多階調化の要求に伴い階調数が増加することによって、必要な電圧供給線路、分圧回路、及びデコーダ回路が増大し、結果としてチップ面積の増大を招く。このため、駆動回路のチップ面積を小さくするための方法が各種提案されている。特許文献１には、入力データを上位ビット、下位ビットに分割し、上位ビットにより２つの補間電圧を生成し、その補間電圧を下位ビットにより分圧することにより所望の出力を生成する駆動回路が開示されている。

また、表示パネルの大型化の要求に伴い、表示パネルの高解像度化が進んでいる。このため、１フレームの走査数が増加し、１走査あたりの書き込み時間が短くなってきている。書き込み時間が短くなると、表示画素への書き込み電圧が不足し、表示特性が著しく劣化してしまう。このような問題の解決のために、特許文献２には、階調選択回路とアンプ回路との間にプリチャージ回路を設け、画素への書き込み不足を解消するようにした液晶表示装置が開示されている。

図１７は、特許文献１にかかる液晶表示装置の駆動回路の構成を示す図である。図１７は、８ビットデジタルの出力に対応する駆動回路１０の構成を示している。駆動回路１０は、それぞれ２つの分圧回路１、３および論理回路２、４とを備えている。分圧回路１は、外部から与えられる９つの階調電圧Ｖ０、Ｖ３２、・・・、Ｖ２５６を分圧し、２４個の補間電圧を生成する。すなわち、分圧回路１は階調電圧と補間電圧を含む合計３３個の電圧を生成する。分圧回路１において生成された電圧はそれぞれアナログスイッチＡＳＷ０，ＡＳＷ８，ＡＳＷ１６、・・・、ＡＳＷ２４８、ＡＳＷ０’，ＡＳＷ８’，ＡＳＷ１６’、・・・、ＡＳＷ２４８’に供給される。

論理回路２は、８ビットデジタルデータのうち上位５ビットの値に基づいて３２個の制御信号Ｓ０、Ｓ８、Ｓ１６、・・・、Ｓ２４８のうちのいずれか１つを選択し、かつ、３２個の制御信号Ｓ０’、Ｓ８’、Ｓ１６’、・・・、Ｓ２４８’のうちのいずれか１つを選択する。制御信号Ｓ０、Ｓ８、Ｓ１６、・・・、Ｓ２４８は、アナログスイッチＡＳＷ０，ＡＳＷ８，ＡＳＷ１６、・・・、ＡＳＷ２４８にそれぞれ供給される。制御信号Ｓ０’、Ｓ８’、Ｓ１６’、・・・、Ｓ２４８’は、アナログスイッチＡＳＷ０’，ＡＳＷ８’，ＡＳＷ１６’、・・・、ＡＳＷ２４８’にそれぞれ供給される。これらのアナログスイッチは、入力される制御信号に応じてオン状態となるように構成されている。

図１８に示すように、分圧回路３は、直列に接続された８個の抵抗ｒの両端に印加された電圧を分圧する。ノードＰ０は、図１７中の分圧回路から出力されて、アナログスイッチによって選択された電圧に等しい。論理回路４は、８ビットのデジタルデータのうち、下位３ビットを受け取り、その値に基づいて８個の制御信号ｔ０〜ｔ７のいずれかを活性化する。制御信号ｔ０〜ｔ７は、アナログスイッチＡＳＷ０〜ＡＳＷ７にそれぞれ供給され、入力される信号に応じてオン状態となる。アナログスイッチＡＳＷ０〜ＡＳＷ７には、分圧回路２により得られた８個の電圧がそれぞれ供給されている。デジタルデータの下位３ビットの値に応じて、分圧回路２において得られた８個の電圧のうちいずれか１つが論理回路２により選択され、選択された電圧が出力される。
特許第３３０２２５４号公報 特開２００１−１６６７４１号公報

しかしながら、図１８に示すようにアナログスイッチＡＳＷ０，ＡＳＷ８，ＡＳＷ１６、・・・、ＡＳＷ２４８、ＡＳＷ０’，ＡＳＷ８’，ＡＳＷ１６’、・・・、ＡＳＷ２４８’には、オン抵抗が存在する。このアナログスイッチＡＳＷのオン抵抗のために、電圧降下が起こり、所望の出力電圧を得ることができなくなるという問題がある。

また、８ビットデジタル駆動器には複数の駆動回路１０が設けられる。回路を共通化して回路規模を小さくするために、論理回路２、４および分圧回路３からなる出力回路を複数設け、分圧回路１を各出力回路に対し共通で使用することが行われている。このとき、全ての出力回路が同じ階調を選択した場合、全出力の分圧回路３が分圧回路１と並列に接続されるため、合成抵抗の値が小さくなる。例えば、出力回路が２００個である場合、全出力回路が同じ階調を選択すると、分圧回路３の合成抵抗は分圧回路３の１／２００となる。出力数にもよるが、分圧回路３の総抵抗は分圧回路１の抵抗値ＲＡｎ（ｎは整数）の数千倍〜数万倍大きくする必要がある。

このように、分圧回路３の抵抗値が増加すると、時定数の増加を招き、結果として、回路動作が遅くなる。また、図１９に示すように、アナログスイッチと分圧回路３の間にバッファ６を挿入することにより分圧回路３の抵抗値を下げることが可能であるが、バッファ６のオフセットによる誤差、及び回路規模の増大などの新たな問題が生じる。

本発明に係るサンプル・ホールド回路は入力端子からの信号を増幅して出力端子に出力する増幅回路と、前記入力端子に接続される第１のスイッチと、前記第１のスイッチと並列に配置され、前記入力端子に接続された第２のスイッチとを有する。これによって、高速に動作可能な増幅回路を提供することができる。
また、表示装置の各信号線に階調電圧を供給する駆動回路は、階調電圧を出力する階調電圧出力手段と、表示装置で表示を行う際に、走査が始まる前の所定の期間に、プリチャージ電圧を生成するプリチャージ電圧生成手段と、入力信号を増幅し、前記増幅した信号を前記表装置へ出力する増幅回路とを備える。

本発明によれば、高速動作が可能なサンプル・ホールド回路、駆動回路及び表示装置を提供することができる。

本発明の実施の形態１．
図１を参照して、本発明の実施の形態１にかかるサンプル・ホールド回路について説明する。図１は、本実施形態にかかるサンプル・ホールド回路を示す回路図である。図１に示すように、サンプル・ホールド回路１００は、第１のアナログスイッチ１０１（ＳＷ＿ＲＨ）と第２のアナログスイッチ１０２（ＳＷ＿ＲＬ）と差動増幅器１０３とを有している。アナログスイッチ１０１のインピーダンスは、アナログスイッチ１０２よりも大きくなっている。アナログスイッチ１０１及び１０２は、差動増幅器１０３の第１の入力端子に並列に接続される。なお、図１には容量１０４を図示してあるが、これは寄生容量だけの場合も考えられる。

ここで、図２及び図３を参照してサンプル・ホールド回路１００の動作を説明する。図２及び図３はサンプル・ホールド回路１００のサンプリング時の動作を説明するタイミングチャート及び出力波形を示す図でありる。図２はインピーダンスの高いアナログスイッチ１０１（ＳＷ＿ＲＨ）のみ又はインピーダンスの低いアナログスイッチ１０２（ＳＷ＿ＲＬ）のみを用いた場合、図３は本実施形態によるインピーダンスの高いアナログスイッチ１０１とインピーダンスの低いアナログスイッチ１０２とを両方用いた場合のタイミングチャート及びそのときの出力波形を示している。

アナログスイッチ１０１及び１０２を半導体製造装置で製造する場合、インピーダンスの高いアナログスイッチ１０１を構成するトランジスタのゲート長（Ｌ１）、ゲート幅（Ｗ１）と、インピーダンスの低いアナログスイッチ１０２を構成するトランジスタのゲート長（Ｌ２）、ゲート幅（Ｗ２）との関係は、例えば、Ｌ１＝Ｌ２、Ｗ１＜Ｗ２などが好ましい。

図２に示すように、インピーダンスの低いアナログスイッチ１０２（ＳＷ＿ＲＬ）のみを用いてサンプリングを行った場合、パルスの立ち上がりに応答して高速に動作することが可能である。しかし、この場合、出力ノイズが大きくなるため、所望の出力値からずれてしまう（図２中、一点鎖線）。一方、インピーダンスの高いアナログスイッチ１０１（ＳＷ＿ＲＨ）を用いてサンプリングを行った場合、出力ノイズは小さく所望の値に近い出力値を得ることができるが、パルスの立ち上がりに対して応答が遅い（図３中、破線）。出力ノイズの量は、スイッチを構成するトランジスタのゲート幅（Ｗ）に比例して大きくなるため、インピーダンスの低いアナログスイッチ１０２（ＳＷ＿ＲＬ）の方がノイズ量は大きい。

実施の形態１では、図３に示すように、インピーダンスの高いアナログスイッチ１０１とインピーダンスの低いアナログスイッチ１０２とを同時にオンする。インピーダンスの高いアナログスイッチ１０１とインピーダンスの低いアナログスイッチ１０２とは並列に接続されているので、スイッチ全体の合成抵抗値は低くなる。このため、パルスの立ち上がりに応じて高速に動作することが可能となる。

その後、インピーダンスの低いアナログスイッチ１０１を先にオフした後に、インピーダンスの高いアナログスイッチ１０２をオフする。このようにすることにより、ノイズを低減させることが可能となり、正確な出力値を得ることができる。

本発明の実施の形態２．
図４を参照して、本発明の実施の形態２について説明する。図４（ａ）はキャパシタアレイ型のＤ／Ａコンバータ２００を示す図であり、図４（ｂ）はＤ／Ａコンバータ２００に用いられるスイッチング素子２０１を示す図である。実施の形態２では、図４（ｂ）に示すように、上述したようなインピーダンスの高いアナログスイッチ１０１（ＳＷ＿ＲＨ）とインピーダンスの低いアナログスイッチ１０２（ＳＷ＿ＲＬ）とを並列に接続したスイッチング素子２０１をキャパシタアレイ型Ｄ／Ａコンバータ２００に用いた例を示している。Ｄ／Ａコンバータ２００は、入力データをアナログ電圧に変換するためのものである。

図４（ａ）に示すように、Ｄ／Ａコンバータ２００は、キャパシタアレイ２０２と、キャパシタアレイ２０２の出力ラインに接続されたオペアンプなどからなる出力バッファ２０３を有している。キャパシタアレイ２０２は、入力データのビット数に対応して、容量をｃ、ｃ／２^１、ｃ／２^２、・・・、ｃ／２^２ｎー１、に設定した２ｎ個のキャパシタ（コンデンサ）を備えている。

また、Ｄ／Ａコンバータ２００には、キャパシタアレイ２０２を用いて入力データをアナログ電圧に変換する際に用いられる、スイッチング素子２０１設けられている。実施の形態２では、このスイッチング素子２０１は、実施の形態１で説明したインピーダンスの異なる２つのアナログスイッチを並列に接続したものである。

キャパシタアレイ２０２の各コンデンサの一端はそれぞれ、スイッチング素子２０１を介して、基準電圧Ｖｒｅｆが印加された基準電圧ライン及びＧＮＤラインに接続されており、スイッチング素子２０１によって択一的に切り換え可能になっている。各コンデンサの他端はそれぞれ、基準電圧Ｖｒｅｆを分圧して出力する出力ラインに接続されている。

ここで、このように構成されたＤ／Ａコンバータ２００の動作について説明する。まず、キャパシタアレイ２０２をＧＮＤに接続し、各コンデンサに蓄積された電荷を放電する。そして、ロジック回路２０４から入力された入力データの各ビット値に応じてスイッチング素子２０１を切り換える。例えば、入力データの最上位ビット（ＭＳＢ）が「０」であれば、容量が最大のコンデンサに接続されたスイッチング素子２０１をＧＮＤに切り換える、あるいは、入力データの最下位ビットが「１」の場合には、容量が最小のコンデンサに接続されたスイッチング素子２０１を基準電圧ライン（Ｖｒｅｆ）に切り換えるなどの動作を行う。このようにすることで、各コンデンサの一端に接続した出力ラインには入力データに基づいて分圧した電圧が発生する。

このとき、上述したように、インピーダンスの高いアナログスイッチ１０１とインピーダンスの低いアナログスイッチ１０２を同時にオンとし、高速に動作を行うことができる。その後、スイッチをオフするときは、インピーダンスの低いアナログスイッチ１０１を先にオフした後に、インピーダンスの高いアナログスイッチ１０２をオフする。このようにすることで、正確な出力値を得ることができる。この出力値を出力バッファ２０３を介して出力することによって、所望の出力を得ることができる。

本発明の実施の形態３．
図５を参照して、本発明の実施の形態３について説明する。図５は、プリチャージ回路を備えた駆動回路３００を示す回路図である。図５に示すように、駆動回路３００は、分圧回路３０１と、デコーダ３０２と、出力バッファ３０３とを有する。

分圧回路３０１は、外部から入力される入力信号電圧Ｑ０、Ｑ１（Ｑ０＜Ｑ１）に基づいて２ｎ個の階調電圧を生成する。ここでは、外部から入力される入力信号電圧を２つの場合について図示しているが、これに限らず、２つ以上であってもよい。分圧回路３０１で生成された階調電圧は、デコーダ３０２に入力され出力バッファ３０３を介して、ｎビットデジタルデータより所望する電圧を出力する。ここでは、デコーダ３０２と出力バッファ３０３との間にコンデンサ３０４を図示しているが、寄生容量でもよい。また、デコーダ３０２には、デコーダ３０２と出力バッファ３０３との間に形成されているコンデンサ３０４に充電するためのプリチャージ回路（不図示）が設けられている。

ここで、図６を参照して、実施の形態３にかかる駆動回路３００の動作について説明する。図６は、図５に示した駆動回路３００の回路図を示している。この駆動回路３００において、デジタル信号Ｄ０〜Ｄｎ−１に基づいてスイッチＳＷ０が選択された場合は、Ｑ０の電圧（分圧回路３０１内のノードＰ０における電圧値）が直接出力される。また、スイッチＳＷ１が選択された場合は、抵抗ｒ１を経由してノードＰ１における電圧値が出力される。スイッチＳＷ２が選択された場合は、抵抗ｒ１、ｒ２を経由して分岐Ｐ２における電圧値が出力される。このように、選択された階調データにより、出力するまでに経由する抵抗の数（抵抗値）が異なる。

図７に、出力までに経由する抵抗値が異なる場合の出力波形を示す。図７に示すように、抵抗値が大きい場合には、分圧回路３０１と出力バッファ３０３との間の時定数（τ＝ＣＲ）が大きくなるため、動作が遅くなる。そこで、デコーダ３０２内に設けたプリチャージ回路を用いて、プリチャージ信号ＰＲにより、目的電圧の付近までプリチャージを行う。プリチャージ信号ＰＲがオンの場合は、外部から入力されるデジタル信号によらず、スイッチＳＷ０〜ＳＷ２^ｎ−１はオフとなり、ＳＷＰＲが選択され、Ｑ１の電圧が直接出力される。Ｑ１が出力される経路には抵抗がないため、時定数が小さい。このため、コンデンサ３０４に電圧Ｑ１が高速に蓄積することができる。その後、プリチャージ信号ＰＲをオフすることにより目的とする階調電圧を得る。

図８に、本実施の形態にかかる駆動回路３００を用いた場合のタイミングチャート及び出力波形を示す。図８に示されるように、プリチャージ信号ＰＲの立ち上がりに応じて、高速の動作し、コンデンサ３０４には電圧Ｑ１が蓄積される。そして、プリチャージ信号ＰＲをオフすることにより、所望の階調電圧を得ることができる。

例えば、本実施形態にかかる駆動回路３００を液晶表示装置に用いた場合、画素への書き込みにかかる動作を高速にすることができ、書き込み不足を解消することができる。

本発明の実施の形態４．
図９を参照して、本発明の実施の形態４について説明する。図９は、８ビットデジタル駆動回路４００の構成を示す。本実施の形態にかかる駆動回路４００として、例えば、特許第３３０２２５４号公報に記載の駆動回路を用いることができる。駆動回路４００は、分圧回路４０１と、デコーダ４０２と、分圧回路４０３と、デコーダ４０４と、出力バッファ３０３とを有している。また、デコーダ４０４には、上述の実施の形態３において用いたプリチャージ回路（不図示）が備えられている。なお、図９において、図６に示される構成要素と同一の構成要素については、同一の符号を付している。

分圧回路４０１は、外部より供給される電圧Ｖ０、Ｖ３２、・・・、Ｖ２５６の９つの電圧を分割することにより、３３個の階調電圧（Ｖ０、Ｖ８、Ｖ１６、・・・、Ｖ２５６）を生成する。デコーダ４０２は、８ビットのデジタルデータのうち上位５ビットを受け取り、上位５ビットの値に基づいて２つの補間電圧を選択する。分圧回路４０３では、デコーダ４０２により選択された２つの補間電圧を元にＰ０〜Ｐ７までの８つの階調電圧を生成する。この階調電圧は、デコーダ４０４に入力され８ビットデジタルデータの下位３ビットのデータにより所望する電圧を出力する。ここでは、出力バッファ３０３とデコーダ４０４との間のコンデンサ３０４を図示しているが、寄生容量でもよい。

従来例で説明したように、分圧回路４０３の抵抗値は、分圧回路４０１の抵抗値と比較して十分に大きい。このため、分圧回路４０３、デコーダ４０４、出力バッファ３０３間の時定数が非常に大きくなり、動作が遅くなる。そこで、デコーダ４０４に備えられているプリチャージ回路を使用する。プリチャージ信号ＰＲが能動の場合には、デジタル信号の下位３ビットのＤ０〜Ｄ２の値にかかわらず、プリチャージ電圧ＰＰＲの電圧値を選択する。これにより、目的とする電圧に近い電圧値ＰＰＲを容量に蓄えることができる。その後、プリチャージ信号ＰＲをオフすることにより目的とする出力を得る。

図１０に示すように、実施の形態４にかかる駆動回路４００では、プリチャージ信号ＰＲの立ち上がりに応答して、速い動作をし、その後プリチャージ信号ＰＲをオフすることによって、所望の値を得ることができる。

プリチャージ電圧ＰＰＲは電圧Ｑ１と等しい。すなわち、その間には抵抗がなく、スイッチＡＳＷＰＲのオン抵抗のみである。このため、高速に動作させることができる。

図１１、及び図１２を参照して、実施の形態４にかかる駆動回路４００の動作について説明する。図１１は、実施の形態にかかる駆動回路４００の回路図である。図１２（ａ）は図１１中の分圧回路４０１を示す回路図であり、図１２（ｂ）は図１１中の分圧回路４０３の回路図を示している。論理回路４０７、及びアナログスイッチＡＳＷ０、ＡＳＷ８、ＡＳＷ１６、・・・、ＡＳＷ２４８、ＡＳＷ０’、ＡＳＷ８’、ＡＳＷ１６’、・・・、ＡＳＷ２４８’は図９中のデコーダ４０２に対応し、論理回路４０８、及びアナログスイッチＡＳＷｔ０〜ＡＳＷｔ７、ＡＳＷＰＲは図９中のデコーダ４０４に対応する。

ここで、例えば、ＡＳＷｔ３が選択されている場合について考える。ＡＳＷｔ３が選択された場合、抵抗ＲＬ０、ＲＬ１、ＲＬ２、ＡＳＷｔ３を経由して出力バッファ４０５から目的電圧が出力される。プリチャージ信号ＰＲが活性化されている場合は、アナログスイッチＡＳＷｔ０〜ＡＳＷｔ７がすべてオフとなり、アナログスイッチＡＳＷＰＲがオンとなる。アナログスイッチＡＳＷＰＲは、Ｑ１と直接接続されている。このため、インピーダンスの大きな分圧回路４０４の影響を受けることなく、コンデンサ３０４に目的とする電圧に近いＰＰＲ（Ｑ１）の電位を高速に蓄積することができる。その後、プリチャージ信号ＰＲをオフすることにより、目的の電圧であるノードＰ３における電圧が出力される。このようにすることによって、高速に所望の出力値を得ることが可能となる。

本発明の実施の形態５．
本発明の実施の形態４では、Ｑ０に近い階調電圧が必要な場合でもＱ１にプリチャージを行うためロスが大きい。そこで、実施の形態５ではデコーダ４０４に入力されるデジタル信号（下位３ビット）のうちの最上位ビット（ＭＳＢ）を用いて、Ｑ０、Ｑ１のどちらにプリチャージを行うか選択する構成とする。すなわち、プリチャージ信号ＰＲが活性化された状態で、かつ、デコーダ４０４に入力されるデジタル信号（下位３ビット）のうちの最上位ビット（ＭＳＢ）が「０」の場合は、アナログスイッチＡＳＷｔ１〜ＡＳＷｔ７及びＡＳＷＰＲがオフとなり、電圧Ｑ０（分岐Ｐ０における電圧）を用いてプリチャージを行うようにする。

一方、信号ＰＲが活性化された状態で、かつ、デコーダ４０４に入力されるデジタル信号（下位３ビット）のうちの最上位ビットが「１」の場合は、アナログスイッチＡＳＷｔ０〜ＡＳＷｔ７がオフとなり、電圧Ｑ１（ＰＰＲ）を用いて、プリチャージを行う。このように、デコーダ４０４に入力されるデジタル信号（下位３ビット）のうちの最上位ビット（ＭＳＢ）を用いることにより、効率的に動作させることが可能となる。

発明の実施の形態６．
図１３を参照して、本発明の実施の形態６にかかる駆動回路について説明する。本実施の形態では、実施の形態４（図９）で説明したプリチャージ回路を備える駆動回路の出力バッファとしてオフセットキャンセルアンプ５００を用いた例を示している。図１３は、オフセットキャンセルアンプ５００を用いた駆動回路を示す回路図である。図１３において、図９に示される構成要素と同一の構成要素には同一の番号を付し、その説明を省略する。

実施の形態６では、図９において説明した駆動回路４００の出力バッファ３０３に代わってオフセットキャンセル機能を有するアンプを使用する。図１４を参照して、オフセットキャンセルアンプ５００について説明する。オフセットキャンセルアンプ５００の回路構成の一例を図１４に示す。なお、オフセットキャンセルアンプ５００はこの回路構成に限定されるものではない。

図１４に示すように、オフセットキャンセルアンプ５００は、オペアンプからなる出力バッファ５０１と、コンデンサ５０２（容量Ｃｏｆｆ）と、スイッチＳ１（クロックφ１）と、スイッチＳ２（クロックφ２）と、スイッチＳ３（クロックφ２）とから構成される。出力バッファ５０１の第１の入力端子から、入力データが入力される。出力バッファ５０１の出力端子と第２の入力端子の間にはスイッチＳ２（クロックφ２）が接続されている。また、バッファ５０１の第２の入力端子にはコンデンサ５０２（容量Ｃｏｆｆ）の一端が接続されている。コンデンサ５０２の他端とバッファ５０１の出力端子とはスイッチＳ１（クロックφ１）が接続されている。また、コンデンサ５０２の他端とバッファ５０１の第１の入力端子との間にはスイッチＳ３（クロックφ２）が設けられ、接続されている。

スイッチＳ１（クロックφ１）がオン、スイッチＳ２（クロックφ２）及びスイッチＳ３（クロックφ２）がオフの場合は、通常動作（ボルテージフォロア）状態である。通常動作は、出力バッファ５０１の第１の入力端子へ入力される電圧が出力される。また、スイッチＳ１（クロックφ１）がオフ、スイッチＳ２及びスイッチＳ３（クロックφ２）がオンの場合には、オフセットキャンセル動作状態である。

一般的に、出力バッファ５０１とスイッチＳ２により構成されるボルテージフォロアにより、第１の入力端子へ入力される電圧が出力される。しかし、出力バッファ５０１は、半導体製造装置で製造する場合に生じるオフセットが存在する。このため、実際には出力バッファ５０１の第１の入力端子へ入力される電圧と、出力バッファ５０１から出力される電圧は等しい値にはならない。

本実施形態では、このオフセット電圧をコンデンサ５０２（容量Ｃｏｆｆ）に記憶する。コンデンサ５０２（容量Ｃｏｆｆ）は、スイッチＳ３により出力バッファ５０１の第１の入力端子（ＩＮ）と、スイッチＳ２により出力バッファ５０１の出力（ＯＵＴ）と接続されているため、コンデンサ５０２（容量Ｃｏｆｆ）に出力バッファ５０１のオフセット電圧を記憶することができる。よって、通常動作（ボルテージフォロア）状態で、正確に入力電圧（ＩＮ）を出力することができる。

しかし、オペアンプには、オフセット電圧依存特性がある。すなわち、入力電圧が変わると、オペアンプのオフセット電圧が変わる。このため、分圧回路４０３のインピーダンスが高い場合は、正常なオフセット電圧の値を記憶するためにはデコーダ４０４から出力される電圧が安定するまで待つ必要がある。したがって、オフセット電圧の記憶にかかる動作が遅くなる。また、表示装置駆動回路のように出力バッファが多数ある回路では、それぞれの出力バッファのオフセットにばらつきが存在する。入力電圧が定まっていない状態でオフセットキャンセル動作を終了した場合、それぞれの出力バッファのオフセット電圧を正確に記憶することができず、表示装置駆動回路の出力にばらつきが生じる。

そこで、プリチャージ信号ＰＲを用い、デコーダ４０４から出力される電圧を高速に安定させ、その電圧でオフセットキャンセル電圧の記憶を行う。プリチャージ信号ＰＲの経路には、抵抗が存在しないため、デコーダ４０４から出力される電圧を高速に安定させることができる。オペアンプにオフセット電圧依存特性があるが、プリチャージ電圧は目的電圧付近の電圧であるため問題にはならない。

図１５を参照して、本実施形態のオフセットキャンセルアンプ５００動作について説明する。図１５に、タイミングチャート及び出力波形を示す。まず、プリチャージ信号ＰＲをオンにすると同時に、スイッチＳ１（クロックφ１）をオフにし、かつ、スイッチＳ２及びＳ３（クロックφ２）をオンとする。このとき、プリチャージ電圧を用いてオフセットキャンセル動作を行っており、コンデンサ５０２に出力バッファのオフセット電圧が蓄積される。

その後、プリチャージ信号ＰＲをオフすると同時に、スイッチＳ１（クロックφ１）をオンとし、スイッチＳ２及びスイッチＳ３をオフとする。これによって、オフセットキャンセルアンプ５００は通常動作状態となり、デコーダのプリチャージ機能が解除され、デコーダから目的となる電圧が出力される。これにより、所望の出力を得ることができる。このようにすることによって、動作を高速にすることが可能である。

また、先の説明では、プリチャージ信号ＰＲとスイッチＳ１の制御信号クロックφ１を別々に用いていた。しかし、スイッチＳ１の制御信号クロックφ１は、プリチャージ信号の反転信号であるため、プリチャージ信号を用いてスイッチＳ１の制御信号クロックφ１を容易に生成することが可能であり、共通化することができる。また、表示装置駆動回路は出力バッファと表示パネルの間にスイッチが存在する（不図示）。このスイッチは、表示パネルに表示装置駆動回路から送るデータを切り替える際に使用する。このスイッチがオフの状態のときに、オフセットキャンセルを行うのがよい。

また、オフセットキャンセル機能を有するオペアンプとして図１７に示す構成とすることも可能である。図１７に示すオフセットキャンセル機能を持つオペアンプは、図１５に示した動作と同様に、クロックφ１に基づいてスイッチＳ１１が動作し、クロックφ２に基づいてＳ１２、Ｓ１３が動作する。スイッチＳ１1（クロックφ１）がオン、スイッチＳ1２（クロックφ２）及びスイッチＳ1３（クロックφ２）がオフの場合は、通常動作（ボルテージフォロア）状態、スイッチＳ１１（クロックφ１）がオフ、スイッチＳ１２及びスイッチＳ１３（クロックφ２）がオンの場合には、オフセットキャンセル動作状態である。

駆動回路としては、上述した増幅回路１００、プリチャージ回路、オフセットキャンセルアンプ５００をそれぞれ別に備えてもいいし、一緒に備えてもよい。また、キャパシタアレイ型ＤＡコンバータに使用した例を示したが、これに限定されるものではない。また、上述の駆動回路を液晶表示装置や有機ＥＬ表示装置などの容量性付加を駆動する駆動回路として用いることも可能である。

実施の形態１にかかるサンプル・ホールド回路の構成の一例を示す回路図である。 サンプル・ホールド回路の動作を説明するタイミングチャート及び出力波形を示す図である。 実施の形態１にかかるサンプル・ホールド回路の動作を説明するタイミングチャート及び出力波形を示す図である。 実施の形態２にかかるＤ／Ａコンバータの構成例を示す回路図である。 実施の形態３にかかる駆動回路の構成例を示す回路図である。 実施の形態３にかかる駆動回路の動作を説明する回路図である。 従来の駆動回路を用いた場合の出力波形を示す図である。 実施の形態３にかかる駆動回路を用いた場合の動作を示すタイミングチャート及び出力波形を示す図である。 実施の形態４にかかる駆動回路を示す回路図である。 実施の形態４にかかる駆動回路を用いた場合の動作を示すタイミングチャート及び出力波形を示す図である。 実施の形態４にかかる駆動回路の動作を説明する回路図である。 図１１における分圧回路を示す回路図である。 実施の形態６にかかる駆動回路を示す回路図である。 オフセットキャンセルアンプの構成の一例を示す回路図である。 オフセットキャンセルアンプの動作を説明するタイミングチャート及び出力波形を示す図である。 オフセットキャンセルアンプの構成の他の例を示す回路図である。 従来の駆動回路の構成を示す回路図である。 従来の駆動回路の問題点を説明する回路図である。 従来の駆動回路の他の構成を示す回路図である。

符号の説明

１００ 増幅回路
１０１ アナログスイッチ
１０２ アナログスイッチ
１０３ 増幅器
１０４ 容量
１０５ 抵抗
２００ Ｄ／Ａコンバータ
２０１ スイッチング素子
２０２ キャパシタアレイ
２０３ 出力バッファ
２０４ ロジック回路
３００ 駆動回路
３０１ 分圧回路
３０２ デコーダ
３０３ 出力バッファ
３０４ コンデンサ
４００ 駆動回路
４０１ 分圧回路
４０２ デコーダ
４０３ 分圧回路
４０４ デコーダ
４０４ 分圧回路
４０５ 出力バッファ
４０７ 論理回路
４０８ 論理回路
５００ オフセットキャンセルアンプ
５０１ 出力バッファ
５０２ コンデンサ

Claims (14)

1. 入力端子からの信号を増幅して出力端子に出力する増幅回路と、
   前記入力端子に接続される第１のスイッチと、
   前記第１のスイッチと並列に配置され、前記入力端子に接続された第２のスイッチとを有するサンプル・ホールド回路。
2. 前記第１のスイッチと前記第２のスイッチのインピーダンスが異なることを特徴とする請求項１に記載のサンプル・ホールド回路。
3. 前記サンプル・ホールド回路は、サンプリングの初期段階では前記第１および第２のスイッチを介してサンプリングを行い、初期状態終了後は前記第１あるいは第２のスイッチの一方のスイッチを介してサンプリングを行うことを特徴とする請求項１または２に記載のサンプル・ホールド回路。
4. 表示装置の各信号線に階調電圧を供給する駆動回路であって、
   階調電圧を出力する階調電圧出力手段と、
   表示装置で表示を行う際に、走査が始まる前の所定の期間に、プリチャージ電圧を生成するプリチャージ電圧生成手段と、
   入力信号を増幅し、前記増幅した信号を前記表装置へ出力する増幅回路と、
   を備える駆動回路。
5. 前記プリチャージ電圧は、前記階調電圧の値に応じて決定されることを特徴とする請求項４に記載の駆動回路。
6. 前記増幅回路は、オフセットキャンセル機能を有する請求項４または５に記載の駆動回路。
7. 前記オフセットキャンセル機能を有する増幅回路は、入力された信号を増幅する増幅器と、
   オフセットキャンセル電圧を記憶するオフセット電圧記憶部と、
   ３つのスイッチを有し、
   前記増幅器の第１の入力端子から入力データが入力され、
   前記増幅器の第２の入力端子と、出力端子の間には第１のスイッチが接続され、
   前記第２の入力端子には、容量素子の一端が接続され、
   前記容量素子の他端と前記出力端子の井田には第２のスイッチが接続され、
   前記容量素子の他端と前記第１の入力端子との間には第３のスイッチが接続される構成を有する、
   請求項６に記載の駆動回路。
8. 前記第２のスイッチがオフのときに、前記第１のスイッチ及び前記第３のスイッチをオンとし、オフセットキャンセル電圧の記憶を行い、
   前記第２のスイッチがオンのときに、前記第１のスイッチ及び第３のスイッチをオフとし、通常動作とする
   請求項７に記載の駆動回路。
9. 複数の画素と、前記複数の画素に信号を伝送する複数の配線と、を有する表示パネルと、
   前記複数の配線に接続され、前記複数の画素に信号を出力する駆動回路と、を備える表示装置であって、
   前記駆動回路は、請求項４〜８に記載の駆動回路である
   表示装置。
10. 中間階調電圧が供給される入力端子と、
    節点と、
    前記節点と出力端子の間に設けられた増幅回路と、
    前記入力端子と前記節点との間に設けられたスイッチとを備え、
    前記スイッチは、少なくとも第１及び第２のスイッチ回路を備え、第１の期間に前記節点に電荷を供給し、前記第１の期間に続く第２の期間に前記節点に所望の中間階調電圧に対応した電荷を供給することを特徴とする駆動回路。
11. 前記スイッチは、前記第１のスイッチ回路は第１のインピーダンスを備え、前記第１の期間に導通状態となり、前記第２のスイッチ回路は前記第１のインピーダンスよりも高いインピーダンスを備え、前記第１の期間及び第２の期間に導通となることを特徴とする請求項１０に記載の駆動回路。
12. 前記スイッチは、リファレンス電圧が供給された前記入力端子と前記節点との間に設けられた第１のスイッチ群と、電源電圧が供給された前記入力端子と前記節点との間に設けられた第２のスイッチ群とを有し、前記第１及び第２のスイッチ群の各々は、お互いにインピーダンスが異なる少なくとも二つのスイッチ回路から構成されることを特徴とする請求項１０に記載の駆動回路。
13. 前記第１の期間に外部から供給された入力信号電圧を抵抗素子を介することなく前記節点に供給することを特徴とする請求項１０に記載の駆動回路。
14. 前記増幅回路はオフセットキャンセルアンプであり、前記第１の期間に前記オフセットキャンセルアンプのオフセットキャンセル動作を実施することを特徴とする請求項１３に記載の駆動回路。

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