JP2002208646A - 半導体装置、半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子信頼性を維持しつつ高集積化することが
可能な半導体装置およびその製造方法を提供すること。 【解決手段】 メモリエレメントは、その電荷蓄積層に
シリコン、窒素、および水素を含み、かつ、電荷蓄積層
はシリコンおよび窒素が第１および第２に多い構成元素
であり、かつ、電荷蓄積層中のシリコンと水素との結合
の体積密度が１×１０^２０ｃｍ^‐３以下である。これに
より、電荷蓄積層の電荷保持特性が向上するので信頼性
を向上させることができ、よって、同じ保持特性を得る
のに、従前よりも電荷蓄積層を薄膜化することが可能と
なり、より低い電圧で書き込みおよび消去を行うことが
できる。これにより、絶縁耐圧が低い、狭い素子分離膜
の間隔を用いることができ、よりメモリセルを縮小化す
ることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報を記憶する半
導体装置およびその製造方法に係り、特に、素子信頼性
を維持しつつ高集積化することに適する半導体装置およ
びその製造方法に関する。

【０００２】

【従来の技術】不揮発性半導体メモリ（ＥＥＰＲＯＭ）
は、ドレインソース間に形成されるチャネルから絶縁膜
を介してトンネル電流により電荷を電荷蓄積電極に注入
し、これによりディジタルビット情報の格納を行う。読
み出しにおいては、その電荷量によりＭＯＳＦＥＴのコ
ンダクタンスが変化することを利用して格納情報を読み
出す。

【０００３】ＥＥＰＲＯＭの中でも、メモリセルを複数
個直列または並列接続しメモリブロックを形成したＮＡ
ＮＤ型またはＡＮＤ型ＥＥＰＲＯＭは、選択トランジス
タゲートの数をメモリセルのそれより大幅に減らすこと
ができるので、この点からはより高集積化に適する。

【０００４】

【発明が解決しようとする課題】しかしながら、信頼性
を維持しつつメモリセルを縮小してさらに高集積化する
には一定の困難さが存在する。図２７、図２８、図２９
を用いてこの困難性について、以下説明する。

【０００５】図２７は、ＭＯＮＯＳ（metal oxide ni
tride oxide semiconductor）膜を用いるＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルブロックの回路図である。図
２７において、４５はＮＡＮＤ型メモリセルブロックを
示し、１つのメモリセルブロック４５には、複数本のデ
ータ選択線ＷＬ０、…、ＷＬ１５が接続される。なお、
ＭＯＮＯＳ膜中の窒化膜（nitride）には例えばＳｉＮ
が用いられる。

【０００６】図２７に示すように、それぞれが電荷蓄積
電極２６を有するＭＯＳトランジスタＭ０、…、Ｍ１５
の不揮発性メモリセルは直列に接続される。その直列端
の一方が選択トランジスタＳ１を介してデータ転送線Ｂ
Ｌに接続され、他端が選択トランジスタＳ２を介して共
通ソース線ＳＬに接続される。なお、それぞれのトラン
ジスタＭ０、…、Ｍ１５、Ｓ１、Ｓ２は、同一のｐ型ウ
ェル上に形成されている。

【０００７】ＭＯＳトランジスタＭ０、…、Ｍ１５の制
御電極は、データ選択線ＷＬ０、…、ＷＬ１５にそれぞ
れ接続される。また、一つのデータ転送線ＢＬに接続さ
れた複数のメモリセルブロックから１つのメモリセルブ
ロックを選択するため、選択トランジスタＳ１の制御電
極がブロック選択線ＳＳＬに接続され、選択トランジス
タＳ２の制御電極がブロック選択線ＧＳＬに接続され
る。

【０００８】以上述べた構成により、いわゆるＮＡＮＤ
型メモリセルブロック４５が形成される。

【０００９】この従来例において、データ選択線が敷設
される方向のメモリセルの配置ピッチ（ロー方向ピッ
チ）ａ１は、データ転送線が敷設される方向のメモリセ
ルの配置ピッチ（カラム方向ピッチ）ｂ１より大きくな
っている。これは、一つには、ＬＯＣＯＳ法などの素子
分離方法の能力に限界があり、素子分離幅をチャネル幅
と同等程度まで狭くすると隣接素子領域間の耐圧が劣化
してしまうという間題が生ずるからである。

【００１０】なお、浮遊ゲートと絶縁膜を用いた従来の
ＥＥＰＲＯＭにおいても、浮遊ゲート、制御ゲート間の
容量を大きく確保するため素子分離領域に浮遊ゲート電
極を形成する必要があり、やはりａ１をｂ１よりも大き
く設定している。

【００１１】ｂ１は、通常、リソグラフィによる解像度
で決まる最小ピッチとすることが可能である。これに対
し、例え絶縁膜により良好な素子分離ができるトレンチ
素子分離法などを用いても、ａ１はｂ１より小さくなら
ない。

【００１２】さらに、従来例では、図２８（ａ）に示す
ように、ａ１は、例えばＷＳｉ、Ｗ、Ａｌ、Ｃｕなどの
シリサイドまたは金属で形成されたデータ転送線３６の
配線のピッチでもある。この配線材料の加工は基板とな
る半導体の加工よりもエッチング選択比の確保が難し
く、このため狭ピッチ化が妨げられる。また、データ転
送線のデータ転送線コンタクトとの位置合わせ余裕を確
保する意味でもａ１の狭ピッチ化には困難さが存在す
る。

【００１３】以上のように、ａ１をより小さく形成する
には種々の問題が存在し、高集積化を妨げている。

【００１４】また、微細化されたトンネル酸化膜２５に
ついては、信頼性劣化や動作マージン減少の問題が存在
する。すなわち、従来のＭＯＮＯＳメモリでは、図２８
に示す素子分離端部側で素子分離酸化膜２４の厚さが変
化することやＬＯＣＯＳ形成時のホワイトリボンの残り
のために、トンネル酸化膜２５の膜厚がその中央部の厚
さより薄膜化するか厚膜化して形成される。

【００１５】素子分離酸化膜２４の耐圧を維持するため
には、素子分離酸化膜２４の厚さを確保することが必要
である。素子分離酸化膜２４の厚さの確保から、例えａ
１を小さくしても、素子分離酸化膜２４の上面のうち最
も高い位置とｐ型シリコン領域２３のトンネル酸化膜２
５との接触面の位置との高低差は縮小せず、これにより
トンネル酸化膜２５の膜厚変化領域の幅は減少しない。

【００１６】ここで、素子分離端部側でトンネル酸化膜
２５の膜厚が所定厚より薄く形成されると、その部分に
その中央部より書き込みおよび消去時に大きな電界が印
加されるため、素子分離端部側でのトンネル酸化膜２５
の特性が疲労劣化し、信頼性（寿命）を損なう。

【００１７】逆に、素子分離端部側でトンネル酸化膜２
５の膜厚が所定厚より厚く形成されると、その部分の書
き込み時電界が小さくなるため、素子分離端部側で十分
に書き込みが行われなくなる。このため、書き込み状態
のトランジスタのしきい値電圧は、上記端部側の影響で
低下したものになり、この結果、書き込み状態にあるト
ランジスタのしきい値電圧（以下、書き込みしきい値と
いう。）と消去状態にあるトランジスタのしきい値電圧
（以下、消去しきい値という。）との差が縮小し、動作
マージンが低下してしまう。

【００１８】また、従来のＭＯＮＯＳ膜で用いていたシ
リコン窒化膜２６は、そこで保持された電荷が容易に漏
れてしまうために、微細化に伴い薄膜化するのが困難と
いう問題が存在する。

【００１９】さらに、従来のＭＯＮＯＳ膜においては、
読み出し動作に用いるゲート電圧印加のときに電荷の捕
獲が生じるため、ＡＮＤ型やＮＡＮＤ型メモリセルに用
いるのに適さないという問題がある。

【００２０】すなわち、一般に、ＭＯＮＯＳ膜において
は次のような現象が生じる。電荷蓄積層に正の電荷が蓄
積している状態、すなわち消去状態となっているＭＯＮ
ＯＳメモリセルでは、読み出しのためソースドレイン電
極に対して制御ゲートに正の電圧を印加すると、ソース
ドレインと電気的に接続されたチャネル領域から、電荷
蓄積層に電子がわずかながら注入されてしまいそのメモ
リセルのしきい値が上昇してしまう。換言すると、読み
出しのためメモリセルにストレスを加えていることにな
る。

【００２１】このとき、ゲート電圧が高いほど、電荷蓄
積層・チャネル領域間の電界が強くなるので、注入され
る電流が増加し、同じストレス印加時間でもそのしきい
値の上昇量は大きい。また、電荷蓄積層とチャネル領域
との間の絶縁膜が薄膜化されているほど、同じ電圧でも
強電界になるためこの電流注入が顕著になる。

【００２２】例えば、特開平１１−３３０２７７号公報
の図４に示されているように、従来のシリコン窒化膜を
電荷蓄積層として用いたメモリセルエレメントでは、
２．５Ｖ以下の低い制御電圧でもしきい値上昇が生じて
しまうことが知られている。

【００２３】また、ストレスがあまりかけられていない
状態であって電荷蓄積層に負の電荷が蓄積している状
態、すなわち書込み状態となってから間もないＭＯＮＯ
Ｓメモリセルでは、ソースドレイン電極に対して制御ゲ
ートに負の電圧を印加すると、電荷蓄積層からチャネル
領域ヘ電子が放出、あるいは電荷蓄積層に正孔が注入さ
れてしまいそのメモリセルのしきい値が徐々に低下して
しまう。

【００２４】このとき、ゲート電圧が高いほど、電荷蓄
積層、チャネル領域間の電界が強くなるので、放出され
る電流が増加し、そのしきい値の下降量が大きくなる。

【００２５】上記のようなしきい値変化は、ＡＮＤ型や
ＮＡＮＤ型メモリセルのようなメモリセルが直列または
並列に接続され、それぞれが独立にデータ読み出しをさ
れるメモリセルブロックで特に問題となる。これを図２
９を用いて説明する。

【００２６】図２９（ａ）、（ｂ）において、４５は、
それぞれ、ＮＡＮＤ型ブロック、ＡＮＤ型ブロックで形
成される１つのメモリセルブロックを示している。な
お、同図の各記号に付される括弧内には、読み出し時に
印加される電圧を符号として表示したものが示されてい
る。

【００２７】電荷蓄積電極を有するトランジスタ（不揮
発性メモリセル）Ｍ０、…、Ｍ１５は、電荷蓄積電極に
貯えられた電荷量によってしきい値電圧Ｖｔが変化する
トランジスタである。図９（ａ）では、トランジスタＭ
０、…、Ｍ１５は直列に接続され、その直列の一端が選
択トランジスタＳ１を介してデータ転送線ＢＬ１、ＢＬ
２に接続され、他端が選択トランジスタＳ２を介して共
通ソース線ＳＬに接続される。さらに、メモリセルＭ０
〜Ｍ１５の制御電極は、データ選択線ＷＬ０、…、ＷＬ
１５にそれぞれ接続される。

【００２８】また、データ転送線ＢＬ１、ＢＬ２に接続
されたメモリセルブロック４５から１つのメモリセルブ
ロックを選択するため、選択トランジスタＳ１の制御電
極はブロック選択線ＳＳＬに接続され、選択トランジス
タＳ２の制御電極はブロック選択線ＧＳＬに接続され
る。以上により、いわゆるＮＡＮＤ型メモリセルブロッ
ク４５（点線の領域）が形成される。

【００２９】ブロック選択線ＧＳＬおよびＳＳＬはデー
タ選択線ＷＬ０、…、ＷＬ１５と同一方向に形成され、
データ転送線ＢＬ１、ＢＬ２は、データ選択線ＷＬ０、
…、ＷＬ１５と直交する方向に配置される。メモリセル
ブロック４５内のトランジスタＭ０、…、Ｍ１５は、デ
ータ転送線ＢＬ１、ＢＬ２とデータ選択線ＷＬ０、…、
ＷＬ１５との交点に形成され、それぞれ独立にデータの
保持および呼び出しが可能となっている。

【００３０】このようなＮＡＮＤ配置のメモリセルエレ
メントからデータを読み出す場合を、ＷＬ１４に接続さ
れたトランジスタＭ１４のデータを読み出す場合を例に
挙げて以下説明する。

【００３１】データ読み出しでは、データ転送線ＢＬ１
またはＢＬ２（以下、ＢＬと記して総称する。）に正の
電圧を加え、ＳＬを０Ｖとする。このようにデータ転送
線ＢＬとＳＬとの間に電圧差を与えた状態で、ＷＬ１４
には、その書込みしきい値と消去しきい値の中間の電圧
Ｖｒｅｆをゲート電圧として印加する。このときＳＬと
ＢＬの間に接続されたＭ１４以外のトランジスタ、すな
わちＭ０ないしＭ１３とＭ１５、およびＳ２、Ｓ１を導
通状態に保つことにより、ＢＬとＳＬの間の導通、非導
通を検知してＭ１４の情報を読み出すことができる。

【００３２】すなわち、トランジスタＭ０、…、Ｍ１
３、Ｍ１５については、これをその書込み消去状態（０
／１の記憶状態）によらず導通状態に保つため、それら
のゲート電圧に書込みしきい値よりも高い電圧Ｖｒｅａ
ｄが印加されることが必要となる。このような電圧Ｖｒ
ｅａｄを必要とする読み出し操作を繰り返すことによ
り、トランジスタＭ０、…、Ｍ１３、Ｍ１５のうち消去
しきい値は電荷の捕獲により次第に上昇する。

【００３３】したがって、消去しきい値が書込みしきい
値に近づくためデータが破壊するリードディスターブ
（ｒｅａｄ ｄｉｓｔｕｒｂ）が生じる。このとき、Ｖ
ｒｅａｄはＶｒｅｆよりも高い電圧であるため、ＮＡＮ
Ｄ配置でのリードディスターブは、データを読み出すト
ランジスタよりもそのトランジスタに直列に接続された
非選択トランジスタの方が大きく影響を受ける。

【００３４】このリードディスターブを抑制するためＶ
ｒｅａｄ電圧を低くすると、Ｖｒｅａｄと書込みしきい
値の各セルにおける分布の上限値との差が縮小し、トラ
ンジスタＭ０、…、Ｍ１３、Ｍ１５の駆動電流が低下す
るので、Ｍ１４に接続される直列抵抗成分が大きくなっ
てしまう。この直列抵抗成分が上昇すると、消去しきい
値のセル（導通状態のセル）を読み出す場合のセル電流
をＩｃｅｌｌ、各直列抵抗をＲとして、例えば、Ｍ０を
読み出す場合にはＭ１５を読み出す場合に比較して、Ｒ
×Ｉｃｅｌｌ以上に読み出すメモリセルソース端の電位
が上昇する。このため、Ｍ１５を読み出す場合には、そ
れがＶｒｅｆ以上の消去しきい値を有すると初めて非導
通状態となるが、Ｍ０を読み出す場合には、それがわず
か（Ｖｒｅｆ−Ｒ×Ｉｃｅｌｌ）以上の消去しきい値を
有すると非導通状態となり、消去状態（導通状態）が書
き込み状態（非導通状態）として誤読み出しされてしま
う問題が生じる。

【００３５】さらに、Ｒによって、ＢＬ、ＳＬ間を流れ
る電流が小さくなるので、消去しきい値（導通状態）の
メモリセルを読み出した場合と書き込みしきい値（非導
通状態）のメモリセルを読み出した場合のＢＬでの電位
の差が小さくなり、読み出し電圧マージンが低下し、読
み出し時間が増大してしてしまう問題がある。

【００３６】また、図２９（ｂ）は、電荷蓄積電極を有
する不揮発性メモリセルであるＭＯＳトランジスタＭ
０、…、Ｍ１５が並列に接続された、いわゆるＡＮＤ型
メモリセルブロックを示す図である。この場合も、図２
９（ａ）におけるＮＡＮＤ型メモリセルと類似する問題
がある。これを以下に説明する。

【００３７】並列接続されたＭＯＳトランジスタＭ０、
…、Ｍ１５は、その一端が選択トランジスタＳ１を介し
てデータ転送線ＢＬ１に接続され、他端が選択トランジ
スタＳ２を介して共通ソース線ＳＬに接続される。な
お、この他の符号、接続関係については、図２９（ａ）
の場合と同様である。

【００３８】このようなＡＮＤ配置のメモリセルエレメ
ントからデータを読み出す場合を、ＷＬ１４に接続され
たトランジスタＭ１４のデータを読み出す場合を例に挙
げて説明する。

【００３９】データ読み出しでは、データ転送線ＢＬ１
に正の電圧を加え、ＳＬを０Ｖとする。ＢＬ１とＳＬと
の間に電圧を与えた状態で、ＷＬ１４には、その書込み
しきい値と消去しきい値の中間の電圧Ｖｒｅｆをゲート
電圧として印加する。このとき、ＳＬとＢＬの間に接続
されたＭ１４以外のメモリセルトランジスタ、すなわち
Ｍ０ないしＭ１３とＭ１５を非導通状態にし、かつ選択
トランジスタＳ２とＳ１を導通状態に保ち、ＢＬとＳＬ
の間の導通、非導通状態を検知することによってＭ１４
の情報を読み出すことができる。

【００４０】すなわち、トランジスタＭ０、…、Ｍ１
３、Ｍ１５については、これをその書込み消去状態（０
／１の記憶状態）によらず非導通状態に保つため、それ
らのゲート電圧として消去しきい値よりも低い電圧Ｖｒ
ｅａｄ２が印加されることが必要となる。このような電
圧Ｖｒｅａｄを必要とする読み出し操作を繰り返すこと
により、トランジスタＭ０、…、Ｍ１３、Ｍ１５の書き
込みしきい値は電荷のトラップにより次第に低下する。

【００４１】したがって、書込みしきい値が消去しきい
値に近づくためデータが破壊するリードディスターブが
生じる。このとき、Ｖｒｅａｄ２はＶｒｅｆよりも低い
電圧であるため、ＡＮＤ配置でのリードディスターブ
は、データを読み出すトランジスタよりもそのトランジ
スタに並列に接続された非選択トランジスタの方が大き
く影響を受ける。

【００４２】このリードディスターブを抑制するためＶ
ｒｅａｄ２電圧を高くすると、Ｖｒｅａｄ２と消去しき
い値の各セルにおける分布の下限値との差が縮小し、ト
ランジスタＭ０、…、Ｍ１３、Ｍ１５を十分に遮断でき
なくなりリーク電流が流れる。このリーク電流は、Ｍ１
４を流れる電流に加算されてＢＬとＳＬとの間を流れる
が、その大きさはトランジスタＭ０、…、Ｍ１３、Ｍ１
５の書き込み／消去の状態に依存するものであり、消去
状態のトランジスタ数が多いほど大きくなる。

【００４３】したがって、このリーク電流分の増大によ
り、消去状態のメモリセルを読み出した場合と書き込み
状態のメモリセルを読み出した場合とのＢＬの電位の差
が小さくなり、読み出し電圧マージンが低下し誤読み出
しが生じてしまう問題がある。

【００４４】なお、上記とは異なるタイプの浮遊ゲート
電極を蓄積電極として用いたＥＥＰＲＯＭでも、蓄積電
極と制御電極の間にＯＮＯ（ＳｉＯ２−ＳｉＮ−ＳｉＯ
２）膜を用いた場合には、そのＳｉＮ膜において電荷の
捕獲が生じやすいことから、書き込みおよび消去時にＯ
ＮＯ膜中に電荷が蓄積され、メモリセルたるトランジス
タのしきい値が変動してしまう問題が生じる。

【００４５】以上述べたように、従来のメモリセルを高
集積化、微細化しようとすると、データ選択線方向に縮
小するのが困難な問題が存在し、素子分離端部を起因と
して信頼性が低下したり、書き込み消去しきい値マージ
ンが低下する問題があった。また、従来のＳｉＮ膜を半
導体メモリの電荷蓄積層、または層間膜に用いた場合に
は、複数個直列または並列接続したメモリブロックをマ
トリックスに形成した半導体メモリに適さないという問
題があった。

【００４６】本発明は、上記の問題を解決すべくなされ
たもので、情報を記憶する半導体装置およびその製造方
法に係り、特に、素子信頼性を維持しつつ高集積化する
ことが可能な半導体装置およびその製造方法を提供する
ことを目的とする。

【００４７】

【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る半導体装置は、電気的に情報を書込み
消去可能な半導体装置において、電荷の量によって情報
を記憶する電荷蓄積層を有するメモリエレメントを具備
し、前記メモリエレメントは、その電荷蓄積層にシリコ
ン、窒素、および水素を含み、かつ、前記電荷蓄積層は
シリコンおよび窒素が第１および第２に多い構成元素で
あり、かつ、前記電荷蓄積層中のシリコンと水素との結
合の体積密度が１×１０^２０ｃｍ^‐３以下であることを
特徴とする。（請求項１）。

【００４８】これにより、電荷蓄積層の電荷保持特性が
向上するので信頼性を向上させることができる。よっ
て、同じ保持特性を得るのに、従前よりも電荷蓄積層を
薄膜化することが可能となり、より低い電圧で書き込み
および消去を行うことができる。これにより、絶縁耐圧
が低い、狭い素子分離膜の間隔を用いることができ、十
分なメモリセル動作マージンを得ることができ、よりメ
モリセルを縮小化することが可能となる。したがって、
素子信頼性を維持しつつ高集積化することが可能にな
る。

【００４９】また、電気的に情報を書込み消去可能な半
導体装置において、電荷の量によって情報を記憶する電
荷蓄積層を有するメモリエレメントを具備し、前記メモ
リエレメントは、その電荷蓄積層がシリコン窒化層から
なり、かつ、前記電荷蓄積層中のシリコンと水素との結
合の体積密度がシリコン原子数と窒素原子数との和の体
積密度の１／５０以下であることを特徴とする（請求項
２）。

【００５０】この手段によっても上記の請求項１に記載
の手段によるのと同様の作用により素子信頼性を維持し
つつ高集積化することが可能になる。

【００５１】また、半導体領域上に形成された電気的に
情報を書込み消去可能な半導体装置において、電荷の量
によって情報を記憶する電荷蓄積層を有するメモリエレ
メントを具備し、前記メモリエレメントは、前記電荷蓄
積層と、制御ゲートと、前記半導体領域を基準として前
記電荷蓄積層の前記制御ゲート側に形成された絶縁層と
を有する電界効果トランジスタであり、さらに、前記絶
縁層にシリコン、窒素、および水素を含み、かつ、前記
絶縁層はシリコンおよび窒素が第１および第２に多い構
成元素であり、かつ、前記絶縁層中のシリコンと水素と
の結合の体積密度が１×１０^２０ｃｍ^‐３以下であるこ
とを特徴とする（請求項９）。

【００５２】これにより、電荷蓄積層の制御ゲート側に
形成された絶縁層は、電子がまだ捕獲されていないトラ
ップの密度が低くなる。よって、従来例と等しい膜厚の
ＯＮＯ膜を用いても、ＯＮＯ膜を通じて浮遊ゲートから
漏れる電子を減らすことができ、より電荷の保持特性が
良くなり、かつ、ＯＮＯ膜の薄膜化によりメモリセルの
縮小化が可能になる。したがって、素子信頼性を維持し
つつ高集積化することが可能になる。

【００５３】また、半導体領域上に形成された電気的に
情報を書込み消去可能な半導体装置において、電荷の量
によって情報を記憶する電荷蓄積層を有するメモリエレ
メントを具備し、前記メモリエレメントは、前記電荷蓄
積層と、制御ゲートと、前記半導体領域を基準として前
記電荷蓄積層の前記制御ゲート側に形成された絶縁層と
を有する電界効果トランジスタであり、かつ、前記絶縁
層がシリコン窒化層からなり、かつ、前記絶縁層中のシ
リコンと水素との結合の体積密度がシリコン原子数と窒
素原子数との和の体積密度の１／５０以下であることを
特徴とする（請求項１０）。

【００５４】この手段によっても上記の請求項９に記載
の手段によるのと同様の作用により素子信頼性を維持し
つつ高集積化することが可能になる。

【００５５】また、電気的に情報を書込み消去可能な半
導体装置において、電荷の量によって情報を記憶する電
荷蓄積層を有するメモリエレメントを具備し、前記メモ
リエレメントは、前記電荷蓄積層と、制御ゲートと、前
記電荷蓄積層について前記制御ゲートとは異なる側に形
成されたチャネルとを有する電界効果トランジスタであ
り、その電荷蓄積層は絶縁体膜からなり、かつ前記制御
ゲートより内側に形成されていることを特徴とする（請
求項１６）。

【００５６】これにより、制御ゲート辺縁での電界の広
がり効果が減衰し、ゲート素子分離端での電界集中およ
び電界低下に起因する書込みしきい値の低下現象、いわ
ゆる、サイドウォーク（sidewalk）現象が生じにくくな
るため、より信頼性の高いトランジスタを形成すること
ができる。したがって、素子信頼性を維持しつつ高集積
化することが可能になる。

【００５７】また、電流端子を直列または並列に接続さ
れた複数のメモリエレメントと、前記直列または並列に
接続された複数のメモリエレメントの接続端に電流端子
の一方が接続された単数または複数直列の選択スイッチ
ング素子とを有するデータ再書き込み可能な第１のメモ
リセルユニットと、電流端子を直列または並列に接続さ
れた複数のメモリエレメントと、前記直列または並列に
接続された複数のメモリエレメントの接続端に電流端子
の一方が接続された単数または複数直列の選択スイッチ
ング素子とを有するデータ再書き込み可能な第２のメモ
リセルユニットとを具備し、前記第１および第２のメモ
リセルユニットは、前記複数のメモリエレメントと接続
される側とは異なる側で前記選択スイッチング素子の他
方の電流端子が互いに接続されており、かつ、前記メモ
リセルユニットは、データ転送線と直行する方向に複数
並列に形成され、前記データ転送線とデータ選択線は、
それぞれ複数個のメモリエレメントと接続され、前記選
択スイッチング素子は、制御電極を有し、前記制御電極
に接続される制御線は、前記データ選択線と平行に形成
され、前記データ選択線に沿った前記メモリエレメント
の最小ピッチは、前記データ選択線の最小ピッチよりも
小さいことを特徴とする（請求項２４）。

【００５８】第１および第２のメモリセルエレメントと
選択スイッチング素子の上記のような配置により、デー
タ選択線に沿ったメモリエレメントの最小ピッチが、デ
ータ選択線の最小ピッチよりも小さいピッチとなる配置
が実現され得る。したがって、素子信頼性を維持しつつ
高集積化することが可能になる。

【００５９】また、本発明に係る半導体装置の製造方法
は、レジスト材を積層膜上に塗布する工程と、前記塗布
されたレジスト材をストライプ状に、かつ残されるレジ
スト材の面積が除去されるレジスト材の面積より狭くな
るようにパターニングする工程と、前記ストライプ状に
パターニングされたレジスト材をマスクに前記積層膜の
上層側をエッチングする工程と、前記エッチングされた
積層膜のエッチング側面に接して、かつ前記エッチング
側面に接する側とは異なる側が互いに接することなく絶
縁膜を形成する工程と、前記形成された絶縁膜をマスク
に前記積層膜をその下層側を含めてエッチングする工程
とを有することを特徴とする（請求項３０）。

【００６０】これにより、セルトランジスタのチャネル
幅を、露光量で線幅が大きく変化するリソグラフィでな
く、絶縁膜のマスク材により決定し得、より高精度、高
密度に形成することができる。したがって、素子信頼性
を維持しつつ高集積化することが可能になる。

【００６１】

【発明の実施の形態】本発明の好ましい実施形態とし
て、請求項１または２において、前記メモリエレメント
は、前記電荷蓄積層と制御ゲートとを有する電界効果ト
ランジスタである。

【００６２】また、本発明の好ましい実施形態として、
請求項１または２において、電流端子を直列または並列
に接続された複数のメモリエレメントと、前記直列また
は並列に接続された複数のメモリエレメントの接続端に
電流端子の一方が接続された単数または複数直列の選択
スイッチング素子とを有するデータ再書き込み可能な第
１のメモリセルユニットと、電流端子を直列または並列
に接続された複数のメモリエレメントと、前記直列また
は並列に接続された複数のメモリエレメントの接続端に
電流端子の一方が接続された単数または複数直列の選択
スイッチング素子とを有するデータ再書き込み可能な第
２のメモリセルユニットとを具備し、前記第１および第
２のメモリセルユニットは、前記複数のメモリエレメン
トと接続される側とは異なる側で前記選択スイッチング
素子の電流端子の他方が互いに接続されており、かつ、
前記複数のメモリエレメントがそれぞれ前記電荷蓄積層
と制御ゲートとを有する電界効果トランジスタである。

【００６３】また、本発明の好ましい実施形態として、
請求項４において、前記選択スイッチング素子は、前記
メモリセルユニットと同じ導電型ウェル上に形成された
電界効果トランジスタである。

【００６４】また、本発明の好ましい実施形態として、
請求項４において、前記メモリセルユニットは、データ
転送線と直行する方向に複数並列に形成され、前記デー
タ転送線とデータ選択線は、それぞれ複数個のメモリエ
レメントと接続され、前記選択スイッチング素子は、制
御電極を有し、前記制御電極に接続される制御線は、前
記データ選択線と平行に形成される。

【００６５】また、本発明の好ましい実施形態として、
請求項５において、前記選択スイッチング素子の前記制
御電極は、前記ウェルに印加される電圧に対して負の電
圧となる。

【００６６】また、本発明の好ましい実施形態として、
請求項５において、前記メモリエレメントの前記制御電
極と前記電荷蓄積層との間に流れる電流は、前記メモリ
エレメントの前記電荷蓄積層と前記ウェルとの間に流れ
る電流以上となる。

【００６７】また、本発明の好ましい実施形態として、
請求項９または１０において、電流端子を直列または並
列に接続された複数のメモリエレメントと、前記直列ま
たは並列に接続された複数のメモリエレメントの接続端
に電流端子の一方が接続された単数または複数直列の選
択スイッチング素子とを有するデータ再書き込み可能な
第１のメモリセルユニットと、電流端子を直列または並
列に接続された複数のメモリエレメントと、前記直列ま
たは並列に接続された複数のメモリエレメントの接続端
に電流端子の一方が接続された単数または複数直列の選
択スイッチング素子とを有するデータ再書き込み可能な
第２のメモリセルユニットとを具備し、前記第１および
第２のメモリセルユニットは、前記複数のメモリエレメ
ントと接続される側とは異なる側で前記選択スイッチン
グ素子の電流端子の他方が互いに接続されており、か
つ、前記複数のメモリエレメントが、それぞれ、前記電
荷蓄積層と、制御ゲートと、前記半導体領域を基準とし
て前記電荷蓄積層の前記制御ゲート側に形成された絶縁
層とを有する電界効果トランジスタである。

【００６８】また、本発明の好ましい実施形態として、
請求項１１において、前記選択スイッチング素子は、前
記メモリセルユニットと同じ導電型ウェル上に形成され
た電界効果トランジスタである。

【００６９】また、本発明の好ましい実施形態として、
請求項１２において、前記メモリセルユニットは、デー
タ転送線と直行する方向に複数並列に形成され、前記デ
ータ転送線とデータ選択線は、それぞれ複数個のメモリ
エレメントと接続され、前記選択スイッチング素子は、
制御電極を有し、前記制御電極に接続される制御線は、
前記データ選択線と平行に形成される。

【００７０】また、本発明の好ましい実施形態として、
請求項１２において、前記選択スイッチング素子の前記
制御電極は、前記ウェルに印加される電圧に対して負の
電圧となる。

【００７１】また、本発明の好ましい実施形態として、
請求項１１において、前記メモリエレメントの前記制御
電極と前記電荷蓄積層との間に流れる電流は、前記メモ
リエレメントの前記電荷蓄積層と基板との間に流れる電
流以上となる。

【００７２】また、本発明の好ましい実施形態として、
請求項１６において、前記電荷蓄積層は、前記電界効果
トランジスタの前記制御ゲートから前記チャネルまでの
シリコン酸化膜に換算した実効絶縁体膜厚をｔとして、
０．４ｔ以上前記制御ゲートよりも内側に形成されてい
る。

【００７３】また、本発明の好ましい実施形態として、
請求項１６において、前記電荷蓄積層は、シリコン窒化
層からなる。

【００７４】また、本発明の好ましい実施形態として、
請求項１６において、電流端子を直列または並列に接続
された複数のメモリエレメントと、前記直列または並列
に接続された複数のメモリエレメントの接続端に電流端
子の一方が接続された単数または複数直列の選択スイッ
チング素子とを有するデータ再書き込み可能な第１のメ
モリセルユニットと、電流端子を直列または並列に接続
された複数のメモリエレメントと、前記直列または並列
に接続された複数のメモリエレメントの接続端に電流端
子の一方が接続された単数または複数直列の選択スイッ
チング素子とを有するデータ再書き込み可能な第２のメ
モリセルユニットとを具備し、前記第１および第２のメ
モリセルユニットは、前記複数のメモリエレメントと接
続される側とは異なる側で前記選択スイッチング素子の
他方の電流端子が互いに接続されており、かつ、前記複
数のメモリエレメントが、それぞれ、前記電荷蓄積層
と、制御ゲートと、前記電荷蓄積層について前記制御ゲ
ートとは異なる側に形成されたチャネルとを有する電界
効果トランジスタである。

【００７５】また、本発明の好ましい実施形態として、
請求項１９において、前記選択スイッチング素子は、前
記メモリセルユニットと同じ導電型ウェル上に形成され
た電界効果トランジスタである。

【００７６】また、本発明の好ましい実施形態として、
請求項２０において、前記メモリセルユニットは、デー
タ転送線と直行する方向に複数並列に形成され、前記デ
ータ転送線とデータ選択線は、それぞれ複数個のメモリ
エレメントと接続され、前記選択スイッチング素子は、
制御電極を有し、前記制御電極に接続される制御線は、
前記データ選択線と平行に形成される。

【００７７】また、本発明の好ましい実施形態として、
請求項２０において、前記選択スイッチング素子の前記
制御電極は、前記ウェルに印加される電圧に対して負の
電圧となる。

【００７８】また、本発明の好ましい実施形態として、
請求項１６において、前記メモリエレメントの前記制御
電極と前記電荷蓄積層との間に流れる電流は、前記メモ
リエレメントの前記電荷蓄積層と基板との間に流れる電
流以上となる。

【００７９】また、本発明の好ましい実施形態として、
請求項２４において、前記選択スイッチング素子は、し
きい値が異なる２つのＭＩＳＦＥＴの電流端子を直列に
接続して形成される。

【００８０】また、本発明の好ましい実施形態として、
請求項２５において、前記メモリセルユニットは、２つ
直列の選択スイッチング素子を有し、その一方の端は前
記メモリエレメントに接続され、他方の端は前記データ
転送線に接続され、前記データ選択線方向に隣接し異な
るデータ転送線に接続された２つの前記メモリセルユニ
ットは、前記データ転送線に接続される選択スイッチン
グ素子のしきい値がメモリ側に接続される選択スイッチ
ング素子のしきい値よりもともに大きくなる。

【００８１】また、本発明の好ましい実施形態として、
請求項２または１０において、前記電荷蓄積層として形
成されるシリコン窒化層は、ＳｉｘＨｙＢｚ（Ｂ：ハロ
ゲン、かつｚ＞ｙ）なる化合物を用いた化学気相成長法
によって形成され、かつ、膜中のシリコン−水素結合が
１×２０ｃｍ^−３以下である。

【００８２】また、本発明の好ましい実施形態として、
請求項２または１０において、前記電荷蓄積層として形
成されるシリコン窒化層は、膜中のハロゲン濃度が１×
１９ｃｍ^−３以上である。

【００８３】また、本発明の好ましい実施形態として、
請求項２または１０において、前記電荷蓄積層として形
成されるシリコン窒化層は、その厚さ全体のうち下面か
ら１０％もしくはそれより上部側においてハロゲンが１
×２０ｃｍ^−３以上含まれる層を５ｎｍ以下膜厚で有
し、前記シリコン窒化層のうちのそれ以外は、ハロゲン
をｌ×２０ｃｍ^−３以下含むシリコン窒化層にて形成さ
れている。

【００８４】以下、本発明の実施形態を図面を参照しな
がら説明する。 （第１の実施の形態）

【００８５】図１は、本発明の第１の実施形態たる半導
体装置で用いられるメモリセルブロックの等価回路図で
あり、図２は、同じくそのメモリセルブロックの構造を
示す概略的な平面図である。なお、図２７ないし図２９
と同一の部分には、同一符号をつけて詳しい説明を省略
する。また、図の記号の添え字は、用いられている素子
のブロック内での位置の違いを表わすためのものであ
り、主記号が同じものは同じ材質の材料を示している。

【００８６】図１、図２に示すように、データ転送線コ
ンタクト３０ｄ一つあたり二つのメモリセルストリング
が並列に接続されていること、およびブロック選択トラ
ンジスタの制御配線ＳＳＬ１、ＳＳＬ２が２つ直列に形
成されている点が、前記従来例と異なっている。なお、
図１、図２は、やや詳しくは、それぞれＮＡＮＤセルブ
ロック４５の等価回路および平面図であり、図２は、図
１のセルブロックを２つ並列した構造を示しており、特
に、図２では、セル構造をわかりやすくするために、ゲ
ート電極２７よりも下の構造のみを示してある。

【００８７】図１に示すように、このメモリセルブロッ
クは、電荷蓄積電極２６を有する電界効果トランジスタ
（不揮発性メモリセル）第１列Ｍ０、…、Ｍ１５が直列
に接続され、その直列端の一方が、直列に接続された選
択トランジスタＳＳ１およびＳＳ２を介してデータ転送
線ＢＬに接続され、直列端の他方が選択トランジスタＧ
Ｓ１を介して共通ソース線ＳＬに接続される。

【００８８】また、この第１列と平行に、電荷蓄積電極
２６を有する電界効果トランジスタ（不揮発性メモリセ
ル）第２列Ｍ０、…、Ｍ１５が直列に接続され、その直
列端の一方が、直列に接続された選択トランジスタＳＳ
３およびＳＳ４を介してデータ転送線ＢＬに接続され、
直列端の他方が選択トランジスタＧＳ２を介して共通ソ
ース線ＳＬに接続される。なお、第１列、第２列のトラ
ンジスタＭ０、…、Ｍ１５、および選択トランジスタＳ
Ｓ１、…、ＳＳ４は、同一のｐ型ウエル上に形成されて
いる。

【００８９】トランジスタＭ０、…、Ｍ１５の制御電極
は、データ選択線ＷＬ０、…、ＷＬ１５にそれぞれ接続
される。また、データ転送線ＢＬに接続された複数のメ
モリセルブロックから１つのメモリセルブロックを選択
するため、選択トランジスタＳＳ１およびＳＳ３の制御
電極はブロック選択線ＳＳＬ１に接続され、選択トラン
ジスタＳＳ２およびＳＳ４の制御電極はブロック選択線
ＳＳＬ２に接続される。なお、選択トランジスタＳＳ１
は、ＳＳ２よりもしきい値が低い例えばデプレッション
（Depletion）型のトランジスタであり、また、ＳＳ４
もＳＳ３よりもしきい値が低い例えばデプレション型の
トランジスタである。

【００９０】選択トランジスタＧＳ１、ＧＳ２の制御電
極はブロック選択線ＧＳＬに接続される。

【００９１】なお、上記で、ブロック選択線ＳＳＬ１、
ＳＳＬ２、ＧＳＬは、データ選択線ＷＬ０、…、ＷＬ１
５と同一方向に形成されることが、高集積化には望まし
い。

【００９２】以上の構成により、ＮＡＮＤ型メモリセル
ブロック４５（点線の領域）が形成される。

【００９３】なお、この実施の形態では、メモリセルブ
ロック４５に２×１６＝２^５個のメモリセルが存在する
例を示したが、データ転送線およびデータ選択線に接続
されるメモリセルの数は複数であればよく、２^ｎ個（ｎ
は正の整数）であればアドレスデコードをする上では望
ましい。

【００９４】次に、この実施形態に係るメモリセルブロ
ックの構造について、さらに詳しく、図３、図４をも参
照して説明する。図３（ａ）、図３（ｂ）は、それぞ
れ、図２中のＢ−Ｂａ断面、Ｃ−Ｃａ断面の矢視図であ
り、図４は、図２中のＡ−Ａａ断面の矢視図である。Ｂ
−Ｂａ断面はメモリセル部の断面図であり、Ｃ−Ｃａ断
面はデータ転送部の断面である。

【００９５】図２、図３（ａ）、（ｂ）、図４に示すよ
うに、例えば、ボロン不純物濃度が１０^１４ｃｍ^−３か
ら１０^１９ｃｍ^‐３の間のｐ型シリコン領域２３には、
例えば、０．５から１５ｎｍの厚さのシリコン酸化膜ま
たはオキシナイトライド膜２５、２５_ＳＳＬ１、２５
_ＳＳＬ２、２５_ＧＳＬが形成され、このうち２５がトン
ネルゲート絶縁膜となる。

【００９６】ここで、シリコン酸化膜またはオキシナイ
トライド膜２５_ＳＳＬ１、２５_{ＳＳ Ｌ２}、２５
_ＧＳＬは、トンネルゲート絶縁膜２５よりも例えば３ｎ
ｍ以上厚く形成されており、シリコン酸化膜またはオキ
シナイトライド膜２５_ＳＳＬ１、２５ _ＳＳＬ２、２５
_ＧＳＬを流れる誤書込みや誤消去の電流をトンネルゲー
ト絶縁膜２５よりも減少させるように形成されている。

【００９７】さらに、トンネルゲート絶縁膜２５の上層
には、例えばシリコン窒化膜からなる電荷蓄積層２６が
４ｎｍから５０ｎｍの厚さで選択的に形成されている。
また、さらにその上層には、例えば、厚さ０．５ｎｍか
ら３０ｎｍの間のシリコン酸化膜またはオキシナイトラ
イド膜からなるブロック絶縁膜４０を介して、例えば、
リン、ヒ素、またはボロンが１０^１７ｃｍ^−３から１０
^２ｌｃｍ^−３不純物添加されたポリシリコン層４１が１
０ｎｍから５００ｎｍの厚さで形成されている。

【００９８】ポリシリコン層４１は、シリコン酸化膜ま
たはオキシナイトライド膜２５_{ＳＳ Ｌ１}、２
５_ＳＳＬ２、２５_ＧＳＬの上面にも接して形成されてい
る。トンネルゲート絶縁膜２５、電荷蓄積層２６、ブロ
ック絶縁膜４０、ポリシリコン層４１は、例えばシリコ
ン酸化膜からなる素子分離絶縁膜２４が形成されていな
い領域上に、ｐ型シリコン領域２３と自己整合的に形成
されている。これは、例えば、ｐ型シリコン領域２３に
トンネルゲート絶縁膜２５、電荷蓄積層２６、ブロック
絶縁膜４０、ポリシリコン層４１を全面堆積した後、パ
ターニングしてｐ型シリコン領域２３に達するまで、例
えば０．０５〜０．５μｍの深さでエッチングし、絶縁
膜２４を埋め込むことで形成することができる。

【００９９】このようにすると、トンネルゲート絶縁膜
２５、電荷蓄積層２６、ブロック絶縁膜４０、ポリシリ
コン層４１を段差のない平面に全面形成できるので、よ
り均一性の向上した特性のそろった成膜を行うことがで
きる。

【０１００】さらに、ポリシリコン層４１の上層には、
例えば、リン、ヒ素、またはボロンを１０^１７〜１０
^２ｌｃｍ^−３不純物添加したポリシリコン、あるいは、
ＷＳｉ（タングステンシリサイド）とポリシリコンとの
スタック構造、またあるいは、ＮｉＳｉ、ＭｏＳｉ、Ｔ
ｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造からな
る制御ゲート２７が１０ｎｍから５００ｎｍの厚さで形
成されている。

【０１０１】この制御ゲート２７は、図２において隣接
するメモリセルブロックで接続されるように紙面左右方
向にブロック境界まで形成されており、データ選択線Ｗ
Ｌ０、…、ＷＬ１５およびブロック選択線ＳＳＬ、ＧＳ
Ｌを形成している。

【０１０２】なお、ｐ型シリコン領域２３は、ｎ型シリ
コン領域２２によってｐ型半導体基板２１と独立に電圧
印加できるようになっていることが、消去時の昇圧回路
負荷を減らし消費電力を抑えるためには望ましい。

【０１０３】この実施の形態のゲート形状では、ｐ型シ
リコン領域２３の側壁が絶縁膜２４で覆われているの
で、制御ゲート２７を形成する前のエッチングでｐ型シ
リコン領域２３が露出することがなく、制御ゲート２７
がｐ型シリコン領域２３よりも下に来ることを防ぐこと
ができる。よって、ｐ型シリコン領域２３と絶縁膜２４
との境界でのゲート電界集中が発生しにくく、またしき
い値の低下した寄生トランジスタも生じにくい。

【０１０４】さらに、図３（ａ）に示すように、電荷蓄
積層２６の素子分離絶縁膜２４に接した側壁は、ゲート
電極４１（上記では、ポリシリコン層。以下では適宜、
ゲート電極という。）よりも内側に形成され、かつｐ型
シリコン領域２３よりも内側に形成されている。このよ
うな電荷蓄積層２６の形成は、本実施形態のひとつの特
徴として採り得るものであり、その程度は１から５０ｎ
ｍの範囲でゲート電極４１より内側である。

【０１０５】ここで、ゲート電極４１辺縁の電気力線は
等角写像を用いて近似的に求めることができる。すなわ
ち、（シリコン酸化膜（ブロック絶縁膜）４０の膜厚）
＋（電荷蓄積層２６の膜厚）×（シリコン酸化膜の誘電
率）／（電荷蓄積層２６の誘電率）＋（シリコン酸化膜
２５の膜厚〉をｔ_{ｔｏｔａｌ}として、ゲート電極４１端
から（ａ・ｔ_{ｔｏｔａｌ}／２π）だけ入った部分の電気
力線は、ゲート周辺側に中心部で（ａ・ｔ_{ｔｏｔａｌ}／
２π）×２／ｅｘｐ（ａ＋１）だけ膨らむことが判って
いる。

【０１０６】よって、０．４ｔ_{ｔｏｔａｌ}以上電荷蓄積
層２６をゲート電極４１の端から内側に形成することに
よって、電荷蓄積層２６たるシリコン窒化膜辺縁への電
気力線の垂直成分の弱まりをその平面部の５％以下に抑
えることができる。このようにすることによってゲート
電極４１辺縁での電界の広がり効果が減衰し、結果、通
常５％程度存在する構造ばらつきに比較して無視できる
ようなものになるために望ましい。

【０１０７】これらにより、ゲート素子分離端での電界
集中および電界低下に起因する書込みしきい値の低下現
象、いわゆる、サイドウォーク（sidewalk）現象が生じ
にくくなるため、より信頼性の高いトランジスタを形成
することができる。また、素子分離端でのゲート端部の
しきい値が上昇し平面部のしきい値とより一致するよう
になるため、より書き込みしきい値のマージンを大きく
確保することができ、さらに、端の形状効果によりしき
い値が変動する影響を緩和することができる。

【０１０８】また、図４に示すように、これらゲート電
極４１の両側には、例えば５ｎｍから２００ｎｍの厚さ
のシリコン窒化膜またはシリコン酸化膜からなる側壁絶
縁膜４３が形成され、さらにこれらに挟まれてソースま
たはドレイン電極となるｎ型拡散層２８が形成されてい
る。

【０１０９】これら拡散層２８、電荷蓄積層２６、およ
び制御ゲート２７により、電荷蓄積層２６に蓄積された
電荷量を情報とするＭＯＮＯＳ型ＥＥＰＲＯＭセルが形
成されており、そのゲート長としては、０．５μｍ以下
０．０１μｍ以上とすることができる。これらソースド
レインｎ型拡散層２８は、例えばリンやヒ素、アンチモ
ンの表面濃度が１０^１７ｃｍ^‐３から１０^２１ｃｍ^−３
となるように、かつ深さが１０ｎｍから５００ｎｍの間
となるように形成されている。さらに、これらｎ型拡散
層２８は隣接するメモリセル同士で共有され、ＮＡＮＤ
接続が実現されている。

【０１１０】また、図２、図４において、制御ゲート２
７_ＳＳＬ１、２７_ＳＳＬ２、２７_{Ｇ ＳＬ}は、それぞれＳ
ＳＬ１、ＳＳＬ２、ＧＳＬに相当するブロック選択線に
接続されたゲート電極であり、上記のＭＯＮＯＳ型ＥＥ
ＰＲＯＭの制御ゲート２７と同層で形成されている。制
御ゲート２７_ＳＳＬ１、２７_ＳＳＬ２、２７_ＧＳＬのゲ
ート長は、メモリセルのゲート電極２７のゲート長より
も長く、例えば、１μｍ以下０．０２μｍ以上に形成す
ることにより、ブロック選択時と非選択時のオンオフ比
を大きく確保でき、誤書き込みや誤読み出しを防止でき
る。

【０１１１】本実施形態では、選択トランジスタＳＳ２
およびＳＳ３のしきい値の最低値が、ＳＳ１およびＳＳ
４のしきい値の最高値よりも高く設定されており、この
ため、例えばＳＳ１およびＳＳ４の方が０．０５μｍ以
上短いゲート長で形成されているところに特徴がある。
これにより、ＳＳ１およびＳＳ４の方が短チャネル効果
が著しく、よりしきい値が低いトランジスタを形成する
ことができる。

【０１１２】また、図２に示すように、隣接するデータ
転送線コンタクト３０ｄに接続されるＮＡＮＤメモリセ
ル列では、ＳＳＬｘ（ｘ＝１、２、３、４）のパターン
が線対称となっている。これにより、制御ゲート２７
_ＳＳＬ１、２７_ＳＳＬ２のパターン周期をメモリセル列
のピッチの２倍まで緩和することができ、メモリセル列
と同じピッチのリソグラフィを必要とせず、より緩いリ
ソグラフィで形成することができる。

【０１１３】ここで、また、データ転送線コンタクト３
０ｄ周辺の素子配置および構造について図５をも参照し
てさらに説明する。図５は、データ転送線コンタクト３
０ｄ周辺の素子配置および構造を示す平面図である。

【０１１４】図５において、太い破線で囲まれた領域７
８は、例えば、チャネルボロン濃度が低いか、リンまた
はヒ素を注入することによって、しきい値を低下させた
領域を示しており、ゲート電極２７_ＳＳＬ１、２７
_ＳＳＬ２のパターンのゲート長が短い領域を覆うように
形成されている。勿論、ＳＳ１、ＳＳ２、ＳＳ３、ＳＳ
４のゲート長を変化させ短チャネル効果によってしきい
値に差を付ける方法（上記ですでに説明）と、この不純
物添加によってしきい値に差を付ける方法とは独立に実
施することができる。

【０１１５】また、図５に示すように、データ転送線コ
ンタクト３０ｄ列に対して線対称に制御ゲート２７
_ＳＳＬ１、２７_ＳＳＬ２、および領域７８のパターンを
形成することによって、パターン間の間隔ｃ１、ｄ１を
データ選択線ピッチｂ１以上に低下させることができ
る。よって、領域７８については、制御ゲート２７形成
よりもより低い解像度のリソグラフィを用いて安価にパ
ターン形成することができる。

【０１１６】また、図４に示すように、隣接する側壁４
３との間には、電荷蓄積層２６が形成されていないの
で、その領域に電子が蓄積することにより生じるソース
ドレイン領域の抵抗上昇を防ぐことができる。

【０１１７】また、制御ゲート２７_ＳＳＬ１の片側に形
成されたソースまたはドレイン電極となるｎ型拡散層２
８ｄは、例えば、タングステンやタングステンシリサイ
ド、チタン、チタンナイトライド、またはアルミニウム
からなるデータ転送線３６_{Ｂ Ｌ}と、コンタクト３１ｄを
介して接続されている。ここで、データ転送線３６_{Ｂ Ｌ}
は、隣接するメモリセルブロックで接続されるように、
図２において紙面上下方向にブロック境界まで形成され
ている。

【０１１８】一方、制御ゲート２７_ＧＳＬの片側に形成
されたソースまたはドレイン電極となるｎ型拡散層２８
ｓは、コンタクト３１ｓを介してソース線となるＳＬと
接続されている。このソース線ＳＬは、隣接するメモリ
セルブロックで接続されるように、図２において紙面左
右方向にブロック境界まで形成されている。勿論、ｎ型
拡散層２８ｓを紙面左右方向にブロック境界まで形成す
ることにより、ソース線としてもよい。

【０１１９】これらＢＬコンタクトおよびＳＬコンタク
トは、例えばｎ型またはｐ型にドープされたポリシリコ
ンやタングステン、およびタングステンシリサイド、Ａ
ｌ、ＴｉＮ、Ｔｉなどが充填されて、導電体領域となっ
ている。さらに、これらＳＬおよびＢＬと、前記トラン
ジスタとの間は、例えばＳｉＯ２やＳｉＮからなる層間
膜２８１によって充填されている。さらに、このＢＬ上
部には、例えばＳｉＯ２、ＳｉＮ、または、ポリイミド
らなる絶縁膜保護層３７や、図には示していないが、例
えば、Ｗ、ＡｌやＣｕからなる上部配線が形成されてい
る。

【０１２０】本実施形態では、図２に示すように、メモ
リセルのＢ−Ｂａ方向、すなわち、データ選択線方向に
沿ったピッチが、Ａ−Ａａ方向、すなわち、データ転送
線方向に沿ったピッチよりも小さく、本レイアウトの最
小ピッチとなっている。この最小ピッチは、ゲート長方
向の微細化とは独立に実施することができる。

【０１２１】さらに、データ転送線のピッチは、チャネ
ル幅方向ピッチの２倍に緩和することができる。また、
メモリセルアレイからの入出力のゲート電極配線および
データ転送線配線のピッチは従来と同じピッチに緩和す
ることができ、センスアンプやローデコーダー、およ
び、周辺回路については、従来と同じ配線ピッチで形成
することができる。

【０１２２】さらに、微細化の困難なゲート配線や金属
配線、およびコンタクトを微細化することなく形成する
ことができ、配線間のあわせズレ余裕を確保し、配線間
短絡やエレクトロマイグレーションやストレスマイグレ
ーションによる信頼性劣化の問題を緩和することができ
る。

【０１２３】すなわち、周辺回路についてはリソグラフ
ィで決定されるピッチですべて形成することができ、メ
モリセルについては容易にこのリソグラフィによる制限
よりもより高密度に形成することができる。

【０１２４】なお、図１に示したセルブロックの動作、
およびセンスアンプやローデコーダーなどの周辺回路の
動作自体は、例えば、特開平９−２５１７９１号公報に
記載の例から当業者において予期し得る動作なので説明
を省略する。

【０１２５】次に、図６ないし図１４を用いて、上記で
説明したトランジスタ、特に、リソグラフィで決まるピ
ッチよりも小さい素子分離と活性領域のピッチを形成す
る製造工程を説明する。図６ないし図１４は、図１に対
応するメモリセルアレイの製造工程を示すための平面図
および断面図であり、以下、順を追って図番に従い説明
する。

【０１２６】図６（ｂ）は、図６（ａ）のＢ−Ｂａ断面
の矢視図である。まず、あらかじめ、ボロン不純物濃度
が１０^１４ｃｍ^‐３から１０^１９ｃｍ^‐３の間のｐ型シ
リコン基板２１上に、レジストを塗布しリソグラフィを
行い、例えば、リンまたはヒ素、アンチモンからなるイ
オンを、例えば１００〜１０００ｋｅＶで１×１０^{１ １}
ｃｍ^‐２〜１×１０^１５ｃｍ^‐２注入してｎ型ウェル２
２を形成する。

【０１２７】さらに、ボロンまたはインジウムからなる
イオンを、例えばボロンの場合１００〜１０００ｋｅＶ
で１×１０^１１ｃｍ^‐２〜１×１０^１５ｃｍ^‐２注入し
てｐ型ウェル２３を形成する。さらに、ボロンの場合３
〜５０ｋｅＶ、インジウムの場合３０〜３００ｋｅＶで
１×１０^１１ｃｍ^‐２から１×１０^１４ｃｍ^‐２までの
間のドーズ（dose：用量）でチヤネルイオンとしてセル
アレイ領域に注入する。なお、この後、例えば、図５に
示した領域７８のパターンでリソグラフィを行い、リン
またはヒ素を３〜５０ｋｅＶで１×１０^１１ｃｍ^‐２か
ら１×１０^１４ｃｍ^‐２までの間のドーズで注入して、
選択トランジスタＳＳｌおよびＳＳ４領域のしきい値を
低く設定するようにしてもよい。

【０１２８】この後、前記ｐ型ウェル２３上に選択トラ
ンジスタの絶縁膜となるシリコン酸化膜またはオキシナ
イトライド膜を２ｎｍ〜２０ｎｍの厚さ全面形成し、領
域６１の部分の前記絶縁膜が残るようにレジストで覆
い、セル部を形成する部分の絶縁膜を剥離する。その
後、セルトランジスタのトンネル絶縁膜となるシリコン
酸化膜またはオキシナイトライド膜２５を２ｎｍ〜２０
ｎｍの厚さ全面形成し、その後に、４ｎｍから５０ｎｍ
の厚さからなるシリコン窒化膜２６、２６_ＳＳＬ、２６
_ＧＳＬを形成し、０．５ｎｍから１５ｎｍの厚さからな
るシリコン酸化膜またはオキシナイトライド膜（ブロッ
ク絶縁膜）４０を追加全面形成する。さらに、２５
_ＳＳＬ１、２５_ＳＳＬ２、２５_ＧＳＬの以外の部分、す
なわちメモリセル部分の前記絶縁膜が残るようにレジス
トで覆い、２５_ＳＳＬ１、２５_ＳＳＬ２、２５_ＧＳＬの
部分の膜４０およびシリコン窒化膜２６を選択除去す
る。

【０１２９】さらに、例えば、アモルファスシリコン膜
または多結晶シリコン膜４１を厚さ１０〜５００ｎｍ全
面堆積する。この膜４１は、後で積層するエッチングス
トッパ膜６８の応力や、膜６８をエッチングして取り除
いた場合のｐ型ウエル２３に入るエッチングダメージを
減らすために、例えば、１０ｎｍ以上の厚さで形成する
ことが望ましい。

【０１３０】ついで、例えば、シリコンオキシナイトラ
イド膜やシリコン酸化膜からなる３〜５０ｎｍの厚さの
バッファ層６９を全面堆積し、トレンチ絶縁膜埋め込み
の際のエッチングストッパ膜となるシリコン窒化膜６８
を厚さ１０〜４００ｎｍ全面堆積する。

【０１３１】さらに、シリコンオキシナイトライド膜や
シリコン酸化膜からなる厚さ３〜２０ｎｍの第２のエッ
チングストッパ層６７を全面堆積した後、例えば、シリ
コン窒化膜からなる厚さ３〜２０ｎｍの第３のエッチン
グストッパ層６６を全面堆積する。

【０１３２】さらに、シリコン酸化膜、ＢＰＳＧ（boro
−phospho silicate glass）、ＰＳＧ（phospho sil
icate glass）、またはＢＳＧ（boro silicate glas
s）からなる１０〜５００ｎｍの厚さの層６５を全面堆
積する。これは、素子領域を形成する際のマスク材とな
り、膜６８よりも厚く形成することが、膜６８を残膜な
く完全にパターン転写するのに望ましい。

【０１３３】この後、レジスト６０を塗布し図６（ａ）
の形状にリソグラフィによりパターニングを行う。この
リソグラフィにおけるパターンのピッチＳ１は、セルト
ランジスタのＢ‐Ｂａ方向ピッチの２倍となるようにす
る。Ｓ１としては、例えば、０．０５μｍ以上１μｍ以
下とする。ここで、最小ピッチがセル部のみに要求され
る場合には、セルアレイ部以外での回路のレジスト６０
のパターンは従来のパターンにレジストの変換差を加え
るだけでそのまま用いることができ、セルアレイ部以外
の回路のピッチは従来と等しく形成できる。また、図６
（ａ）のように、セル部のレジストパターンは直線の周
期的繰り返しパターンなので、ランダムな折れ曲がりが
ある２次元パターンよりも、セル部の解像度を最大にす
るように調整することが容易に可能で、より微細なパタ
ーンが形成できる。

【０１３４】ついで、レジストパターンを例えば一部灰
化することによって、レジスト６０の幅を細める。この
レジスト６０の幅は、Ｓ１の半分以下で０．０４μｍ以
上とし、典型的には、（Ｓ１）／４程度となるようにす
るのが、メモリセルの素子分離と活性領域との比率をほ
ぼ等しくするのに望ましい。なお、リソグラフィをオー
バー露光することによって細いレジスト残しパターンが
作成できる場合には、この灰化は必要ない。

【０１３５】さらに、レジスト６０をマスクとして、シ
リコン酸化膜６５をシリコン窒化膜６６が露出するまで
異方性エッチングする。この際、第３のエッチングスト
ッパ膜６６に対して選択比があるエッチングガス条件を
選ぶことにより、図７（ａ）の平面図、および図７
（ｂ）のＢ‐Ｂａ断面図を得る。

【０１３６】ついで、レジスト６０を灰化して取り除い
た後、全面に例えばシリコン窒化膜またはアモルファス
シリコン膜６２を０．０２μｍから０．５μｍの範囲で
堆積し、全面異方性エッチングを行うことにより、切り
立ったシリコン酸化膜６５の側面に膜６２を選択的に残
す（図８（ａ）、（ｂ））。膜６２の膜厚としては、
｛Ｓ１−（図７（ｂ）の膜６５の幅）｝／２以下となる
ようにし、典型的には、（Ｓ１）／４程度となるように
するのが、メモリセルの素子分離と活性領域との比率を
ほぼ等しくするのに望ましい。

【０１３７】この際に、第２のエッチングストッパ膜６
７に対して選択比があるエッチングガス条件を選ぶこと
により、図８（ａ）の平面図および図８（ｂ）のＢ‐Ｂ
ａ断面図に示すように、膜６７が表面に露出するように
形成することができる。このようにすることにより、膜
（絶縁膜マスク）６２のピッチＳ２はリソグラフィで制
限されるＳ１の半分にすることができる。

【０１３８】ついで、レジスト７０を塗布し、データ転
送線を接続するコンタクトが形成されるｎ型拡散層２８
ｄ、および、ソース線を接続するコンタクトが形成され
るｎ型拡散層２８ｓの部分を覆うように、リソグラフィ
を行う。この際、図では示していないが、メモリセルア
レイ以外の、例えば、センスアンプやローデコーダーに
使われるトランジスタのゲート部分は、レジスト７０に
覆われるようにする。

【０１３９】以上により、図９（ａ）に示す平面、およ
び図８（ｂ）に示すＢ‐Ｂａ断面、および図９（ｂ）の
Ｃ‐Ｃａ断面のように形成がなされる。図９（ａ）から
明らかなように、このレジスト７０の最小残り幅は、デ
ータ転送線を接続するコンタクトが形成されるｎ型拡散
層２８ｄの幅程度あり、セルトランジスタの選択ゲート
幅よりも十分大きいため、安価な解像度の低いリソグラ
フィによって形成することができる。

【０１４０】ついで、レジスト７０とシリコン窒化膜６
２をマスクとして、セルアレイ部のシリコン酸化膜６５
を異方性エッチングによって取り除いた後、レジスト７
０を灰化して取り除く。第２のエッチングストッパ膜６
７およびシリコン窒化膜６６に対して選択比があるエッ
チングガス条件を選ぶことにより、図１０（ａ）に示す
平面、および図１０（ｂ）に示すＢ‐Ｂａ断面、図１０
（ｃ）に示すＣ‐Ｃａ断面のように、第２のエッチング
ストッパ膜６７あるいはシリコン窒化膜６８が表面に露
出するように形成することができる。

【０１４１】ついで、シリコン窒化膜６２およびシリコ
ン酸化膜６５をマスク材として、異方性エッチングして
シリコン窒化膜６２およびシリコン酸化膜６５の複合パ
ターンを垂直にシリコン窒化膜６８に転写する。この
際、膜６５のエッチング前の膜厚を６８よりも大きく確
保することにより、シリコン酸化膜６９が露出するまで
異方性エッチングを行うことができる。また、この時の
エッチングは、エッチングガス条件を調整し、シリコン
窒化膜６２とシリコン酸化膜６５のエッチング速度が等
しくなるようにすることが、膜６２と膜６５とのエッチ
ング後の段差を小さくし膜６８の凸凹を小さくし、後で
埋め込み酸化膜を平坦化し易くするために望ましい。

【０１４２】この後、シリコン窒化膜６８をマスク材と
して、シリコン酸化膜６９、多結晶シリコン４１、ＯＮ
Ｏ膜（４０、２６、２５）、およびシリコン基板２１を
エッチングする。シリコン基板２１のエッチング量は、
例えば、深さ０．１〜２μｍの間の深さとし、ｐ型ウエ
ル領域２３内で止まるようにする。また、この基板エッ
チングのテーパー角度は、７０度から９０度の間とし、
８５度以上８９度以下が素子分離のテーパー角による幅
の広がりを抑え、良好な素子分離特性を得るのに望まし
い。これにより、図１１（ａ）に示す平面、および図１
１（ｂ）に示すＢ‐Ｂａ断面、図１１（ｃ）に示すＣ‐
Ｃａ断面のように形成をなすことができる。

【０１４３】ついで、半導体基板の表面欠陥を減少させ
るために、酸化雰囲気中でアニールすることによって、
トレンチ内に、例えば、厚さ２〜５０ｎｍのシリコン酸
化膜７３を形成する。この酸化膜７３を形成する段階
で、図１２（ｂ）および図１２（ｃ）に示すように、ポ
リシリコンで形成された電極４１の表面も酸化され、シ
リコン酸化膜７２が形成される。

【０１４４】一般にポリシリコンの方が単結晶シリコン
よりも酸化速度が速いため、図１２（ｂ）および図１２
（ｃ）に示すように、膜７２の方が膜７３よりも厚く形
成される。このようにして、図１２（ａ）に示す平面、
および図１２（ｂ）に示すＢ‐Ｂａ断面、図１２（ｃ）
に示すＣ‐Ｃａ断面のように形成をなすことができる。
なお、この状態では、図１２（ｂ）に示すように電荷蓄
積層２６はシリコン窒化膜で形成され、シリコンｐ型ウ
エル２３およびゲート電極４１よりも酸化されにくいた
め、その側面が、シリコンｐ型ウエル２３およびゲート
電極４１よりもトレンチ側に飛び出した形状となる。

【０１４５】ついで、電荷蓄積層であるシリコン窒化膜
２６を、例えば８０〜２００℃に熱したリン酸によって
エッチングすることにより、図１３（ａ）に示すＢ‐Ｂ
ａ断面、図１３（ｂ）に示すＣ‐Ｃａ断面のように形成
をなす。

【０１４６】ここで、シリコン窒化膜２６の側面が、ゲ
ート電極４１よりも１ｎｍ〜４０ｎｍだけ活性領域側に
引っ込んだ形状となるようにし、このエッチング量は、
例えば、（シリコン酸化膜（ブロック絶縁膜）４０の膜
厚）＋（電荷蓄積層２６の膜厚）×（シリコン酸化膜の
誘電率）／（電荷蓄積層の誘電率）＋（シリコン酸化膜
２５の膜厚）をｔ_{ｔｏｔａｌ}として、０．４ｔ
_{ｔｏｔａｌ}程度のシリコン窒化膜２６をゲート電極４１
の端から内側に形成することがシリコン窒化膜２６の電
気力線の垂直成分の弱まりを抑えるために望ましい。

【０１４７】なお、シリコン酸化膜７２、７３の形成工
程とシリコン窒化膜２６のエッチバック工程とは、順序
を入れ替えてもよい。シリコン窒化膜２６のエッチバッ
ク工程を、シリコン酸化膜７２、７３の形成工程の後に
行った場合には、ゲート絶縁膜２５およびトップ酸化膜
（ブロック絶縁膜）４０がバーズビーク（bird’s bea
k）によって厚膜化しにくくなり、よりサイドウォーク
（sidewalk）現象を防ぐことができる。

【０１４８】一方、シリコン窒化膜２６のエッチバック
工程をシリコン酸化膜７２、７３の形成工程の前に行っ
た場合には、シリコン窒化膜２６のエッチバックした部
分に膜７２、７３の酸化剤が入るため、よりゲート端の
酸化が進み厚く酸化され、シリコン窒化膜２６側面が熱
酸化膜（シリコン酸化膜）７２、７３に保護されて埋め
込み材（素子分離酸化膜、絶縁膜）２４の汚染に影響に
受け難くなり、良好な保持特性を繰り返し書き込み消去
後も維持することができる。

【０１４９】なお、図１３（ａ）および図１３（ｂ）に
示すような断面を作成する工程で、電荷蓄積層（シリコ
ン窒化膜）２６を選択的にエッチングする方法を用いる
ことにより、図１３（ｂ）に示すように、選択トランジ
スタ部分のゲート絶縁膜２５はエッチングされず、良好
な絶縁特性を保つことができる。

【０１５０】次に、溝を充填するのに十分な量の、例え
ば、０．１〜２μｍの厚さのシリコン酸化膜からなる絶
縁膜２４を堆積する。この後、例えば、８００〜１１０
０度でＨ_２ＯまたはＡｒ、Ｎ_２、Ｏ_２雰囲気でアニール
し、絶縁膜２４をより密にしてもよい。

【０１５１】この後、エッチバックまたは化学的機械的
研磨（Chemical Mechanical Polishing：CMP）を膜６
８が露出するまで行い、図１４（ｔ）に示す平面、およ
び図１４（ｂ）に示すそのＢ‐Ｂａ断面、図１４（ｃ）
に示すそのＣ‐Ｃａ断面のように形成をなすことができ
る。

【０１５２】以後は図示していないが、膜６８を、絶縁
膜２４に対して選択比を有するエッチング、例えば、８
０〜２００℃に熱したリン酸で取り去る。この後、例え
ば、フッ化アンモニウム溶液または希フッ酸によって、
バッファ膜６９を取り去る。さらに、例えば、リン、ヒ
素、またはボロンを１０^１９ｃｍ^‐３以上ドープした多
結晶シリコン膜２７またはＴｉＮやＴａＮ、Ｗ、Ａ１を
１０〜３００ｎｍ堆積して、リソグラフィを行い、ゲー
ト電極を形成する。この後、ゲート電極の両側にソース
電極およびドレイン電極を形成してＭＩＳＦＥＴを形成
する。

【０１５３】本実施形態では、電荷蓄積層であるシリコ
ン窒化膜２６の端をエッチングしているので、例えば、
トレンチ形成時にシリコン窒化膜２６の端に導入された
欠陥を取り除くことができる。また、端部分の電界集中
または発散の効果が少なく、保持特性が良好で欠陥によ
る疲労特性劣化が少ないＭＯＮＯＳセルを実現すること
ができる。

【０１５４】さらに、製造工程で詳述したように、解像
度が高いリソグラフィが必要とされる工程は、従来と同
じ図６（ａ）の工程だけであり、残りの工程は、Ｓ１よ
りも大きなリソグラフィ分解能でＳ２ピッチのメモリセ
ルを実現でき、従来と比較して解像度の高いリソグラフ
ィ工程を新規導入する必要がなく、より安価に高密度メ
モリセルを実現できる。

【０１５５】さらに、周辺トランジスタのチヤネル幅は
図８（ｂ）中の（膜６２の幅）×２＋（膜６５の幅）と
なり、リソグラフィの最小ピッチＳ１の線幅以上であれ
ば、あらかじめリソグラフィのマスク作成時にオフセッ
トを考慮しておくことによって、任意の幅が形成でき、
従来の回路設計手法をそのまま用いることができる。

【０１５６】さらに、データ保持用のメモリセルエレメ
ントの制御電圧源やデータ制御線駆動回路は従来例と同
じものを用いることができる。また、メモリセルマトリ
ックスに対しては、データ転送線の伸びる方向にメモリ
セルの追加は必要なく、消去ブロックサイズも従来例と
同じ大きさに構成することが可能で、データ選択線の伸
びる方向に面積増大を伴わずに回路を構成することが可
能である。

【０１５７】さらに、セルトランジスタＭ０〜Ｍ１５の
チャネル幅は、露光量で線幅が大きく変化するリソグラ
フィでなく、マスク材（シリコン窒化膜またはアモルフ
ァスシリコン膜）６２の堆積膜厚で決定されるので、精
度および再現性よく、チャネル幅を作成することができ
る。よって、セルトランジスタのカップリング比、およ
び駆動電流のチャネル幅揺らぎに起因するばらつきを抑
制することができ、読み出し電圧マージンが向上し、読
み出し時間も短縮することができる。 （第２の実施の形態）

【０１５８】本実施形態は、実施形態の構造的配置的特
徴に加え、さらに、蓄積電極（電荷蓄積層）２６の膜質
を改善することにより、より電荷保持特性および誤書き
込み／誤消去特性を向上させた例である。

【０１５９】我々は、電荷蓄積層となるシリコン窒化膜
２６について、水素−シリコン結合の体積密度を窒素原
子数とシリコン原子数の和の体積密度よりも十分少な
く、つまり、１／５０以下、または水素−シリコン結合
を１×１０^２０ｃｍ^−３よりも低くすることによって、
シランやジクロロシランを用いて形成されたシリコン窒
化膜よりも良好なＭＯＮＯＳ電荷保持特性を得るのに初
めて成功した。さらに、我々は、シリコン窒化膜２６の
形成において、Ｓｉ−Ｈボンドを減少させるには、Ｈ基
をハロゲン基で置き換えたカチオンガスを用いるのが従
来に比較して非常に有効であることを見出した。

【０１６０】図１５は、トンネル酸化膜２５の厚さを２
ｎｍとし、電荷蓄積層膜２６の厚さ、ブロック酸化膜４
０の厚さをそれぞれ５ｎｍとして±６％以内で一致さ
せ、特に膜２５と膜４０とを同一装置かつ同一バッチで
製造したときのＭＯＮＯＳメモリセル構造についての特
性データを示すグラフである。この特性データは、制御
ゲート２７を０Ｖとしたときの、そのデータ保持特性
（フラットバンド電圧の変化）である。

【０１６１】図１５中に示す「従来例」は、ＳｉＣｌ_２
Ｈ_２とＮＨ_３を用いて形成したシリコン窒化膜２６の場
合で、図１５中「本願」は、ＳｉｘＨｙＢｚ（Ｂはハロ
ゲン元素、ただしｚ＞ｙ）とＮＨ_３を用いて形成したシ
リコン窒化膜２６の場合の特性である。

【０１６２】電荷蓄積層２６に電荷が保持されていない
場合のフラットバンド電圧は、図１５においてほぼ０Ｖ
となる。フラットバンド電圧が３Ｖの場合には、電荷蓄
積層２６に電子が蓄積された状態で、フラットバンド電
圧が−１Ｖの場合には、電荷蓄積層２６に正孔が蓄積さ
れた状態である。

【０１６３】図１５の横軸はゲート電圧を０Ｖに保持し
た状態の書き込み／消去直後からの継続時間を示してお
り、書き込みしきい値を一致、すなわち、電荷蓄積層２
６の電子蓄積量をほぼ等しくした状態で、本願の膜の方
が電子保持状態のしきい値低下の、保持時間の対数に対
する傾きが、従来例の７０％以下と小さくなることが明
らかとなった。

【０１６４】一方、図１６に示すように、電荷蓄積層２
６の正孔蓄積量をほぼ等しくした状態で、本願の膜で
は、正孔保持状態のしきい値上昇の、保持時間の対数に
対する傾きは従来例と変わらない。

【０１６５】ここで、本実施形態ではブロック酸化膜４
０膜厚は５ｎｍとトンネル酸化膜２５膜厚に比較して十
分に厚いので、主たるリークはトンネル酸化膜２５を通
じて起こる。また、トンネル絶縁膜２５としては、従来
例と本願とで同じ条件で形成したものを用いているの
で、電荷蓄積層２６に捕獲された電子が従来例よりｐ型
ウェル２３に抜けにくくなっていることが判明した。従
来例よりも保持特性の良いこの特徴は成膜温度が７００
度から９００度の範囲で常に成立した。

【０１６６】一方、本実施形態の成膜方法では、例えば
図１８に示すように、成膜温度が７００度から９００度
の範囲でＳｉ−Ｈボンドの体積密度は０．１×１０^２１
ｃｍ ^−３よりも少なく、Ｎ−Ｈボンドの体積密度は１２
×１０^２１ｃｍ^‐３以下となった。なお、図１８は、こ
の実施形態の成膜方法による電荷蓄積層２６のＳｉ−Ｈ
ボンドとＮ−Ｈボンドの密度を分析した結果を従来のも
のと比較して示すグラフである。このグラフに示すよう
に、従来のシランやジクロロシランを用いて形成された
シリコン窒化膜では、常にＳｉ−Ｈのボンドの体積密度
は０．３×１０ ^２１ｃｍ^−３以上であり、逆に、Ｎ−Ｈ
ボンドの体積密度は７×１０^２１ｃｍ^{− ３}以下であっ
た。

【０１６７】このことは、電子蓄積状態の保持特性を向
上させるには、Ｎ‐Ｈボンドではなく、Ｓｉ‐Ｈボンド
を従来例よりも減少させることが重要なことを示してい
る。また、シリコン窒化膜形成時には、膜中のＳｉ‐Ｈ
ボンドはカチオン元素によって、すなわち、Ｓｉの含ま
れているガス中のＨの割合を減らすことによって減少で
きることを示している。

【０１６８】なお、Ｎ‐Ｈボンド、Ｓｉ‐Ｈボンドの体
積密度は、例えば、透過型フーリエ変換赤外分光法を用
いて測定した吸収スペクトルにより求めることができ
る。吸収スペクトルから体積密度への変換は、文献
「Ｗ.Ａ.Ｌａｎｆｏｒｄ ａｎｄＭ．Ｊ.Ｒａｎｄ，
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．４９（１９７８）Ｐ
２４７３」の記載内容に拠って行うことができる。ま
た、シリコン原子数と窒素原子数との和の体積密度は、
化学的定量分析により求めることができる。

【０１６９】図１６は、図１５に示すデータが得られた
ものと同一のＭＯＮＯＳ構造において正孔保持状態にし
た後、制御ゲート２７に正の電圧を印加した場合のしき
い値変化を示すグラフである。図１６に示すように、従
来例と比較して、同じ保持ゲート電圧に対して、本実施
形態の方が明らかにフラットバンド電圧の変化量が小さ
く、正孔蓄積状態が保たれていることがわかる。

【０１７０】なお、初期書き込みしきい値依存性を検討
することにより、図１６に示した保持ゲート電圧では、
電荷蓄積層２６からの正孔の放出よりも電荷蓄積層２６
への電子の注入が生じていることが判明している。よっ
て、このことは、電荷蓄積層２６中において、電子がま
だ捕獲されていないトラップの密度が低いことを示して
いる。

【０１７１】図１７は、図１５に示すデータが得られた
ものと同一のＭＯＮＯＳ構造において電子保持状態にし
た後、制御ゲート２７に負の電圧を印加した場合のしき
い値変化を示すグラフである。図１７に示すように、従
来例と比較して、同じ保持ゲート電圧に対して、本実施
形態の方が明らかにフラットバンド電圧の変化量が小さ
く、電子蓄積状態が保たれていることがわかる。

【０１７２】以上述べたように、本実施形態のシリコン
窒化膜をＭＯＮＯＳの電荷蓄積層２６に用いることによ
り、電荷保持特性を向上させ信頼性を向上させることが
できる。よって、同じ保持特性を得るのに、従来例より
も電荷保持膜（電荷蓄積層）２６を薄膜化することが可
能となり、より低い電圧で書き込みおよび消去を行うこ
とができる。

【０１７３】これにより、絶縁耐圧が低い、狭い素子分
離膜の間隔を用いることができ、十分なメモリセル動作
マージンを得ることができ、よりメモリセルを縮小化す
ることが可能となる。また、シリコン窒化膜２６を薄膜
化することによりメモリセルのゲート電極のアスペクト
を低減することができ、よりゲートの微細加工が容易と
なる。

【０１７４】さらに、ゲート電圧印加時に電荷を捕獲す
るトラップを減少させることができ、ＡＮＤ型やＮＡＮ
Ｄ型メモリセルを形成した場合に、読み出し操作による
データ破壊を緩和することができる。また、ＮＡＮＤ型
においては、より電圧の高いＶｒｅａｄを読み出し時に
直列に接続された非選択セルのゲート電極に印加するこ
とができ、より読み出し電流の直列セル抵抗の影響を小
さくすることができる。よって、読み出し電圧マージン
が向上し、読み出し時間も短縮することができる。

【０１７５】また、ＡＮＤ型においては、より電圧の低
いＶｒｅａｄ２を読み出し時に、並列に接続された非選
択セルのゲート電極に印加することができ、より非選択
セルのサブスレッショルドリーク電流の影響を小さくす
ることができる。よって、読み出し電圧マージンが向上
し、読み出し時間も短縮することができる。

【０１７６】さらに、成膜時にすでにＳｉ−Ｈ結合の数
を小さく保つことができる。ここで、Ｎ−Ｈ結合よりも
Ｓｉ−Ｈ結合の方が結合エネルギーが低いので、水素を
放出または捕獲しやすいが、本実施形態のシリコン窒化
膜２６を用いることによって、膜２６を堆積した後の熱
工程による水素抜けまたは捕獲による特性変化を従来例
よりも抑えることができる。

【０１７７】なお、電荷保持特性や信頼性に優れた電荷
蓄積層の形成方法は、上記方法によるのみではない。例
えば、まず、上記ＳｉｘＨｙＢｚとアンモニアとにより
シリコン窒化膜の全膜厚のうち１０％もしくはそれ以上
を形成する。

【０１７８】次いで、ウエハを大気開放することなく炉
内中に保持したまま、ガス種をシランやジクロロシラン
もしくはヘキサクロロジシランなどとして、上記Ｓｉｘ
ＨｙＢｚのシリコンソースによって成膜するよりもより
Ｓｉ−Ｈ結合を多く含むＳｉＮ膜層を、通常のＬＰ−Ｃ
ＶＤ法によってもしくは原子層成長法によって１原子層
から１０原子層の範囲で形成する。このシリコン窒化層
膜厚は、５ｎｍ程度以下になる。なお、原子層成長法と
は、シリコンソースおよびアンモニアをどちらかのみ、
交互に炉内に導入して成膜を行う方法である。

【０１７９】次いで、さらに再びＳｉｘＨｙＢｚとアン
モニアにより、所望膜厚のシリコン窒化膜になるように
電荷蓄積層を形成する。この形成された電荷蓄積層の中
での原子成長法等による膜の位置は、膜中のハロゲン濃
度を測定することにより知ることが可能になる。すなわ
ち、原子成長法等による層形成時に使用したシリコンソ
ースが、ＳｉｘＨｙＢに比べてハロゲン比が少ないもの
であればその部分のハロゲン濃度が減少するし、ハロゲ
ン比が多いものであればハロゲン濃度が増加して、深さ
方向の位置を知ることができる。ハロゲン濃度は、例え
ば、ＳＩＳＭ（セカンダリ・イオン・マス・スペクトロ
スコピー）を用いて測定することができる。

【０１８０】この場合では、シリコン窒化膜の膜全体の
うち下面からトップ酸化膜方向に１０％以上の位置より
原子層成長法等にてトラップの多いシリコン窒化膜を形
成することで、電荷保持特性や信頼性に優れた電荷蓄積
層の形成が可能になる。なお、ＳｉｘＨｙＢｚとアンモ
ニアとを用いた原子層成長法によってのみ電荷蓄積層を
形成する方法も有効である。

【０１８１】なお、以下に示すように、ゲート部分の形
成にダマシン技術を用いることで、電荷蓄積層として、
シリコン窒化膜とは異なる耐熱性のない膜を適用するこ
とが可能である。

【０１８２】図１９（ａ）に、通常の方法により素子分
離形成、電極加工、側壁残し、ソース／ドレイン注入お
よび活性化が終了した構造断面図を示す。すなわち、シ
リコン基板１０１、拡散層１０２、シリコン酸化膜１０
３、素子分離領域１０４、層間絶縁膜１０５、側壁絶縁
膜１０６、ダミーゲートのシリコン窒化膜層１０７、ダ
ミーゲートの多結晶シリコン層１０８が図示のように形
成される。

【０１８３】次いで、シリコン窒化膜１０７／多結晶シ
リコン１０８からなる、ダミーゲート部分をくり貫くた
めに、熱リン酸処理、ＣＤＥ（chemical dry etchin
g）を行うことで、図１９（ｂ）に示すような構造を得
る。次いで、トンネル酸化膜１０９を形成し、次いでタ
ンタル酸化物（電荷蓄積層１１０）を形成し、次いでト
ップ酸化膜１１１を形成する。上部電極１１２を溝に埋
めこんだ後、化学的機械的研磨法により図１９（ｃ）に
示すような構造を得る。電荷蓄積層１１０としては、タ
ンタル酸化膜以外にも、ＴｉＯ_２やＡｌ_２Ｏ_３、チタン
酸ストロンチウム、チタン酸バリウム、チタン酸ジルコ
ニウム鉛、またはそれらの混合膜および積層膜を用いる
ことも有効である。 （第３の実施の形態）

【０１８４】図２０に、本発明の第３の実施形態に係る
メモリセルの等価回路とその構造を示す。本実施形態
は、第１の実施形態のＮＡＮＤセルアレイブロック４５
に代えて、１メモリセルストリングあたり１つのビット
線コンタクトとなるＮＡＮＤセルアレイブロック４５を
用いるものである。図２０（ｂ）は、ＮＡＮＤセルブロ
ック４５の平面図で、図２０（ａ）のセルブロックを３
つ並置した構造を示す。また、図２０（ｂ）は、セル構
造をわかりやすくするために、ゲート電極２７よりも下
の構造のみを示している

【０１８５】図２１（ａ）、図２１（ｂ）、図２２は、
それぞれ、図２０（ｂ）におけるＮＡＮＤセルアレイブ
ロック４５のＢ−Ｂａ、Ｄ−Ｄａ、Ａ−Ａａ方向断面の
矢視図である。なお、第１、第２の実施形態と同一の部
分には、同一符号をつけて詳しい説明は省略する。

【０１８６】図２０（ａ）は、例えば、ＳｉＮやＳｉＯ
Ｎの電荷蓄積電極２６を有する電界効果トランジスタ
（不揮発性メモリセル）Ｍ０、…、Ｍ１５が直列に接続
され、直列端の一方が選択トランジスタＳ１を介してデ
ータ転送線ＢＬに接続され、また他方が選択トランジス
タＳ２を介して共通ソース線ＳＬに接続されている。ま
た、それぞれのトランジスタＭ０、…、Ｍ１５、Ｓ１、
Ｓ２は、同一のウエル上に形成されている。

【０１８７】図２１、図２２において、例えばボロン不
純物濃度が１０^１４ｃｍ^‐３から１０^１９ｃｍ^−３の間
のｐ型シリコン領域２３上に、例えば、厚さ１から１０
ｎｍのシリコン酸化膜またはオキシナイトライド膜から
なるトンネルゲート絶縁膜２５を介して、例えばＳｉ
Ｎ、Ｓｉ０Ｎからなる電荷蓄積層２６が３ｎｍから５０
ｎｍの厚さで形成されている。

【０１８８】この上に、例えば、厚さ２ｎｍから１０ｎ
ｍの間のシリコン酸化膜からなる層間絶縁膜４０を介し
て、例えばポリシリコンやＷＳｉ（タングステンシリサ
イド）とポリシリコンとのスタック構造、または、Ｎｉ
Ｓｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンの
スタック構造からなる制御ゲート２７が１０ｎｍから５
００ｎｍの厚さで形成されている。

【０１８９】制御ゲート２７は、図２０（ｂ）において
隣接するメモリセルブロック４５で接続されるように紙
面左右方向にブロック境界まで形成されており、データ
選択線ＷＬ０、…、ＷＬ１５および、選択ゲート制御線
ＳＳＬ、ＧＳＬを形成している。

【０１９０】なお、ｐ型シリコン領域２３は、ｎ型シリ
コン領域２２によってｐ型半導体基板２と独立に電圧印
加できるようになっていることが、消去時の昇圧回路負
荷を減らし消費電力を抑えるためには望ましい。

【０１９１】本実施形態のゲート形状では、半導体領域
（ｐ型シリコン領域）２３の側壁が絶縁膜２４で覆われ
ているので、選択ゲート電極２７を形成する前のエッチ
ングで露出することがなく、ゲート電極２７が半導体領
域２３よりも下に来ることを防ぐことができる。よっ
て、半導体領域２３と絶縁膜２４との境界での、ゲート
電界集中やしきい値の低下した奇生トランジスタ発生が
起こりにくい。

【０１９２】さらに、図２１（ａ）に示すように、電荷
蓄積層２６の素子分離絶縁膜２４に接した側壁は、ゲー
ト電極４１よりも内側に形成され、かつ、半導体基板２
３よりも内側に形成されている。この内側に形成される
ことが本実施の形態として採り得るひとつの特徴であ
り、その程度は、１から５０ｎｍの範囲でゲート電極４
１より内側である。

【０１９３】ここで、ゲート辺縁の電気力線は等角写像
を用いて近似的に求めることができ、（シリコン酸化膜
４０の膜厚）＋（電荷蓄積層２６の膜厚）×（シリコン
酸化膜の誘電率）／（電荷蓄積層２６の誘電率）＋（シ
リコン酸化膜２５の膜厚享）をｔ_{ｔｏｔａｌ}として、ゲ
ート電極端から（ａ・ｔ_{ｔｏｔａｌ}／２π）だけ入った
部分の電気力線は、ゲート周辺側に中心部で（ｔ
_{ｔｏｔａｌ}／２π）×２／ｅｘｐ（ａ＋１）だけ膨らむ
ことが判っている。

【０１９４】よって、０．４ｔ_{ｔｏｔａｌ}以上電荷蓄積
層２６をゲート電極４１の端から内側に形成することに
よって、シリコン窒化膜の電気力線の垂直成分の弱まり
を平面部の５％以下に抑えることができる。このように
することによって、ゲート端での電界の広がり効果が減
衰し、通常５％程度存在する構造ばらつきに比較して無
視できるようになるために望ましい。

【０１９５】これらにより、ゲート素子分離端での電界
集中および電界低下に起因する書込みしきい値の低下現
象、いわゆる、サイドウォーク現象が生じにくくなるた
め、より信頼性の高いトランジスタを形成することがで
きる。また、素子分離端でのゲート端部のしきい値が上
昇し平面部のしきい値とより一致するようになるため、
より書き込みしきい値のマージンを大きく確保すること
ができ、さらに、端の形状効果によりしきい値が変動す
る影響を緩和することができる。

【０１９６】なお、この電荷蓄積層２６の端をゲート電
極４１よりも内側に形成する工程は、第１の実施形態に
おける図１３（ａ）、図１３（ｂ）で説明した工程を用
いればよいので省略する。

【０１９７】これらゲート電極の両側には、例えば５ｎ
ｍから２００ｎｍの厚さのシリコン窒化膜またはシリコ
ン酸化膜からなる絶縁膜４３が形成され、さらにこれに
挟まれてソースまたはドレイン電極となるｎ型拡散層２
８が形成されている。これら拡散層２８と電荷蓄積層２
６、制御ゲート２７により、Ｍ−ＯＮＯ−Ｓ型不揮発性
ＥＥＰＲＯＭセルが形成されており、電荷蓄積層のゲー
ト長としては、０．５μｍ以下０．０１μｍ以上とする
ことができる。

【０１９８】これらソースドレインｎ型拡散層２８は、
例えばリンやヒ素、アンチモンの表面濃度が１０^１７ｃ
ｍ^−３から１０^２１ｃｍ^−３となるように、かつその深
さが１０ｎｍから５００ｎｍの間になるように形成され
ている。また、これらｎ型拡散層２８はメモリセル同士
で直列に接続され、ＮＡＮＤ接続が実現されている。

【０１９９】制御ゲート２７_ＳＳＬ、２７_ＧＳＬは、そ
れぞれブロック選択線ＳＳＬ、ＧＳＬに接続されたゲー
ト電極であり、前記Ｍ−ＯＮＯ−Ｓ型ＥＥＰＲＯＭの制
御電極と同層で形成されている。これら制御ゲートは、
例えば３から１５ｎｍの厚さのシリコン酸化膜またはオ
キシナイトライド膜からなるゲート絶縁膜２５_ＳＳＬお
よび２５_ＧＳＬを介してＰ型ウェル２３と対向し、電界
効果トランジスタを形成している。

【０２００】ここで、ゲート電極２７_ＳＳＬ、２７
_ＧＳＬのゲート長は、メモリセルゲート電極のゲート長
よりも長く、例えば、１μｍ以下０．０２μｍ以上とし
て形成することにより、ブロック選択時と非選択時のオ
ンオフ比を大きく確保でき、誤書き込みや誤読み出しを
防止できる。

【０２０１】また、制御ゲート２７_ＳＳＬの片側に形成
されたソースまたはドレイン電極となるｎ型拡散層２８
ｄは、例えば、タングステンやタングステンシリサイ
ド、チタン、チタンナイトライド、またはアルミニウム
からなるデータ転送線３６_ＢＬとコンタクト３１ｄを介
して接続されている。ここで、データ転送線３６
_ＢＬは、隣接するメモリセルブロックで接続されるよう
に図２０（ｂ）の紙面上下方向にブロック境界まで形成
されている。

【０２０２】一方、制御ゲート２７_ＧＳＬの片側に形成
されたソースまたはドレイン電極となるｎ型拡散層２８
ｓは、コンタクト３１ｓを介してソース線となるＳＬに
接続されている。このソース線ＳＬは、隣接するメモリ
セルブロックで接続されるように図２０（ｂ）の紙面左
右方向にブロック境界まで形成されている。勿論、ｎ型
拡散層２８ｓを紙面左右方向にブロック境界まで形成す
ることにより、ソース線としてもよい。

【０２０３】これらＢＬコンタクト、ＳＬコンタクト
は、例えばｎ型またはｐ型にドープされたポリシリコン
やタングステン、およびタングステンシリサイド、Ａ
ｌ、ＴｉＮ、Ｔｉなどが充填されて、導電体領域となっ
ている。さらに、これらＳＬおよびＢＬと、前記トラン
ジスタとの間は、例えばＳｉＯ_２やＳｉＮらなる層間膜
２８１によって充填されている。さらに、このＢＬ上部
には、例えばＳｉＯ_２、ＳｉＮ、または、ポリイミドら
なる絶縁膜保護層３７や、図には示していないが、例え
ば、Ｗ、ＡｌやＣｕからなる上部配線が形成されてい
る。

【０２０４】本実施形態では、Ｍ−ＯＮＯ−Ｓ型セルを
用いているため、浮遊ゲート型ＥＥＰＲＯＭセルよりも
書き込み電圧および消去電圧を低電圧化することがで
き、素子分離間隔を狭めゲート絶縁膜厚を薄膜化しても
耐圧を維持することができる。よって、高電圧が印加さ
れる回路の面積を小さくでき、よりチップ面積を縮小す
ることができる。

【０２０５】さらに、電荷蓄積層２６の厚さを２０ｎｍ
以下に小さくでき、よりゲート形成時のアスペクトを低
減でき、ゲート電極の加工形状を向上させ、層間絶縁膜
２８１のゲート間の埋め込みも向上させることができ、
より耐圧を向上させることができる。また、浮遊ゲート
電極を形成するためのプロセスやスリット作成プロセス
が不要であり、よりプロセス工程を短くすることがてき
る。

【０２０６】さらに、電荷蓄積層２６が絶縁体で、１つ
１つの電荷トラップに電荷が捕獲されているので、放射
線に対して電荷が抜けにくく強い耐性を持たせることが
できる。また、電荷蓄積層２６の側壁絶縁膜４３が薄膜
化しても、電荷蓄積層２６に捕獲された電荷がすべて抜
けてしまうことなく良好な保持特性を維持できる。 （第４の実施の形態）

【０２０７】図２３は、本発明の第４の実施形態に係る
メモリセルの等価回路およびその構造を示す図である。
本実施形態は、第３の実施形態のＮＡＮＤセルアレイブ
ロック４５をＡＮＤセルアレイブロックに変更したもの
である。

【０２０８】図２３（ａ）、（ｂ）、図２４（ａ）、
（ｂ）は、それぞれ、すでに述べた図２０（ａ）、
（ｂ）、図２１（ｂ）、（ａ）に対応するものであっ
て、ＡＮＤセルアレイブロックの回路、ＡＮＤセルアレ
イブロックの平面、ブロック選択ゲート部断面、メモリ
セル部断面を示す図である。

【０２０９】図２３（ａ）に示すように、電荷蓄積層２
６を有する電界効果トランジスタ（不揮発性メモリセ
ル）Ｍ０、…、Ｍ１５が電流端子を並列に接続され、そ
の一端がブロック選択トランジスタＳ１を介してデータ
転送線ＢＬに接続され、また他端がブロック選択トラン
ジスタＳ２を介して共通ソース線ＳＬに接続されてい
る。また、それぞれのトランジスタＭ０、…、Ｍ１５、
Ｓ１、Ｓ２は、同一のウエル上に形成されている。

【０２１０】メモリセルＭ０、…、Ｍ１５の制御電極
は、データ選択線ＷＬ０、…、ＷＬ１５にそれぞれ接続
される。また、データ転送線ＢＬに接続された複数のメ
モリセルブロックから１つのメモリセルブロックを選択
するため、ブロック選択トランジスタＳ１の制御電極は
ブロック選択線ＳＳＬに接続され、ブロック選択トラン
ジスタＳ２の制御電極はブロック選択線ＧＳＬに接続さ
れている。以上により、いわゆＡＮＤ型メモリセルブロ
ック４５（点線の領域）が形成される。

【０２１１】ブロック選択線ＳＳＬおよびＧＳＬは、メ
モリセルエレメントへのデータ選択線ＷＬ０、…、ＷＬ
１５と同じ層の配線で形成されている。またメモリセル
ブロック４５には、ブロック選択線は少なくとも１本以
上あればよく、データ選択線と同一方向に形成されるこ
とが、高密度化には望ましい。

【０２１２】また、本実施形態では、メモリセルブロッ
ク４５に１６＝２^４個のメモリセルが接続されている例
を示したが、データ転送線およびデータ選択線に接続す
るメモリセルの数は複数であればよく、２^ｎ個（ｎは正
の整数）であることがアドレスデコードをする上では望
ましい。

【０２１３】また、図２４（ａ）、図２４（ｂ）は、そ
れぞれ、図２３（ｂ）に示すメモリセルブロック４５の
Ｄ−Ｄａ方向断面の矢視図、Ｂ−Ｂａ方向断面の矢視図
を示しているが、特に、図２３（ｂ）では、セル構造を
わかりやすくするために、ゲート電極２７よりも下の構
造のみを示している。

【０２１４】メモリセルに相当する部分のＢ−Ｂａ断面
を示す図２４（ｂ）に示すように、例えば、０．５から
１０ｎｍの厚さのトンネルゲート絶縁膜（シリコン酸化
膜またはオキシナイトライド膜）２５を介して、例えば
シリコン窒化膜からなる電荷蓄積層２６が４ｎｍから５
０ｎｍの厚さで形成されている。この上に、例えば、厚
さ２ｎｍから３０ｎｍの間のブロック絶縁膜（シリコン
酸化膜またはオキシナイトライド膜）４０を介して、例
えばポリシリコン層４１が１０ｎｍから５００ｎｍの厚
さで形成されている。

【０２１５】これらのトンネルゲート絶縁膜２５、電荷
蓄積層２６、ブロック絶縁膜４０は、例えば、シリコン
酸化膜からなる素子分離絶縁膜２４が形成されていない
領域に、ｐ型シリコン領域２３と自己整合的に形成され
ている。これは、例えば、半導体領域（ｐ型シリコン領
域）２３に、膜２５、膜２６、膜４０、膜４１を全面堆
積した後、パターニングして半導体領域２３に達するま
で、例えば０．０５〜０．５μｍの深さエッチングし、
絶縁膜２４を埋め込むことで形成することができる。

【０２１６】このようにして膜２５および膜２６、膜４
０を段差の少ない平面に全面形成できるので、より均一
性の向上した特性の揃った成膜を行うことができる。ま
た、セル部の層間絶縁膜４６とｎ型拡散層２８は、トン
ネル絶縁膜２５を形成する前にあらかじめトンネル絶縁
膜２５を形成する部分に例えば、ポリシリコンによるマ
スク材を形成し、イオン注入によってｎ型拡散層を形成
後、全面に層間絶縁膜４６を堆積し、ＣＭＰおよびエッ
チバックによって膜２５部分に相当する部分の前記マス
ク材を選択的に取り除くことで自己整合的に形成するこ
とができる。

【０２１７】さらに、ポリシリコン、または、ＷＳｉ
（タングステンシリサイド）とポリシリコンとのスタッ
ク構造、または、ＣｏＳｉとポリシリコンのスタック楕
造からなる制御ゲート２７が１０ｎｍから５００ｎｍの
厚さで形成されている。この制御ゲート２７は、図２３
（ｂ）において隣接するメモリセルブロックで接続され
るように紙面左右方向にブロック境界まで形成されてお
り、データ選択線ＷＬ０、…、ＷＬ１５、およびブロッ
ク選択線ＳＳＬ、ＧＳＬを形成している。

【０２１８】なお、ｐ型シリコン領域２３は、ｎ型シリ
コン領域２２によってｐ型半導体基板２１と独立に電圧
印加できるようになっていることが、消去時の昇圧回路
負荷を滅らし消費電力を抑えるためには望ましい。

【０２１９】また、図２４（ｂ）に示すように、メモリ
セルに相当するＢ−Ｂａ断面において、これらゲート電
極の下には、例えば５ｎｍから２００ｎｍの厚さのシリ
コン酸化膜またはオキシナイトライド膜からなる層間絶
縁膜４６を挟んでソースまたはドレイン電極となるｎ型
拡散層２８が形成されている。これら拡散層２８、電荷
蓄積層２６、および制御ゲート２７により、電荷蓄積層
に蓄積された電荷量を情報とするＭＯＮＯＳ型ＥＥＰＲ
ＯＭセルが形成されている。

【０２２０】このセルのゲート長としては、０．５μｍ
以下０．０１μｍ以上とすることができる。また、図２
４（ｂ）に示すように、層間絶縁膜４６はソースドレイ
ン電極（拡散層）２８を覆うように、かつチャネル上に
も形成される方が、ソースドレイン端での電界集中によ
る異常書込みを防止する上では望ましい。

【０２２１】これらソースドレインｎ型拡散層２３は、
例えばリンやヒ素、アンチモンの表面濃度が１０^１７ｃ
ｍ^−３から１０^２１ｃｍ^‐３となるように、かつその深
さが１０ｎｍから５００ｎｍの間で形成されている。さ
らに、これらｎ型拡散層２８はＢＬ方向に隣接するメモ
リセル同士共有され、ＡＮＤ接続が実現されている。

【０２２２】また、膜２７_ＳＳＬ、膜２７_ＧＳＬは、そ
れぞれＳＳＬおよびＧＳＬに相当するブロック選択線に
接続されたゲート電極であり、上記のＭＯＮＯＳ型ＥＥ
ＰＲＯＭのデータ選択線ＷＬ０、…、ＷＬ１５に相当す
る膜２７と同層に形成されている。ここで、図２４
（ａ）に示すように、ブロック選択トランジスタＳ１
は、膜２８、膜２８ｄをソース電極、ドレイン電極、膜
２７_ＳＳＬをゲート電極としてＭＯＳ型ＦＥＴを形成し
ており、ブロック選択トランジスタＳ２は、膜２８、膜
２８ｓをソース電極、ドレイン電極、膜２７_ＧＳＬをゲ
ート電極としてＭＯＳ型ＦＥＴを形成する。

【０２２３】ゲート電極２７_ＳＳＬ、２７_ＧＳＬのゲー
ト長は、メモリセルゲート電極のゲート長よりも長く、
例えば、１μｍ以下０．０２μｍ以上と形成することに
より、ブロック選択時と非選択時のオンオフ比を大きく
確保でき、誤書き込みや誤読み出しを防止できる。

【０２２４】本実施形態では、ＡＮＤセルを用いている
ので、メモリセルブロックの直列抵抗を小さく一定とす
ることができ、多値化した場合のしきい値を安定させる
のに向いている。

【０２２５】勿論、第２の実施形態で説明したシリコン
窒化膜２６を本実施形態でも用いることができ、リード
ディスターブを減少させることができることは明らかで
ある。 （第５の実施の形態）

【０２２６】図２５、図２６は、それぞれ、浮遊ゲート
型ＥＥＰＲＯＭを用いたＮＡＮＤセルブロックのＢ−Ｂ
ａ方向断面、Ａ−Ａａ方向断面の構造を示す図である
（ここで、Ｂ−Ｂａ方向、Ａ−Ａａ方向については、図
２、図２０（ｂ）と同様である。）。Ｂ−Ｂａ方向断面
は、メモリセル部断面に相当する。この実施形態に係る
等価回路および平面構成は、それぞれ、図１、図２と同
じなので省略する。

【０２２７】従来と比較して本実施形態の特徴的なとこ
ろは、制御ゲート２７と浮遊ゲート２６との間に形成さ
れたＯＮＯ膜に第２の実施形態の窒化膜を用いているこ
とであり、また、第１の実施形態と比較して特徴的なと
ころは、第１の実施形態のＭＯＮＯＳ構造を浮遊ゲート
構造に置き換えたことである。なお、第１の実施形態に
説明した構造と同じ部分の説明は省略する。

【０２２８】図２５、図２６に示すように、浮遊ゲート
電極２６を有するＭＯＳトランジスタ（不揮発性メモリ
セル）Ｍ０、…、Ｍ１５は、直列に接続される。また、
例えば、ボロン不純物濃度が１０^１４ｃｍ^−３から１０
^１９ｃｍ^−３の間のｐ型シリコン領域２３に、例えば、
３から１５ｎｍの厚さからなるシリコン酸化膜またはオ
キシナイトライド膜２５、２５_ＳＳＬ１、２
５_ＳＳＬ２、２５_ＧＳＬから形成されたトンネルゲート
絶縁膜を介して、例えばリンまたはヒ素を１０^１８ｃｍ
^{− ３}から１０^２ｌｃｍ^‐３添加したポリシリコンからな
る電荷蓄積層２６、２６_{Ｓ ＳＬ１}、２６_ＳＳＬ２、２６
_ＧＳＬが１０ｎｍから５００ｎｍの厚さで形成されてい
る。

【０２２９】これらの膜２５、２５_ＳＳＬ１、２５
_ＳＳＬ２、２５_ＧＳＬ、電荷蓄積層２６、２
６_ＳＳＬ１、２６_ＳＳＬ２は、例えば、シリコン酸化膜
からなる素子分離絶縁膜２４が形成されていないｐ型シ
リコン領域２３上に、ｐ型シリコン領域２３と自己整合
的に形成されている。これは、例えば、半導体領域（ｐ
型シリコン領域）２３に膜２５、層２６を全面堆積した
後、パターニングして半導体領域２３に達するまで、半
導体領域２３を例えば０．０５〜０．５μｍの深さエッ
チングし、絶縁膜２４を埋め込むことで形成することが
できる。このようにして膜２５および層２６を段差のな
い平面に全面形成できるので、より均一性の向上した特
性の揃った成膜を行うことができる。

【０２３０】この上に、例えば、それぞれ、厚さ３ｎｍ
から３０ｎｍの間のシリコン酸化膜／シリコン窒化膜／
シリコン酸化膜からなるブロック絶縁膜７７、７６、７
５を介して、例えばリン、ヒ素、またはボロンを１０
^１７ｃｍ^−３〜１０^２ｌｃｍ^{− ３}不純物添加したポリシ
リコン、または、ＷＳｉ（タングステンシリサイド）と
ポリシリコンとのスタック構造、または、ＮｉＳｉ、Ｍ
ｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック
構造からなる制御ゲート２７が１０ｎｍから５００ｎｍ
の厚さで形成されている。

【０２３１】制御ゲート２７は、隣接するメモリセルブ
ロックで接続されるようにブロック境界まで形成されて
おり、データ選択線ＷＬ０、…、ＷＬ１５を形成してい
る。

【０２３２】なお、ｐ型シリコン領域２３は、ｎ型シリ
コン領域２２によってｐ型半導体基板２１と独立に電圧
印加できるようになっていることが、消去時の昇圧回路
負荷を減らし消費電力を抑えるためには望ましい。

【０２３３】本実施形態のゲート形状では、半導体領域
２３の側壁が絶縁膜２４で覆われているので、浮遊ゲー
ト電極２６を形成する前のエッチングで露出することが
なく、ゲート電極２６が半導体領域２３よりも下に来る
ことを防ぐことができる。よって、半導体領域２３と絶
縁膜２４との境界で、ゲート電界集中やしきい値の低下
した奇生トランジスタの発生を抑制する。さらに、電界
集中に起因する書込みしきい値の低下現象、いわゆる、
サイドウォーク現象が生じにくくなるため、より信頼性
の高いトランジスタを形成することができる。

【０２３４】また、図２６に示すように、ゲート電極の
両側には、例えば５ｎｍから２００ｎｍの厚さのシリコ
ン窒化膜またはシリコン酸化膜からなる側壁絶縁膜４３
が形成され、また、これらに挟まれてソースまたはドレ
イン電極となるｎ型拡散層２８が形成されている。これ
ら拡散層２８、電荷蓄積層２６、および制御ゲート２７
により、電荷蓄積層２６に蓄積された電荷量を情報とす
る浮遊ゲート型ＥＥＰＲＯＭセルが形成されている。

【０２３５】この浮遊ゲート型ＥＥＰＲＯＭセルのゲー
ト長としては、０．５μｍ以下０．０１μｍ以上とする
ことができる。また、ソースドレインｎ型拡散層２８
は、例えばリンやヒ素、アンチモンの表面濃度が１０
^１７ｃｍ^‐３から１０^２ｌｃｍ^{− ３}となるように、かつ
その深さが１０ｎｍから５００ｎｍの間で形成されてい
る。さらに、これらｎ型拡散層２８は隣接するメモリセ
ル同士共有され、ＮＡＮＤ接続が実現されている。

【０２３６】制御ゲート２７_ＳＳＬ１の片側に形成され
たソースまたはドレイン電極となるｎ型拡散層２８ｄ
は、例えば、タングステンやタングステンシリサイド、
チタン、チタンナイトライド、またはアルミニウムから
なるデータ転送線３６_ＢＬと、コンタクト３１ｄを介し
て接続されている。ここで、データ転送線３６_ＢＬは、
隣接するメモリセルブロックで接続されるようにブロッ
ク境界まで形成されている。

【０２３７】一方、制御ゲート２７_ＧＳＬ１の片側に形
成されたソースまたはドレイン電極となるｎ型拡散層２
８ｓは、コンタクト３１ｓを介してソース線となるＳＬ
と接続されている。このソース線ＳＬは、隣接するメモ
リセルブロックで接続されるようにブロック境界まで形
成されている。勿論、ｎ型拡散層２８ｓをブロック境界
まで形成することにより、ソース線としてもよい。

【０２３８】これらＢＬコンタクト、およびＳＬコンタ
クトは、例えばｎ型またはｐ型にドープされたボリシリ
コンやタングステン、およびタングステンシリサイド、
Ａｌ、ＴｉＮ、Ｔｉなどが充填されて、導電体領域とな
っている。さらに、これらＳＬおよびＢＬと、トランジ
スタとの間は、例えばＳｉＯ２やＳｉＮらなる層間膜２
８１によって充填されている。また、このＢＬ上部に
は、例えばＳｉＯ２、ＳｉＮ、または、ポリイミドらな
る絶縁膜保護層３７や、図には示していないが、例え
ば、Ｗ、ＡｌやＣｕからなる上部配線が形成されてい
る。

【０２３９】本実施形態におけるセルトランジスタのＢ
−Ｂａ方向ピッチを、リソグラフィの分解能よりも小さ
くする製造方法は、第１の実施形態で説明した製造方法
におけるＯＮＯ絶縁膜（２５、２６、４０）全体をトン
ネル絶縁膜２５に置き換え、かつ、ゲート電極４１を浮
遊ゲート電極２６に置き換えることによって容易に実現
できるのは明らかである。

【０２４０】本実施形態でも、第１の実施形態と同様に
解像度が高いリソグラフィが必要とされる工程は、従来
と同じ図６の工程だけであり、残りの工程は、Ｓ１より
も大きなリソグラフィ分解能でＳ２ピッチのメモリセル
を実現でき、従来と比較して解像度の高いリソグラフィ
工程を新規導入する必要がなく、より安価に高密度メモ
リセルを実現できる。

【０２４１】また、周辺トランジスタのチャネル幅は、
図８（ｂ）における（膜６２の幅）×２＋（膜６５の
幅）となり、リソグラフィの最小ピッチＳ１の線幅以上
であれば、あらかじめリソグラフィのマスク作成時にオ
フセットを考慮しておくことによって、任意の幅が形成
でき、従来の回路設計手法をそのまま用いることができ
る。

【０２４２】また、データ保持用のメモリセルエレメン
トの制御電圧源やデータ制御線駆動回路については従来
と同じものを用いることができる。さらに、メモリセル
マトリックスに対しては、データ転送線の伸びる方向に
メモリセルの追加は必要なく、消去ブロックサイズも従
来例と同じ大きさに構成することが可能で、データ選択
線の伸びる方向に面積増大を伴わずに回路を構成するこ
とが可能である。

【０２４３】また、セルトランジスタＭ０、…、Ｍ１５
のチャネル幅は、露光量で線幅が大きく変化するリソグ
ラフィでなく、マスク材（シリコン窒化膜またはアモル
ファスシリコン膜）６２の堆積膜厚で決定されるので、
精度および再現性よく、チャネル幅を作成することがで
きる。よって、セルトランジスタのカップリング比、お
よび駆動電流のチャネル幅揺らぎ起因のばらつきを抑制
することができ、読み出し電圧マージンが向上し、読み
出し時間も短縮することができる。

【０２４４】本実施形態で、シリコン窒化膜７６は、第
２の実施形態で説明したシリコン窒化膜を用いている。
図１６、図１７において説明したように、本発明のシリ
コン窒化膜においては、電子がまだ捕獲されていないト
ラップの密度が低い。よって、従来例と等しい膜厚のＯ
ＮＯ膜を用いても、ＯＮＯ膜を通じて浮遊ゲートから漏
れる電子を減らすことができ、より電荷の保持特性が良
くなる。

【０２４５】また、成膜時にあらかじめＳｉ−Ｈ結合の
数を小さく保つことができる。ここで、Ｎ−Ｈ結合より
もＳｉ−Ｈ結合の方が結合エネルギーが小さいので、水
素の放出や捕獲をしやすいが、本実施形態のシリコン窒
化膜を用いることによって、ＯＮＯ膜を堆積した後の熱
工程による水素抜けまたは捕獲による特性変化を従来よ
りも抑えることができる。

【０２４６】特に、基板に正の電圧を印加して消去を行
うＮＡＮＤまたはＡＮＤ型メモリセル構造では、消去と
書き込み時にＯＮＯ膜に両極性のストレスが印加される
が、図１６、図１７に示したように、両極性のストレス
印加に対しても、本実施形態のＯＮＯ膜は、電子を未だ
捕獲していない準位を介したリーク電流を従来例よりも
小さく保つことができる。

【０２４７】なお、本実施形態では、ＯＮＯ膜に第２の
実施形態で説明した窒化膜を用いた例を示したが、さら
に上層の配線層に第２の実施形態の窒化膜を用いても勿
論良く、堆積した後の熱工程による水素抜けまたは捕獲
による特性変化を従来よりも抑える効果があることは明
らかである。

【０２４８】本願の発明の範囲は上記各実施形態に限ら
れない。実施形態ではスイッチ素子として主にｎ型電界
効果トランジスタを用いたが、これらは、ゲート入力を
反転すれば、ｐ型ｎ型を入れ替えてもよい。素子分離膜
や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシ
リコン窒化膜に変換する上記で説明した以外の方法、例
えば酸素イオンを堆積したシリコンに注入する方法や、
堆積したシリコンを酸化する方法を用いてもかまわな
い。

【０２４９】また、電荷蓄積層２６は、ＴｉＯ_２やＡｌ
_２０_３、あるいは、タンタル酸化膜、チタン酸ストロン
チウムやチタン酸バリウム、チタン酸ジルコニウム鉛
や、それら積層膜を用いても、素子分離端での電界集中
を緩和する第１の実施形態の構造は有効である。

【０２５０】また、実施形態としては半導体基板２１と
してｐ型Ｓｉ基板を想定したが、代わりにｎ型Ｓｉ基板
やＳＯＩ基板のＳＯＩシリコン層、またはＳｉＧｅ混
晶、ＳｉＧｅＣ混晶など、シリコンを含む単結晶半導体
基板であればよい。さらに、ｐ型半導体層２３上のｎ型
ＭＯＳＦＥＴの形成について述べたが、ｎ型半導体層２
３上のｐ型ＭＯＳＦＥＴの形成に置き換えてもよく、そ
の場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読
み替え、さらに、ドーピング不純物種のＡｓ、Ｐ、Ｓｂ
をＩｎ、Ｂのいずれかと読み替えればよい。

【０２５１】また、ゲート電極２７、４１、および第５
の実施形態の浮遊ゲート電極２６は、Ｓｉ半導体、Ｓｉ
Ｇｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、Ｃｏ
Ｓｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドや
ポリサイド、Ｔｉ、Ａｌ、Ｃｕ、ＴｉＮ、Ｗなどの金属
を用いることができ、多結晶であってもよいし、これら
の積層構造にしてもよい。また、アモルファスＳｉ、ア
モルファスＳｉＧｅ混晶、またはアモルファスＳｉＣｅ
Ｃ混晶を用いることができ、これらの積層構造にしても
よい。

【０２５２】さらに、電荷蓄積層２６はドット状に形成
されていてもよく、これによっても実施の形態で説明し
た方法が適用できることは言うまでもない。

【０２５３】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。

【０２５４】

【発明の効果】以上詳述したように、本発明によれば、
メモリエレメントの電荷蓄積層の電荷保持特性が向上す
るので信頼性を向上させることができる。よって、同じ
保持特性を得るのに、従前よりも電荷蓄積層を薄膜化す
ることが可能となり、より低い電圧で書き込みおよび消
去を行うことができる。これにより、絶縁耐圧が低い、
狭い素子分離膜の間隔を用いることができ、十分なメモ
リセル動作マージンを得ることができ、よりメモリセル
を縮小化することが可能となる。したがって、素子信頼
性を維持しつつ高集積化することが可能になる。

【０２５５】また、本発明によれば、メモリセルエレメ
ントの電荷蓄積層の制御ゲート側に形成された絶縁層に
おいて、電子がまだ捕獲されていないトラップの密度が
低くなり、これにより、従来例と等しい膜厚のＯＮＯ膜
を用いても、ＯＮＯ膜を通じて浮遊ゲートから漏れる電
子を減らすことができ、より電荷の保持特性が良くな
り、かつ、ＯＮＯ膜の薄膜化によりメモリセルの縮小化
が可能になる。したがって、素子信頼性を維持しつつ高
集積化することが可能になる。

【０２５６】また、本発明によれば、メモリセルエレメ
ントの電荷蓄積層は絶縁体膜からなり、かつ制御ゲート
より内側に形成されているので、制御ゲート辺縁での電
界の広がり効果が減衰し、ゲート素子分離端での電界集
中および電界低下に起因する書込みしきい値の低下現
象、いわゆる、サイドウォーク（sidewalk）現象が生じ
にくくなるため、より信頼性の高いトランジスタを形成
することができる。したがって、素子信頼性を維持しつ
つ高集積化することが可能になる。

【０２５７】また、本発明によれば、第１および第２の
メモリセルエレメントと選択スイッチング素子との配置
により、データ選択線に沿ったメモリエレメントの最小
ピッチが、データ選択線の最小ピッチよりも小さいピッ
チとなる配置が実現され得る。したがって、素子信頼性
を維持しつつ高集積化することが可能になる。

【０２５８】また、本発明によれば、セルトランジスタ
のチャネル幅を、露光量で線幅が大きく変化するリソグ
ラフィでなく、絶縁膜のマスク材により決定し得、より
高精度、高密度に形成することができる。したがって、
素子信頼性を維持しつつ高集積化することが可能にな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態たる半導体装置で用い
られるメモリセルブロックの等価回路図。

【図２】図１に示すメモリセルブロックの構造を示す概
略的な平面図。

【図３】図２中のＢ−Ｂａ断面、Ｃ−Ｃａ断面の矢視
図。

【図４】図２中のＡ−Ａａ断面の矢視図。

【図５】図２に示すデータ転送線コンタクト３０ｄ周辺
の素子配置および構造を示す平面図。

【図６】図１に示すメモリセルアレイの製造工程を説明
するための平面図および断面図。

【図７】図６に示す平面図および断面図より後の状態で
あって、図１に示すメモリセルアレイの製造工程を説明
するための平面図および断面図。

【図８】図７に示す平面図および断面図より後の状態で
あって、図１に示すメモリセルアレイの製造工程を説明
するための平面図および断面図。

【図９】図８に示す平面図および断面図より後の状態で
あって、図１に示すメモリセルアレイの製造工程を説明
するための平面図および断面図。

【図１０】図９に示す平面図および断面図より後の状態
であって、図１に示すメモリセルアレイの製造工程を説
明するための平面図および断面図。

【図１１】図１０に示す平面図および断面図より後の状
態であって、図１に示すメモリセルアレイの製造工程を
説明するための平面図および断面図。

【図１２】図１１に示す平面図および断面図より後の状
態であって、図１に示すメモリセルアレイの製造工程を
説明するための平面図および断面図。

【図１３】図１２に示す平面図および断面図より後の状
態であって、図１に示すメモリセルアレイの製造工程を
説明するための断面図。

【図１４】図１３に示す断面図より後の状態であって、
図１に示すメモリセルアレイの製造工程を説明するため
の平面図および断面図。

【図１５】本発明の第２の実施形態たる半導体装置で用
いられるＭＯＮＯＳメモリセル構造についての特性デー
タを示すグラフ。

【図１６】図１５に示すデータが得られたものと同一の
ＭＯＮＯＳ構造において、正孔保持状態にした後制御ゲ
ートに正の電圧を印加した場合のしきい値変化を従来の
ものと比較して示すグラフ。

【図１７】図１５に示すデータが得られたものと同一の
ＭＯＮＯＳ構造において、電子保持状態にした後制御ゲ
ートに負の電圧を印加した場合のしきい値変化を従来の
ものと比較して示すグラフ。

【図１８】第２の実施形態の成膜方法による電荷蓄積層
のＳｉ−ＨボンドとＮ−Ｈボンドの密度を分析した結果
を従来のものと比較して示すグラフ。

【図１９】第２の実施形態に係る電荷蓄積層の別の形成
方法を説明する断面図。

【図２０】本発明の第３の実施形態たる半導体装置で用
いられるメモリセルの等価回路とその構造を示す平面
図。

【図２１】図２０（ｂ）に示したＮＡＮＤセルアレイブ
ロックのＢ−Ｂａ、Ｄ−Ｄａ方向断面の矢視図。

【図２２】図２０（ｂ）に示したＮＡＮＤセルアレイブ
ロックのＡ−Ａａ方向断面の矢視図。

【図２３】本発明の第４の実施形態たる半導体装置で用
いられるセルアレイブロックの回路図およびの平面図。

【図２４】図２３（ｂ）に示す平面図中のＤ−Ｄａ断
面、Ｂ−Ｂａ断面の矢視図。

【図２５】本発明の第５の実施形態たる半導体装置で用
いられるセルアレイブロックの断面図（Ｂ−Ｂａ方
向）。

【図２６】本発明の第５の実施形態たる半導体装置で用
いられるセルアレイブロックの断面図（Ａ−Ａａ方
向）。

【図２７】ＭＯＮＯＳ膜を用いるＮＡＮＤ型ＥＥＰＲＯ
Ｍのメモリセルブロックの回路図（従来例）。

【図２８】図２７に示したメモリセルブロックの構造を
示す平面図、および断面図。

【図２９】ＮＡＮＤ型ブロック、ＡＮＤ型ブロックで形
成されるのメモリセルブロックの回路図（従来例）。

【符号の説明】

Ｍ０、…、Ｍ１５……メモリセルトランジスタ ＳＬ…
…ソース線 ＷＬ０、…、ＷＬ１５……データ選択線
ＢＬ、ＢＬ１……データ転送線 Ｓ１、Ｓ２……ブロッ
ク選択トランジスタ ＳＳＬ、ＧＳＬ、ＳＳＬ１、ＳＳ
Ｌ２……ブロック選択線（制御配線、選択ゲート制御
線） ＳＬ……共通ソース線 ＳＳ１、ＳＳ２、ＳＳ
３、ＳＳ４、ＧＳ１、ＧＳ２……選択トランジスタ ２
１……ｐ型シリコン基板（半導体基板） ２２……ｎ型
ウェル（ｎ型シリコン領域） ２３……ｐ型ウェル（ｐ
型シリコン領域、ｐ型拡散層、ｐ型半導体層、半導体基
板、半導体領域） ２４……素子分離絶縁膜（素子分離
酸化膜） ２５……シリコン酸化膜またはオキシナイト
ライド膜（ゲート酸化膜、トンネルゲート絶縁膜、トン
ネル酸化膜） ２６……シリコン窒化膜（電荷蓄積層、
電荷蓄積電極、浮遊ゲート） ２７……ゲート電極（制
御ゲート、制御ゲート電極、多結晶シリコン膜） ２８……ｎ型拡散層 ３０ｄ……データ転送線コンタク
ト ３１ｄ……コンタクト ３６_ＢＬ……データ転送線
３７……絶縁膜保護層 ４０……シリコン酸化膜（ブ
ロック酸化膜、ブロック絶縁膜、層間絶縁膜） ４１…
…ゲート電極（ポリシリコン層、多結晶シリコン） ４
３……絶縁膜（側壁） ４５……セルアレイブロック
（メモリセルブロック） ４６……層間絶縁膜 ６０…
…レジスト ６２……アモルファスシリコン膜 ６２……シリコン窒
化膜 ６５……シリコン酸化膜 ６６……エッチングス
トッパ膜（シリコン窒化膜） ６７……エッチングスト
ッパ層（エッチングストッパ膜） ６８……エッチング
ストッパ膜（シリコン窒化膜） ６９……シリコン酸化
膜（バッファ膜、バッファ層） ７０……レジスト ７
２…シリコン酸化膜 ７３…シリコン酸化膜 ７６……
シリコン窒化膜 ７７……ブロック絶縁膜 １００……
シリコン基板 １０２……拡散層 １０３……シリコン酸化膜 １０４……素子分離領域
１０５……層間絶縁膜 １０６……側壁絶縁膜 １０７……シリコン窒化膜層
１０８……多結晶シリコン １０９……トンネル酸化膜
１１０……電荷蓄積層 １１１……トップ酸化膜 １
１２……上部電極 ２８１……層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 合田 晃 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 齋田 繁彦 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 綱島 祥隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA43 AB02 AC02 AD53 AF05 AG12 AG28 5F083 EP32 EP42 EP76 GA05 GA09 GA15 GA19 GA25 HA02 HA10 JA02 JA04 JA05 JA06 JA14 JA15 JA31 JA36 JA37 JA39 JA40 JA53 LA12 NA01 PR36 PR39 PR40 5F101 BA29 BB02 BC02 BD34 BF01 BH09 BH13

Claims (30)

【特許請求の範囲】
1. 【請求項１】 電気的に情報を書込み消去可能な半導体
   装置において、 電荷の量によって情報を記憶する電荷蓄積層を有するメ
   モリエレメントを具備し、 前記メモリエレメントは、その電荷蓄積層にシリコン、
   窒素、および水素を含み、かつ、前記電荷蓄積層はシリ
   コンおよび窒素が第１および第２に多い構成元素であ
   り、かつ、前記電荷蓄積層中のシリコンと水素との結合
   の体積密度が１×１０^２０ｃｍ^‐３以下であることを特
   徴とする半導体装置。
2. 【請求項２】 電気的に情報を書込み消去可能な半導体
   装置において、 電荷の量によって情報を記憶する電荷蓄積層を有するメ
   モリエレメントを具備し、 前記メモリエレメントは、その電荷蓄積層がシリコン窒
   化層からなり、かつ、前記電荷蓄積層中のシリコンと水
   素との結合の体積密度がシリコン原子数と窒素原子数と
   の和の体積密度の１／５０以下であることを特徴とする
   半導体装置。
3. 【請求項３】 前記メモリエレメントは、前記電荷蓄積
   層と制御ゲートとを有する電界効果トランジスタである
   ことを特徴とする請求項１または請求項２に記載の半導
   体装置。
4. 【請求項４】 電流端子を直列または並列に接続された
   複数のメモリエレメントと、前記直列または並列に接続
   された複数のメモリエレメントの接続端に電流端子の一
   方が接続された単数または複数直列の選択スイッチング
   素子とを有するデータ再書き込み可能な第１のメモリセ
   ルユニットと、 電流端子を直列または並列に接続された複数のメモリエ
   レメントと、前記直列または並列に接続された複数のメ
   モリエレメントの接続端に電流端子の一方が接続された
   単数または複数直列の選択スイッチング素子とを有する
   データ再書き込み可能な第２のメモリセルユニットとを
   具備し、 前記第１および第２のメモリセルユニットは、前記複数
   のメモリエレメントと接続される側とは異なる側で前記
   選択スイッチング素子の電流端子の他方が互いに接続さ
   れており、かつ、前記複数のメモリエレメントがそれぞ
   れ前記電荷蓄積層と制御ゲートとを有する電界効果トラ
   ンジスタであることを特徴とする請求項１または２に記
   載の半導体装置。
5. 【請求項５】 前記選択スイッチング素子は、前記メモ
   リセルユニットと同じ導電型ウェル上に形成された電界
   効果トランジスタであることを特徴とする請求項４に記
   載の半導体装置。
6. 【請求項６】 前記メモリセルユニットは、データ転送
   線と直行する方向に複数並列に形成され、前記データ転
   送線とデータ選択線は、それぞれ複数個のメモリエレメ
   ントと接続され、 前記選択スイッチング素子は、制御電極を有し、前記制
   御電極に接続される制御線は、前記データ選択線と平行
   に形成されることを特徴とする請求項４に記載の半導体
   装置。
7. 【請求項７】 前記選択スイッチング素子の前記制御電
   極は、前記ウェルに印加される電圧に対して負の電圧と
   なることを特徴とする請求項５に記載の半導体装置。
8. 【請求項８】 前記メモリエレメントの前記制御電極と
   前記電荷蓄積層との間に流れる電流は、前記メモリエレ
   メントの前記電荷蓄積層と前記ウェルとの間に流れる電
   流以上となることを特徴とする請求項５に記載の半導体
   装置。
9. 【請求項９】 半導体領域上に形成された電気的に情報
   を書込み消去可能な半導体装置において、 電荷の量によって情報を記憶する電荷蓄積層を有するメ
   モリエレメントを具備し、 前記メモリエレメントは、前記電荷蓄積層と、制御ゲー
   トと、前記半導体領域を基準として前記電荷蓄積層の前
   記制御ゲート側に形成された絶縁層とを有する電界効果
   トランジスタであり、さらに、前記絶縁層にシリコン、
   窒素、および水素を含み、かつ、前記絶縁層はシリコン
   および窒素が第１および第２に多い構成元素であり、か
   つ、前記絶縁層中のシリコンと水素との結合の体積密度
   が１×１０^２０ｃｍ^‐３以下であることを特徴とする半
   導体装置。
10. 【請求項１０】 半導体領域上に形成された電気的に情
    報を書込み消去可能な半導体装置において、 電荷の量によって情報を記憶する電荷蓄積層を有するメ
    モリエレメントを具備し、 前記メモリエレメントは、前記電荷蓄積層と、制御ゲー
    トと、前記半導体領域を基準として前記電荷蓄積層の前
    記制御ゲート側に形成された絶縁層とを有する電界効果
    トランジスタであり、かつ、前記絶縁層がシリコン窒化
    層からなり、かつ、前記絶縁層中のシリコンと水素との
    結合の体積密度がシリコン原子数と窒素原子数との和の
    体積密度の１／５０以下であることを特徴とする半導体
    装置。
11. 【請求項１１】 電流端子を直列または並列に接続され
    た複数のメモリエレメントと、前記直列または並列に接
    続された複数のメモリエレメントの接続端に電流端子の
    一方が接続された単数または複数直列の選択スイッチン
    グ素子とを有するデータ再書き込み可能な第１のメモリ
    セルユニットと、 電流端子を直列または並列に接続された複数のメモリエ
    レメントと、前記直列または並列に接続された複数のメ
    モリエレメントの接続端に電流端子の一方が接続された
    単数または複数直列の選択スイッチング素子とを有する
    データ再書き込み可能な第２のメモリセルユニットとを
    具備し、 前記第１および第２のメモリセルユニットは、前記複数
    のメモリエレメントと接続される側とは異なる側で前記
    選択スイッチング素子の電流端子の他方が互いに接続さ
    れており、かつ、前記複数のメモリエレメントが、それ
    ぞれ、前記電荷蓄積層と、制御ゲートと、前記半導体領
    域を基準として前記電荷蓄積層の前記制御ゲート側に形
    成された絶縁層とを有する電界効果トランジスタである
    ことを特徴とする請求項９または１０に記載の半導体装
    置。
12. 【請求項１２】 前記選択スイッチング素子は、前記メ
    モリセルユニットと同じ導電型ウェル上に形成された電
    界効果トランジスタであることを特徴とする請求項１１
    に記載の半導体装置。
13. 【請求項１３】 前記メモリセルユニットは、データ転
    送線と直行する方向に複数並列に形成され、前記データ
    転送線とデータ選択線は、それぞれ複数個のメモリエレ
    メントと接続され、 前記選択スイッチング素子は、制御電極を有し、前記制
    御電極に接続される制御線は、前記データ選択線と平行
    に形成されることを特徴とする請求項１２に記載の半導
    体装置。
14. 【請求項１４】 前記選択スイッチング素子の前記制御
    電極は、前記ウェルに印加される電圧に対して負の電圧
    となることを特徴とする請求項１２に記載の半導体装
    置。
15. 【請求項１５】 前記メモリエレメントの前記制御電極
    と前記電荷蓄積層との間に流れる電流は、前記メモリエ
    レメントの前記電荷蓄積層と基板との間に流れる電流以
    上となることを特徴とする請求項１１に記載の半導体装
    置。
16. 【請求項１６】 電気的に情報を書込み消去可能な半導
    体装置において、 電荷の量によって情報を記憶する電荷蓄積層を有するメ
    モリエレメントを具備し、 前記メモリエレメントは、前記電荷蓄積層と、制御ゲー
    トと、前記電荷蓄積層について前記制御ゲートとは異な
    る側に形成されたチャネルとを有する電界効果トランジ
    スタであり、その電荷蓄積層は絶縁体膜からなり、かつ
    前記制御ゲートより内側に形成されていることを特徴と
    する半導体装置。
17. 【請求項１７】 前記電荷蓄積層は、前記電界効果トラ
    ンジスタの前記制御ゲートから前記チャネルまでのシリ
    コン酸化膜に換算した実効絶縁体膜厚をｔとして、０．
    ４ｔ以上前記制御ゲートよりも内側に形成されているこ
    とを特徴とする請求項１６に記載の半導体装置。
18. 【請求項１８】 前記電荷蓄積層は、シリコン窒化層か
    らなることを特徴とする請求項１６に記載の半導体装
    置。
19. 【請求項１９】 電流端子を直列または並列に接続され
    た複数のメモリエレメントと、前記直列または並列に接
    続された複数のメモリエレメントの接続端に電流端子の
    一方が接続された単数または複数直列の選択スイッチン
    グ素子とを有するデータ再書き込み可能な第１のメモリ
    セルユニットと、 電流端子を直列または並列に接続された複数のメモリエ
    レメントと、前記直列または並列に接続された複数のメ
    モリエレメントの接続端に電流端子の一方が接続された
    単数または複数直列の選択スイッチング素子とを有する
    データ再書き込み可能な第２のメモリセルユニットとを
    具備し、 前記第１および第２のメモリセルユニットは、前記複数
    のメモリエレメントと接続される側とは異なる側で前記
    選択スイッチング素子の他方の電流端子が互いに接続さ
    れており、かつ、前記複数のメモリエレメントが、それ
    ぞれ、前記電荷蓄積層と、制御ゲートと、前記電荷蓄積
    層について前記制御ゲートとは異なる側に形成されたチ
    ャネルとを有する電界効果トランジスタであることを特
    徴とする請求項１６に記載の半導体装置。
20. 【請求項２０】 前記選択スイッチング素子は、前記メ
    モリセルユニットと同じ導電型ウェル上に形成された電
    界効果トランジスタであることを特徴とする請求項１９
    に記載の半導体装置。
21. 【請求項２１】 前記メモリセルユニットは、データ転
    送線と直行する方向に複数並列に形成され、前記データ
    転送線とデータ選択線は、それぞれ複数個のメモリエレ
    メントと接続され、 前記選択スイッチング素子は、制御電極を有し、前記制
    御電極に接続される制御線は、前記データ選択線と平行
    に形成されることを特徴とする請求項２０に記載の半導
    体装置。
22. 【請求項２２】 前記選択スイッチング素子の前記制御
    電極は、前記ウェルに印加される電圧に対して負の電圧
    となることを特徴とする請求項２０に記載の半導体装
    置。
23. 【請求項２３】 前記メモリエレメントの前記制御電極
    と前記電荷蓄積層との間に流れる電流は、前記メモリエ
    レメントの前記電荷蓄積層と基板との間に流れる電流以
    上となることを特徴とする請求項１６に記載の半導体装
    置。
24. 【請求項２４】 電流端子を直列または並列に接続され
    た複数のメモリエレメントと、前記直列または並列に接
    続された複数のメモリエレメントの接続端に電流端子の
    一方が接続された単数または複数直列の選択スイッチン
    グ素子とを有するデータ再書き込み可能な第１のメモリ
    セルユニットと、 電流端子を直列または並列に接続された複数のメモリエ
    レメントと、前記直列または並列に接続された複数のメ
    モリエレメントの接続端に電流端子の一方が接続された
    単数または複数直列の選択スイッチング素子とを有する
    データ再書き込み可能な第２のメモリセルユニットとを
    具備し、 前記第１および第２のメモリセルユニットは、前記複数
    のメモリエレメントと接続される側とは異なる側で前記
    選択スイッチング素子の他方の電流端子が互いに接続さ
    れており、かつ、前記メモリセルユニットは、データ転
    送線と直行する方向に複数並列に形成され、前記データ
    転送線とデータ選択線は、それぞれ複数個のメモリエレ
    メントと接続され、 前記選択スイッチング素子は、制御電極を有し、前記制
    御電極に接続される制御線は、前記データ選択線と平行
    に形成され、 前記データ選択線に沿った前記メモリエレメントの最小
    ピッチは、前記データ選択線の最小ピッチよりも小さい
    ことを特徴とする半導体装置。
25. 【請求項２５】 前記選択スイッチング素子は、しきい
    値が異なる２つのＭＩＳＦＥＴの電流端子を直列に接続
    して形成されることを特徴とする請求項２４に記載の半
    導体装置。
26. 【請求項２６】 前記メモリセルユニットは、２つ直列
    の選択スイッチング素子を有し、その一方の端は前記メ
    モリエレメントに接続され、他方の端は前記データ転送
    線に接続され、 前記データ選択線方向に隣接し異なるデータ転送線に接
    続された２つの前記メモリセルユニットは、前記データ
    転送線に接続される選択スイッチング素子のしきい値が
    メモリ側に接続される選択スイッチング素子のしきい値
    よりもともに大きくなることを特徴とする請求項２５に
    記載の半導体装置。
27. 【請求項２７】 前記電荷蓄積層として形成されるシリ
    コン窒化層は、ＳｉｘＨｙＢｚ（Ｂ：ハロゲン、かつｚ
    ＞ｙ）なる化合物を用いた化学気相成長法によって形成
    され、かつ、膜中のシリコン−水素結合が１×２０ｃｍ
    ^−３以下であることを特徴とする請求項２または請求項
    １０に記載の半導体装置。
28. 【請求項２８】 前記電荷蓄積層として形成されるシリ
    コン窒化層は、膜中のハロゲン濃度が１×１９ｃｍ^−３
    以上であることを特徴とする請求項２または１０に記載
    の半導体装置。
29. 【請求項２９】 前記電荷蓄積層として形成されるシリ
    コン窒化層は、その厚さ全体のうち下面から１０％もし
    くはそれより上部側においてハロゲンが１×２０ｃｍ
    ^−３以上含まれる層を５ｎｍ以下膜厚で有し、前記シリ
    コン窒化層のうちのそれ以外は、ハロゲンをｌ×２０ｃ
    ｍ^−３以下含むシリコン窒化層にて形成されていること
    を特徴とする請求項２または１０記載の半導体装置。
30. 【請求項３０】 レジスト材を積層膜上に塗布する工程
    と、 前記塗布されたレジスト材をストライプ状に、かつ残さ
    れるレジスト材の面積が除去されるレジスト材の面積よ
    り狭くなるようにパターニングする工程と、 前記ストライプ状にパターニングされたレジスト材をマ
    スクに前記積層膜の上層側をエッチングする工程と、 前記エッチングされた積層膜のエッチング側面に接し
    て、かつ前記エッチング側面に接する側とは異なる側が
    互いに接することなく絶縁膜を形成する工程と、 前記形成された絶縁膜をマスクに前記積層膜をその下層
    側を含めてエッチングする工程とを有することを特徴と
    する半導体装置の製造方法。