JP3196717B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
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Description
【０００１】
【発明の属する技術分野】本発明は、書込み及び消去が
可能である不揮発性半導体記憶装置及びその製造方法に
関し、特に、メモリセルの面積を増大させることなく書
込み及び消去速度を向上させることができると共に、低
コストで製造することができる不揮発性半導体記憶装置
及びその製造方法に関する。
可能である不揮発性半導体記憶装置及びその製造方法に
関し、特に、メモリセルの面積を増大させることなく書
込み及び消去速度を向上させることができると共に、低
コストで製造することができる不揮発性半導体記憶装置
及びその製造方法に関する。
【０００２】
【従来の技術】電気的にメモリの書込み及び消去をする
ことができる不揮発性半導体記憶装置においては、従来
より、その書込及び消去動作の向上が要求されており、
書き込み及び消去の効率を向上させると共に、動作速度
の向上を図った種々の半導体記憶装置が提案されている
（特開平７−１５３８５７号公報、特開平５−９０６１
０号公報及び特開平９−３１２３５１号公報等）。
ことができる不揮発性半導体記憶装置においては、従来
より、その書込及び消去動作の向上が要求されており、
書き込み及び消去の効率を向上させると共に、動作速度
の向上を図った種々の半導体記憶装置が提案されている
（特開平７−１５３８５７号公報、特開平５−９０６１
０号公報及び特開平９−３１２３５１号公報等）。
【０００３】図１１乃至２０は特開平７−１５３８５７
号公報に開示された従来の不揮発性半導体記憶装置の製
造方法を工程順に示す断面図である。図１１に示すよう
に、先ず、ｐ型シリコン基板１０１の表面にフィールド
絶縁膜１０２を選択的に形成することにより、素子領域
を区画する。次に、素子領域上に絶縁膜（図示せず）、
ポリシリコン膜（図示せず）、酸化膜及び窒化膜（図示
せず）を形成し、これらを所定の形状にパターニングす
ることにより、ゲート絶縁膜１１０、ゲート用ポリシリ
コン膜１１１及び酸化膜及び窒化膜からなる積層膜１１
２を順次選択的に形成する。次いで、全面に酸化膜１１
３及び窒化膜１１４を順次形成する。その後、図１３に
示すように、窒化膜１１４をエッチングバックすること
により、ゲート用ポリシリコン膜１１１及び積層膜１１
２の側壁面上に窒化膜からなる側壁絶縁膜１１５を形成
する。その後、側壁絶縁膜１１５及びフィールド絶縁膜
１０２をマスクとして、素子領域の表面にｎ型不純物を
イオン注入し、これを熱拡散することにより、ｎ型のソ
ース−ドレイン領域１０３を形成する。
号公報に開示された従来の不揮発性半導体記憶装置の製
造方法を工程順に示す断面図である。図１１に示すよう
に、先ず、ｐ型シリコン基板１０１の表面にフィールド
絶縁膜１０２を選択的に形成することにより、素子領域
を区画する。次に、素子領域上に絶縁膜（図示せず）、
ポリシリコン膜（図示せず）、酸化膜及び窒化膜（図示
せず）を形成し、これらを所定の形状にパターニングす
ることにより、ゲート絶縁膜１１０、ゲート用ポリシリ
コン膜１１１及び酸化膜及び窒化膜からなる積層膜１１
２を順次選択的に形成する。次いで、全面に酸化膜１１
３及び窒化膜１１４を順次形成する。その後、図１３に
示すように、窒化膜１１４をエッチングバックすること
により、ゲート用ポリシリコン膜１１１及び積層膜１１
２の側壁面上に窒化膜からなる側壁絶縁膜１１５を形成
する。その後、側壁絶縁膜１１５及びフィールド絶縁膜
１０２をマスクとして、素子領域の表面にｎ型不純物を
イオン注入し、これを熱拡散することにより、ｎ型のソ
ース−ドレイン領域１０３を形成する。
【０００４】その後、図１４に示すように、側壁絶縁膜
１１５及びフィールド絶縁膜１０２をマスクとして、素
子領域の表面を熱酸化することにより、ソース−ドレイ
ン領域１０３の表面に酸化膜１０４を形成する。その
後、図１５に示すように、ゲート用ポリシリコン膜１１
１の上面上及び側壁面上に残存している積層膜１１２中
の窒化膜及び側壁絶縁膜１１５をウエットエッチングに
より除去した後、ゲート用ポリシリコン膜１１１の側壁
面上、及び基板１０１と側壁絶縁膜１１５との間に形成
されている酸化膜１１３をウエットエッチングにより除
去する。その後、図１６に示すように、ゲート用ポリシ
リコン膜１１１の上面及び側壁面上並びに露出した素子
領域の表面に、ゲート絶縁膜１１０よりも薄い膜厚で、
酸化膜１０７を形成する。
１１５及びフィールド絶縁膜１０２をマスクとして、素
子領域の表面を熱酸化することにより、ソース−ドレイ
ン領域１０３の表面に酸化膜１０４を形成する。その
後、図１５に示すように、ゲート用ポリシリコン膜１１
１の上面上及び側壁面上に残存している積層膜１１２中
の窒化膜及び側壁絶縁膜１１５をウエットエッチングに
より除去した後、ゲート用ポリシリコン膜１１１の側壁
面上、及び基板１０１と側壁絶縁膜１１５との間に形成
されている酸化膜１１３をウエットエッチングにより除
去する。その後、図１６に示すように、ゲート用ポリシ
リコン膜１１１の上面及び側壁面上並びに露出した素子
領域の表面に、ゲート絶縁膜１１０よりも薄い膜厚で、
酸化膜１０７を形成する。
【０００５】その後、図１７に示すように、全面にポリ
シリコン層１１６を形成する。その後、図１８に示すよ
うに、ポリシリコン層１１６をエッチングバックするこ
とにより、ゲート用ポリシリコン膜１１１の側壁面上、
即ち、ゲート用ポリシリコン膜１１１及び酸化膜１０４
に覆われていないソース−ドレイン領域１０３上に、ポ
リシリコンからなる側壁膜１１７を形成する。その後、
ゲート用ポリシリコン膜１１１上の表面に露出した酸化
膜１０７をウエットエッチングにより除去する。その
後、図１９に示すように、全面にポリシリコン層を形成
し、これをパターニングすることにより、このポリシリ
コン層、ゲート用ポリシリコン膜１１１と側壁膜１１７
とからなるフローティングゲート１０５を得る。その
後、全面に層間絶縁膜１０９を形成した後、更に、全面
にポリシリコンからなるコントロールゲート１０６を形
成する。
シリコン層１１６を形成する。その後、図１８に示すよ
うに、ポリシリコン層１１６をエッチングバックするこ
とにより、ゲート用ポリシリコン膜１１１の側壁面上、
即ち、ゲート用ポリシリコン膜１１１及び酸化膜１０４
に覆われていないソース−ドレイン領域１０３上に、ポ
リシリコンからなる側壁膜１１７を形成する。その後、
ゲート用ポリシリコン膜１１１上の表面に露出した酸化
膜１０７をウエットエッチングにより除去する。その
後、図１９に示すように、全面にポリシリコン層を形成
し、これをパターニングすることにより、このポリシリ
コン層、ゲート用ポリシリコン膜１１１と側壁膜１１７
とからなるフローティングゲート１０５を得る。その
後、全面に層間絶縁膜１０９を形成した後、更に、全面
にポリシリコンからなるコントロールゲート１０６を形
成する。
【０００６】このように構成された従来の不揮発性半導
体記憶装置においては、ソース−ドレイン領域１０３に
接する酸化膜１０７は、ゲート用ポリシリコン膜１１１
の下のゲート絶縁膜１０２よりも薄く形成されていると
共に、フローティングゲート１０５がソース−ドレイン
領域１０３上の酸化膜１０４の上にまで延出している。
その結果、コントロールゲート１０６とフローティング
ゲート１０５との間の容量と、フローティングゲート１
０５と基板１０１との間の容量の容量比を高くすること
ができ、これにより、不揮発性半導体記憶装置の書込み
及び消去速度の向上を図っている。
体記憶装置においては、ソース−ドレイン領域１０３に
接する酸化膜１０７は、ゲート用ポリシリコン膜１１１
の下のゲート絶縁膜１０２よりも薄く形成されていると
共に、フローティングゲート１０５がソース−ドレイン
領域１０３上の酸化膜１０４の上にまで延出している。
その結果、コントロールゲート１０６とフローティング
ゲート１０５との間の容量と、フローティングゲート１
０５と基板１０１との間の容量の容量比を高くすること
ができ、これにより、不揮発性半導体記憶装置の書込み
及び消去速度の向上を図っている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置においては、前述の如く、フロ
ーティングゲート１０５を酸化膜１０４の上にまで延出
させることによって、容量比を大きくしているので、ソ
ース−ドレイン領域１０３の幅がチャネル長よりも長く
なるように設計する必要がある。従って、メモリセルの
サイズは、最小設計寸法で設計した場合よりも大きくな
ると言う問題がある。
不揮発性半導体記憶装置においては、前述の如く、フロ
ーティングゲート１０５を酸化膜１０４の上にまで延出
させることによって、容量比を大きくしているので、ソ
ース−ドレイン領域１０３の幅がチャネル長よりも長く
なるように設計する必要がある。従って、メモリセルの
サイズは、最小設計寸法で設計した場合よりも大きくな
ると言う問題がある。
【０００８】また、従来の製造方法によると、フローテ
ィングゲート１０５を形成するまでに、図１１に示すゲ
ート絶縁膜１１０、ゲート用ポリシリコン膜１１１及び
積層膜１１２を選択的に形成する工程と、図１９に示す
フローティングゲート１０５を形成する工程とにおい
て、２回のリソグラフィ工程が必要となり、これらのリ
ソグラフィ工程は、いずれも最小設計寸法を考慮する必
要がある。リソグラフィ工程が増加すると、製造工程が
増加することによるコストの上昇のみでなく、マスクを
形成するために必要となるコストの上昇が大きくなる。
また、マスクを形成するときに最小設計寸法を考慮する
必要があると、高性能のリソグラフィ装置を使用する必
要があるので、更に設備コストが上昇することになる。
ィングゲート１０５を形成するまでに、図１１に示すゲ
ート絶縁膜１１０、ゲート用ポリシリコン膜１１１及び
積層膜１１２を選択的に形成する工程と、図１９に示す
フローティングゲート１０５を形成する工程とにおい
て、２回のリソグラフィ工程が必要となり、これらのリ
ソグラフィ工程は、いずれも最小設計寸法を考慮する必
要がある。リソグラフィ工程が増加すると、製造工程が
増加することによるコストの上昇のみでなく、マスクを
形成するために必要となるコストの上昇が大きくなる。
また、マスクを形成するときに最小設計寸法を考慮する
必要があると、高性能のリソグラフィ装置を使用する必
要があるので、更に設備コストが上昇することになる。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、メモリセルの面積を増大させることなく書
込み及び消去速度を向上させることができると共に、低
コストで製造することができる不揮発性半導体記憶装置
及びその製造方法を提供することを目的とする。
のであって、メモリセルの面積を増大させることなく書
込み及び消去速度を向上させることができると共に、低
コストで製造することができる不揮発性半導体記憶装置
及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、半導体基板と、前記半導体基板の表面
に選択的に形成されたソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間における半導体基
板上に形成された絶縁膜と、前記絶縁膜の上に形成され
たフローティングゲートと、を有し、前記絶縁膜はその
中央部が端縁部よりも厚い膜厚を有していると共に、前
記フローティングゲートは前記絶縁膜の端縁部の上にお
いて突出する突起を有することを特徴とする。
導体記憶装置は、半導体基板と、前記半導体基板の表面
に選択的に形成されたソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間における半導体基
板上に形成された絶縁膜と、前記絶縁膜の上に形成され
たフローティングゲートと、を有し、前記絶縁膜はその
中央部が端縁部よりも厚い膜厚を有していると共に、前
記フローティングゲートは前記絶縁膜の端縁部の上にお
いて突出する突起を有することを特徴とする。
【００１１】本発明に係る他の不揮発性半導体記憶装置
は、半導体基板と、前記半導体基板の表面に選択的に形
成されたソース領域と、前記半導体基板の表面に前記ソ
ース領域を間に挟むようにして形成された第１及び第２
のドレイン領域と、前記ソース領域と前記第１のドレイ
ン領域との間における半導体基板上に形成された第１の
絶縁膜と、前記ソース領域と前記第２のドレイン領域と
の間における半導体基板上に形成された第２の絶縁膜
と、前記第１の絶縁膜の上に形成された第１のフローテ
ィングゲートと、前記第２の絶縁膜の上に形成された第
２のフローティングゲートと、前記ソース領域の上に形
成され前記第１のフローティングゲートと前記第２のフ
ローティングゲートとを絶縁する絶縁分離膜と、を有
し、前記第１及び第２の絶縁膜はその中央部が端縁部よ
りも厚い膜厚を有していると共に、前記第１及び第２の
フローティングゲートは、夫々前記第１及び第２の絶縁
膜の端縁部の上において突出する突起を有することを特
徴とする。
は、半導体基板と、前記半導体基板の表面に選択的に形
成されたソース領域と、前記半導体基板の表面に前記ソ
ース領域を間に挟むようにして形成された第１及び第２
のドレイン領域と、前記ソース領域と前記第１のドレイ
ン領域との間における半導体基板上に形成された第１の
絶縁膜と、前記ソース領域と前記第２のドレイン領域と
の間における半導体基板上に形成された第２の絶縁膜
と、前記第１の絶縁膜の上に形成された第１のフローテ
ィングゲートと、前記第２の絶縁膜の上に形成された第
２のフローティングゲートと、前記ソース領域の上に形
成され前記第１のフローティングゲートと前記第２のフ
ローティングゲートとを絶縁する絶縁分離膜と、を有
し、前記第１及び第２の絶縁膜はその中央部が端縁部よ
りも厚い膜厚を有していると共に、前記第１及び第２の
フローティングゲートは、夫々前記第１及び第２の絶縁
膜の端縁部の上において突出する突起を有することを特
徴とする。
【００１２】本発明に係る不揮発性半導体記憶装置は、
前記第１及び第２のフローティングゲートの上に形成さ
れた層間絶縁膜と、前記層間絶縁膜の上に形成されたコ
ントロールゲートと、を有していてもよい。更に、前記
絶縁膜の端縁部は７０乃至１１０Åの膜厚を有し、前記
絶縁膜の中央部は１２０乃至２００Åの膜厚を有してい
ることが好ましい。
前記第１及び第２のフローティングゲートの上に形成さ
れた層間絶縁膜と、前記層間絶縁膜の上に形成されたコ
ントロールゲートと、を有していてもよい。更に、前記
絶縁膜の端縁部は７０乃至１１０Åの膜厚を有し、前記
絶縁膜の中央部は１２０乃至２００Åの膜厚を有してい
ることが好ましい。
【００１３】本発明に係る不揮発性半導体記憶装置の製
造方法は、基板上に第１の絶縁膜を選択的に形成する工
程と、前記第１の絶縁膜の上に第１の導電膜を形成する
工程と、前記第１の導電膜の上に酸化膜を形成する工程
と、前記酸化膜の上に窒化膜を形成する工程と、前記基
板の表面及び第１の導電膜の側壁面上に前記第１の絶縁
膜よりも薄い厚さで第２の絶縁膜を形成する工程と、前
記第１の導電膜及び前記酸化膜の側壁面上に第２の導電
膜を形成する工程と、前記第２の導電膜の側壁面上に第
３の絶縁膜を形成する工程と、前記酸化膜及び窒化膜を
除去すると共に、前記酸化膜の側壁面上における第３の
絶縁膜を除去して、前記第２の導電膜を選択的に露出さ
せる工程と、前記第２の導電膜の側壁面上に前記第１の
導電膜に接触する第３の導電膜を形成し、前記第１の導
電膜、第２の導電膜及び第３の導電膜からなるフローテ
ィングゲートを得る工程と、を有することを特徴とす
る。
造方法は、基板上に第１の絶縁膜を選択的に形成する工
程と、前記第１の絶縁膜の上に第１の導電膜を形成する
工程と、前記第１の導電膜の上に酸化膜を形成する工程
と、前記酸化膜の上に窒化膜を形成する工程と、前記基
板の表面及び第１の導電膜の側壁面上に前記第１の絶縁
膜よりも薄い厚さで第２の絶縁膜を形成する工程と、前
記第１の導電膜及び前記酸化膜の側壁面上に第２の導電
膜を形成する工程と、前記第２の導電膜の側壁面上に第
３の絶縁膜を形成する工程と、前記酸化膜及び窒化膜を
除去すると共に、前記酸化膜の側壁面上における第３の
絶縁膜を除去して、前記第２の導電膜を選択的に露出さ
せる工程と、前記第２の導電膜の側壁面上に前記第１の
導電膜に接触する第３の導電膜を形成し、前記第１の導
電膜、第２の導電膜及び第３の導電膜からなるフローテ
ィングゲートを得る工程と、を有することを特徴とす
る。
【００１４】本発明においては、フローティングゲート
がその端縁部において上方に突出する突起を有してお
り、これにより、コントロールゲートとフローティング
ゲートとの対向面積が大きくなっている。また、フロー
ティングゲートと基板との間に介在する絶縁膜の中央部
が、端縁部よりも厚い膜厚を有している。従って、コン
トロールゲート−フローティングゲート間の容量と、フ
ローティングゲート−基板間の容量との容量比を高くす
ることができるので、従来の不揮発性半導体記憶装置と
比較して、書込及び消去速度を向上させることができ
る。
がその端縁部において上方に突出する突起を有してお
り、これにより、コントロールゲートとフローティング
ゲートとの対向面積が大きくなっている。また、フロー
ティングゲートと基板との間に介在する絶縁膜の中央部
が、端縁部よりも厚い膜厚を有している。従って、コン
トロールゲート−フローティングゲート間の容量と、フ
ローティングゲート−基板間の容量との容量比を高くす
ることができるので、従来の不揮発性半導体記憶装置と
比較して、書込及び消去速度を向上させることができ
る。
【００１５】また、本発明においては、フローティング
ゲートをソース−ドレイン領域上の絶縁膜の上にまで延
出させることなく、容量比を高めることができるので、
ゲート幅、チャネル長、ソース幅、ドレイン幅及び素子
分離膜の幅を全て最小寸法で形成することができ、メモ
リセルのサイズを低減することができる。
ゲートをソース−ドレイン領域上の絶縁膜の上にまで延
出させることなく、容量比を高めることができるので、
ゲート幅、チャネル長、ソース幅、ドレイン幅及び素子
分離膜の幅を全て最小寸法で形成することができ、メモ
リセルのサイズを低減することができる。
【００１６】更に、本発明方法によると、フローティン
グゲートを形成するためのリソグラフィ工程は１回のみ
となるので、製造コスト及び設備コストを低減すること
ができる。
グゲートを形成するためのリソグラフィ工程は１回のみ
となるので、製造コスト及び設備コストを低減すること
ができる。
【００１７】
【発明の実施の形態】以下、本発明の実施例に係る不揮
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図１乃至９は本発明の第１の実施例に
係る不揮発性半導体記憶装置の製造方法を工程順に示す
断面図である。図１に示すように、半導体基板１上に、
１２０乃至２００Åの厚さで酸化膜２を形成し、この酸
化膜２上に１０００乃至２０００Åの厚さでポリシリコ
ン膜３を形成する。次に、ポリシリコン膜３の上に約１
０００乃至２０００Åの厚さの酸化膜４及び約１５００
Åの厚さの窒化膜５を順次形成する。
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図１乃至９は本発明の第１の実施例に
係る不揮発性半導体記憶装置の製造方法を工程順に示す
断面図である。図１に示すように、半導体基板１上に、
１２０乃至２００Åの厚さで酸化膜２を形成し、この酸
化膜２上に１０００乃至２０００Åの厚さでポリシリコ
ン膜３を形成する。次に、ポリシリコン膜３の上に約１
０００乃至２０００Åの厚さの酸化膜４及び約１５００
Åの厚さの窒化膜５を順次形成する。
【００１８】次いで、図２に示すように、窒化膜５の上
に所定の形状のレジストマスク（図示せず）を形成し、
このマスクを使用して、窒化膜５、酸化膜４及びポリシ
リコン膜３をパターニングした後、レジストマスクを除
去する。その後、ポリシリコン膜３のパターニングによ
り露出した酸化膜２をウエットエッチングにより除去す
る。これにより、半導体基板１の所定の領域上にゲート
酸化膜１２、ゲート用ポリシリコン膜（第１の導電膜）
１３、第１酸化膜１４及び窒化膜１５が得られる。
に所定の形状のレジストマスク（図示せず）を形成し、
このマスクを使用して、窒化膜５、酸化膜４及びポリシ
リコン膜３をパターニングした後、レジストマスクを除
去する。その後、ポリシリコン膜３のパターニングによ
り露出した酸化膜２をウエットエッチングにより除去す
る。これにより、半導体基板１の所定の領域上にゲート
酸化膜１２、ゲート用ポリシリコン膜（第１の導電膜）
１３、第１酸化膜１４及び窒化膜１５が得られる。
【００１９】その後、図３に示すように、全面を酸化す
ることにより、露出した半導体基板１の表面上及びゲー
ト用ポリシリコン膜１３の側壁面上に８０乃至１１０Å
の厚さで第２酸化膜１６を形成する。その後、全面にポ
リシリコン膜（図示せず）を形成し、このポリシリコン
膜をエッチングバックすることにより、ゲート用ポリシ
リコン膜１３及び第１酸化膜１４の側壁面上に０．０５
μｍ以下の厚さで側壁膜（第２の導電膜）１７を形成す
る。このとき、側壁膜１７が窒化膜１５の側壁面上に形
成されないように、エッチング条件を選択する。その
後、ゲート用ポリシリコン膜１３及び側壁膜１７等に覆
われていない基板１の表面に砒素又はリン等のイオンを
注入して、基板１の表面にソース拡散層１８及びドレイ
ン拡散層１９を形成する。なお、側壁膜１７を形成する
前に、ソースとなる領域をレジスト膜で覆い、ドレイン
となる領域に砒素又はリン等のイオンを注入した後に側
壁膜１７を形成し、ソースとなる領域にイオンを注入す
ることによりドレイン拡散層１９及びソース拡散層１８
を形成してもよい。
ることにより、露出した半導体基板１の表面上及びゲー
ト用ポリシリコン膜１３の側壁面上に８０乃至１１０Å
の厚さで第２酸化膜１６を形成する。その後、全面にポ
リシリコン膜（図示せず）を形成し、このポリシリコン
膜をエッチングバックすることにより、ゲート用ポリシ
リコン膜１３及び第１酸化膜１４の側壁面上に０．０５
μｍ以下の厚さで側壁膜（第２の導電膜）１７を形成す
る。このとき、側壁膜１７が窒化膜１５の側壁面上に形
成されないように、エッチング条件を選択する。その
後、ゲート用ポリシリコン膜１３及び側壁膜１７等に覆
われていない基板１の表面に砒素又はリン等のイオンを
注入して、基板１の表面にソース拡散層１８及びドレイ
ン拡散層１９を形成する。なお、側壁膜１７を形成する
前に、ソースとなる領域をレジスト膜で覆い、ドレイン
となる領域に砒素又はリン等のイオンを注入した後に側
壁膜１７を形成し、ソースとなる領域にイオンを注入す
ることによりドレイン拡散層１９及びソース拡散層１８
を形成してもよい。
【００２０】その後、図４に示すように、全面に酸化膜
（図示せず）を形成し、この酸化膜をエッチングバック
することにより、ゲート用ポリシリコン膜１３、第１酸
化膜１４及び窒化膜１５のドレイン拡散層側の側壁面上
に酸化膜からなる側壁絶縁膜２０を形成する。また、隣
接するゲート用ポリシリコン膜１３、第１酸化膜１４及
び窒化膜１５の間におけるソース拡散層１８の上に、酸
化膜からなる埋め込み絶縁膜２１を形成する。なお、こ
の酸化膜を形成する際に、ソース拡散層１８上が完全に
埋め込み絶縁膜２１により覆われるようにするために、
埋め込み性が優れた酸化膜、例えば高密度プラズマによ
る酸化膜を使用する必要がある。しかし、この埋め込み
性が優れた酸化膜の膜質が不良である場合には、側壁絶
縁膜２０及び埋め込み絶縁膜２１を形成する前に、膜質
が良好である酸化膜、例えばＣＶＤにより高温で気相合
成した酸化膜を約２００Åの膜厚で形成し、側壁膜１７
をこの酸化膜で覆っておくことが好ましい。
（図示せず）を形成し、この酸化膜をエッチングバック
することにより、ゲート用ポリシリコン膜１３、第１酸
化膜１４及び窒化膜１５のドレイン拡散層側の側壁面上
に酸化膜からなる側壁絶縁膜２０を形成する。また、隣
接するゲート用ポリシリコン膜１３、第１酸化膜１４及
び窒化膜１５の間におけるソース拡散層１８の上に、酸
化膜からなる埋め込み絶縁膜２１を形成する。なお、こ
の酸化膜を形成する際に、ソース拡散層１８上が完全に
埋め込み絶縁膜２１により覆われるようにするために、
埋め込み性が優れた酸化膜、例えば高密度プラズマによ
る酸化膜を使用する必要がある。しかし、この埋め込み
性が優れた酸化膜の膜質が不良である場合には、側壁絶
縁膜２０及び埋め込み絶縁膜２１を形成する前に、膜質
が良好である酸化膜、例えばＣＶＤにより高温で気相合
成した酸化膜を約２００Åの膜厚で形成し、側壁膜１７
をこの酸化膜で覆っておくことが好ましい。
【００２１】その後、図５に示すように、側壁絶縁膜２
０をマスクとして基板１の表面をエッチング除去するこ
とにより、側壁絶縁膜２０に覆われていないドレイン拡
散層１９の表面から素子分離用溝２２を形成する。その
後、図６に示すように、素子分離用溝２２及び隣接する
側壁絶縁膜２０間を埋設する酸化膜２３を全面に形成
し、この酸化膜２３の上面をＣＭＰ（化学機械研磨）に
より研磨して、窒化膜１５の表面を露出させる。
０をマスクとして基板１の表面をエッチング除去するこ
とにより、側壁絶縁膜２０に覆われていないドレイン拡
散層１９の表面から素子分離用溝２２を形成する。その
後、図６に示すように、素子分離用溝２２及び隣接する
側壁絶縁膜２０間を埋設する酸化膜２３を全面に形成
し、この酸化膜２３の上面をＣＭＰ（化学機械研磨）に
より研磨して、窒化膜１５の表面を露出させる。
【００２２】その後、図７に示すように、ウエットエッ
チングにより窒化膜１５を除去した後、第１酸化膜１
４、酸化膜２３及び側壁絶縁膜２０の上面、並びに埋め
込み絶縁膜２１の上面をエッチング除去する。これによ
り、素子領域を区画する素子分離膜２７が形成され、ポ
リシリコンからなる側壁膜１７のみが表面から突出した
形状が得られる。その後、図８に示すように、全面にポ
リシリコン膜（図示せず）を形成し、このポリシリコン
膜をエッチングバックすることにより、表面から突出し
た側壁膜１７の側壁面上にのみポリシリコン膜（第３の
導電膜）が残存し、突起部２４が得られる。これによ
り、ゲート用ポリシリコン膜１３と側壁膜１７とが電気
的に接続されて、ゲート用ポリシリコン膜１３と突起部
２４とからなるフローティングゲート２８が形成され
る。
チングにより窒化膜１５を除去した後、第１酸化膜１
４、酸化膜２３及び側壁絶縁膜２０の上面、並びに埋め
込み絶縁膜２１の上面をエッチング除去する。これによ
り、素子領域を区画する素子分離膜２７が形成され、ポ
リシリコンからなる側壁膜１７のみが表面から突出した
形状が得られる。その後、図８に示すように、全面にポ
リシリコン膜（図示せず）を形成し、このポリシリコン
膜をエッチングバックすることにより、表面から突出し
た側壁膜１７の側壁面上にのみポリシリコン膜（第３の
導電膜）が残存し、突起部２４が得られる。これによ
り、ゲート用ポリシリコン膜１３と側壁膜１７とが電気
的に接続されて、ゲート用ポリシリコン膜１３と突起部
２４とからなるフローティングゲート２８が形成され
る。
【００２３】その後、全面にＳｉＯ2膜、Ｓｉ3Ｎ2膜及
びＳｉＯ2膜からなる層間絶縁膜２５を酸化膜に換算し
て１２０乃至２００Åの膜厚で形成する。その後、ポリ
シリコンからなるコントロールゲート２６を１０００乃
至２０００Åの厚さで形成し、このコントロールゲート
２６、層間絶縁膜２５及びフローティングゲート２８を
所定の形状にエッチングする。その後、公知の工程によ
り、層間膜及び配線等を形成することにより、不揮発性
半導体記憶装置を得ることができる。
びＳｉＯ2膜からなる層間絶縁膜２５を酸化膜に換算し
て１２０乃至２００Åの膜厚で形成する。その後、ポリ
シリコンからなるコントロールゲート２６を１０００乃
至２０００Åの厚さで形成し、このコントロールゲート
２６、層間絶縁膜２５及びフローティングゲート２８を
所定の形状にエッチングする。その後、公知の工程によ
り、層間膜及び配線等を形成することにより、不揮発性
半導体記憶装置を得ることができる。
【００２４】このように構成された不揮発性半導体記憶
装置の書込動作時においては、コントロールゲート２６
に例えば−９Ｖの負の電圧を印加すると共に、ドレイン
拡散層１９側に例えば４Ｖの正の電圧を印加する。これ
により、ＦＮトンネル電流が発生し、フローティングゲ
ート２８からドレイン拡散層１９側に電子が引き抜かれ
る。一方、消去動作時においては、ドレイン拡散層１９
及びゲート酸化膜１２の下方におけるウェル領域を接地
することにより、ＦＮトンネル電流を発生させて、ドレ
イン拡散層１９側からフローティングゲート２８に電子
を注入する。なお、ソース拡散層１８及びウェル領域を
接地し、ソース拡散層１８側からフローティングゲート
２８に電子を注入するか、又はソース拡散層１８、ドレ
イン拡散層１９及びウェル領域を全て接地して、ソース
拡散層１８及びドレイン拡散層１９側からフローティン
グゲート２８に電子を注入するようにしてもよい。
装置の書込動作時においては、コントロールゲート２６
に例えば−９Ｖの負の電圧を印加すると共に、ドレイン
拡散層１９側に例えば４Ｖの正の電圧を印加する。これ
により、ＦＮトンネル電流が発生し、フローティングゲ
ート２８からドレイン拡散層１９側に電子が引き抜かれ
る。一方、消去動作時においては、ドレイン拡散層１９
及びゲート酸化膜１２の下方におけるウェル領域を接地
することにより、ＦＮトンネル電流を発生させて、ドレ
イン拡散層１９側からフローティングゲート２８に電子
を注入する。なお、ソース拡散層１８及びウェル領域を
接地し、ソース拡散層１８側からフローティングゲート
２８に電子を注入するか、又はソース拡散層１８、ドレ
イン拡散層１９及びウェル領域を全て接地して、ソース
拡散層１８及びドレイン拡散層１９側からフローティン
グゲート２８に電子を注入するようにしてもよい。
【００２５】書込時に、非選択セルにはドレインディス
ターブ及びゲートディスターブ等が発生するが、複数の
メモリセルに同時にメモリを書き込むことにより、ゲー
トディスターブがかかる時間を低減することができ、そ
の結果、書き込み速度を向上させることができる。一
方、複数のメモリセル毎に選択トランジスタを形成し、
主ビット線を副ビット線とに分割して、書込時に副ビッ
ト線も同時に選択することにより、ドレインディスター
ブがかかる時間を低減することができる。
ターブ及びゲートディスターブ等が発生するが、複数の
メモリセルに同時にメモリを書き込むことにより、ゲー
トディスターブがかかる時間を低減することができ、そ
の結果、書き込み速度を向上させることができる。一
方、複数のメモリセル毎に選択トランジスタを形成し、
主ビット線を副ビット線とに分割して、書込時に副ビッ
ト線も同時に選択することにより、ドレインディスター
ブがかかる時間を低減することができる。
【００２６】データの読出時においては、コントロール
ゲート２６に例えば３Ｖの正の電圧を印加すると共に、
ドレイン拡散層１９に例えば１Ｖの正の電圧を印加し、
チャネル領域を電流が流れるかどうかを測定することに
より、データの０又は１を判定する。
ゲート２６に例えば３Ｖの正の電圧を印加すると共に、
ドレイン拡散層１９に例えば１Ｖの正の電圧を印加し、
チャネル領域を電流が流れるかどうかを測定することに
より、データの０又は１を判定する。
【００２７】本実施例においては、フローティングゲー
ト２８がその端面に突起２４を有しており、これによ
り、コントロールゲート２６とフローティングゲート２
８との対向面積が大きくなっている。また、チャネルと
フローティングゲート２８との間の容量が小さいので、
ドレイン拡散層１９及びソース拡散層１８とフローティ
ングゲート２８との容量が大きくなる。従って、従来の
不揮発性半導体記憶装置と比較して、ドレイン拡散層１
９及びコントロールゲート２６に印加する電圧が等しい
場合であっても、書込及び消去速度を向上させることが
できる。
ト２８がその端面に突起２４を有しており、これによ
り、コントロールゲート２６とフローティングゲート２
８との対向面積が大きくなっている。また、チャネルと
フローティングゲート２８との間の容量が小さいので、
ドレイン拡散層１９及びソース拡散層１８とフローティ
ングゲート２８との容量が大きくなる。従って、従来の
不揮発性半導体記憶装置と比較して、ドレイン拡散層１
９及びコントロールゲート２６に印加する電圧が等しい
場合であっても、書込及び消去速度を向上させることが
できる。
【００２８】また、従来の不揮発性半導体記憶装置にお
いては、フローティングゲートをソース−ドレイン領域
の上にまで延出させることにより容量比を高めているの
で、メモリセルの面積を小さくすることができない。し
かし、本実施例においては、ゲート幅、チャネル長、ソ
ース幅、ドレイン幅及び素子分離膜の幅を全て最小寸法
で形成することができるので、従来のメモリセルと比較
して、そのサイズを著しく低減することができる。
いては、フローティングゲートをソース−ドレイン領域
の上にまで延出させることにより容量比を高めているの
で、メモリセルの面積を小さくすることができない。し
かし、本実施例においては、ゲート幅、チャネル長、ソ
ース幅、ドレイン幅及び素子分離膜の幅を全て最小寸法
で形成することができるので、従来のメモリセルと比較
して、そのサイズを著しく低減することができる。
【００２９】更に、従来の製造方法によると、フローテ
ィングゲートを形成するときに、２回のリソグラフィ工
程が必要となると共に、このリソグラフィ工程は厳密な
位置合わせが必要があるので、製造コスト及び設備コス
トが高いものであったが、本実施例においては、フロー
ティングゲートを形成するためのリソグラフィ工程は１
回のみとなる。従って、本実施例方法により不揮発性半
導体記憶装置を製造すると、製造コスト及び設備コスト
を低減することができる。
ィングゲートを形成するときに、２回のリソグラフィ工
程が必要となると共に、このリソグラフィ工程は厳密な
位置合わせが必要があるので、製造コスト及び設備コス
トが高いものであったが、本実施例においては、フロー
ティングゲートを形成するためのリソグラフィ工程は１
回のみとなる。従って、本実施例方法により不揮発性半
導体記憶装置を製造すると、製造コスト及び設備コスト
を低減することができる。
【００３０】なお、本実施例においては、ゲート酸化膜
１２が形成された領域のチャネル長は０．２μｍ以下、
残存する第２酸化膜１６の幅は片側で０．０５μｍ以下
を想定しているが、本発明においては、これよりも大き
い寸法であっても対応することができる。また、本実施
例において、突起２４の高さは１０００乃至２０００Å
であるが、チャネル長が長い場合に、書込速度を向上さ
せる効果を十分に得るためには、突起の高さを２０００
Å以上にすることが好ましい。
１２が形成された領域のチャネル長は０．２μｍ以下、
残存する第２酸化膜１６の幅は片側で０．０５μｍ以下
を想定しているが、本発明においては、これよりも大き
い寸法であっても対応することができる。また、本実施
例において、突起２４の高さは１０００乃至２０００Å
であるが、チャネル長が長い場合に、書込速度を向上さ
せる効果を十分に得るためには、突起の高さを２０００
Å以上にすることが好ましい。
【００３１】更に、ゲート酸化膜１２と第２酸化膜１６
との膜厚差が少ないと、書込速度を向上させる効果を十
分に得ることができないので、第２酸化膜１６の膜厚は
できるだけ薄い方が好ましく、ゲート酸化膜１２の膜厚
はできるだけ厚い方が好ましい。第２酸化膜１６の膜厚
の下限は、フローティングゲート２８の電荷保持能力に
より決定され、ゲート酸化膜１２の膜厚の上限は、メモ
リセルのオン電流により決定される。従って、フローテ
ィングゲート２８の電荷保持能力及びメモリセルのオン
電流を考慮すると、第２酸化膜１６の膜厚は７０乃至１
１０Å、ゲート酸化膜１２の膜厚は１２０乃至２００Å
であることが好ましい。
との膜厚差が少ないと、書込速度を向上させる効果を十
分に得ることができないので、第２酸化膜１６の膜厚は
できるだけ薄い方が好ましく、ゲート酸化膜１２の膜厚
はできるだけ厚い方が好ましい。第２酸化膜１６の膜厚
の下限は、フローティングゲート２８の電荷保持能力に
より決定され、ゲート酸化膜１２の膜厚の上限は、メモ
リセルのオン電流により決定される。従って、フローテ
ィングゲート２８の電荷保持能力及びメモリセルのオン
電流を考慮すると、第２酸化膜１６の膜厚は７０乃至１
１０Å、ゲート酸化膜１２の膜厚は１２０乃至２００Å
であることが好ましい。
【００３２】更にまた、本実施例において、コントロー
ルゲート２６は膜厚が１０００乃至２０００Åであるポ
リシリコン膜により形成したが、本発明においては、こ
のポリシリコン膜の上にＷＳｉ等をスパッタリングして
もよい。これにより、コントロールゲート２６の抵抗を
低下させることができる。更にまた、本実施例において
は、２つのメモリセルが１つのソース拡散層１８を共有
している構造を有しているが、本発明はこの構造に限定
するものではない。
ルゲート２６は膜厚が１０００乃至２０００Åであるポ
リシリコン膜により形成したが、本発明においては、こ
のポリシリコン膜の上にＷＳｉ等をスパッタリングして
もよい。これにより、コントロールゲート２６の抵抗を
低下させることができる。更にまた、本実施例において
は、２つのメモリセルが１つのソース拡散層１８を共有
している構造を有しているが、本発明はこの構造に限定
するものではない。
【００３３】図１０は本発明の第２の実施例に係る不揮
発性半導体記憶装置を示す断面図である。但し、図１０
に示す第２の実施例において、第１の実施例と異なる点
は、各メモリセルがソース拡散層及びドレイン拡散層を
有している点のみである。従って、図１０において、図
９に示す第１の実施例と同一物には同一符号を付して、
その詳細な説明は省略する。
発性半導体記憶装置を示す断面図である。但し、図１０
に示す第２の実施例において、第１の実施例と異なる点
は、各メモリセルがソース拡散層及びドレイン拡散層を
有している点のみである。従って、図１０において、図
９に示す第１の実施例と同一物には同一符号を付して、
その詳細な説明は省略する。
【００３４】図１０に示すように、第２の実施例におい
ては、１つのフローティングゲート２８の両側方に、夫
々、ソース拡散層１８及びドレイン拡散層１９が形成さ
れている。このように構成された第２の実施例において
も、第１の実施例と同様の効果を得ることができる。
ては、１つのフローティングゲート２８の両側方に、夫
々、ソース拡散層１８及びドレイン拡散層１９が形成さ
れている。このように構成された第２の実施例において
も、第１の実施例と同様の効果を得ることができる。
【００３５】
【実施例】以下、本発明の実施例に係る不揮発性半導体
記憶装置を製造し、その容量比及びメモリセルのサイズ
を測定した結果について、その比較例による結果と比較
して具体的に説明する。
記憶装置を製造し、その容量比及びメモリセルのサイズ
を測定した結果について、その比較例による結果と比較
して具体的に説明する。
【００３６】本実施例において、設計最小寸法が０．２
μｍである場合に、フローティングゲート２８の突起２
４の高さを０．２μｍとする。また、第２酸化膜１６の
サイズは側壁膜１７により決定され、設計最小寸法以下
に形成することができるので、第２酸化膜１６の下方に
おけるチャネル長は片側で０．０４μｍとする。更に、
ゲート酸化膜１２の下方におけるチャネル長を０．２μ
ｍ、ゲート酸化膜１２の厚さを１６０Å、第２酸化膜１
６の厚さを８０Å、層間絶縁膜２５の厚さを１６０Åと
する。そうすると、０．７８の容量比を得ることができ
る。
μｍである場合に、フローティングゲート２８の突起２
４の高さを０．２μｍとする。また、第２酸化膜１６の
サイズは側壁膜１７により決定され、設計最小寸法以下
に形成することができるので、第２酸化膜１６の下方に
おけるチャネル長は片側で０．０４μｍとする。更に、
ゲート酸化膜１２の下方におけるチャネル長を０．２μ
ｍ、ゲート酸化膜１２の厚さを１６０Å、第２酸化膜１
６の厚さを８０Å、層間絶縁膜２５の厚さを１６０Åと
する。そうすると、０．７８の容量比を得ることができ
る。
【００３７】また、本実施例においては、ゲート幅、チ
ャネル長、ソース幅、ドレイン幅及び素子分離膜の幅を
全て最小寸法で形成することができるので、これらを全
て０．２μｍとすることができる。更に、２個のメモリ
セルが１つのソース拡散層１８を共有することができる
ので、図９に示す共有のソース拡散層１８を有する不揮
発性半導体装置を形成すると、ワード線方向のセルの長
さを０．６μｍ、ビット線方向のセルの長さを０．４μ
ｍとすることができる。従って、本実施例に係る不揮発
性半導体記憶装置のメモリセルサイズは０．２４μｍ2
となる。
ャネル長、ソース幅、ドレイン幅及び素子分離膜の幅を
全て最小寸法で形成することができるので、これらを全
て０．２μｍとすることができる。更に、２個のメモリ
セルが１つのソース拡散層１８を共有することができる
ので、図９に示す共有のソース拡散層１８を有する不揮
発性半導体装置を形成すると、ワード線方向のセルの長
さを０．６μｍ、ビット線方向のセルの長さを０．４μ
ｍとすることができる。従って、本実施例に係る不揮発
性半導体記憶装置のメモリセルサイズは０．２４μｍ2
となる。
【００３８】一方、特開平７−１５３８５７号公報に開
示された従来の不揮発性半導体記憶装置において、容量
比を０．７８にするためには、ゲート用ポリシリコン膜
１１１とゲート用側壁膜１１７とを一体化するポリシリ
コン層の厚さが２０００Åである場合に、フローティン
グゲートは０．５５μｍの幅が必要になる。このとき、
フローティングゲート間の間隔は設計最小寸法以下にす
ることができないので、ワード線方向のセルの長さは
０．７５μｍとなり、ビット線方向のセルの長さは０．
４μｍとなる。従って、従来の不揮発性半導体記憶装置
におけるメモリセルサイズは０．３μｍ2となり、本実
施例のメモリセルサイズの１．２５倍となる。
示された従来の不揮発性半導体記憶装置において、容量
比を０．７８にするためには、ゲート用ポリシリコン膜
１１１とゲート用側壁膜１１７とを一体化するポリシリ
コン層の厚さが２０００Åである場合に、フローティン
グゲートは０．５５μｍの幅が必要になる。このとき、
フローティングゲート間の間隔は設計最小寸法以下にす
ることができないので、ワード線方向のセルの長さは
０．７５μｍとなり、ビット線方向のセルの長さは０．
４μｍとなる。従って、従来の不揮発性半導体記憶装置
におけるメモリセルサイズは０．３μｍ2となり、本実
施例のメモリセルサイズの１．２５倍となる。
【００３９】このように、本実施例においては、所定の
容量比を得るためのメモリセルのサイズを、従来のメモ
リセルサイズと比較して小さくすることができる。な
お、設計ルールが小さくなっても、従来の不揮発性半導
体記憶装置においては、基板に平行な方向にフローティ
ングゲートを延出させることにより、容量比を高めてい
るので、メモリセルのサイズを小さくすることができ
ず、本実施例とのメモリセルサイズの比は大きくなる。
容量比を得るためのメモリセルのサイズを、従来のメモ
リセルサイズと比較して小さくすることができる。な
お、設計ルールが小さくなっても、従来の不揮発性半導
体記憶装置においては、基板に平行な方向にフローティ
ングゲートを延出させることにより、容量比を高めてい
るので、メモリセルのサイズを小さくすることができ
ず、本実施例とのメモリセルサイズの比は大きくなる。
【００４０】
【発明の効果】以上詳述したように、本発明によれば、
コントロールゲートとフローティングゲートとの対向面
積が大きくなっていると共に、フローティングゲートと
基板との間に介在する絶縁膜の中央部が、端縁部よりも
厚い膜厚を有しているので、コントロールゲート−フロ
ーティングゲート間の容量と、フローティングゲート−
基板間の容量との容量比を高くすることができ、これに
より、書込及び消去速度を向上させることができる。ま
た、本発明によれば、フローティングゲートをソース−
ドレイン領域の上にまで延出させることなく、容量比を
高めることができるので、フローティングゲートの幅を
最小寸法で形成することができ、メモリセルのサイズを
低減することができる。更に、本発明方法によると、フ
ローティングゲートを形成するためのリソグラフィ工程
は１回のみとなるので、製造コスト及び設備コストを低
減することができる。
コントロールゲートとフローティングゲートとの対向面
積が大きくなっていると共に、フローティングゲートと
基板との間に介在する絶縁膜の中央部が、端縁部よりも
厚い膜厚を有しているので、コントロールゲート−フロ
ーティングゲート間の容量と、フローティングゲート−
基板間の容量との容量比を高くすることができ、これに
より、書込及び消去速度を向上させることができる。ま
た、本発明によれば、フローティングゲートをソース−
ドレイン領域の上にまで延出させることなく、容量比を
高めることができるので、フローティングゲートの幅を
最小寸法で形成することができ、メモリセルのサイズを
低減することができる。更に、本発明方法によると、フ
ローティングゲートを形成するためのリソグラフィ工程
は１回のみとなるので、製造コスト及び設備コストを低
減することができる。
【図１】本発明の第１の実施例に係る不揮発性半導体記
憶装置の製造方法を示す断面図である。
憶装置の製造方法を示す断面図である。
【図２】図１の次工程を示す断面図である。
【図３】図２の次工程を示す断面図である。
【図４】図３の次工程を示す断面図である。
【図５】図４の次工程を示す断面図である。
【図６】図５の次工程を示す断面図である。
【図７】図６の次工程を示す断面図である。
【図８】図７の次工程を示す断面図である。
【図９】図８の次工程を示す断面図である。
【図１０】本発明の第２の実施例に係る不揮発性半導体
記憶装置を示す断面図である。
記憶装置を示す断面図である。
【図１１】従来の不揮発性半導体記憶装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図１２】図１１の次工程を示す断面図である。
【図１３】図１２の次工程を示す断面図である。
【図１４】図１３の次工程を示す断面図である。
【図１５】図１４の次工程を示す断面図である。
【図１６】図１５の次工程を示す断面図である。
【図１７】図１６の次工程を示す断面図である。
【図１８】図１７の次工程を示す断面図である。
【図１９】図１８の次工程を示す断面図である。
【図２０】図１９の次工程を示す断面図である。
１；半導体基板 ２，４，２３，１０４，１１３，１０７；酸化膜 ３；ポリシリコン膜 ５，１５，１１４；窒化膜 １２；ゲート酸化膜 １３，１１１；ゲート用ポリシリコン膜 １４；第１酸化膜 １６；第２酸化膜 １７，１１７；側壁膜 １８；ソース拡散層 １９；ドレイン拡散層 ２０，１１５；側壁絶縁膜 ２１；埋め込み絶縁膜 ２２；溝 ２４；突起部 ２５，１０９；層間絶縁膜 ２６，１０６；コントロールゲート ２７；素子分離膜 ２８，１０５；フローティングゲート １０１；シリコン基板 １０２；フィールド絶縁膜 １０３；ソース−ドレイン領域 １１０；ゲート絶縁膜 １１２；積層膜 １１６；ポリシリコン層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 半導体基板と、前記半導体基板の表面に
選択的に形成されたソース領域及びドレイン領域と、前
記ソース領域とドレイン領域との間における半導体基板
上に形成された絶縁膜と、前記絶縁膜の上に形成された
フローティングゲートと、を有し、前記絶縁膜はその中
央部が端縁部よりも厚い膜厚を有していると共に、前記
フローティングゲートは前記絶縁膜の端縁部の上におい
て突出する突起を有することを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 前記フローティングゲートの上に形成さ
れた層間絶縁膜と、前記層間絶縁膜の上に形成されたコ
ントロールゲートと、を有することを特徴とする請求項
１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記絶縁膜の端縁部における膜厚は７０
乃至１１０Åであり、前記絶縁膜の中央部における膜厚
は１２０乃至２００Åであることを特徴とする請求項１
又は２に記載の不揮発性半導体記憶装置。 - 【請求項４】 半導体基板と、前記半導体基板の表面に
選択的に形成されたソース領域と、前記半導体基板の表
面に前記ソース領域を間に挟むようにして形成された第
１及び第２のドレイン領域と、前記ソース領域と前記第
１のドレイン領域との間における半導体基板上に形成さ
れた第１の絶縁膜と、前記ソース領域と前記第２のドレ
イン領域との間における半導体基板上に形成された第２
の絶縁膜と、前記第１の絶縁膜の上に形成された第１の
フローティングゲートと、前記第２の絶縁膜の上に形成
された第２のフローティングゲートと、前記ソース領域
の上に形成され前記第１のフローティングゲートと前記
第２のフローティングゲートとを絶縁する絶縁分離膜
と、を有し、前記第１及び第２の絶縁膜はその中央部が
端縁部よりも厚い膜厚を有していると共に、前記第１及
び第２のフローティングゲートは、夫々前記第１及び第
２の絶縁膜の端縁部の上において突出する突起を有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 前記第１及び第２のフローティングゲー
トの上に形成された層間絶縁膜と、前記層間絶縁膜の上
に形成されたコントロールゲートと、を有することを特
徴とする請求項４に記載の不揮発性半導体記憶装置。 - 【請求項６】 前記第１及び第２の絶縁膜の端縁部は７
０乃至１１０Åの膜厚を有し、前記第１及び第２の絶縁
膜の中央部は１２０乃至２００Åの膜厚を有しているこ
とを特徴とする請求項４又は５に記載の不揮発性半導体
記憶装置。 - 【請求項７】 基板上に第１の絶縁膜を選択的に形成す
る工程と、前記第１の絶縁膜の上に第１の導電膜を形成
する工程と、前記第１の導電膜の上に酸化膜を形成する
工程と、前記酸化膜の上に窒化膜を形成する工程と、前
記基板の表面及び第１の導電膜の側壁面上に前記第１の
絶縁膜よりも薄い厚さで第２の絶縁膜を形成する工程
と、前記第１の導電膜及び前記酸化膜の側壁面上に第２
の導電膜を形成する工程と、前記第２の導電膜の側壁面
上に第３の絶縁膜を形成する工程と、前記酸化膜及び窒
化膜を除去すると共に、前記酸化膜の側壁面上における
第３の絶縁膜を除去して、前記第２の導電膜を選択的に
露出させる工程と、前記第２の導電膜の側壁面上に前記
第１の導電膜に接触する第３の導電膜を形成し、前記第
１の導電膜、第２の導電膜及び第３の導電膜からなるフ
ローティングゲートを得る工程と、を有することを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項８】 前記フローティングゲートを得る工程の
あとに、前記フローティングゲートの上に層間絶縁膜を
形成する工程と、前記層間絶縁膜の上にコントロールゲ
ートを形成する工程と、を有することを特徴とする請求
項７に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6592298A JP3196717B2 (ja) | 1998-03-16 | 1998-03-16 | 不揮発性半導体記憶装置及びその製造方法 |
| US09/270,331 US6614071B1 (en) | 1998-03-16 | 1999-03-16 | Non-volatile semiconductor memory device |
| KR10-1999-0008741A KR100420440B1 (ko) | 1998-03-16 | 1999-03-16 | 반도체 메모리 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6592298A JP3196717B2 (ja) | 1998-03-16 | 1998-03-16 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265946A JPH11265946A (ja) | 1999-09-28 |
| JP3196717B2 true JP3196717B2 (ja) | 2001-08-06 |
Family
ID=13300959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6592298A Expired - Fee Related JP3196717B2 (ja) | 1998-03-16 | 1998-03-16 | 不揮発性半導体記憶装置及びその製造方法 |
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|---|---|
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| JP (1) | JP3196717B2 (ja) |
| KR (1) | KR100420440B1 (ja) |
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|---|---|---|---|---|
| JP2003168748A (ja) * | 2001-11-30 | 2003-06-13 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
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|---|---|---|---|---|
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| JP2626523B2 (ja) * | 1993-12-01 | 1997-07-02 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JPH0823081A (ja) * | 1994-07-08 | 1996-01-23 | Sony Corp | 半導体装置 |
| JP2925005B2 (ja) | 1996-05-23 | 1999-07-26 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2882392B2 (ja) * | 1996-12-25 | 1999-04-12 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
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| US5915177A (en) * | 1997-08-18 | 1999-06-22 | Vanguard International Semiconductor Corporation | EPROM manufacturing process having a floating gate with a large surface area |
-
1998
- 1998-03-16 JP JP6592298A patent/JP3196717B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-16 KR KR10-1999-0008741A patent/KR100420440B1/ko not_active IP Right Cessation
- 1999-03-16 US US09/270,331 patent/US6614071B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US6614071B1 (en) | 2003-09-02 |
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