JP3388230B2 - チタン含有面上の無電解銅めっき - Google Patents

チタン含有面上の無電解銅めっき

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Description

【発明の詳細な説明】
【0001】技術分野 本発明は、無電解めっきを用いて銅の層を形成する方法
で、特にチタンを含む面上に銅の層を形成することに関
し、無電解めっきと隣接した触媒層を用いる方法であ
る。 発明の背景 半導体集積回路(IC)の製作で、ICの電気抵抗を減
少させ、その電気的性能を最適化するために、低い比抵
抗(すなわち、電流に対する抵抗特性))の材料でIC
を製造することが望ましい。より低い電気抵抗のICは
それを通る電流に対する抵抗による遅延時間が小さいが
ため、情報の処理速度が速い。
【0002】通常、個々の装置は、アルミニウムや銅の
ような金属線(即ち導電層)を用いてICの中で接続さ
れているので、金属線の比抵抗がICの全体的な電気抵
抗において、ますます重要な役割を演じるようになって
いる。ICがさらに密集すると、配線の長さが増大す
る。さらに、配線同士の間隔が減少するので、効率的な
配線の幅が減少する。配線幅が減少すると、配線材料の
比抵抗が、配線間の寄生キャパシタンス(すなわち、機
器電気抵抗と関連する)に比較して、主要なファクター
となるので、IC中の配線材料の比抵抗を減少させるこ
とが望ましいことになる。
【0003】銅はアルミニウムよりより低い比抵抗とエ
レクトロマイグレーションに対するより高い抵抗力(す
なわち、大きい電流密度を伝えている伝導体の中での金
属原子の移動で、導体の形態上の低下をもたらす)を持
っているので、特に、配線と構造物(すなわち、伝導性
のディジットラインと導電層を結んでいるプラグ)でI
Cの中で銅を使うことが望ましい。ボイド(すなわち、
原子の巨視的空乏部分)とヒロック(すなわち、原子の
巨視的累積の領域)がエレクトロマイグレーションによ
って作り出される。銅がアルミニウムよりボイドを起こ
しにくい理由の1つは、銅の空位の結晶粒界拡散がアル
ミニウムより際立って高い活性化エネルギーを持つから
である。
【0004】半導体ICの製作時の銅析出技術は今まで
は選択的に制御されていなかった。このような従来の銅
析出技術には、蒸着、スパッタリング、化学蒸着法(C
VD)がある。非選択的な析出技術を用いると、銅が付
いてしまったが銅が付かない方がよい面から余分な銅を
取り除く必要がある。これは余分の処理ステップを必要
とする。面上の余分の銅を取り去るには、乾燥した塩素
ベースのプラズマエッチング液のような、エッチング液
が通常用いられる。
【0005】チタンを含んでいる材料(例えば、チタン
と窒化チタン)のような、ある種の材料上における銅の
析出は、従来同じように問題であった。銅で通常成形さ
れる接続構造物の製作にチタンを含む材料が利用され
る。例えば、銅はシリコン中に拡散する傾向を持ってい
るので、銅とシリコンの間に拡散防止層を形成すると
き、チタンを含んでいる拡散バリア層が有効である。拡
散バリア層の使用は、拡散バリア層がない場合に見られ
る銅移動を防止してくれる。チタンを含んでいる拡散バ
リア層を用いることによって、チタンの格子間隔が銅の
それとシリコンのそれの中間であるので、銅とシリコン
の間の格子不整合の度合いは最小となる。しかしなが
ら、チタンを含む材料への銅のこれまでの析出方法は、
コンタクト穴やバイアスのような、複雑な面上では、不
揃いな厚さ、低い付着力、不充分なステップ隠蔽力等で
繰り返し悩まされてきた。
【0006】付着技術のひとつとして溶液に含まれる金
属混合物から金属イオンを触媒的に活性な表面に化学触
媒還元させる方法がある。この技術は無電解めっきと呼
ばれ、結果的に触媒的な活性表面に選択的な付着処理を
行うことができる。しかしチタンを含む物質に付着させ
る従来の無電解めっき方法は完全な技術ではなかった。
例えば、硫酸銅(CuSO4 )と硫酸(H2 SO4 )を
含む非電着浴(例:外部電極なしのイオン溶液)は、多
くの場合付着時のチタン含有材料表面の急速酸化(例:
天然酸化物の生成)に困難となり、従って銅層が十分に
付着されない。同様に、ピロリン酸塩銅(Cu22
7 )、酢酸ピロリン酸塩(K2227 )、水酸化
アンモニウム(NH4 OH)、硝酸アンモニウム(NH
4 NO3 )か、またはフルオロホウ酸塩銅(Cu[BF
42 )、フルオロホウ酸塩(HBF4 )、ホウ酸(H
BO3 )を含有する溶液も、付着した銅が水内で溶解し
てしまうため、銅層が十分に付着しない。また、テトラ
アンモニウム第一銅(Cu[NH34 )と水酸化アン
モニウム(NH4 OH)を含む電着浴液もチタン含有拡
散壁層物質に銅を十分に付着させない。
【0007】従来の非電解性銅付着浴液には、ペーハー
を上昇させて無電解めっき過程の反応率を向上させるた
め、リチウム、ナトリウム、酢酸など、多くの場合アル
カリ元素が含まれる。アルカリ成分は、特定のアルカリ
成分含有量に対して非電解性銅付着浴液のペーハーを比
較的に大きく上昇させる。しかし、IC生成に大量のア
ルカリ元素をすることは好ましくない。その理由とし
て、残留アルカリ金属イオンは、IC内でのケイ素/二
酸化ケイ素界面のような界面に適用電界において容易に
分散することにより、不適切な領域に正イオン帯電が発
生してデバイスの特性を変化させてしまうためである。
この現象は、上記のようにデバイス特性を変化させるた
め、潜在的にICの故障を招く原因となる。
【0008】非電着溶液から基質に銅を付着させるもう
1つの方法として、基質と付着済みの銅層間に核生成層
を使用することにより銅付着を開始することができる。
このようにアルミニウムはこれまで核層に使用されてき
た。この核生成層を使用すると反応に触媒作用が生じる
ため、アルカリ非含有の非電着溶液を使用する際に、銅
付着反応率が十分に向上しない。
【0009】さらにこのような技術を使用すると、アル
ミニウム層が銅層と基質の間に残留してしまう。従って
付着に問題が発生する可能性があり、銅とは比較的に抵
抗性の高いアルミニウムが原因となって相互付着の抵抗
性が上昇する。同条件で発生した相互付着の抵抗性は同
様の技術を使用した場合、通常、上昇する。これは銅層
が付着する前に酸化物層がアルミニウム層に残留するた
めである。
【0010】従来の無電界銅めっきには、銅付着の対象
となる表面下に核生成層が形成されていない場合に、そ
の表面に埋め込み(インプラント)核生成領域を生成し
なければならないという問題もある。チタン含有物質な
ど、特定の物質については表面下あるいは同様の構成要
素を含む活性浴液に埋め込み(インプラント)(例:
金、銀、パラジウム、プラチナ)がない限り、非電界性
銅めっきは起こらない。銅付着反応のための核生成領域
を生成するには表面下または活性浴液に埋め込み(イン
プラント)を必要とする。一旦、銅核生成が開始される
と、付着した銅は自動触媒メカニズム(例:銅は、生成
時にそれ自体が触媒的な働きを持つ)を通してそれ自体
が触媒の効果を発揮してしまう。
【0011】非電界性銅付着処理は、これまで寸法が1
0ミクロン以上の精度を必須とする印刷回路基盤(PC
B)の製造およびその他の用途に使用されてきた。通
常、IC内においては、これよりも小さい寸法に対して
精密な銅の付着が要求される。ただし従来の非電解性銅
付着技術ではこのような極小精密寸法への銅付着精度が
完全ではなかった。
【0012】従って銅およびその他の物質に対し、全般
的に即効的で効率性の高い非電解性付着方法が必要とな
る。さらに物質付着対象となる表面に核生成領域を生成
する際に核生成層、埋め込み(インプラント)、または
活性浴液を必要としない非電解性銅付着処理など、新し
い非電着技術が必須となる。また、基質への付着率の高
い付着物質からなる高伝導層を生成する非電着技術の使
用も望ましい。 発明の要約 現在の発明は基板上のチタンを含む表面に銅の無電解メ
ッキを行う方法を提供する。基板上に銅をメッキする方
法の1つは、チタンを含む表面を持つ基板の表面にパタ
ーンのある触媒物質を形成し、チタンを含む表面を選択
した領域に暴露する。触媒物質は、2酸化チタン(チタ
ンを含む表面の上に自然に形成される自然の酸化物)の
還元半反応電位の量よりも大きい対応する酸化半反応電
位を持っている。できれば、触媒物質はシリコン、アル
ミニューム、クロムの中から選択する。銅は無電解溶液
からチタンを含む表面の暴露された領域に付着する。
【0013】発明のもう一つの側面によると、銅を付着
させるステップには銅原料と還元剤を含んだ溶液外で基
板に銅をメッキするステップがある。溶液にはさらにリ
ガンド、界面活性剤、酸化剤、またはそれらを組み合せ
たものを少なくとも1つを入れることができる。無電解
溶液はpHが約9から約12であることが望ましい。その
上、発明の方法を使用すると、半導体のプロセスで望ま
しように、無電解溶液は事実上アルカリ成分を含まない
(すなわち、原子量でアルカリ成分のトータルは約5%
以下であるが、事実上重量でアルカリ成分がゼロである
ことが望ましい)。発明の方法によると、触媒層の酸化
が自然の酸化物をチタンを含む表面の暴露された領域か
ら取り除にしたがい銅メッキが行われる。
【0014】基板は、チタンを含む表面を持った半導体
を基本とした基板が望ましい。基板はチタンを含んだ物
質のみを含めることができる、または、他の物質の上に
付着されたパターンのある、または、ブランケット状の
チタンを含む層を含んだものでもよい。チタンを含んだ
表面はチタンもしくはチタン窒化物のどちらでもよい。
もう一つのアプローチは、基板は、チタンを含む表面を
持ったPC基盤も使用できる。チタンを含む表面の厚さ
は色々と考えられるが、基本的には厚さは約50オング
ストロームから約1000オングストロームである。
【0015】本発明の別の態様では、この方法は、パタ
ーン化されたチタン含有表面が選択された領域に露出す
るようにパターン化されたチタン含有表面を持つ基板を
提供すること及び基板上にパターン化されたアルミニウ
ム層を形成することを含む。より好ましい態様におい
て、パターン化されたアルミニウム層は少なくとも約
1,000オングストロームの厚さである。その後、無
電解銅堆積を使って銅が、パターン化されたアルミニウ
ム層に隣接するパターン化されたチタン含有表面露出領
域に形成される。銅堆積は、アルミニウム層の酸化がパ
ターン化されたチタン含有表面の露出領域から先在する
酸化物を取り除くことで起こる。この態様によれば、こ
の方法は、パターン化されたアルミニウム層を除去する
工程をさらに含むこともできる。
【0016】さらに、本発明のさらに別の態様におい
て、集積回路相互接続構造内にプラグを形成する方法
は、上述した通りの基板を提供し、次に、基板に絶縁層
を形成することを含む。その後、ビアが基板中の能動領
域(たんにIC中の種々のそのような電気的能動領域の
対を例示するため、例えばトランジスタのソース/ドレ
ーン領域、または、コンデンサの上部プレート電極)の
絶縁層に規定される。次に、チタン含有層は、ビア内で
あって絶縁層上に形成される。次に、パターン化された
触媒層は、ビアに隣接するチタン含有層上に形成され
る。次に、ビアに、無電解堆積を使って、銅を部分的に
充填させるが、充填または過充填が可能である。この方
法では、銅堆積は、チタン含有層と触媒層との間の界面
で始まると考えられる。さらに別の態様では、この方法
は、パターン化された触媒層を除去する工程を含む。さ
らに別の態様では、この方法は、チタン含有量を除去す
る工程を含む。またさらに別の態様では、この方法は、
例えば平坦化によって余分な銅(銅の過剰充填部分)を
除く工程を含む。
【0017】本発明のさらに別の態様では、IC内に内
部接続構造を形成するためのデュアルダマシン法は、基
板を提供し、次に、その基板上に絶縁層を形成すること
を含む。次に基板内の能動領域上の絶縁層にビアを規定
する。絶縁層の露出領域がビアを囲むように次に、チタ
ン含有層をビア内であって絶縁層上に形成し、パターン
化された触媒層をチタン含有層上に形成させる。別の工
程は、無電解堆積を使って、ビア及び絶縁層の露出領域
に銅を少なくとも部分的に充填することを含むが、ビア
に銅を充填又は過充填することもできる。さらに別の態
様では、この方法は、パターン化された触媒層を除去す
る工程を含む。さらに別の態様では、この方法は、チタ
ン含有層を除去する工程を含む。またさらに別の態様で
は、この方法は、上述の過剰な銅を除去する工程を含
む。 発明の詳細な説明 以下の本発明の詳細な説明には、発明を実施する際の実
施例に付随する図面に対して、模式図を使ってそれに関
連する部分に対する引用がなされている。これらの実施
例は、この当業者が発明を実施することができるように
十分に記載されており、また、他の実施例が利用でき、
この発明の範囲から離脱することなく構造的および化学
的変化を施すことができることが理解されるべきであ
る。そのため、以下の本発明の詳細な説明は、限定的な
意味で理解されるべきではなく、本発明の範囲は添付の
特許請求の範囲によって定義されている。
【0018】銅は、無電解めっき溶液から触媒的に活性
な表面(すなわち、触媒層の酸化に関連する還元反応を
受ける表面)上、つまりチタン含有表面上に堆積する。
チタン含有表面は、好ましくは、チタン自体であり、し
かしまた、例えば、窒化チタンでもよい。また、チタン
含有表面は、パターン化されていない(すなわち、ブラ
ンケットのチタンを含む層または基板)またはパターン
化された層でも可能です。
【0019】表面は、銅が堆積するチタン含有層に隣接
して触媒層を形成することによって触媒的に活性にす
る。隣接とは、ここで使用する場合、チタン含有層と共
に触媒層との物理的な接触があってもよいことを意味し
ている。触媒層は、チタン含有層の上に直接に位置する
必要はない。隣接とは、また、チタン含有層と触媒層と
が物理的に分離しているが、触媒層からチタン含有層へ
の電子の流れが可能な場合も意味している。この堆積反
応は、触媒層の酸化によって進行し、ここでは銅が堆積
するチタン含有層上での二酸化チタン(すなわち、金属
を含有する材料上に望ましくなく自発的に形成される固
有の酸化物)の還元のために電子が供与される。結果的
に生じた銅の層は、核形成層あるいはインプラント部位
をチタン含有層との間に供わずに、希望される下地のチ
タン含有層の上に直接形成される。下地表面上の二酸化
チタンの還元によって、下地層表面の固有の酸化物が除
去されるために電流に対する抵抗が小さい経路が提供さ
れる。
【0020】ここで使用する場合、基板とは、様々な半
導体に基づく構造物および銅を堆積させる他の構造物を
含む。基板は、半導体集積化回路(IC)の構造用ブロ
ックとしてしばしば使われる。しかしながら、ここで使
用する場合、基板とは、プリント回路基板(PCB)ま
たは銅を堆積させる他の構造にも言及していることがあ
る。基板はシリコンウェハーのような単一の材料の層で
もよい。基板はまた、シリコン−オン−サファイフ(S
OS)技術によるもの、シリコン−オン−アイソレータ
ー(SOI)技術によるもの、ドープされた半導体およ
びドープされていない半導体、ベースの半導体によって
支持されるシリコンのエピタキシャル層、ならびに当業
者が熟知している任意の多くの層を包含する他の、半導
体に基づく構造を包括していると理解されるべきであ
る。更に、以下の説明において基板を参照する場合、ベ
ースの半導体構造の領域や接合を形成するために、従来
の処理工程を利用することができる。
【0021】IC相互続続構造内に金属線または金属プ
ラグのような伝導層を形成するために、しばしば他の無
機層(例えば、絶縁層およびIC内で個別のデバイスを
連結する伝導層)を基板の一部として最初に形成する。
例えば、ICの活性領域に接触部を形成する場合、1種
以上の材料(例えば、チタン、ケイ化チタン、および/
または窒化チタン)の層を、少なくとも部分的に接触孔
を金属で充填する前に通常は形成する。窒化チタンが伝
導層と活性領域との間の拡散バリアとして機能する一方
で、ケイ化チタンは、接触抵抗を低下させる働きをす
る。ICにこのような層(例えば、絶縁層)を堆積させ
るために使うプロセスは、この当業者に熟知されてい
る。例えば、ケイ化チタンおよび窒化チタンの形成のた
めに数多くの方法や一連の工程が利用できる。しばし
ば、チタンは活性領域(すなわち、半導体ICにおいて
通常シリコンを含む領域)に堆積させ、ケイ化チタンを
形成するための焼きなましを行われる。窒化チタンは、
しばしば、窒素を含有する雰囲気内で、堆積したチタン
層に焼きなましを行うことによって形成する。しかしな
がら、ケイ化チタン及び窒化チタンのいずれもを、基板
上へのスッパッタリングによって作ることもでき、また
当業者が熟知する他の技法を使って形成することもでき
る。このような層の厚さは通常約50〜約1000オン
グストロームである。
【0022】本発明はチタン含有材料への銅の堆積を参
照して説明しているが、銅は、二酸化ケイ素またはリン
酸ケイ素ホウ素ガラス(BPSG)のようなチタン含有
材料に隣接する他の表面に堆積させることができる。銅
は通常このような表面では付着または核形成を行わな
い。しかしながら、銅は、二酸化チタンを還元するため
に必要な半反応ポテンシャルと同等の還元半反応ポテン
シャル(すなわち、約−0.86ボルト)を持つ他の表
面に妥当に堆積することができる。しかし、銅は、二酸
化チタンの還元に必要な活性化エネルギーと比べて、そ
の材料の酸化物還元の活性化エネルギーがあまり大きく
ない場合にのみ、そのような表面に妥当に堆積する。例
えば、二酸化ケイ素の還元のための活性化エネルギーは
かなり大きい。SiO2 +4H+ +4e- →Si+2H
2Oの還元半反応のポテンシャルは−0.84ボルトで
あるが、二酸化ケイ素の還元のための活性化エネルギー
が相対的に大きいので半反応に従って銅がシリコン上に
うまく堆積することはない。つまり、二酸化ケイ素の半
反応ポテンシャルは二酸化チタンのそれに非常に近い
が、銅はシリコンに妥当に付着しない。この説明におい
て利用された半反応ポテンシャルは標準ポテンシャル
(すなわち、25℃気圧0.1MPaでのポテンシャル
(電位))であることに注意すべきである。更に、反導
体製造においてはチタン含有層および銅の使用が好まし
いので、本発明はそのようなチタン含有層での銅の形成
を参照して説明している。
【0023】次の層を基板上に堆積させる際に、基板表
面はまず随意に、KOHまたはHClを使用するよう
な、多様な適切な方法によって洗浄する。このような方
法は、当業者が熟知している。基板表面の洗浄は、処理
する基板表面から汚染物質を除去するために好ましい。
汚染はしばしばIC内の電気的な不具合をもたらすこと
がある。そのため、IC製造では、処理される基板表面
の汚染の程度を最小限にすることが重要である。
【0024】本発明によれば、触媒層は、二酸化チタン
の還元半反応ポテンシャルより大きい程度の酸化半反応
ポテンシャルを持っている。言いかえると、触媒材料の
酸化物は、二酸化チタンの還元半反応ポテンシャルより
負な還元半反応ポテンシャルを持っている。例えば、ア
ルミニウムの酸化還元の半反応ポテンシャルは2.32
程度であり、二酸化チタンの酸化還元の半反応ポテンシ
ャルは0.86程度である。
【0025】アルミニウムの酸化は触媒反応として機能
することができる。アルミニウムは、二酸化チタンから
チタンを形成するための還元半反応ポテンシャルよりも
負な還元半反応ポテンシャルで対応するその酸化物から
形成される数少ない金属の1つである。アルミニウムへ
の還元半反応および還元ポテンシャルは次のようなもの
である。
【0026】 H2AlO3- +H2O+3e- →Al+4OH- (−2.32ボルト) チタンへの還元半反応および還元ポテンシャルは、次の
ようなものである: TiO2+4H+ +4e- →Ti+2H2O(−0.86ボルト) 酸化アルミニウムからアルミニウムへ還元する半反応ポ
テンシャルは1ボルトより大きく、二酸化チタンからチ
タンを形成するための還元の半反応ポテンシャルよりも
負である。つまり、アルミニウムの酸化半反応ポテンシ
ャル(すなわち、還元半反応ポテンシャルと反対の記号
のポテンシャル、+2.32ボルト)が、二酸化チタン
の還元半反応ポテンシャルに加えられる場合、総合的な
酸化還元反応は、+1ボルト以上のポテンシャルを持ち
ます。正のポテンシャルを持つ総合的な酸化還元反応
は、自発的に進行する。つまり、酸化アルミニウムは、
無電解溶液中に置かれると、触媒作用チタン含有表面で
の二酸化チタンの還元に電子を供与することによって、
自発的に酸化する。つまり、この反応は、アルミニウム
の酸化反応によって、固有の酸化物が実質的に存在しな
いチタン含有表面(すなわち、固有の酸化物がチタン含
有表面領域の5%以下を占める表面、より好ましくは、
実質的にはチタン含有表面領域を覆う酸化物がない表
面)に銅を堆積させる。
【0027】当業者には既知の方法でアルミニウムを基
材上にパターン化し、それによって、銅を堆積させる露
出した下地層(つまり、チタンまたは二酸化チタンな
ど)を選択する。アルミニウム層の厚さは、本発明の実
施において限定要因とはならない。しかしながら、アル
ミニウム層の厚さは、およそ1,000オングストロー
ムから10,000オングストロームでよい。
【0028】対応する酸化物が、二酸化チタン還元半反
応ポテンシャルよりずっと負な還元半反応ポテンシャル
を持つクロムまたは珪素などの他の材料は、触媒層とし
てアルミニウムの代わりに使用することができる。二酸
化チタン還元半反応ポテンシャル(つまり、−0.86
ボルト)に触媒層の対応する酸化半反応ポテンシャルを
足すと、自発的な反応を進行するために必要な、正の全
体の酸化還元ポテンシャルが得られる。
【0029】例えば、珪素の1つの触媒作用の酸化半反
応とポテンシャルは次のようなものである: Si+6OH- →SiO3-2+3H2O+4e- (+1.73ボルト) これを二酸化チタンの還元半反応ポテンシャルに足す
と、珪素の酸化半反応ポテンシャルは、全体の酸化還元
ポテンシャルを+0.87ボルトにする。
【0030】その他の例として、クロムの1つの触媒酸
化半反応と電位は次の通りである: Cr+3OH- →Cr(OH)3 +3e- (+1.3ボルト) もう1つのクロム触媒酸化と電位は次の通りである: Cr+4OH- →CrO2 - +2H2O+3e- (1.2ボルト) 二酸化チタンの還元半反応電位、−0.86ボルトに加
えると、酸化還元電位は正になる。従って、反応が進行
して、クロム触媒層が酸化し、チタン含有材料から固有
の酸化物を取り除く。
【0031】半導体に基づく構造物の製造において銅を
堆積させる場合には、アルミニウムを一般的に利用す
る。これは主にアルミニウムをエッチングしてパターン
化された触媒層を作ることが容易であることによる。従
って、この後の記述においては、触媒反応としてアルミ
ニウムの酸化を参照している。チタン含有表面への堆積
の場合は、酸化チタンの有効な還元によって、清浄なチ
タン含有表面(すなわち、固有の酸化物を本質的に含有
していないチタン/窒化チタン及び同様な材料を含有す
る表面)に銅層が簡単に堆積する。これにより、ICに
おいてチタン含有層と銅層とを通る比較的抵抗が小さい
経路ができる。これは、電気抵抗を最小化すべきICの
相互続続構造において特に有益であり適用可能である。
【0032】パターン化アルミニウム層を有する基板
を、無電解銅めっき溶液中に入れる。銅層の核形成は通
常は銅が堆積するチタンを含む材料(チタンまたは窒化
チタン)とアルミニウムとの界面にて開始し、そして、
自触反応メカニズム(即ち、銅がさらなる銅の堆積のた
めの触媒である)により基板表面を横切って進行する。
無電解溶液は好ましくは少なくとも銅源および還元剤お
よびしばしば還元剤を開始する酸化剤を含む。還元剤
は、銅源を還元するために必要とされる。それは通常、
銅イオンとして溶液中に存在し、触媒表面上に堆積でき
る。可溶性銅塩のようないずれかの適当な銅源および還
元剤は使用され、それにより触媒チタン含有表面上に銅
が堆積できる。例えば、銅硫酸塩、酸化銅、銅過塩素酸
塩、銅よう化物の第一銅および第二銅の両方が銅源とし
て使用できる。還元剤の例はホルムアルデヒド(HCH
O)、ジメチルアミノ安息香酸(3−DMAB)、次亜
リン酸(H2PO2)、テトラメチルアンモニウムヒド
ロキシド(TMAH)、水酸化アンモニウム(NH4O
H)、水酸化カリウム(KOH)、グリオキシル酸(H
COCO2H)およびヒドロキシルイオンを含有する類
似化合物を含む。
【0033】好ましくは、TMAHまたはNH4OHは
この発明において還元剤として使用される。このように
して、無電解堆積用溶液は、好ましくは、アルカリ成分
を実質的に含まない(原子重量基準で約5%未満のアル
カリ成分を有するが、好ましくはアルカリ成分を実質的
に含まない)。無電解溶液の温度は約20Cから約80
Cのレンジにたもたれる。温度は適切な方法を利用しこ
の温度レンジに一定にたもたれる。例えば、標準的なバ
イポラー・ヒーティング・ジャケットは、無電解溶液の
温度を保つのに使用することができる。
【0034】溶液のpHは、好ましくは約9から約12の
レンジに保たれる。溶液のpHが増加したら触媒層の酸化
物の還元半反応がより負になり、更にチタン含有表面が
隣接して使用するときにより正のレドックスポテンシャ
ルであるために銅無電解堆積が促進される。必要に応じ
て、溶液のpHは溶液中に存在する還元剤、例えばTMA
Hの量を変化させることにより調整される。還元剤の量
を減少すると、通常、溶液pHが低下する。還元剤の量を
増やすと、通常、溶液のpHは増加する。しかし、酸化半
反応のポテンシャルと還元半反応のポテンシャルの差が
大きすぎる場合は、所望の表面でなく溶液中に銅の自発
的な沈殿が起こる。このようにして、より高いpHでの銅
の沈殿の可能性を減少するためにエチレンジアミンテト
ラ酢酸(EDTA)のようなキレート化剤が溶液に加え
られる。その他のリガンドは、リンゴ酸(Mal)、コ
ハク酸(SUc)、酒石酸塩(Tart)、クエン酸塩
(Cit)、ニトリロトリ酢酸(NTA)、トリイソプ
ロパノールアミン(TIPA)、トリエタノールアミン
(TEA)およびエチレンジアミン(En)などを含
む。
【0035】その他の添加剤は、バナジウム(V)、モ
リブデン(Mo)、ニオブ(Nb)、タングステン
(W)、ルテニウム(Re)、タリウム(Ti)、アン
チモン(Sb)、ビスマス(Bi)、セリウム(C
e)、ウラン(U)、水銀(Hg)、銀(Ag)、ヒ素
(As)、硫黄含有化合物(例えば、亜硫酸塩、チオ硫
酸塩、硫酸塩)窒素含有化合物(例えば、テトラシアノ
エチレン、シアン化合物、ピリジン)、硫黄および窒素
を含有する化合物(例えば、システイン、シスチン、ジ
エチルジチオカルバメート、チオセミカルバジド)、酸
化剤(例えば、O2 )および界面活性剤(例えば、錯体
有機ホスフェートエステル)、アルキルフェノキシポリ
エトキシホスフェート。
【0036】ポリエトキシポリプロポキシブロックコポ
リマー、アニオン性ペルフルオロアルキルスルホネート
およびカルボキシレート、非イオン性フッ素化アルキル
アルコキシレート、非イオン性ポリアルコール、例えば
Aldrich Chemical, St. Louis, Mo から市販されている
“Triton X”の商品名で販売されているもの、
およびカチオン性フッ素化第四級アンモニウム化合物を
含む。
【0037】銅層の最終の厚さは、溶液に依存する。特
に、銅層最終の厚さは通常、無電解溶液のpHに依存す
る。pHが高いほど、厚い銅層となる。同様に、pHが低い
ほど、薄い銅層となる。通常、銅層の最終の厚さは約4
000オングストロームから約8,000オングストロ
ームである。銅は、一般に、アルミニウム層の上に堆積
しない。それは、むしろ、アルミニウム層とチタン含有
層の界面に隣接して形成する傾向がある。もし、銅が二
酸化珪素またはBPSGのような別の表面に堆積しない
ならば、それは、通常付着しないであろう。このよう
に、本発明はさらなるフォトレジスト、マスクおよびエ
ッチステップを用いないで、パターン化されたチタン含
有表面上に単純な金属のラインの成長を行なうことを可
能にする。過剰なアルミニウムおよび下層にある層は適
切な方法のいずれかにより除去することができ、または
用途によっては材料をそのままにしておくことができ
る。例えば、余分なアルミニウムあるいはチタン含有材
料はドライエッチング液を使って除去することができる
(例えば、アルミニウムあるいはチタン含有材料を除去
するときは通常、塩素系成分エッチング液)。低温での
銅のドライエッチングは困難であるので、(すなわち、
175℃以下の温度においては、塩素エッチング剤成分
と銅の反応は不揮発性化合物を作るので)、比較的高い
温度が使われない場合、アルミニウムやチタン含有材料
を除去するために使用されるような標準的ドライエッチ
ングでは銅は除去されない。例えば、アルミニウムは通
常およそ35℃でエッチングできるが、銅は通常175
℃以上の温度でエッチングされる。しかしながら、余分
なアルミニウムは、無電解溶液から銅の堆積後に基体表
面上には存在していないこともある。本発明のレドック
ス反応中に、アルミニウムはアルミニウム酸化物(例え
ば、アルミナ)を形成する反応を行ない、これは容易に
無電解銅堆積溶液に溶ける。それゆえ、別のアルミニウ
ムあるいは酸化アルミニウム除去段階は、反応時間と使
用される無電解銅析出溶液によっては、必要ではないこ
ともある。
【0038】本発明の方法を用いて形成される銅層は、
典型的にはアルミニウム金属線以上の導電性がある。比
較的高いpHの無電解析出溶液を用いることによって、銅
堆積速度は増大し、銅層中に比較的大きい粒子構造を得
ることができる。さらに、銅層の粒度を最適化するため
に銅層形成後に焼きなまし段階が必要な場合(銅層の導
電性を高めるため、堆積したままの銅層中の粒子よりも
数が少ないがより大きなものとするため)、堆積した銅
層のより細かい粒子構造のため、焼きなましは、より短
い時間及び/又はより低い温度で行なうことが可能であ
る。これは都合良いことにIC製作過程の熱経費を節約
する。IC製造に関わる熱経費は、ICの電気的特徴が
潜在的に劣化する前にICが耐えることができるサーマ
ルステップとそのサーマルステップの間の時間との最大
の組み合わせである。例えば、ICの大きさが縮小され
ると、接合の深さがより浅くなる。長時間のサーマルス
テップに付随する問題の1つは、望ましくない領域への
ドーパント移動である。このような浅い接合は、ドーパ
ント移動のために、いっそうたやすく長時間のサーマル
ステップによって劣化してしまう。
【0039】さらに、アルミニウムの使用は、チタン含
有表面及び二酸化チタンの還元半反応電位に類似してい
る還元半反応電位を有する他の基質にアルカリフリーの
堆積を潜在的に可能にする。これは、アルミニウム酸化
触媒反応によるものであり、無電解銅堆積速度を速めて
くれる。それゆえ、堆積速度をさらに速めるためにアル
カリ含有成分を用いて溶液のpHを調整する必要がない。
【0040】本発明の方法は、種々の構造物を形成する
ための半導体成形加工プロセスで種々の場所で使用する
ことができる。例えば、米国特許No. 4,962,05
8(Cronin他) などに開示されているように、二
重のダマシンプロセスで使用することができる。それら
はプラグや相互接続(配線)の構造物の形成に使用する
ことができる。本発明のために利用される無電解析出溶
液の例が以下に挙げられている。 例1 本例の中間的および結果的な構造物は、図1Aから図1
Cに示されている。チタニウム層20は、約200アン
グストロームの厚さ24まで、シリコン基板22の上に
パターン化される(例えば、スパッターし、フォトリソ
グラフィー的にマスクし、エッチングされる)。約1
0,000アングストロームの厚さ27を持つアルミニ
ウムの層26は、その後、チタニウム層20の上にパタ
ーン化された((例えば、スパッターし、フォトリソグ
ラフィー的にマスクされ、エッチングされる)、図1A
に示されるように、露出したチタニウム/アルミニウム
・インターフェース28を露出したチタニウム領域30
に近接したところに置くことになる。アルミニウム層2
6はインターフェース28で、チタニウム層20に接し
ている。その構造物はその後、図1Bに示されるよう
に、露出したチウニウム領域30の上に銅の層32を形
成させるために、下記の成分を含む50mlの水溶液でメ
ッキされる。
【0041】 CuSO4 0.624g EDTA 0.821g TMAH 19.2ml Triton X 1ml HCHO 0.375ml 脱イオン水 残り(水溶液の全体量=50ml) 銅32は、アルミニウム/チタニウム・インターフェー
ス28を核として、露出したチタニウム領域30上に分
布される。表面上のアルミニウム26の消耗に先立つ銅
32の堆積を妨げることが望ましい場合には、その構造
物は水または酸性溶液等の、他の溶液中に浸すこともで
きる。その構造物は、その後、銅層32の粒子構造を最
適化するために、約500℃〜700℃で、急速熱処理
(RTP)にかけられる。このRTPの温度が低いほ
ど、アニールの時間が長くなる。例えば、500℃程度
のRTPでは、約45秒がアニール時間である。RTP
の温度が高いほど、アニールの時間が短くなる。例え
ば、700℃程度のRTPでは、約15秒がアニール時
間である。アルミニウム層26と、そのアルミニウム層
26の下にあるチタニウム層20が残存している場合
は、図1Cに示される構造物を形成するために、ドライ
エッチャント等の適切なエッチャントを用いて除去され
る。本例では、チタニウム20について記述されている
が、他の具体例ではチタニウム窒化物がチタニウム20
の代用となり得る。その他の変種は、本技術の通常の技
能を持つ者には明らかである。 例2 本例の中間的および結果的な構造物は、図2Aから図2
Cに示されている。シリコン二酸化物等の絶縁層34
が、シリコン基板22上に形成される(例えば、シリコ
ンを加熱して酸化することにより)。ビア36は、その
後、その基板22における活性域上の絶縁層34内に境
界を画定される(例えば、そのビアの寸法を持つシリコ
ン二酸化物を貫く開口部を形成するべくシリコン二酸化
物をエッチングすることにより)。チタニウム層20
は、その後、約200アングストロームの厚さ24にビ
ア36とその近接する領域に形成される(例えば、スパ
ッターし、フォトリソ的にマスクされ、エッチングされ
る)。
【0042】アルミニウム/チタニウム・インターフェ
ース28が、銅32の堆積が望まれる各々の連続チタニ
ウム層20上に存するように、アルミニウム層26が堆
積される。例えば、約10,000アングストロームの
厚さ27を持つアルミニウムの層26は、その後、チタ
ニウム層20の上にパターン化され((例えば、スパッ
ターし、フォトリソ的にマスクされ、エッチングされ
る)、図1Aで示されるように、チタニウム/アルミニ
ウム・インターフェース28がビア36に面するように
なる。アルミニウム層26は、銅32がビア36とパタ
ーン化されたアルミニウム層26の間の領域を少なくと
も部分的に充填し、銅のプラグと銅の線をそこに形成す
るような二重ダマシン処理で、パターン化される。かく
して、パターン化されたアルミニウム層26は、露出し
たチタニウムを含有する層20がビア26を取り囲むよ
うに形成される。二重ダマシン処理では、ビア36に近
接した露出した絶縁(そこにチタニウムを含有する層が
あるかどうかに関わらず)は、基板22の2次元平面に
おけるビア36の領域よりも大きな表面積を持つ。そこ
に銅のプラグと銅のラインを形成するためには、下記の
成分を含む50mlの水溶液中又図2Aに示された構造物
をメッキして、図2Bに示されるその構造物を生成す
る。
【0043】 CuSO4 0.624g EDTA 0.821g TMAH 19.2ml Triton X 1ml HCHO 0.375ml 脱イオン水 残り(水溶液の全体量=50ml) 銅32は、アルミニウム/チタニウム・インターフェー
ス28を核として、露出したビア36に分布される。表
面上のアルミニウム26の消耗に先立つ銅32の堆積を
妨げることが望ましい場合には、その構造物は水または
酸性溶液等の、他の溶液中に浸すこともできる。その構
造物は、その後、銅層32の粒子構造を最適化するため
に、500℃〜700℃位で、急速熱処理(RTP)に
かけられる。このRTPの温度が低いほど、アニールの
時間が長くなる。例えば、500℃程度のRTPでは、
約45秒がアニール時間である。RTPの温度が高いほ
ど、アニールの時間が短くなる。例えば、700℃程度
のRTPでは、約15秒がアニール時間である。アルミ
ニウム層26と、そのアルミニウム層26の下にあるチ
タニウム層20が残存している場合は、図2Cに示され
る構造物を生成するために、ドライエッチャント等の適
切なエッチャントを用いて除去される。本例の変種とし
ては、構造物上にパターン化されたアルミニウム層26
を形成するのに先立ちビア36にタングステンのプラグ
を形成すること(例えば、スパッター)を行うことが含
まれる。次いで銅32をタングステンプラグ上だけに堆
積し、デジットライン(dagit line) などの導電性ライ
ンを形成する。ビア36の側壁は図2Aから図2Cにお
いてチタニウム層20でコーティングされているが、コ
リメーターによるスパッターがチタニウム20の堆積に
使用されている場合は、ビア36の側壁はチタニウム層
20でコーティングされていない可能性があることが特
記されるべきである。その具体例では、銅がビアの底に
形成されたチタニウム層20上に、ビア36に近接して
形成されたチタニウム層20に不連続に、堆積するため
には、他のアルミニウム層26がビア36の底にあるチ
タニウム層20に接している必要がある。この第二のア
ルミニウム層26は、ビア36の底にあるチタニウム層
20に接している必要がある。この第二のアルミニウム
層26は、ビア36の底にあるチタニウム層20の上に
チタニウム/アルミニウム・インターフェース28を提
供するためには必要とされる。本例の他の変種によれ
ば、チタニウム窒化物が上記の例におけるチタニウム層
20の代用となり得る。その他の変種は、本技術の通常
の技能を持つ者には明白であろう。 実施例3 本実施例の中間及びその結果生じる構成を図3C及び3
Aに例証する。(例えば、シリコンを高熱で酸化させる
ことにより)二酸化シリコンのような絶縁膜34がシリ
コン基板上22に形成される。次にビア36が、(例え
ば、通過点のディメンションを持つ二酸化シリコンに貫
通開口部を残すために二酸化シリコンを酸化することに
より)基板22の作用域上の絶縁膜34で、当業者によ
く知られているようにして画定される。次に、絶縁膜3
4上及びビア内とビアの側壁上にチタン膜20が、約2
00オングストロームの厚さに形成される(例えば、ス
パッタリングの後フォトリソグラフィによりマスクを
し、次にエッチングをする)。次に約10,000オン
グストロームの厚さ27のアルミニウム膜26のパター
ンを(例えば、スパタリングの後フォトリソグラフィに
よりマスクをし、次にエッチングをする)チタン膜20
上に形成し、図1Aに図示されるようにビア36の側壁
の上端でビア36と対向するチタン/アルミニウムイン
タフェース28を露出させる。アルミニウム膜26は、
銅32が少なくとも部分的にビア36を充填し、銅プラ
グを構成するように、単一ダマシンプロセスなどでパタ
ーン化する。銅プラグを形成するには、図3Aに図示さ
れるような構成で: CuSO4 0.624g、 EDTA 0.821g、 TMAH 19.2mL、 トリトンX 1mL、 HCHO 0.375mL、 脱イオン水 残りの部分(全体の水溶液容積=50mL) を含む水溶液50mL中でメッキ加工し、図3Bに図示さ
れる構成とする。銅32はアルミニウム/チタンインタ
フェース部28を核として、ビア36内に広がる。表面
上のアルミニウム26をディプレートする前に銅32の
堆積を停止したい場合は、本構成を水や酸性の溶体など
の別の溶液内に浸けることもできる。次に約500℃か
ら約700℃で急速熱処理(RTP)を施し、銅膜32
の粒子構成を最適化する。その際RTP温度が低いほど
アニール時間が長くなる。例えば、500℃でRTPを
行うと、アニール時間はおよそ45秒となる。RTP温
度が高いほど、アニール時間は短くなる。例えば、70
0℃でRTPを行うと、アニール時間はおよそ15秒と
なる。次に図3Cに図示される構成を得るために、ドラ
イエッチング液などの適切なエッチング液を使って、残
余のアルミニウム膜26とアルミニウム膜26の基礎と
なっているチタン膜20を取り除く。本実施例のチタン
膜20の代わりとして窒化チタンを代用することも可能
である。また通常の方式を用いる応用例も可能である。 実施例4 本実施例の中間及びその結果生じる構成を図4A及び4
Cに図示する。プリント配線基板(PCB)にチタン4
2の薄い膜(約50オングストロームから約1,000
オングストロームの厚さ)をスパタリングする。次にチ
タン42に従来のフォトリトグラフィ技術でパターン加
工とエッチング加工を行い、銅を必要とする部分を画定
する。次に(アルミニウム26をPCBにスパタリング
したり、またアルミニウム26をマスクしてフォトリト
グラフィ加工したり、またアルミニウム26をエッチン
グするなどの方法で)PCBにアルミニウム層26をパ
ターニングし、パターン化されたアルミニウム26の間
にあるチタン42を露出させる。次に図4Bに図示され
るように銅32を露出させたチタン44上に堆積させ
る。図4Aに図示される構造体を: CuSO4 0.624g EDTA 0.821g TMAH 19.2mL Triton X 1mL HCHO 0.375mL 脱イオン 水残りの部分(全体の水溶液容積=50mL) を含む水溶液50mL中でメッキ加工する。次にドライエ
ッチング液のような、適当なエッチング液を使い残って
いるアルミニウム膜26及びアルミニウム膜26の下側
のチタン膜42を取り除き、PCB上に銅線32を形成
する。その一部を図4Cに図示する。
【0044】本書に記述される特許、特許出願書及び本
書に開示される文書は、個々に又全体で本書に含まれる
ものとする。前述の詳細説明及び実施例は理解しやすく
するためにのみ供されるものとする。またそれらをもと
に不必要な制限条件を設定するものではない。本発明は
本書で図示及び説明する詳細に限定するものではなく、
その応用も本請求で定義される本発明に含まれるものと
する。 [図面の簡単な説明]
【図1】図1A〜1Cは、本発明従って基板上に堆積さ
れた銅の断面図および内部構造である。
【図2】図2A〜2Cは、本発明に従ってデュアルダマ
シン法を用いて堆積された銅の断面図および内部構造で
ある。
【図3】図3A〜3Cは、本発明に従ってシングルダマ
シン法を用いて堆積された銅の断面図および内部構造で
ある。
【図4】図4A〜4Cは、本発明に従って印刷回路基板
上に堆積された銅の断面図および内部構造である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平8−83796(JP,A) 特開 平7−212008(JP,A) 特開 平8−153690(JP,A) 特開 平7−99196(JP,A) 特表 平1−500677(JP,A) 米国特許4340620(US,A) (58)調査した分野(Int.Cl.7,DB名) C23C 18/18 C23C 18/40 H01L 21/288 H01L 21/3205

Claims (32)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板上に銅を堆積させる方法で、以下の
    段階からなる方法: チタン包含表面からなる基板を提供し、 チタン包含の表面が選択された領域に露出するように基
    板上にパターン化された触媒材料を形成し、 そこでは、触媒材料はチタンの還元半反応電位の大きさ
    より大きい酸化の半反応電位を有し、そして、無電解溶
    液からチタン包含表面の露出領域に銅を堆積する。
  2. 【請求項2】 チタン包含表面がパターン化されるとこ
    ろの請求項1の方法。
  3. 【請求項3】 触媒材料がシリコン、アルミニウム、も
    しくはクロムであるところの請求項1の方法。
  4. 【請求項4】 無電解溶液のpHが9〜12であるところ
    の請求項1の方法。
  5. 【請求項5】 無電解溶液は、電子重量基準で5%未満
    のアルカリ成分を有する請求項1の方法。
  6. 【請求項6】 基板上に銅を付着させる方法で、以下の
    工程からなる方法: パターン化されたチタン包含表面を有する基板を提供
    し、 パターン化されたチタン包含表面が選択された領域に露
    出するように基板上にパターン化されたアルミニウム層
    を形成し、 そして 無電解堆積法を使って、パターン化されたアル
    ミニウム層に隣接するパターン化されたチタン包含表面
    の露出領域に銅を堆積し、 そこでは、銅の堆積は、アルミニウム層の酸化によって
    パターン化されたチタン包含表面の露出領域から自然酸
    化膜の大部分が取り除かれるときに起きる。
  7. 【請求項7】 基板提供の工程が、チタン表面を有する
    半導体基板を提供する請求項6の方法。
  8. 【請求項8】 基板を提供する工程が、チタン表面を有
    するプリント回路基板を提供する請求項6の方法。
  9. 【請求項9】 基板を提供する工程が、チタンもしくは
    窒化チタン包含の表面を有する基板を提供する請求項6
    の方法。
  10. 【請求項10】 基板を提供する工程が、50〜1,0
    00オングストロームの厚さのパターン化されたチタン
    層を有する基板を提供する請求項6の方法。
  11. 【請求項11】 銅の堆積工程が銅源および還元剤から
    成る溶液を使い、基板上に銅メッキをすることからなる
    請求項6の方法。
  12. 【請求項12】 銅の堆積工程がさらに配位子、界面活
    性剤、酸化剤、もしくはそれらの組み合わせからなる溶
    剤を使い、基板上に銅メッキをすることからなる請求項
    11の方法。
  13. 【請求項13】 銅の堆積工程が原子重量基準で5%未
    満のアルカリ成分を有する溶剤を使い、基板上に銅メッ
    キをすることからなる請求項6の方法。
  14. 【請求項14】 パターン化されたアルミニウム層の形
    成工程が、少なくとも 約1,000オングストローム
    の厚さからなるパターン化されたアルミニウム層の形成
    からなる請求項6の方法。
  15. 【請求項15】 該当方法はさらに、パターン化された
    アルミニウム層を取り除く工程を含む請求項6の方法。
  16. 【請求項16】 集積回路インターコネクト構成内にプ
    ラグを形成する方法で、その方法は以下の工程からな
    る: 基板を提供し、 基板上に絶縁層を形成し、 基板の活性領域上の絶縁層にヴィアを画定し、 絶縁層上およびヴィア内にチタン包含層を形成し、 ヴィアに隣接するチタン包含層上にあるパターン化され
    た触媒層を形成し、 そして無電解堆積法を用いてヴィアを銅で少なくとも部
    分的に埋め、 ここに銅の堆積はチタン包含層と触媒層の界面を核とし
    て起きる。
  17. 【請求項17】 さらにパターン化された触媒層を除去
    する工程を含む請求項16の方法。
  18. 【請求項18】 パターン化された触媒層を形成する工
    程が、アルミニウム、珪素、クロムの中から選ばれた触
    媒によるパターン化された触媒層を形成する工程である
    請求項16の方法。
  19. 【請求項19】 さらにチタンを含む層を除去する工程
    を含む請求項16の方法。
  20. 【請求項20】 ビアを、少なくとも部分的に埋める工
    程が銅で過剰に充填するものである請求項16の方法。
  21. 【請求項21】 さらに過剰の銅を除去する工程を含む
    請求項20の方法。
  22. 【請求項22】 集積化回路に相互に連結する構造を形
    成するための方法で、以下のステップからなる方法: 基板を提供し、基板上に絶縁層を形成し、 基板の活性領域上の絶縁層にビアを画定し、 絶縁層上のビアにチタンを含有する層を形成し、 チタンを含有する層上に、絶縁層の露出領域がビアを取
    り囲むようにパターン化された触媒層を形成し、 少なくともビアを銅で部分的に充填し、 絶縁層の露出領域と、触媒材料に隣接しチタンを含有す
    るパターン化された層を無電解堆積法を使用して銅で覆
    う。
  23. 【請求項23】 さらにパターン化された触媒層を除去
    する工程をさらに含む請求項22の方法。
  24. 【請求項24】 パターン化された触媒層を形成する工
    程が、アルミニウム、珪素およびクロムから選ばれたパ
    ターン化された触媒層を形成することからなる請求項2
    2の方法。
  25. 【請求項25】 さらにチタンを含有する層を除去する
    工程をさらに含む請求項22の方法。
  26. 【請求項26】 ビアを銅で少なくとも部分的に充填す
    る工程がビアを銅で過剰に充填することからなる請求項
    22の方法。
  27. 【請求項27】 さらに過剰の銅を除去する工程を含む
    請求項26の方法。
  28. 【請求項28】 基板に銅を堆積する方法で、以下のス
    テップからなる方法: パターン化されたチタン含有表面を有する基板を提供
    し、 前記パターン化されたチタン含有表面が選択された領域
    で露出されるように、基板上でパターン化されたアルミ
    ニウム層を形成し、 パターン化されたアルミニウム層に隣接するパターン化
    されたチタン含有表面の露出領域に無電解堆積法を使用
    して銅を堆積する。
  29. 【請求項29】 集積回路の相互に接続する構造中に、
    プラグを形成する方法で、以下のステップからなる方
    法: 基板を提供し、 前記基板上で絶縁層を形成し、 前記基板中の活性領域上の絶縁層にビアを確定し、 前記ビア内および前記絶縁層上に、チタン含有層を形成
    し、 前記チタン含有層上にパターン化された触媒層を形成
    し、 チタン含有層の露出された領域上に無電解堆積法を使用
    して銅を堆積する。
  30. 【請求項30】 集積回路において相互に接続する構造
    を形成する方法で、以下のステップからなる方法: 基板を提供し、 前記基板上で絶縁層を形成し、 前記基板中の活性領域上の絶縁層にビアを確定し、 前記ビア内および前記絶縁層上に、チタン含有層を形成
    し、 露出された絶縁層がビアを囲むように、チタン含有層上
    にパターン化された触媒層を形成し、 チタン含有層の露出された領域上に無電解堆積法を使用
    して銅を堆積する。
  31. 【請求項31】 集積回路の相互に接続する構造中に、
    プラグを形成する方法で、以下のステップからなる方
    法: 基板を提供し、 前記基板上で絶縁層を形成し、 前記基板中の活性領域上の前記絶縁層にビアを確定し、 前記ビア内および前記絶縁層上に、チタン含有層を形成
    し、 前記ビアに隣接するチタン含有層上にパターン化された
    触媒層を形成し、 無電解堆積法を使用して少なくとも部分的に前記ビアを
    銅で埋め、 前記ビア中および触媒材料に隣接する、チタン含有層の
    露出された領域に銅が堆積する。
  32. 【請求項32】 集積回路において相互に接続する構造
    を形成する方法で、以下のステップからなる方法: 半導体基板を提供し、 前記半導体基板上で絶縁層を形成し 前記半導体基板中の活性領域上の絶縁層にビアを確定
    し、 前記ビア内および前記絶縁層上に、チタン含有層を形成
    し、 前記チタン含有層上にパターン化された触媒層を形成
    し、 無電解堆積法を使用して少なくとも部分的に前記ビアを
    銅で埋め、 触媒材料に隣接するチタン含有層の露出された領域に銅
    が堆積する。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US6054173A (en) 1997-08-22 2000-04-25 Micron Technology, Inc. Copper electroless deposition on a titanium-containing surface
EP1019954B1 (en) 1998-02-04 2013-05-15 Applied Materials, Inc. Method and apparatus for low-temperature annealing of electroplated copper micro-structures in the production of a microelectronic device
US7244677B2 (en) 1998-02-04 2007-07-17 Semitool. Inc. Method for filling recessed micro-structures with metallization in the production of a microelectronic device
US6211073B1 (en) 1998-02-27 2001-04-03 Micron Technology, Inc. Methods for making copper and other metal interconnections in integrated circuits
US6268289B1 (en) * 1998-05-18 2001-07-31 Motorola Inc. Method for protecting the edge exclusion of a semiconductor wafer from copper plating through use of an edge exclusion masking layer
US6284656B1 (en) 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits
US6380083B1 (en) * 1998-08-28 2002-04-30 Agere Systems Guardian Corp. Process for semiconductor device fabrication having copper interconnects
US6288442B1 (en) 1998-09-10 2001-09-11 Micron Technology, Inc. Integrated circuit with oxidation-resistant polymeric layer
US20040065540A1 (en) * 2002-06-28 2004-04-08 Novellus Systems, Inc. Liquid treatment using thin liquid layer
JP3687722B2 (ja) * 1999-01-12 2005-08-24 上村工業株式会社 無電解複合めっき液及び無電解複合めっき方法
US20020127845A1 (en) * 1999-03-01 2002-09-12 Paul A. Farrar Conductive structures in integrated circuits
US6323128B1 (en) 1999-05-26 2001-11-27 International Business Machines Corporation Method for forming Co-W-P-Au films
US6419554B2 (en) * 1999-06-24 2002-07-16 Micron Technology, Inc. Fixed abrasive chemical-mechanical planarization of titanium nitride
US20020043466A1 (en) * 1999-07-09 2002-04-18 Applied Materials, Inc. Method and apparatus for patching electrochemically deposited layers using electroless deposited materials
US7211512B1 (en) * 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
JP3499490B2 (ja) * 2000-02-16 2004-02-23 Tdk株式会社 薄膜磁気ヘッドの製造方法
AU2001247109A1 (en) * 2000-04-27 2001-11-12 Nutool, Inc. Conductive structure for use in multi-level metallization and process
US6423629B1 (en) * 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
US6663915B2 (en) 2000-11-28 2003-12-16 Interuniversitair Microelektronica Centrum Method for copper plating deposition
US20020064592A1 (en) * 2000-11-29 2002-05-30 Madhav Datta Electroless method of seed layer depostion, repair, and fabrication of Cu interconnects
KR100743770B1 (ko) * 2000-12-05 2007-07-30 주식회사 하이닉스반도체 반도체 소자의 구리 금속 배선 형성 방법
WO2002063760A1 (en) * 2001-02-08 2002-08-15 Stridsberg Innovation Ab High reliability motor system
JP2002348680A (ja) * 2001-05-22 2002-12-04 Sharp Corp 金属膜パターンおよびその製造方法
US6900119B2 (en) 2001-06-28 2005-05-31 Micron Technology, Inc. Agglomeration control using early transition metal alloys
US20030008243A1 (en) * 2001-07-09 2003-01-09 Micron Technology, Inc. Copper electroless deposition technology for ULSI metalization
JP2003147541A (ja) * 2001-11-15 2003-05-21 Hitachi Ltd 無電解銅めっき液、無電解銅めっき用補給液及び配線板の製造方法
US6815342B1 (en) * 2001-11-27 2004-11-09 Lsi Logic Corporation Low resistance metal interconnect lines and a process for fabricating them
KR100422597B1 (ko) 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
US6787450B2 (en) 2002-05-29 2004-09-07 Micron Technology, Inc. High aspect ratio fill method and resulting structure
US20040038526A1 (en) * 2002-08-08 2004-02-26 United Microelectronics Corp. Thermal process for reducing copper via distortion and crack
US6872659B2 (en) * 2002-08-19 2005-03-29 Micron Technology, Inc. Activation of oxides for electroless plating
DE10243814B4 (de) * 2002-09-20 2018-05-30 Robert Bosch Gmbh Verfahren zur Herstellung einer leitenden Beschichtung auf einem isolierenden Substrat
US7632537B2 (en) * 2002-10-30 2009-12-15 Hybird Electronics Australia Pty Ltd. Circuits including a titanium substrate
US6900126B2 (en) 2002-11-20 2005-05-31 International Business Machines Corporation Method of forming metallized pattern
US7902062B2 (en) * 2002-11-23 2011-03-08 Infineon Technologies Ag Electrodepositing a metal in integrated circuit applications
KR100482180B1 (ko) * 2002-12-16 2005-04-14 동부아남반도체 주식회사 반도체 소자 제조방법
US6887776B2 (en) * 2003-04-11 2005-05-03 Applied Materials, Inc. Methods to form metal lines using selective electrochemical deposition
US7220665B2 (en) * 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
TWI250614B (en) * 2005-04-08 2006-03-01 Chung Cheng Inst Of Technology Method for preparing copper interconnections of ULSI
KR20080112790A (ko) * 2007-06-22 2008-12-26 삼성전자주식회사 반도체 소자의 박막 형성 방법
TW201119742A (en) * 2009-12-14 2011-06-16 Yi-Chun Liu Composition having catalyst particles
FR2968016B1 (fr) * 2010-11-29 2013-05-03 Seb Sa Appareil chauffant recouvert d'un revetement autonettoyant
JP5996244B2 (ja) * 2011-04-19 2016-09-21 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC 半導体上の銅のめっき
US9758367B2 (en) 2015-12-09 2017-09-12 Analog Devices, Inc. Metallizing MEMS devices
DE102017114085B4 (de) 2016-06-28 2023-05-04 Analog Devices, Inc. Selektive leitfähige Beschichtung für MEMS-Sensoren

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3672986A (en) * 1969-12-19 1972-06-27 Day Co Nv Metallization of insulating substrates
US3994727A (en) * 1971-07-29 1976-11-30 Photocircuits Divison Of Kollmorgen Corporation Formation of metal images using reducible non-noble metal salts and light sensitive reducing agents
US3708329A (en) * 1971-09-10 1973-01-02 Bell Telephone Labor Inc Electroless copper plating
US4273804A (en) * 1975-10-23 1981-06-16 Nathan Feldstein Process using activated electroless plating catalysts
US4143186A (en) * 1976-09-20 1979-03-06 Amp Incorporated Process for electroless copper deposition from an acidic bath
US4211564A (en) * 1978-05-09 1980-07-08 Hitachi, Ltd. Chemical copper plating solution
US4209331A (en) * 1978-05-25 1980-06-24 Macdermid Incorporated Electroless copper composition solution using a hypophosphite reducing agent
US4265943A (en) * 1978-11-27 1981-05-05 Macdermid Incorporated Method and composition for continuous electroless copper deposition using a hypophosphite reducing agent in the presence of cobalt or nickel ions
US4228213A (en) * 1979-08-13 1980-10-14 Western Electric Company, Inc. Method of depositing a stress-free electroless copper deposit
DE3008314C2 (de) * 1980-03-04 1982-09-16 MTU Motoren- und Turbinen-Union München GmbH, 8000 München Verfahren zur Aktivierung von Titanoberflächen
JPS605079B2 (ja) * 1980-09-02 1985-02-08 株式会社日立製作所 プリント基板の製造方法
GB2134931A (en) * 1982-12-27 1984-08-22 Ibiden Co Ltd Non-electrolytic copper plating for printed circuit board
US4511597A (en) * 1983-10-12 1985-04-16 Kollmorgen Technologies Corporation Method for depositing a metal on a surface
DE3404270A1 (de) * 1984-02-04 1985-08-08 Schering AG, 1000 Berlin und 4709 Bergkamen Waessriges alkalisches bad zur chemischen abscheidung von kupfer, nickel, kobalt und deren legierungen
JPS6187893A (ja) * 1984-10-04 1986-05-06 Mitsubishi Electric Corp チタニウム又はチタニウム合金への表面処理方法
US4699811A (en) * 1986-09-16 1987-10-13 Macdermid, Incorporated Chromium mask for electroless nickel or copper plating
US5169680A (en) * 1987-05-07 1992-12-08 Intel Corporation Electroless deposition for IC fabrication
US4962058A (en) * 1989-04-14 1990-10-09 International Business Machines Corporation Process for fabricating multi-level integrated circuit wiring structure from a single metal deposit
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
US5387315A (en) * 1992-10-27 1995-02-07 Micron Technology, Inc. Process for deposition and etching of copper in multi-layer structures
JPH0799196A (ja) * 1993-09-28 1995-04-11 Matsushita Electric Ind Co Ltd 集積回路用金属膜形成方法
JP3493703B2 (ja) * 1994-01-25 2004-02-03 松下電工株式会社 回路板の形成方法
JP3332668B2 (ja) * 1994-07-14 2002-10-07 松下電器産業株式会社 半導体装置の配線形成に用いる無電解めっき浴及び半導体装置の配線形成方法
JPH08153690A (ja) * 1994-09-29 1996-06-11 Sony Corp 半導体装置、半導体装置の製造方法、及び配線形成方法
US6054173A (en) * 1997-08-22 2000-04-25 Micron Technology, Inc. Copper electroless deposition on a titanium-containing surface

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