KR100210853B1 - 반도체 소자의 전도선 및 그 제조방법 - Google Patents

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Abstract

본 발명은 실리사이드막을 포함하는 반도체 소자의 전도선 및 그 제조방법에 관한 것으로써, 실리사이드막의 측면과 상면에 실리사이드의 금속성분의 산화를 억제하는 산화억제막이 형성된 것을 특징으로 하는 전도선 구조와, 기판 상의 절연막 위에 소정 전도체막과 제1실리사이드막의 적층막을 형성하는 공정과, 적층막을 부분 선택적으로 식각하여 원하는 전도선 형태의 도선패턴을 형성하는 공정과, 도선패턴이 형성된 절연막 상에 제1실리사이드막의 금속성분의 산화를 억제하는 산화억제막을 형성하는 공정과, 산화억제막을 부분 선택적으로 식각하여 도선패턴의 측면과 상면 외 부위를 제거하고 도선패턴의 측면과 상면에 산화억제막이 남도록 하는 공정을 포함하여 이루어진 제조방법이다.

Description

반도체 소자의 전도선 및 그 제조방법
제1도는 일반적인 반도체 소자 일부의 레이아웃(Layout)도.
제2도는 종래의 반도체 소자의 전도선을 설명하기 위해 전도선으로 비트라인을 예로 하여 반도체 소자 일부를 도시한 도면으로써, 제1도의 A-A'선에 따른 단면도.
제3도는 종래의 반도체 소자의 전도선을 설명하기 위해 전도선으로 비트라인을 예로 하여 반도체 소자 일부를 도시한 도면으로써, 제1도의 B-B'선에 다른 단면도.
제4도는 본 발명의 반도체 소자의 전도선을 갖는 반도체 소자의 일부단면도로써, 제1도의 a-A'선에 따른 단면도.
제5도는 본 발명의 반도체 소자의 전도선을 갖는 반도체 소자의 일부 단면도로써, 제1도의 B-B'선에 따른 단면도이다.
제6도는 본 발명의 반도체 소자의 전도선 제조방법을 설명하기 위해 반도체 소자의 일부를 도시한 단면도로써, 제1도의 B-B'선 방향으로 절단한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 실리콘기판 11,21,22' : 폴리실리콘막
12 : 텅스텐실리사이드막 22,22' : 제1텅스텐실리사이드막
23,23' : 산화억제막 14,24 : 트랜지스터
15,25' : 절연층
본 발명은 반도체 소자의 전도선 및 그 제조방법에 관한 것으로써, 특히 라인(line) 저항을 감소시켜 소자의 동작특성 향상에 적당하도록 한 전도선 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 커지면서 임계치수(CD; Critical Dimension)가 감소하고 그에 따라 전도선의 선폭이 작아지고 있으므로, 같은 비저항을 갖는 재료를 사용할 경우에 전도선의 저항이 커지게 되어 고집적소자의 동작속도가 감소된다. 따라서 비트라인(Bit line) 등과 같이 반도체 소자의 전도선에 실리콘과 실리사이드로 된 적층막을 사용하는 것은, 라인 저항을 감소시켜 소자의 동작특성(비트라인의 경우에 예컨데 데이터전송속도)을 좋게 하기 위한 것이다.
제1도는 일반적인 반도체 소자 일부의 레이아웃(Layout)도이다.
제2도 내지 제3도는 종래의 반도체 소자의 전도선을 설명하기 위해 전도선으로 비트라인을 예로 하여 반도체 소자 일부를 도시한 도면으로써, 제2도는 제1도의 A-A'선에 따른 단면도이고, 제3도는 제1도의 B-B'선에 다른 단면도이다.
제2도와 제3도에 도시한 바와 같이, 종래의 반도체 소자의 전도선인 비트라인은 폴리실리콘막(11)과 텅스텐실리사이드(WSix)(12)의 적층막으로 구성되어 있다. 이 적층막의 비트라인은 트랜지스터(14)의 게이트와 절연을위해 형성된 절연층(15) 위에 형성되고, 절연층(15)에 형성된 접속홀을 통하여 트랜지스터(14)의 드레인영역에 접속되어 있다.
이와같이 실리사이드막을 반도체소자의 전도선에 적용할 경우에, 실리사이드의 금속성분에 대한 실리콘 조성비에 의해 전도선의 저항이 달라지게 된다. 즉 텅스텐실리사이드(WSix)(12)에서 텅스텐(W)에 대한 실리콘(Si) 조성비인 (x)가 낮을수록 실리사이드의 비저항이 낮아지게 된다. 그러나 조성비(x)가 너무 낮으면 층간절연을 위해 전도선 위 즉, 텅스텐실리사이드(12) 위에 절연층(도시안함)인 실리콘산화막(SiO2)을 증착하는 단계에서 텅스텐실리사이드(WSix) 표면의 실리콘(Si)이 부족하게 되어 텅스텐옥사이드(예컨대, WO2, WO3)가 실리콘산화막(SiO2)과 같이 생성된다. 따라서 상술한 종래의 구조로는 텅스텐실리사이드의 텅스텐에 대한 실리콘의 조성비(x)가 2.5 이상이 되도록 하고 있다.
또한 상술한 구조를 갖는 종래의 전도선인 비트라인의 제조방법은, 제2도와 제3도에서와 같이, 우선 실리콘기판(10)에 일반적인 방법으로 트랜지스터(14)를 형성한 다음, 트랜지스터가 형성된 기판(10)에 절연층(15)인 실리콘산화막을 형성하고, 리소그래피 단계를 적용하여 절연층(15)에 접속홀을 형성한다. 이 접속홀은 이미 언급한 바와 같이 트랜지스터(14)의 드레인 영역 부위와 비트라인과의 접속을 위한 것이다. 이어서 전면에 폴리실리콘막(11)을 증착한다. 이때 증착과 동시에 PH3가스를 이용하여 1019내지 1021atoms/cm3정도의 'P' 원자를 인시튜(in-situ) 도핑하여 폴리실리콘막(11)의 저항을 낮춘다. 다음에 폴리실리콘막(11) 표면의 자연산화막(SiO2)을 제거하기 위하여 세정을 실시한 후, 텅스텐실리사이드(WSix)막(12)을 폴리실리콘막(11) 위에 증착한다. 텅스텐실리사이드(WSix)의 텅스텐에 대한 실리콘의 조성비(x)는 공정조건에 따라 바뀌며, 이미 언급한 바와 같이, 증착 직후의 조성비(x)를 약 2.5 이상으로 하고 있다. 그후, 텅스텐실리사이드막(12)의 결정구조를 안정화시키고 저항을 낮추기 위해 약 600℃ 이상의 온도에서 열처리(Anneal)한다. 이어서, 리소그래피 단계를 적용하여, 즉 포토레지스트마스크패턴(도시안함)을 텅스텐실리사이드막(12) 위에 형성하고 포토레지스트마스크패턴을 마스크로하여 텅스텐실리사이드막(12)과 폴리실리콘막(11)을 식각하여 비트라인을 형성한다.
상술한 바와 같이 종래의 폴리실리콘막(11)과 그 위에 형성된 텅스텐실리사이드막(WSix)(12)으로 된 전도선의 구조로는, 텅스텐실리사이드막(WSix)의 금속성분(W)에 대한 실리콘(Si)의 조성비(x)를 약 2.5 이상으로 해야 하는 제약이 따르게 된다. 종래의 전도선 구조에서 텅스텐실리사이드막의 금속성분에 대한 실리콘의 조성비를 약 2.4 이하로 할 경우에는, 텅스텐실리사이드막 위에 절연을 위한 실리콘산화막(SiO2)를 형성할 때 텅스텐실리사이드 표면의 실리콘(Si)이 부족하게 되어 텅스텐옥사이드(WO2, WO3)가 생성된다. 이 텅스텐옥사이드는 실리콘산화막(SiO2)와 같이 치밀하지 못하고 접착력도 좋지 않기 때문에, 그 표면에 텅스텐옥사이드(WO2, WO3)와 같은 이상산화막을 형성하게 되어 웨이퍼 전체에 대한 치명적인 불량을 유발하게 된다. 이와 같이, 종래의 전도선의 구조로는 전도선의 저항을 낮추는데 한계가 있고, 결국 미세치수의 고집적소자에 적합하지 못하게 된다.
본 발명은 종래의 전도선의 문제점을 개선하기 위한 것으로써, 저항을 최소화하여 고집적소자에 적합한 전도선의 구조 및 그 제조방법을 제공하고자 한다.
상술한 목적을 달성하기 위한 본 발명은 실리사이드막을 포함하는 반도체 소자의 전도선으로써, 실리사이드막의 측면과 상면에 실리사이드의 금속성분의 산화를 억제하는 산화억제막이 형성된 것을 특징으로 한다. 여기서, 전도선은 실리콘막과 실리콘막 위의 실리사이드막으로 된 적층막이다. 산화억제막은 실리사이드막의 금속성분에 대한 실리콘 조성비보다 실리콘 조성비가 높은 실리사이드이며, 이때, 산화억제막은 실리콘막 측면까지 연장 형성된다.
다른 산화억제막으로는, 실리콘막 또는 실리콘질화막이 적용된다.
또한, 본 발명의 반도체 소자의 전도선 제조방법은, 기판 상의 절연막 위에 소정 전도체막과 제1실리사이드막의 적층막을 형성하는 공정과, 적층막을 부분 선택적으로 식각하여 원하는 전도선 형태의 도선패턴을 형성하는 공정과, 도선패턴이 형성된 절연막 상에 제1실리사이드막의 금속성분의 산화를 억제하는 산화억제막을 형성하는 공정과, 산화억제막을 부분 선택적으로 식각하여 도선패턴의 측면과 상면 외 부위를 제거하고 도선패턴의 측면과 상면에 산화억제막이 남도록 하는 공정을 포함하여 이루어진다. 여기서, 산화억제막의 형성은, 제1실리사이드막의 금속성분에 대한 실리콘의 조성비보다 금속성분에 대한 실리콘 조성비가 큰 제2실리사이드막으로 형성하며, 이때, 제1 및 제2실리사이드는 텅스텐실리사이드이다. 다른 산화억제막 형성의 예로는 실리콘막, 또는 실리콘지로하막을 형성한다. 여기서, 절연막은 접속홀이 형성되어 있고, 적층막의 전도체막이 접속홀을 통하여 기판의 소정전도영역에 접속된 것이 특징이다. 소정 전도체막은 실리콘막인 것이 특징이다.
첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 아래에 설명한다.
제4e 내지 제6도는 전도선의 예로 비트라인(Bit Line)을 들어 본 발명의 반도체 소자의 전도선 및 그 제조방법을 설명하기 이해 도시한 도면이다.
제4도와 제5도는 본 발명의 반도체 소자의 전도선을 갖는 반도체 소자의 일부 단면도로써, 제4도는 제1도의 A-A'선에 따른 단면도이고, 제5도는 제1도의 B-B'선에 따른 단면도이다.
제4도 및 제5도는 본 발명의 반도체 소자의 전도선은, 하부에 폴리실리콘(Poly-Silicon)막(21')이 있고 그 위에 텅스텐(W)에 대한 실리콘(Si)의 조성비가 약 2.4 이하인 제1텅스텐실리사이드(WSix:X는 약 2.4 이하) 막(22')이 있는 적층막과, 적층막의 측면과 상면에 텅스텐실리사이드(WSix)의 금속성분(W)의 산화를 억제하는 산화억제막(23'), 예로성 텅스텐(W)에 대한 실리콘(Si)의 조성비가 약 2.5 내지 3.7 정도인 제2텅스텐실리사이드(WSix:X는 약 2.5 이상)막이 형성된 것이다. 이때, 제1텅스텐실리사이드막(21')은 최종적으로 원하는 실리사이드막의 50% 내지 90% 정도의 두께와 선폭을 갖고, 산화억제막(23')인 제2텅스텐실리사이드가 그 나머지를 채우게 된다.
본 발명의 전도선인 비트라인은 제4도에 도시한 바와 같이, 기판(20)에 형성된 트랜지스터(24)의 드레인영역에 접속되는데, 트랜지스터의 게이트와 절연을 위해 형성된 절연층(25') 위에 형성되고, 절연층(25')에 형성된 접속홀을 통하여 트랜지스터(24)의 드레인영역에 접속된다.
이렇게 텅스텐에 대한 실리콘의 조성비가 2.4 이하 정도로 낮은 제1텅스텐실리사이드막(22')를 사용하고 제1텅스텐실리사이드막(22')의 표면을 산화억제막(23')인, 텅스텐에 대한 실리콘의 조성비가 2.5 이상인 제2텅스텐실리사이드막이 덮도록 형성하면, 제2텅스텐실리사이드막은 실리콘을 충분히 함유하므로써 차후 층간절연을 위해 그 위에 실리콘산화막을 증착시킬 때 실리사이드 표면의 이상산화현상 즉 WO2또는 WO3등이 생성되는 것을 방지할 수 있게 된다. 또한, 제4e 및 제5도에서 알 수 있는 바와 같이 산하억제막(23')을 텅스텐실리사이드막으로 할 경우에는, 전도선의 하부에 위치하는 폴리실리콘막(22')의 측면에도 제2텅스텐실리사이드가 덮어 있으므로써 전도선의 저항을 더욱 감소시킬 수 있다. 본 발명의 전도선에 사용되는 실리사이드를 텅스텐실리사이드에 국한되지 않고, 타이타늄실리사이드 또는 코발트실리사이드에도 적용된다.
산화억제막(23)의 다른 예(도시안함)로는 폴리실리콘막과, 실리콘질화막이 각각 적용될 수 ldT다. 폴리실리콘막의 경우에는 차후 절연을 위한 실리콘산화막의 증착시에 폴리실리콘막이 실리콘(Si) 소오스(Source)가 되어 그 내부에 위치하는 실리콘을 적게 함유한 텅스텐실리사이드의 이상산화를 방지하게 된다. 산화방지막으로 널리 사용되고 있는 실리콘질화막을 산화억제막으로 적용할 경우에는 실리콘질화막이 약 50내지 100정도가 되도록 형성하여 산소원자의 확산을 방지하게 된다.
제6도는 본 발명의 반도체 소자의 전도선 제조방법을 설명하기 위해 반도체 소자의 일부 단면을 도시한 공정단면도이다.
제6도는 제1도의 B-B'선 방향으로 절단한 공정단면도이다.
본 발명의 반도체 소자의 전도선 제조방법은, 제6도의 (a)와 같이 우선 실리콘기판에 일반적인 방법으로 트랜지스터(제4도 참조)를 형성한 다음, 트랜지스터가 형성한 기판(20)에 실리콘산화막으로 절연층을 형성한다. 이후, 리소그래피단계를 적용하여 절연층(25')에 접속홀(제4도 참조)을 형성한다. 리소그래피 단계(도시안함)에 대해 구체적으로 설명하면, 절연층 위에 포토레지스트막을 형성한 다음, 접속홀 패턴이 형성된 마스크를 포토레지스트 위에 위치시키고 포토레지스트막을 노광 및 현상하여 포토레지스트 마스크패턴을 형성한 뒤, 포토레지스트 마스크패턴을 마스크로 하여 실리콘산화막인 절연층을 식각하는 것이다. 이 접속홀은 이미 언급한 바와 같이 트랜지스터의 드레인영역 부위와 비트라인인 본 발명의 전도선과의 접속을 위한 것이다.
이어서, 제6도의 (b)와 같이 접속홀이 형성된 절연층(25') 전면에 폴리실리콘막(21)을 증착한다. 이 폴리실리콘막(21)은 절연층(25')에 형성된 접속홀을 통해 기판(20)의 드레인영역(제6도에서는 안보임)에 접속된다. 이때, 종래와 마찬가지로 폴리실리콘막(21)의 증착과 동시에 PH3가스를 이용하여 1019내지 1021atoms/cm3정도의 농도로 'P'원자를 인시튜(in-situ) 도핑하여 폴리실리콘막(21)의 저항을 낮춘다.
다음에 폴리실리콘막(21) 표면의 자연산화막(SiO2)을 제거하기 위하여 세정을 실시한 후, 제6도의 (c)와 같이 제1텅스텐실리사이드(WSix)막(22)을 폴리실리콘막(21) 위에 증착한다. 이때, 제1텅스텐실리사이드(WSix)막(22)의 텅스텐에 대한 실리콘의 조성비(x)는 약 2.4 이하로 최대한 낮게 설정하여 저항을 최소화하도록 한다. 그 증착방법은 WF6가스를 SiH4또는 SiH2치3(DCS; Di Chloro silane) 가스로 환원하여 증착하는 것이며, 증착직후의 텅스텐에 대한 실리콘이 조성비(x)는 WF6가스와 이들 환원용 가스의 유량비로 조절 가능하다. 또한 제1텅스텐실리사이드막(22)의 두께는 원하는 최종 실리사이드막 두께의 약 50% 내지 90% 정도로 형성한다. 그 후, 제1텅스텐실리사이드막(22)의 결정구조를 안정화시키고 저항을 낮추기 위해 약 600℃ 이상의 온도에서 열처리(Anneal)한다.
이어서 리소그래피 단계를 적용하여 즉 포토레지스트 마스크패턴(도시안함)을 제1텅스텐실리사이드막(22) 위에 형성하고 포토레지스트마스크패턴을 마스크로 하여 제1텅스텐실리사이드막(22)와 폴리실리콘막(21)을 식각하여, 제6도의 (d)와 같이, 원하는 전도선 형태의 폴리실리콘막(21')과 제1텅스텐실리사이드막(22')으로 적층된 도시패턴을 형성한다.
이어, 포토레지스트마스크패턴을 제거한 다음, 제6도의 (e)와 같이 도선패턴이 형성된 절연층(25') 전면에 산화억제막(23)인 제2텅스텐실리사이드막을 증착 형성한다. 제2텅스텐실리사이드(WSix)막은 제1텅스텐실리사이드막(22') 보다 텅스텐에 대한 실리콘의 조성비(x)가 높도록 형성하는데 바람직하기로는 약 2.5 내지 3.7 정도가 좋다.
계속하여, 리소그래피 단계를 적용하여 제6도의 (f)와 같이 폴리실리콘막(21')과 제1텅스텐실리사이드막(22')으로 된 적층막 도선패턴의 측면과 상면에 제2텅스텐실리사이드막인 산하억제막(23')이 남도록 하고 그 외 부위를 제거하여 본 발명의 전도선을 완성한다. 마찬가지로 리소그래피단계는 산화억제막(23) 위에 포토레지스트마스크패턴(도시안함)을 형성한 다음, 포토레지스트마스크패턴을 마스크로 하여 산화억제막(23)을 식각하는 것이다.
또한, 산화억제막으로 폴리실리콘막 또는 실리콘질화막을 형성하는 것은, 산화억제막으로 폴리실리콘막 또는 실리콘질화막을 적용하여 제6도의 (e)와 (f)에 도시한 단계를 적용하는 것이다.
폴리실리콘막을 산화억제막으로 적용하는 경우에는 제1텅스텐실리사이드막의 두께와 선폭을 원하는 전도선의 최종적인 값으로 하여 저항을 최소화하도록 한다. 산화억제막으로 적용된 폴리실리콘막의 역할은, 이미 언급한 바와 같이, 차후 절연을 위해 그 위에 형성된 실리콘질화막 증착시 실리콘 소오스(Source)를 제공하므로써, 제1텅스텐실리사이드막 표면의 산소 원자의 출현을 막아 실리사이드막이 이상산화를 방지하는 것이다.
산화방지막으로 널리 사용되고 있는 실리콘질화막을 본 발명의 산화억제막으로 적용할 경우에도 제1텅스텐실리사이드막의 두께와 선폭을 원하는 전도선의 최종적인 값으로 하면 되는데, 실리콘질화막의 두께는 약 50내지 100정도로 형성한다.
상술한 바와 같이 본 발명의 전도선은 실리사이드 표면에 실리사이드의 금속성분의 산화를 억제하는 산화억제막을 형성하므로써, 저항이 낮은 실리사이드를 적용할 수 있으므로 고속동작을 하는 고집적소자에 적합하다. 특히 산화방지막을 금속성분에 대한 실리콘 조성비가 높은 실리사이드를 적용할 경우 하부의 폴리실리콘막의 측면까지 실리사이드가 형성되므로써, 전도선의 저항을 더욱 감소시킬 수 있다.

Claims (6)

  1. 실리사이드막을 포함하되, 실리사이드의 측면과 상면에 상기 실리사이드의 금속 성분의 산화를 억제하는 산화억제막이 형성된 반도체 소자의 전도선에 있어서, 상기 산화억제막은 실리콘 성분이 포함된 금속막인 것이 특징인 반도체 소자의 전도선.
  2. 제1항에 있어서, 상기 산화억제막은 상기 실리사이드막의 금속성분에 대한 실리콘 조성비보다 실리콘 조성비가 높은 실리사이드인 것인 특징인 반도체 소자의 전도선.
  3. 제2항에 있어서, 상기 산화억제막은 텅스텐실리사이드인 것이 특징인 반도체 소자의 전도선.
  4. 반도체 소자의 전도선 제조방법에 있어서, 기판 상의 절연막 위에 소정 전도체막과 제1실리사이드막의 적층막을 형성하는 공정과, 상기 적층막을 부분 선택적으로 식각하여 원하는 전도선 형태의 도선패턴을 형성하는 공정과, 상기 도선패턴이 형성된 절연막 상에 상기 제1실리사이드막의 금속성분의 산화를 억제하는 실리콘 성분이 포함된 금속막인 산화억제막을 형성하는 공정과, 상기 산화억제막을 부분 선택적으로 식각하여, 상기 도선패턴의 측면과 상면에 산화억제막이 남도록 하는 공정을 포함하여 이루어진 반도체 소자의 전도선 제조방법.
  5. 제4항에 있어서, 상기 산화억제막의 형성은, 상기 제1실리사이드막의 금속성분에 대한 실리콘의 조성비보다 금속성분에 대한 실리콘 조성비가 큰 제2실리콘실리사이드막으로 형성하는 것이 특징인 반도체 소자의 전도선 제조방법.
  6. 제5항에 있어서, 상기 제1 및 제2실리사이드는 텅스텐실리사이드인 것이 특징인 반도체 소자의 전도선 제조방법.
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