JP2822776B2 - D/a変換装置 - Google Patents
D/a変換装置Info
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Description
グ信号に変換するD/A(ディジタル/アナログ)変換
装置に関し、特にディジタル入力信号のサンプリング周
波数よりも高いサンプリング周波数でD/A変換を行
う、オーバーサンプリング型D/A変換装置に関するも
のである。
ェーパとPWMを用いたD/A変換装置が報告されてい
る。従来報告されていたこの方式のD/A変換装置につ
いて図7を用いて説明する。なお、この技術については
「ナショナル・テクニカル・レポート(第34巻第2
号、昭和63年4月)pp.40−45」にその記載が
ある。
ブロック図である。10はディジタルフィルタ(DF)
であり、入力されたディジタル信号のサンプリング周波
数fsをn倍(n≧2)にするものである。ここではn
=64とする。11はノイズシェーパ(NS)であり、
ディジタルフィルタ10から出力されるディジタル信号
の語長制限を行うとともにノイズの周波数特性を所定の
特性に変化させるものである。ここでは3次特性のノイ
ズシェーパとし、入力Xに対する出力Yは(数1)で表
されるものとする。
を持つものとする。70はパルス幅変調回路(PWM)
であり、ノイズシェーパ11から出力されるディジタル
信号に対応した11通りのパルス幅を有する1ビットの
パルス信号に変換し、アナログ信号として出力する。図
7のD/A変換装置は、ディジタルフィルタ10とノイ
ズシェーパ11によりディジタル入力信号をサンプリン
グ周波数64fs、11レベルとしたのちに、PWM7
0でさらに少なくとも704倍(64×11)のクロッ
クを用いてアナログ信号に変換するものであり、ディジ
タル信号をより高いサンプリング周波数でアナログ信号
に変換するいわゆるオーバーサンプリング型のD/A変
換装置となっている。
ラムをコンピュータ・シミュレーションで求めた結果を
図8に示す。簡単のため、ここでは0〜2fsまでの信
号を示している。前記したように、僅か11レベルのデ
ィジタル信号をアナログ信号に変換したものながら、図
8に示したようにノイズシェーパ11によって0〜fs
/2の信号帯域では120dB以上のダイナミックレン
ジ(D.R.)が得られるものである。
す構成では、PWM70には少なくとも704fsのク
ロックを必要とする。例えばディジタルオーディオで広
く用いられているサンプリング周波数fs=48kHzの
場合、704fs=33.792MHzという極めて高い
クロックとなり、電磁干渉や電磁妨害の対策が必要にな
るなど実用上の課題がある。
にはPWMの場合よりも低いクロックで動作させること
も可能である。例えば抵抗列を用いたD/A変換回路を
用いればよい。しかし、このためには抵抗列に極めて高
い相対精度が要求されるため、D/A変換回路の製造が
困難になるという課題があった。
で、PWMのように高いクロックを必要とせず、またD
/A変換回路に高い精度を必要としないD/A変換装置
を提供することを目的とする。
に、本発明のD/A変換装置は以下の構成とする。
リング周波数をn倍(n≧2)にするディジタルフィル
タと、前記ディジタルフィルタの出力を入力とし語長制
限とともにノイズの周波数特性を所定の特性に変化させ
るノイズシェーパと、前記ノイズシェーパの出力を入力
とし、この入力の値に対応した1ビット信号列に変換す
るデコーダと、前記デコーダの出力をアナログ信号に変
換する1ビットD/A変換器列と、前記1ビットD/A
変換器列の出力を総合するアナログ加算器とを備え、前
記デコーダの出力を、前記ノイズシェーパの出力の値に
応じた数の1ビット信号が巡回するような出力とする。
シェーパから出力されるp通り(pは整数)の値を持つ
信号に対応して少なくとも(p−1)個の1ビット信号
列を出力するようにし、その1ビット信号列の割り当て
開始位置が1サンプルデータ前の該1ビット信号列の最
終割り当て位置の次の位置になるように巡回して割り当
てられるようにする。
シェーパから出力されるp通り(pは整数)の値を持つ
信号に対応して少なくとも(p−1)個の1ビット信号
列を出力するようにし、その1ビット信号列の割り当て
開始位置が1サンプルデータごとに所定数だけ巡回する
ようにする。
シェーパから出力されるp通り(pは整数)の値を持つ
信号に対応して少なくとも2(p−1)個の1ビット信
号列を出力するようにし、その1ビット信号の割り当て
が巡回し、かつ該1ビット信号列の信号は何れも2サン
プルデータ連続して割り当てられることがないようにす
る。
の出力をデコーダで1ビット信号列に変換し、さらに1
ビットD/A変換器列でアナログ信号に変換することに
より、D/A変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、PWMに比較して遥かに低いクロックでの動作が可
能である。また、デコーダがノイズシェーパの出力を複
数個の1ビットD/A変換器に巡回するように割り当て
ることにより、ノイズシェーパの出力値と特定の1ビッ
トD/A変換器との相関を無くしている。このことによ
って、各1ビットD/A変換器間の出力にバラツキがあ
る場合でも、信号帯域での歪やノイズの発生を小さくす
ることができる。
ながら説明する。
施例を表すブロック図である。図1で、10はディジタ
ルフィルタ(DF)、11はノイズシェーパ(NS)で
あり、共に図7で示したものと同一の構成・機能を有す
る。12はデコーダ(DEC)であり、ノイズシェーパ
11から出力されるディジタル信号に対応してm個の1
ビット信号を出力するものである。13は1ビットD/
A変換器列(DAC)であり、第1のD/A変換器(D
AC−1)から第mのD/A変換器(DAC−m)まで
の、全て均一なm個の1ビットD/A変換器で構成され
る。14はアナログ加算器であり、1ビットD/A変換
器列13から出力されるm個のアナログ信号を総合し、
アナログ信号として出力する。15はD/A変換回路で
あり、1ビットD/A変換器列13とアナログ加算器1
4とで構成される。図1のD/A変換装置は、ディジタ
ルフィルタ10とノイズシェーパ11によりディジタル
入力信号をサンプリング周波数64fs、11(=p)
レベルとしたのちに、デコーダ12でm個の1ビット信
号とし、さらにD/A変換回路15でアナログ信号に変
換するものであり、ディジタル信号をより高いサンプリ
ング周波数でアナログ信号に変換するいわゆるオーバー
サンプリング型のD/A変換装置となっている。
示す。図2で、13は1ビットD/A変換器列(DA
C)、14はアナログ加算器、15はD/A変換回路で
あり、それぞれ図1に対応している。20はインバータ
であり、1ビット入力信号を反転して出力する。21,
22は抵抗器、23はオペアンプ(演算増幅器)であ
る。図2の動作を説明すると、まずオペアンプ23の非
反転入力端子は接地されており、反転入力端子は仮想接
地点となっている。また、1ビット入力信号はインバー
タ20,抵抗器21を介して全てオペアンプ23の反転
入力端子に接続され、さらに抵抗器22を介してオペア
ンプ23の出力端子に接続されている。即ち、抵抗器2
1,22による電流加算回路を構成している。いま、D
AC−1の抵抗器21の抵抗値をR1、DAC−2の抵
抗器21の抵抗値をR2、…、DAC−mの抵抗器21
の抵抗値をRmとし、抵抗器22の抵抗値をRfとすると
き、アナログ出力電圧Eoは(数2)で求められる。
て均一な構成であるから、抵抗器21の抵抗値もR1=
R2=…=Rmであり、オペアンプ23の出力即ちアナ
ログ出力は、1ビット入力信号のうち“0”(即ち、イ
ンバータ20の出力が“1”)になっている信号の数に
比例した電圧値を出力するものとなっている。
3の抵抗器21を完全に均一に製造することは不可能で
あり、何らかの相対誤差が存在する。この場合は(数
2)からも明らかなように1ビット入力信号のうち
“0”になっている信号の数だけではなく位置にも依存
した電圧値が出力される。
図3で、30はポインタであり、入力信号の累算値の剰
余を出力するものである。31はROM(読み出し専用
メモリ)であり、入力信号を下位、ポインタ30の出力
を上位とするアドレスに対応してmビットのデータを出
力するものである。ここではm=10(=p−1)とす
る。図3の動作を説明すると、まずポインタ30は図1
のノイズシェーパ11から出力される11レベルの信号
(0〜10)を累算し、10の剰余を求め出力する。従
って、その出力は0〜9の10通りとなる。次に、入力
信号を下位、ポインタ30の出力信号を上位とするアド
レスをROM31に入力し、10ビットのデータを得
る。この10ビットのデータは、1ビット信号10個を
表すものである。この時のアドレス(10進数)とデー
タ(2進数)の関係を(表1)に示す。
はアドレス下位即ち入力信号の数値が示すだけ“1”と
なっており、各ビットの総和が入力信号に等しくなるよ
うになっている。また、アドレス下位即ちポインタ30
の出力信号の数値が示すだけ左にシフトされ、あふれた
桁は右から現れるように巡回している。(表1)のよう
にROM31を定義することにより、例えば(表2)の
ようにデータが出力される。
値が示すだけの“1”が10ビットデータを巡回するよ
うに出力されており、このことは入力信号の数値と10
ビットデータのうちの特定ビットとの相関が無いことを
示している。このため、10ビットデータがそれぞれ接
続される1ビットD/A変換器列13の出力間にバラツ
キがある場合でも、信号帯域での歪やノイズの発生を小
さくすることができる。
変換器列13の出力が例えば(表3)に示すような最大
±0.1%のバラツキを持つ場合の出力信号スペクトラ
ムをシミュレーションで求めた結果を図4に示す。簡単
のため、ここでは0〜2fsまでの信号を示している。
1からの出力では0〜fs/2の信号帯域では120d
B以上のダイナミックレンジが得られるが、図4では約
118dBのダイナミックレンジとなっており、1ビッ
トD/A変換器列13の出力に最大±0.1%ものバラ
ツキが存在するにも関わらず、性能劣化は僅かとなって
いるのが判る。これに対してデータが巡回しないような
出力の場合、例えばポインタ30の出力が入力によらず
0に固定されている場合の出力信号スペクトラムをシミ
ュレーションで求めた結果を図5に示す。図5に見られ
るように、図4に比較してノイズが増加し、高調波歪が
発生しており、またダイナミックレンジは約84dBと
大きく劣化していることが判る。
1のノイズシェーパ11から出力される11レベルの信
号(0〜10)を累算し10の剰余を求め出力するもの
としたが、本発明の他の実施例として、ポインタ30の
動作をノイズシェーパ11の出力によらず0〜9の信号
を順に繰り返し出力するものとしてもよい。この場合の
出力信号スペクトラムをシミュレーションで求めた結果
を図6に示す。図6に見られるように、図8や図4に比
較してノイズの増加はあるものの、図5の場合では発生
していた高調波歪が見られなくなっており、また図5に
比較してダイナミックレンジも改善されている。特にこ
の方式ではポインタ30の動作が0〜9の信号を順に繰
り返し出力するだけでよく、累算と剰余の演算が不要な
ためポインタ30の回路規模を小さくできる。
説明する。一般に、1ビットD/A変換器が“1”を出
力するとき、直前のデータが“1”のときと“0”の場
合とでは出力値が異なる。これはデータの変化点で直前
の値が出力値に影響を及ぼすためである。これを回避す
るためには“1”の直前のデータが必ず“0”になるよ
うにすること、即ち“1”が2サンプルデータ連続して
1ビットD/A変換器から出力されないようにすればよ
い。
て、以下のようにD/A変換装置を構成する。なおディ
ジタルフィルタ10,ノイズシェーパ11については前
記した構成・動作と同等のため説明は省略する。
インタ30の動作を、ノイズシェーパ11から出力され
る11(=p)レベルの信号を累算し、20の剰余を求
め出力するようにする。従って、その出力は0〜19の
20通りとなる。次に、入力信号を下位、ポインタ30
の出力信号を上位とするアドレスをROM31に入力
し、20(=2(p−1))ビットのデータを得るよう
にする。この20ビットのデータは1ビット信号20個
を表すもので、この時のアドレス(10進数)とデータ
(2進数)の関係を(表4),(表5),(表6)に示
す。
と、20ビットデータはアドレス下位即ち入力信号の数
値が示すだけ“1”となっており、各ビットの総和が入
力信号に等しくなるようになっている。また、アドレス
下位即ちポインタ30の出力信号の数値が示すだけ左に
シフトされ、あふれた桁は右から現れるように巡回して
いる。(表4),(表5),(表6)のようにROM3
1を定義することにより、例えば(表7)のようにデー
タが出力される。
値が示すだけの“1”が20ビットデータを巡回するよ
うに出力されており、このことは入力信号の数値と20
ビットデータのうちの特定ビットとの相関が無いことを
示している。さらに、入力信号の最大値が10であるか
ら、20ビットデータ、即ち20個の1ビット信号は全
て2サンプルデータ連続して“1”が出力されることは
無い。
トD/A変換器列13に入力し、アナログ加算器14を
介してアナログ出力とする。このとき、1ビットD/A
変換器列13はm=20個(=2(p−1))の1ビッ
トD/A変換器で構成する。
ットD/A変換器列13の出力間にバラツキがある場合
でも、信号帯域での歪やノイズの発生を小さくすること
ができ、また、各1ビットデータは2データ連続して
“1”が出力されることは無いから1ビットD/A変換
器列13の出力は直前のデータによって影響されず、高
精度なD/A変換が可能となるものである。
するものである。ここではノイズシェーパ11に(数
1)で表されるものを用いたが、ノイズシェーパとして
機能するものであれば異なる次数、特性であってもよい
ことは勿論である。また、図3に示したデコーダ12の
構成や、(表1)のROMデータ等は説明のための一例
であり、勿論これに限ったものではない。さらに、ノイ
ズシェーパ11のp通りの出力に対してデコーダ12の
出力ビット数m(即ち、1ビットD/A変換器13の個
数m)をそれぞれ(p−1),2(p−1)として説明
したが、これらは何れも最少の場合であるから、回路構
成等の都合によって、mはこれ以上の数であっても良
い。
装置は、D/A変換時のサンプリング周波数がノイズシ
ェーパのディジタル出力のサンプリング周波数と同じで
よく、PWMに比較して遥かに低いクロックでの動作が
可能であるという優れた特長を有するものである。
複数個の1ビットD/A変換器に巡回するように割り当
てるようにしたため、ノイズシェーパの出力値と特定の
1ビットD/A変換器との相関が無く、各1ビットD/
A変換器間の出力にバラツキがある場合でも、信号帯域
での歪やノイズの発生を小さくすることができるという
優れた特長を有するものである。
ブロック図
1のD/A変換装置の出力信号スペクトラム
が入力によらず0に固定されている場合の出力信号スペ
クトラム
をNS11の出力によらず0〜9の信号を順に繰り返し
出力するものとした場合の出力信号スペクトラム
7のD/A変換装置の出力信号スペクトラム
Claims (4)
- 【請求項1】入力されたディジタル信号のサンプリング
周波数をn倍(n≧2)にするディジタルフィルタと、 前記ディジタルフィルタの出力を入力とし、語長制限と
ともにノイズの周波数特性を所定の特性に変化させるノ
イズシェーパと、 前記ノイズシェーパの出力を入力とし、この入力の値に
対応した1ビット信号列に変換するデコーダと、 前記デコーダの出力をアナログ信号に変換する1ビット
D/A変換器列と、 前記1ビットD/A変換器列の出力を総合するアナログ
加算器とを備え、 前記デコーダの出力を、前記ノイズシェーパの出力の値
に応じた数の1ビット信号が巡回するような出力とした
D/A変換装置。 - 【請求項2】デコーダの出力を、ノイズシェーパから出
力されるp通り(pは整数)の値を持つ信号に対応して
少なくとも(p−1)個の1ビット信号列を出力するよ
うにし、その1ビット信号列の割り当て開始位置が1サ
ンプルデータ前の1ビット信号列の最終割り当て位置の
次の位置になるように巡回して割り当てられるようにし
た請求項1に記載のD/A変換装置。 - 【請求項3】デコーダの出力を、ノイズシェーパから出
力されるp通り(pは整数)の値を持つ信号に対応して
少なくとも(p−1)個の1ビット信号列を出力するよ
うにし、その1ビット信号列の割り当て開始位置が1サ
ンプルデータごとに所定数だけ巡回するようにした請求
項1に記載のD/A変換装置。 - 【請求項4】デコーダの出力を、ノイズシェーパから出
力されるp通り(pは整数)の値を持つ信号に対応して
少なくとも2(p−1)個の1ビット信号列を出力する
ようにし、その1ビット信号の割り当てが巡回し、かつ
前記1ビット信号列の信号は何れも2サンプルデータ連
続して割り当てられることがないようにした請求項1に
記載のD/A変換装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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JP4140223A JP2822776B2 (ja) | 1992-06-01 | 1992-06-01 | D/a変換装置 |
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US08/185,876 US5539403A (en) | 1992-06-01 | 1993-05-28 | D/A conversion apparatus and A/D conversion apparatus |
EP93910410A EP0597123A4 (en) | 1992-06-01 | 1993-05-28 | DIGITAL-ANALOG CONVERTER AND ANALOG-DIGITAL CONVERTER. |
Applications Claiming Priority (1)
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JP4140223A JP2822776B2 (ja) | 1992-06-01 | 1992-06-01 | D/a変換装置 |
Publications (2)
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JPH05335963A JPH05335963A (ja) | 1993-12-17 |
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Family
ID=15263775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4140223A Expired - Lifetime JP2822776B2 (ja) | 1992-06-01 | 1992-06-01 | D/a変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2822776B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP3457517B2 (ja) | 1997-09-12 | 2003-10-20 | 松下電器産業株式会社 | D/a変換装置 |
US6204788B1 (en) | 1998-08-25 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Digital/analog conversion apparatus |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2576120B2 (ja) * | 1987-05-20 | 1997-01-29 | ソニー株式会社 | D/a変換装置 |
JP2543095B2 (ja) * | 1987-09-14 | 1996-10-16 | 松下電器産業株式会社 | オ―バ―サンプリング型d/a変換器 |
JP2624290B2 (ja) * | 1988-04-01 | 1997-06-25 | 松下電器産業株式会社 | オーバーサンプリング型ビット圧縮装置 |
JPH0470216A (ja) * | 1990-07-11 | 1992-03-05 | Mitsubishi Electric Corp | オーバサンプリング形ディジタル/アナログ変換装置 |
-
1992
- 1992-06-01 JP JP4140223A patent/JP2822776B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US9218816B2 (en) | 2011-09-20 | 2015-12-22 | Panasonic Intellectual Property Management Co., Ltd. | DAC device and audio system |
Also Published As
Publication number | Publication date |
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JPH05335963A (ja) | 1993-12-17 |
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