JP3379596B2 - インバータ回路 - Google Patents
インバータ回路Info
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Description
【0001】
【産業上の利用分野】この発明は、例えば放電灯を点灯
するために用いられ、スイッチング素子としてFETや
IGBT(絶縁ゲート型バイポーラトランジスタ)を使
用し、直流電力を交流電力に変換する定電流型インバー
タ回路に関する。
するために用いられ、スイッチング素子としてFETや
IGBT(絶縁ゲート型バイポーラトランジスタ)を使
用し、直流電力を交流電力に変換する定電流型インバー
タ回路に関する。
【0002】
【従来の技術】図4に提案されているこの種のインバー
タ回路を示す。トランス11の1次巻線12の中点はチ
ョークコイル13を通じて整流回路14の一方の出力端
15に接続され、1次巻線12の両端はスイッチング素
子、例えばFET16、17を通じて整流回路14の他
方の出力端18に接続される。1次巻線12の両端間に
共振用コンデンサ19が接続され、トランス11の帰還
巻線21の両端はFET16、17の制御電極、つまり
ゲートにそれぞれ接続される。
タ回路を示す。トランス11の1次巻線12の中点はチ
ョークコイル13を通じて整流回路14の一方の出力端
15に接続され、1次巻線12の両端はスイッチング素
子、例えばFET16、17を通じて整流回路14の他
方の出力端18に接続される。1次巻線12の両端間に
共振用コンデンサ19が接続され、トランス11の帰還
巻線21の両端はFET16、17の制御電極、つまり
ゲートにそれぞれ接続される。
【0003】チョークコイル13の一端、この例では1
次巻線12側の端がダイオード22を通じ、更に抵抗器
23を通じて定電圧回路24に接続され、定電圧回路2
4の両端に抵抗器25、26の直列回路と、抵抗器2
7、28の直列回路とが接続され、抵抗器25、26の
接続点はFET16のゲートに接続され、抵抗器27、
28の接続点はFET17のゲートに接続される。なお
定電圧回路24は、例えば抵抗器23のダイオード22
と反対側の端と、整流回路14の出力端18との間にコ
ンデンサ29が接続され、コンデンサ29と抵抗器23
の接続点に抵抗器31の一端が接続され、その抵抗器3
1の他端と整流回路14の出力端18との間にツェナー
ダイオード32が接続され、更に必要に応じてツェナー
ダイオード32の両端にコンデンサ33が接続される。
このツェナーダイオード32の両端電圧が定電圧回路2
4の出力電圧となる。またこの例においては、整流回路
14として全波整流回路が用いられた場合である。
次巻線12側の端がダイオード22を通じ、更に抵抗器
23を通じて定電圧回路24に接続され、定電圧回路2
4の両端に抵抗器25、26の直列回路と、抵抗器2
7、28の直列回路とが接続され、抵抗器25、26の
接続点はFET16のゲートに接続され、抵抗器27、
28の接続点はFET17のゲートに接続される。なお
定電圧回路24は、例えば抵抗器23のダイオード22
と反対側の端と、整流回路14の出力端18との間にコ
ンデンサ29が接続され、コンデンサ29と抵抗器23
の接続点に抵抗器31の一端が接続され、その抵抗器3
1の他端と整流回路14の出力端18との間にツェナー
ダイオード32が接続され、更に必要に応じてツェナー
ダイオード32の両端にコンデンサ33が接続される。
このツェナーダイオード32の両端電圧が定電圧回路2
4の出力電圧となる。またこの例においては、整流回路
14として全波整流回路が用いられた場合である。
【0004】全波整流回路14の入力側に商用電源34
が接続され、これより図5Aに示すような交流電圧が整
流回路14に印加され、その整流回路14の出力端1
5、18間に図5Bに示すような全波整流出力が得られ
る。この整流出力はチョークコイル13、ダイオード2
2を通じて定電圧回路24に供給され、その定電圧回路
の出力によってFET16、17に対し適性バイアス電
圧が与えられるようになると、FET16、17のゲー
ト、ソース間のしきい値電圧のばらつきにより、そのし
きい値電圧の小さい方のFETが先にオンになる。例え
ばFET16がオンになったとすると、整流回路14か
らチョークコイル13、1次巻線12、FET16を通
じて電流が流れると同時に、1次巻線12及び共振用コ
ンデンサ19の共振回路に共振電流が流れる。この共振
電流にもとづく電圧がトランス11の帰還コイル21に
正帰還されて、FET16がオン状態を、FET17が
オフ状態を続け、前記共振電流が反転するようになる
と、FET16のゲート電圧がそのしきい値電圧以下と
なり、FET16がオフとなり、FET17のゲート電
圧がそのしきい値電圧以上となってオンとなり、FET
17を流れる電流により共振電流が流れ、以下同様に動
作して発振状態になる。この発振は図5Cに示すように
各整流半サイクルごとに発生する。トランス11の2次
巻線35に、例えば放電管36が負荷として接続され、
この2次巻線35の電圧が放電管36の放電電圧になる
と、発振電流が図5Dに示すように流れる。
が接続され、これより図5Aに示すような交流電圧が整
流回路14に印加され、その整流回路14の出力端1
5、18間に図5Bに示すような全波整流出力が得られ
る。この整流出力はチョークコイル13、ダイオード2
2を通じて定電圧回路24に供給され、その定電圧回路
の出力によってFET16、17に対し適性バイアス電
圧が与えられるようになると、FET16、17のゲー
ト、ソース間のしきい値電圧のばらつきにより、そのし
きい値電圧の小さい方のFETが先にオンになる。例え
ばFET16がオンになったとすると、整流回路14か
らチョークコイル13、1次巻線12、FET16を通
じて電流が流れると同時に、1次巻線12及び共振用コ
ンデンサ19の共振回路に共振電流が流れる。この共振
電流にもとづく電圧がトランス11の帰還コイル21に
正帰還されて、FET16がオン状態を、FET17が
オフ状態を続け、前記共振電流が反転するようになる
と、FET16のゲート電圧がそのしきい値電圧以下と
なり、FET16がオフとなり、FET17のゲート電
圧がそのしきい値電圧以上となってオンとなり、FET
17を流れる電流により共振電流が流れ、以下同様に動
作して発振状態になる。この発振は図5Cに示すように
各整流半サイクルごとに発生する。トランス11の2次
巻線35に、例えば放電管36が負荷として接続され、
この2次巻線35の電圧が放電管36の放電電圧になる
と、発振電流が図5Dに示すように流れる。
【0005】
【発明が解決しようとする課題】FETのゲート電圧に
対するドレイン電流特性は図5Eに示すように、ある電
圧VG1を越えると急にドレイン電流が流れだす、FET
16、17のゲートバイアスとしては、このゲート電圧
に対するドレイン電流特性の曲がり角付近に設定され
る。発振起動時の電源電圧が不安定な状態において、こ
のゲートバイアスがゲート電圧−ドレイン電流特性の曲
がりはじめVG1の位置にあれば、不安定時において両F
ET16、17が同時にオンとなってもドレイン電流は
小さく抑えられ、スパイク電圧は発生しないが、前記ゲ
ート電圧ドレイン電流特性の曲がり角より少しバイアス
が大きく、図に示す特性曲線がある程度立ち上がったV
G2の点に設定されると電源電圧不安定時に両FET1
6、17が同時にオンとなって、スパイク電圧が現れ、
つまり大きな電流がスパイク的に現れる。望ましいゲー
トバイアスの許容範囲は約0.5V程度の範囲しかない
が、実際のFETのゲートしきい値電圧のばらつき幅は
3V程度とかなり大きく、従って、ゲートバイアスがV
G2のような、ある程度立ち上がった所に設定されること
がある。
対するドレイン電流特性は図5Eに示すように、ある電
圧VG1を越えると急にドレイン電流が流れだす、FET
16、17のゲートバイアスとしては、このゲート電圧
に対するドレイン電流特性の曲がり角付近に設定され
る。発振起動時の電源電圧が不安定な状態において、こ
のゲートバイアスがゲート電圧−ドレイン電流特性の曲
がりはじめVG1の位置にあれば、不安定時において両F
ET16、17が同時にオンとなってもドレイン電流は
小さく抑えられ、スパイク電圧は発生しないが、前記ゲ
ート電圧ドレイン電流特性の曲がり角より少しバイアス
が大きく、図に示す特性曲線がある程度立ち上がったV
G2の点に設定されると電源電圧不安定時に両FET1
6、17が同時にオンとなって、スパイク電圧が現れ、
つまり大きな電流がスパイク的に現れる。望ましいゲー
トバイアスの許容範囲は約0.5V程度の範囲しかない
が、実際のFETのゲートしきい値電圧のばらつき幅は
3V程度とかなり大きく、従って、ゲートバイアスがV
G2のような、ある程度立ち上がった所に設定されること
がある。
【0006】このように不安定が生じるのはドレイン電
圧が低い状態であって、従ってこのような状態が無いよ
うにすればよいが、つまり整流回路14の出力端15、
18間に接続するコンデンサ37の容量を大きくすれ
ば、最初の電源投入時にのみ不安定な状態となり、1回
だけスパイク電流が流れる恐れがあるだけである。しか
しこのコンデンサ37の容量を大きくするとコンデンサ
の充電突入電流のため入力力率が悪くなる問題が生じ
る。また、このコンデンサ37の容量が大きいと放電管
36の輝度を制御するため、入力する交流の流通角を制
御するような調光器を用いても、その作用をしなくな
る。この為、通常はコンデンサ37としては雑音を除く
ための非常に容量の小さいものが用いられ、この為、図
4Cに示すように入力交流電圧の半波ごとに、整流回路
14の出力は0点に近い、即ちFETのしきい値電圧以
下のレベルとなり、発振がおこらない区間が現れ、入力
交流電圧の各半サイクルごとに発振の起動、停止が繰り
返され、その各発振開始時の電源不安定領域で、図5D
に示すようにスパイク電流38が各半サイクルごとに生
じることがあった。このようなスパイク電流が生じる
と、FETが発熱し効率が悪くなり、場合によっては破
壊する恐れもあった。よって、このような恐れのない、
余裕の大きなスイッチング素子を使用する必要があり、
それだけ高価なものとなっていた。
圧が低い状態であって、従ってこのような状態が無いよ
うにすればよいが、つまり整流回路14の出力端15、
18間に接続するコンデンサ37の容量を大きくすれ
ば、最初の電源投入時にのみ不安定な状態となり、1回
だけスパイク電流が流れる恐れがあるだけである。しか
しこのコンデンサ37の容量を大きくするとコンデンサ
の充電突入電流のため入力力率が悪くなる問題が生じ
る。また、このコンデンサ37の容量が大きいと放電管
36の輝度を制御するため、入力する交流の流通角を制
御するような調光器を用いても、その作用をしなくな
る。この為、通常はコンデンサ37としては雑音を除く
ための非常に容量の小さいものが用いられ、この為、図
4Cに示すように入力交流電圧の半波ごとに、整流回路
14の出力は0点に近い、即ちFETのしきい値電圧以
下のレベルとなり、発振がおこらない区間が現れ、入力
交流電圧の各半サイクルごとに発振の起動、停止が繰り
返され、その各発振開始時の電源不安定領域で、図5D
に示すようにスパイク電流38が各半サイクルごとに生
じることがあった。このようなスパイク電流が生じる
と、FETが発熱し効率が悪くなり、場合によっては破
壊する恐れもあった。よって、このような恐れのない、
余裕の大きなスイッチング素子を使用する必要があり、
それだけ高価なものとなっていた。
【0007】
【課題を解決するための手段】請求項1の発明によれ
ば、定電圧回路の正側の出力端は順方向ダイオードを通
じて1次巻線の中点に接続される。
ば、定電圧回路の正側の出力端は順方向ダイオードを通
じて1次巻線の中点に接続される。
【0008】請求項2の発明によれば、整流回路の両端
間に抵抗器及びコンデンサの直列回路が接続され、その
抵抗器と並列にダイオードがそのアノードを整流回路の
正側として接続される。
間に抵抗器及びコンデンサの直列回路が接続され、その
抵抗器と並列にダイオードがそのアノードを整流回路の
正側として接続される。
【0009】
【実施例】図1Aに請求項1の発明の実施例を示し、図
4と対応する部分に同一符号を付けてある。この発明に
おいては定電圧回路24の正側の出力端はダイオード4
1を通じて1次巻線12の中点に接続される。ダイオー
ド41は、そのアノード側が定電圧回路24側とされ
る。この場合定電圧回路24の出力側のコンデンサ33
は省略される。
4と対応する部分に同一符号を付けてある。この発明に
おいては定電圧回路24の正側の出力端はダイオード4
1を通じて1次巻線12の中点に接続される。ダイオー
ド41は、そのアノード側が定電圧回路24側とされ
る。この場合定電圧回路24の出力側のコンデンサ33
は省略される。
【0010】このような構成によれば図1Bに示すよう
に入力交流電圧VI に対して、その整流出力電圧がVD
となり、このとき定電圧回路24の電圧V Bi の正側出力
端から、そのFET16、17のバイアス電圧VGBより
も、1次巻線12の中点電圧、つまりFET16、17
のドレイン電圧が下がると、ダイオード41を介して1
次巻線12の中点側に電流が流れ、従ってFET16、
17のゲートバイアスもそのドレイン電圧の低下に従っ
て低下する。このように電源が不安定となる、つまりド
レイン電圧が低下する区間T1 においてはゲート電圧も
FETのドレイン電圧よりも低い状態に下がるため、F
ETにスパイク電流が流れることはない。この時の出力
電圧VO は図に示すような状態となり、また放電が開始
すると入力電流がII のように流れる。
に入力交流電圧VI に対して、その整流出力電圧がVD
となり、このとき定電圧回路24の電圧V Bi の正側出力
端から、そのFET16、17のバイアス電圧VGBより
も、1次巻線12の中点電圧、つまりFET16、17
のドレイン電圧が下がると、ダイオード41を介して1
次巻線12の中点側に電流が流れ、従ってFET16、
17のゲートバイアスもそのドレイン電圧の低下に従っ
て低下する。このように電源が不安定となる、つまりド
レイン電圧が低下する区間T1 においてはゲート電圧も
FETのドレイン電圧よりも低い状態に下がるため、F
ETにスパイク電流が流れることはない。この時の出力
電圧VO は図に示すような状態となり、また放電が開始
すると入力電流がII のように流れる。
【0011】図2Aに提案された回路例を示し、図4と
対応する部分に同一符号を付けてある。この実施例にお
いては定電圧回路24の両出力端間にスイッチング素子
42が接続される。この例ではトランジスタが用いら
れ、トランジスタ42のコレクタが定電圧回路24の正
側に接続され、エミッタが負側に接続される。また、整
流回路14の出力が所定値、つまりFET16、17の
動作が不安定となるような電圧の直前の電圧になると、
これを検出してスイッチング素子42をオンとするよう
にされる。このため、整流回路14の出力端15にツェ
ナーダイオード43のカソード側が接続され、ツェナー
ダイオード43のアノード側がトランジスタ44のベー
スに接続され、トランジスタ44のベース、エミッタ間
に抵抗器45が接続され、コレクタが抵抗器46を通じ
てトランジスタ42のベースに接続されるとともに抵抗
器47を通じて定電圧回路24の入力側に接続される。
トランジスタ42のベース、エミッタ間に抵抗器48が
接続される。
対応する部分に同一符号を付けてある。この実施例にお
いては定電圧回路24の両出力端間にスイッチング素子
42が接続される。この例ではトランジスタが用いら
れ、トランジスタ42のコレクタが定電圧回路24の正
側に接続され、エミッタが負側に接続される。また、整
流回路14の出力が所定値、つまりFET16、17の
動作が不安定となるような電圧の直前の電圧になると、
これを検出してスイッチング素子42をオンとするよう
にされる。このため、整流回路14の出力端15にツェ
ナーダイオード43のカソード側が接続され、ツェナー
ダイオード43のアノード側がトランジスタ44のベー
スに接続され、トランジスタ44のベース、エミッタ間
に抵抗器45が接続され、コレクタが抵抗器46を通じ
てトランジスタ42のベースに接続されるとともに抵抗
器47を通じて定電圧回路24の入力側に接続される。
トランジスタ42のベース、エミッタ間に抵抗器48が
接続される。
【0012】図2Bに各部の電圧状態を示すように、交
流入力電圧VI に対し整流回路14の出力はVD のよう
になる。この電圧が低い、つまりFET16、17が安
定な発振をしない不安定となる電圧においては、ツェナ
ーダイオード43がオンとならずオフ状態で、従ってト
ランジスタ44にベース電流が流れず、これはオフとな
り、よってトランジスタ42にベース電流が流れて、ト
ランジスタ42がオンとなり、定電圧回路24の両端が
トランジスタ42によって短絡され、FET16、17
にゲートバイアスを与えることができず、FET16、
17はオンとなることはできない。FET16、17が
安定に動作するような電圧に整流回路14の出力が達す
ると、ツェナーダイオード43が導通しトランジスタ4
4がオンとなって、トランジスタ42がオフとなり、従
って、定電圧回路24の出力は電圧VBiが発生し、この
電圧がFET16、17に充分な電圧を与え、かつ、こ
の時、そのドレインに充分大きな電圧が与えられている
ため安定な発振が発生し、発振出力VO が得られる。ま
た、これに応じて負荷に電流が流れると電流II が流れ
る。つまりツェナーダイオード43が導通するのは、発
振開始電圧レベルより僅か高い電圧VI になるとオンと
なるようにされ、逆にこのVI 以下になるとトランジス
タ42がオンとなって発振ができないようにされる。従
って、発振不安定の期間T1 においてはバイアス電圧が
FET16、17に与えられず、発振不能な状態となっ
てスパイク電流の発生は生じない。
流入力電圧VI に対し整流回路14の出力はVD のよう
になる。この電圧が低い、つまりFET16、17が安
定な発振をしない不安定となる電圧においては、ツェナ
ーダイオード43がオンとならずオフ状態で、従ってト
ランジスタ44にベース電流が流れず、これはオフとな
り、よってトランジスタ42にベース電流が流れて、ト
ランジスタ42がオンとなり、定電圧回路24の両端が
トランジスタ42によって短絡され、FET16、17
にゲートバイアスを与えることができず、FET16、
17はオンとなることはできない。FET16、17が
安定に動作するような電圧に整流回路14の出力が達す
ると、ツェナーダイオード43が導通しトランジスタ4
4がオンとなって、トランジスタ42がオフとなり、従
って、定電圧回路24の出力は電圧VBiが発生し、この
電圧がFET16、17に充分な電圧を与え、かつ、こ
の時、そのドレインに充分大きな電圧が与えられている
ため安定な発振が発生し、発振出力VO が得られる。ま
た、これに応じて負荷に電流が流れると電流II が流れ
る。つまりツェナーダイオード43が導通するのは、発
振開始電圧レベルより僅か高い電圧VI になるとオンと
なるようにされ、逆にこのVI 以下になるとトランジス
タ42がオンとなって発振ができないようにされる。従
って、発振不安定の期間T1 においてはバイアス電圧が
FET16、17に与えられず、発振不能な状態となっ
てスパイク電流の発生は生じない。
【0013】図3に請求項2の発明の実施例を示し、図
4と対応する部分に同一符号を付けて示す。この発明に
おいては整流回路14の出力端15、18間に抵抗器5
1、コンデンサ52の直列回路が接続される。また、抵
抗器51と並列にダイオードが接続され、ダイオード5
3のカソード側は整流回路14の正の出力端15側とさ
れる。
4と対応する部分に同一符号を付けて示す。この発明に
おいては整流回路14の出力端15、18間に抵抗器5
1、コンデンサ52の直列回路が接続される。また、抵
抗器51と並列にダイオードが接続され、ダイオード5
3のカソード側は整流回路14の正の出力端15側とさ
れる。
【0014】このように構成されているため、入力交流
電圧VI によって整流回路14の出力により抵抗器51
を通じてコンデンサ52が充電され、その交流電圧の極
性が反転されるとダイオード53を通じて急速にコンデ
ンサ52の電圧が放電されるが、このダイオード53の
順抵抗降下電圧程度よりも正の出力端の電圧が下がるこ
とができず、この整流回路14の出力電圧VO は斜線で
示した部分だけ抵抗器51、ダイオード53を省略した
従来の回路と比較して電圧の降下が生じなくなり、つま
りある程度以下の電圧には下がらなくなり、この電圧が
ほぼFETの発振保持電圧になるようにする。この時、
抵抗器51が存在するためコンデンサ52に対する充電
時に充電が急激に行われず、つまり突入電流が生じない
ため、力率の悪化は少ない。ただ、位相制御によって調
光をする場合は、にコンデンサ52にある電圧が維持さ
れているため多少問題が有るが、負荷、放電等を連続点
灯や点滅制御の場合には問題がない。この場合も常にF
ETに対しては安定な発振の電圧が与えられ、従ってス
パイク電流が発生する恐れはない。
電圧VI によって整流回路14の出力により抵抗器51
を通じてコンデンサ52が充電され、その交流電圧の極
性が反転されるとダイオード53を通じて急速にコンデ
ンサ52の電圧が放電されるが、このダイオード53の
順抵抗降下電圧程度よりも正の出力端の電圧が下がるこ
とができず、この整流回路14の出力電圧VO は斜線で
示した部分だけ抵抗器51、ダイオード53を省略した
従来の回路と比較して電圧の降下が生じなくなり、つま
りある程度以下の電圧には下がらなくなり、この電圧が
ほぼFETの発振保持電圧になるようにする。この時、
抵抗器51が存在するためコンデンサ52に対する充電
時に充電が急激に行われず、つまり突入電流が生じない
ため、力率の悪化は少ない。ただ、位相制御によって調
光をする場合は、にコンデンサ52にある電圧が維持さ
れているため多少問題が有るが、負荷、放電等を連続点
灯や点滅制御の場合には問題がない。この場合も常にF
ETに対しては安定な発振の電圧が与えられ、従ってス
パイク電流が発生する恐れはない。
【0015】上述のいづれにおいてもダイオード22は
点線で示すようにチョークコイル13の整流回路14側
に接続してもよい。また、整流回路14としては全波整
流のみならず半波整流回路でもよい。その他整流回路と
して電圧0期間が繰り返すようなものであった場合にこ
の発明は適用されて有効である。
点線で示すようにチョークコイル13の整流回路14側
に接続してもよい。また、整流回路14としては全波整
流のみならず半波整流回路でもよい。その他整流回路と
して電圧0期間が繰り返すようなものであった場合にこ
の発明は適用されて有効である。
【0016】
【発明の効果】以上述べたように、この発明によれば整
流回路の出力電圧がほぼ0となり、発振不安定となるよ
うな状態においては発振が停止され、あるいは連続発振
が維持され、または、そのドレイン電流に対して常にゲ
ート電圧のバイアスが下がるようにしているため、発振
の繰り返しごとに不安定なスパイク電流が出ることがな
く、従って発熱の恐れが少なく、電力損失が少なく、ス
イッチング素子として特に大きな容量のものを使用する
必要はなく安価に構成することができ、また、その入力
交流位相をトライアック等の簡単な素子で流通角を制御
して調光制御する場合にも有効に動作する。
流回路の出力電圧がほぼ0となり、発振不安定となるよ
うな状態においては発振が停止され、あるいは連続発振
が維持され、または、そのドレイン電流に対して常にゲ
ート電圧のバイアスが下がるようにしているため、発振
の繰り返しごとに不安定なスパイク電流が出ることがな
く、従って発熱の恐れが少なく、電力損失が少なく、ス
イッチング素子として特に大きな容量のものを使用する
必要はなく安価に構成することができ、また、その入力
交流位相をトライアック等の簡単な素子で流通角を制御
して調光制御する場合にも有効に動作する。
【図1】Aは請求項1の発明の実施例を示す接続図、B
はその動作の説明に供する各部の波形図である。
はその動作の説明に供する各部の波形図である。
【図2】Aは提案された回路例を示す接続図、Bはその
各部の動作例を示す波形図である。
各部の動作例を示す波形図である。
【図3】Aは請求項2の発明の実施例を示す接続図、B
はその入力コイル電圧と整流出力電圧の例を示す図であ
る。
はその入力コイル電圧と整流出力電圧の例を示す図であ
る。
【図4】従来のインバータ回路を示す接続図。
【図5】従来のインバータ回路における問題点を説明す
るための各部の波形図、EはFETのゲート電圧ドレイ
ン電流特性を示す図である。
るための各部の波形図、EはFETのゲート電圧ドレイ
ン電流特性を示す図である。
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(56)参考文献 特開 昭60−62873(JP,A)
特開 昭57−132777(JP,A)
特開 昭59−37890(JP,A)
特開 昭61−173494(JP,A)
特開 平5−211774(JP,A)
実開 昭60−178998(JP,U)
(58)調査した分野(Int.Cl.7,DB名)
H02M 7/00 - 7/98
H05B 41/24
Claims (2)
- 【請求項1】 トランスの1次巻線の中点がチョークコ
イルを通じて整流回路の一方の出力端に接続され、 上記1次巻線の両端がそれぞれ第1、第2スイッチング
素子を通じて、上記整流回路の他方の出力端に接続さ
れ、 上記1次巻線の両端間に共振用の第1コンデンサが接続
され、 上記トランスの帰還用巻線の両端がそれぞれ上記第1、
第2スイッチング素子の制御電極に接続され、 上記チョークコイルの一端が第1ダイオード−第2コン
デンサを通じて、上記他方の出力端に接続され、 上記第2コンデンサの両端に定電圧回路が接続され、 上記定電圧回路の出力側に第1、第2抵抗器の直列回路
と、第3、第4抵抗器の直列回路とが接続され、 上記第1、第2抵抗器の接続点が、上記第1スイッチン
グ素子の制御電極に接続され、 上記第3、第4抵抗器の接続点が、上記第2スイッチン
グ素子の制御電極に接続され、 上記定電圧回路の正の出力端が順方向の第2ダイオード
を通じて、上記1次巻線の中点に接続されているインバ
ータ回路。 - 【請求項2】 トランスの1次巻線の中点がチョークコ
イルを通じて整流回路の一方の出力端に接続され、 上記1次巻線の両端がそれぞれ第1、第2スイッチング
素子を通じて、上記整流回路の他方の出力端に接続さ
れ、 上記1次巻線の両端間に共振用の第1コンデンサが接続
され、 上記トランスの帰還用巻線の両端がそれぞれ上記第1、
第2スイッチング素子の制御電極に接続され、 上記チョークコイルの一端が第1ダイオード−第2コン
デンサを通じて、上記他方の出力端に接続され、 上記第2コンデンサの両端に定電圧回路が接続され、 上記定電圧回路の出力側に第1、第2抵抗器の直列回路
と、第3、第4抵抗器の直列回路とが接続され、 上記第1、第2抵抗器の接続点が、上記第1スイッチン
グ素子の制御電極に接続され、 上記第3、第4抵抗器の接続点が、上記第2スイッチン
グ素子の制御電極に接続され、 上記整流回路の両端間に第5抵抗器及び第3コンデンサ
の直列回路が接続され、 上記第5抵抗器と並列に第2ダイオードがそのアノード
を、上記整流回路の正側として接続されたインバータ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30912593A JP3379596B2 (ja) | 1993-12-09 | 1993-12-09 | インバータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30912593A JP3379596B2 (ja) | 1993-12-09 | 1993-12-09 | インバータ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07163157A JPH07163157A (ja) | 1995-06-23 |
JP3379596B2 true JP3379596B2 (ja) | 2003-02-24 |
Family
ID=17989197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30912593A Expired - Fee Related JP3379596B2 (ja) | 1993-12-09 | 1993-12-09 | インバータ回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3379596B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4831396B2 (ja) * | 2005-03-01 | 2011-12-07 | レシップホールディングス株式会社 | インバータトランス |
-
1993
- 1993-12-09 JP JP30912593A patent/JP3379596B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07163157A (ja) | 1995-06-23 |
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