JP2853217B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2853217B2 JP2853217B2 JP30404689A JP30404689A JP2853217B2 JP 2853217 B2 JP2853217 B2 JP 2853217B2 JP 30404689 A JP30404689 A JP 30404689A JP 30404689 A JP30404689 A JP 30404689A JP 2853217 B2 JP2853217 B2 JP 2853217B2
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- JP
- Japan
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- memory cell
- memory
- transistor
- control gate
- pseudo
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に各メモリセルが浮
遊ゲートをもったメモリトランジスタを有しデーターの
書込み消去を電気的に行ない得る不揮発性の半導体メモ
リに関する。
遊ゲートをもったメモリトランジスタを有しデーターの
書込み消去を電気的に行ない得る不揮発性の半導体メモ
リに関する。
従来、この種の半導体メモリにおけるデータの書込み
は、選択したメモリトランジスタの制御ゲートとドレイ
ンとの間に高電圧を印加し、浮遊ゲートにホールのキャ
リアを注入することによって行なっている。この浮遊ゲ
ートへのキャリアの注入が完了する時間は、ゲート絶縁
膜の厚さなどデバイス構造によって決定されるが、この
キャリアの移動によってメモリセルのしきい値電圧が負
に変化する書込み特性を読出す手段として、制御ゲート
に負電位を印加する回路が知られている。
は、選択したメモリトランジスタの制御ゲートとドレイ
ンとの間に高電圧を印加し、浮遊ゲートにホールのキャ
リアを注入することによって行なっている。この浮遊ゲ
ートへのキャリアの注入が完了する時間は、ゲート絶縁
膜の厚さなどデバイス構造によって決定されるが、この
キャリアの移動によってメモリセルのしきい値電圧が負
に変化する書込み特性を読出す手段として、制御ゲート
に負電位を印加する回路が知られている。
かかる半導体メモリは複数のメモリセルをマトリクス
配置し、１つのメモリセルを選択する論理回路部を有
し、この出力を制御ゲートに印加する構成である。しか
るに、制御ゲートには拡散層領域が電気的に接続される
ため、制御ゲートに負電位を印加することは不可能にな
っている。このため、書込み後のしきい値電圧を確認す
る手段はなく、データの書込み特性を確認することはで
きない。
配置し、１つのメモリセルを選択する論理回路部を有
し、この出力を制御ゲートに印加する構成である。しか
るに、制御ゲートには拡散層領域が電気的に接続される
ため、制御ゲートに負電位を印加することは不可能にな
っている。このため、書込み後のしきい値電圧を確認す
る手段はなく、データの書込み特性を確認することはで
きない。
上述した従来の半導体メモリは、制御ゲートに負電位
を印加できないため、書込み後のしきい値電圧を測定で
きず、このためマージンを大きくとって書込みを行なう
ことにより、書込み時間を無駄に消費している。それ
故、多大な書込み時間を要するという欠点がある。ま
た、書込み特性を直接調査できないため、書込み後のし
きい値の経時変化に対しての品質保証もできないという
欠点がある。
を印加できないため、書込み後のしきい値電圧を測定で
きず、このためマージンを大きくとって書込みを行なう
ことにより、書込み時間を無駄に消費している。それ
故、多大な書込み時間を要するという欠点がある。ま
た、書込み特性を直接調査できないため、書込み後のし
きい値の経時変化に対しての品質保証もできないという
欠点がある。
本発明の目的は、かかる書込み時間を少なくするとと
もに、書込み後の品質保証を実現することのできる半導
体メモリを提供することにある。
もに、書込み後の品質保証を実現することのできる半導
体メモリを提供することにある。
本発明の半導体メモリは、選択用トランジスタおよび
浮遊ゲートを持ったメモリトランジスタからなるメモリ
セルを備えた読出し回路部と、前記メモリセルと同一構
造を擬似メモリセルを備えた読出しリファレンス回路部
と、前記読出し回路部のメモリセルと前記読出しリファ
レンス回路部の擬似メモリセルとの出力を比較する比較
回路とを含み、前記読出しリファレンス回路部は、前記
擬似メモリセルを形成するメモリトランジスタの制御ゲ
ートと所定電源との間に、ドレインおよびゲートを共通
接続したMOSトランジスタからなるダイオードを複数段
直列接続した複数個のMOSトランジスタと、前記複数個
のMOSトランジスタを個別にもしくはまとめて短絡する
ための１つ以上の短絡用MOSトランジスタとを有し、前
記擬似メモリセルを形成するメモリトランジスタの制御
ゲートヘ所定の正電圧を供給することにより、前記メモ
リセルを形成するメモリトランジスタの書込み後のしき
い値を制御ゲートを0Vに保ったまま測定するように構成
される。
浮遊ゲートを持ったメモリトランジスタからなるメモリ
セルを備えた読出し回路部と、前記メモリセルと同一構
造を擬似メモリセルを備えた読出しリファレンス回路部
と、前記読出し回路部のメモリセルと前記読出しリファ
レンス回路部の擬似メモリセルとの出力を比較する比較
回路とを含み、前記読出しリファレンス回路部は、前記
擬似メモリセルを形成するメモリトランジスタの制御ゲ
ートと所定電源との間に、ドレインおよびゲートを共通
接続したMOSトランジスタからなるダイオードを複数段
直列接続した複数個のMOSトランジスタと、前記複数個
のMOSトランジスタを個別にもしくはまとめて短絡する
ための１つ以上の短絡用MOSトランジスタとを有し、前
記擬似メモリセルを形成するメモリトランジスタの制御
ゲートヘ所定の正電圧を供給することにより、前記メモ
リセルを形成するメモリトランジスタの書込み後のしき
い値を制御ゲートを0Vに保ったまま測定するように構成
される。
次に、本発明の実施例について図面を用いて説明す
る。
る。
第１図は本発明の第一の実施例を示す半導体メモリの
回路図である。
回路図である。
第１図に示すように、本実施例はメモリセル４を有す
る読出し回路部１と、擬似メモリセル５を有する読出し
リファレンス回路部２と、これらの出力VMRおよびVREF
を比較する比較器３とを有している。まず、読出し回路
部１は選択用トランジスタM4および浮遊ゲートをもった
メモリトランジスタM6とで構成される各メモリセル４
と、Ｐチャネル型負荷トランジスタM1と、Ｙデコーダ
（図示省略）出力Yiで駆動されるＹ選択用トランジスタ
M2およびM3と、制御ゲート電圧VCGをトランジスタM3を
介して接続され且つＸデコーダ（図示省力）出力Xiで駆
動されるＸ選択用トランジスタM5とで構成される。一
方、読出しリファレンス回路部２はメモリセル４と同一
構造のトランジスタM10およびMd1からなる擬似メモリセ
ル５と、負荷トランジスタM7と、選択用トランジスタM8
と、擬似メモリセル５のメモリトランジスタMd1の制御
ゲートVduにドレインとゲートとを共通接続したMOSトラ
ンジスタによるダイオードを２段直列接続したトランジ
スタM12およびM14と、前記ダイオードのドレイン及びゲ
ートとソースとを短絡するためのトランジスタM11およ
びM13とで構成される。
る読出し回路部１と、擬似メモリセル５を有する読出し
リファレンス回路部２と、これらの出力VMRおよびVREF
を比較する比較器３とを有している。まず、読出し回路
部１は選択用トランジスタM4および浮遊ゲートをもった
メモリトランジスタM6とで構成される各メモリセル４
と、Ｐチャネル型負荷トランジスタM1と、Ｙデコーダ
（図示省略）出力Yiで駆動されるＹ選択用トランジスタ
M2およびM3と、制御ゲート電圧VCGをトランジスタM3を
介して接続され且つＸデコーダ（図示省力）出力Xiで駆
動されるＸ選択用トランジスタM5とで構成される。一
方、読出しリファレンス回路部２はメモリセル４と同一
構造のトランジスタM10およびMd1からなる擬似メモリセ
ル５と、負荷トランジスタM7と、選択用トランジスタM8
と、擬似メモリセル５のメモリトランジスタMd1の制御
ゲートVduにドレインとゲートとを共通接続したMOSトラ
ンジスタによるダイオードを２段直列接続したトランジ
スタM12およびM14と、前記ダイオードのドレイン及びゲ
ートとソースとを短絡するためのトランジスタM11およ
びM13とで構成される。
次に、上述したメモリトランジスタM6およびMd1の構
造と特性について第２図および第３図を参照して説明す
る。
造と特性について第２図および第３図を参照して説明す
る。
第２図は第１図に示すメモリトランジスタの構造断面
図であり、また第３図は第１図に示すメモリトランジス
タのゲート・ソース間電圧とドレイン電流の特性図であ
る。
図であり、また第３図は第１図に示すメモリトランジス
タのゲート・ソース間電圧とドレイン電流の特性図であ
る。
第２図に示すように、かかるトランジスタはＰ型シリ
コン基板６にＮ型のドレイン領域７およびソース領域８
が形成されている。このシリコン基板６および領域7,8
はその表面にシリコン酸化膜９が形成され、この酸化膜
９の中にドレイン領域７およびソース領域８の一部およ
びそれらの間の基板部分を覆うように浮遊ゲート10が埋
め込まれる。この浮遊ゲート10の一部はドレイン領域７
と非常に接近している。更に、シリコン酸化膜９の上に
制御ゲート11が形成される。
コン基板６にＮ型のドレイン領域７およびソース領域８
が形成されている。このシリコン基板６および領域7,8
はその表面にシリコン酸化膜９が形成され、この酸化膜
９の中にドレイン領域７およびソース領域８の一部およ
びそれらの間の基板部分を覆うように浮遊ゲート10が埋
め込まれる。この浮遊ゲート10の一部はドレイン領域７
と非常に接近している。更に、シリコン酸化膜９の上に
制御ゲート11が形成される。
かかる構造のメモリトランジスタにおいて、データ書
込みでは、ドレイン領域７にVPP電圧（＋21V）を印加
し、制御ゲート11に0Vを印加する。この結果、ドレイン
領域７から制御ゲート11に向って強い電界が生じ、浮遊
ゲート10内の電子がドレイン領域７と浮遊ゲート10との
間の非常に薄い酸化膜（〜100Å＝トンネル酸化膜）９
を通りぬけてドレイン７側に放出され、正孔が浮遊ゲー
ト10に蓄積される。かくして浮遊ゲート10は正に帯電さ
れることになり、ドレイン領域７とソース領域８とを接
続する反転層が基板６に形成される。この状態で、制御
ゲート電圧0Vとドレイン電圧VPPを取去っても、浮遊ゲ
ート10は正に帯電されたままとなり、反転層は消えな
い。すなわち、データ書込みが行なわれると、メモリト
ランジスタはエンハンスメント型からデプレッション型
となる。
込みでは、ドレイン領域７にVPP電圧（＋21V）を印加
し、制御ゲート11に0Vを印加する。この結果、ドレイン
領域７から制御ゲート11に向って強い電界が生じ、浮遊
ゲート10内の電子がドレイン領域７と浮遊ゲート10との
間の非常に薄い酸化膜（〜100Å＝トンネル酸化膜）９
を通りぬけてドレイン７側に放出され、正孔が浮遊ゲー
ト10に蓄積される。かくして浮遊ゲート10は正に帯電さ
れることになり、ドレイン領域７とソース領域８とを接
続する反転層が基板６に形成される。この状態で、制御
ゲート電圧0Vとドレイン電圧VPPを取去っても、浮遊ゲ
ート10は正に帯電されたままとなり、反転層は消えな
い。すなわち、データ書込みが行なわれると、メモリト
ランジスタはエンハンスメント型からデプレッション型
となる。
また、第３図に示すように、このときの制御ゲート・
ソース間電圧VGS対ドレイン電流ID特性は、初期特性12A
に対し、ドレイン電流IDがIDO分上昇した書込後特性12B
で示されている。すなわち、デプレッション型となるた
め、VGSが0Vでもドレイン電流IDOが流れる。また、ドレ
イン電流IDが零となるVGS、すなわち書込まれたメモリ
トランジスタのしきい値電圧は約−2V（VT≒1V）であ
る。
ソース間電圧VGS対ドレイン電流ID特性は、初期特性12A
に対し、ドレイン電流IDがIDO分上昇した書込後特性12B
で示されている。すなわち、デプレッション型となるた
め、VGSが0Vでもドレイン電流IDOが流れる。また、ドレ
イン電流IDが零となるVGS、すなわち書込まれたメモリ
トランジスタのしきい値電圧は約−2V（VT≒1V）であ
る。
以上はデータ書込みについてであるが、次にデータの
消去について説明する。
消去について説明する。
第２図に示すように、データの消去では、制御ゲート
11にVPPレベルの電圧を印加し、ドレイン７に0Vを印加
する。この場合、強い電界が制御ゲート11からドレイン
領域７に向って生じるので、電子がトンネル酸化膜を介
して浮遊ゲート10に注入される。従って、基板６内に生
じていた反転層は消失し、メモリトランジスタはエンハ
ンスメント型に戻る。
11にVPPレベルの電圧を印加し、ドレイン７に0Vを印加
する。この場合、強い電界が制御ゲート11からドレイン
領域７に向って生じるので、電子がトンネル酸化膜を介
して浮遊ゲート10に注入される。従って、基板６内に生
じていた反転層は消失し、メモリトランジスタはエンハ
ンスメント型に戻る。
また、第３図に示すように、データ消去によりエンハ
ンスメント型に戻されたメモリトランジスタは、VGS−I
D特性12cのようになる。すなわち、VGSが0Vではドレイ
ン電流IDは流れず、消去されたメモリトランジスタのし
きい値電圧VTEは約5Vになる。
ンスメント型に戻されたメモリトランジスタは、VGS−I
D特性12cのようになる。すなわち、VGSが0Vではドレイ
ン電流IDは流れず、消去されたメモリトランジスタのし
きい値電圧VTEは約5Vになる。
更に、データの読出しでは、第２図に示す制御ゲート
11に0Vを印加し、ドレイン電流IDが流れるか否かによ
り、書込み状態か消去状態かを検出する。
11に0Vを印加し、ドレイン電流IDが流れるか否かによ
り、書込み状態か消去状態かを検出する。
以上、第２図および第３図を参照してメモリトランジ
スタの構造と、書込み、消去および読出しの各特性とに
ついて説明したが、以下第１図で説明した回路の動作に
ついて説明する。
スタの構造と、書込み、消去および読出しの各特性とに
ついて説明したが、以下第１図で説明した回路の動作に
ついて説明する。
まず、書込み動作を行なったメモリセル４のメモリト
ランジスタM6は負のしきい値を有するので、読出し時に
VCGを0V、Xi,Yiをそれぞれ5Vにしてメモリセル４を選択
すると、メモリトランジスタM6はオンとなる。このと
き、擬似メモリセル５のメモリトランジスタMd1は、第
３図に示す初期特性12Aに相当し、しきい値0Vの初期値
を保持している。
ランジスタM6は負のしきい値を有するので、読出し時に
VCGを0V、Xi,Yiをそれぞれ5Vにしてメモリセル４を選択
すると、メモリトランジスタM6はオンとなる。このと
き、擬似メモリセル５のメモリトランジスタMd1は、第
３図に示す初期特性12Aに相当し、しきい値0Vの初期値
を保持している。
次に、メモリトランジスタM6の負のしきい値電圧を測
定するために、擬似メモリトランジスタMd1の制御ゲー
トに正の電圧を印加してM6とMd1の電流値を比較する。
例えば、Md1の制御ゲートに2VT≒2Vを印加すると、電流
IDOが流れる。また、M6が同様にIDO流れるとすると、M6
のしきい値電圧は−2VTであることが分かる。このよう
に、Md1の制御ゲートに正の電圧を印加し、この電流値
とM6の電流値とを比較することにより、M6の制御ゲート
に負の電位を印加しなくても、M6のしきい値を測定する
ことが可能になる。
定するために、擬似メモリトランジスタMd1の制御ゲー
トに正の電圧を印加してM6とMd1の電流値を比較する。
例えば、Md1の制御ゲートに2VT≒2Vを印加すると、電流
IDOが流れる。また、M6が同様にIDO流れるとすると、M6
のしきい値電圧は−2VTであることが分かる。このよう
に、Md1の制御ゲートに正の電圧を印加し、この電流値
とM6の電流値とを比較することにより、M6の制御ゲート
に負の電位を印加しなくても、M6のしきい値を測定する
ことが可能になる。
ここで、Md1の制御ゲートに印加する電圧は、信号Va,
Vbによって容易に変更することができる。例えば、Va,V
bともに“L"にすると、Vduは2VT（2V）になり、Va,Vbと
もに“H"にすると、Vdu＝0Vになる。また、Va,Vbどちら
かを“H"にすると、Vdu＝VT（1V）になる。尚、ここ
で、トランジスタM9はＰチャネルの負荷用トランジスタ
である。
Vbによって容易に変更することができる。例えば、Va,V
bともに“L"にすると、Vduは2VT（2V）になり、Va,Vbと
もに“H"にすると、Vdu＝0Vになる。また、Va,Vbどちら
かを“H"にすると、Vdu＝VT（1V）になる。尚、ここ
で、トランジスタM9はＰチャネルの負荷用トランジスタ
である。
上述した本実施例によれば、擬似メモリセル５を設
け、この擬似メモリセル５のメモリトランジスタMd1の
制御ゲートにｎ倍のしきい値電圧を印加することによ
り、メモリセル４のメモリトランジスタM6のしきい値は
制御ゲートを0Vに保ったまま測定することができる。
け、この擬似メモリセル５のメモリトランジスタMd1の
制御ゲートにｎ倍のしきい値電圧を印加することによ
り、メモリセル４のメモリトランジスタM6のしきい値は
制御ゲートを0Vに保ったまま測定することができる。
第４図は本発明の第二の実施例を示す半導体メモリの
回路図である。
回路図である。
第４図に示すように、本実施例は読出しリファレンス
回路部2A内の擬似メモリセル５を構成するメモリトラン
ジスタMd1の制御ゲート電位VduとVSとの間にトランジス
タM15を接続し且つVduをVSと同電位にする回路である。
本実施例は前述した第一の実施例と比較して構成するト
ランジスタ数を削減できる利点がある。尚、読出し回路
部１と、擬似メモリセル５および比較器３については同
一であるので、説明を省略する。
回路部2A内の擬似メモリセル５を構成するメモリトラン
ジスタMd1の制御ゲート電位VduとVSとの間にトランジス
タM15を接続し且つVduをVSと同電位にする回路である。
本実施例は前述した第一の実施例と比較して構成するト
ランジスタ数を削減できる利点がある。尚、読出し回路
部１と、擬似メモリセル５および比較器３については同
一であるので、説明を省略する。
以上説明したように、本発明の半導体メモリは、擬似
メモリトランジスタに所定の正電圧を印加することによ
り、書込み後のメモリトランジスタのしきい値電圧を測
定でき、これにより書込み時間の短縮最適化及び経時変
化に対して品質保証できる書込みを実現できるという効
果がある。
メモリトランジスタに所定の正電圧を印加することによ
り、書込み後のメモリトランジスタのしきい値電圧を測
定でき、これにより書込み時間の短縮最適化及び経時変
化に対して品質保証できる書込みを実現できるという効
果がある。
第１図は本発明の第一の実施例を示す半導体メモリの回
路図、第２図は第１図に示すメモリトランジスタの構造
断面図、第３図は第１図に示すメモリトランジスタのゲ
ート・ソース間電圧とドレイン電流の特性図、第４図は
本発明の第二の実施例を示す半導体メモリの回路図であ
る。 １……読出し回路部、2,2A……読出しリファレンス回路
部、３……比較器、４……メモリセル、５……擬似メモ
リセル、６……シリコン基板、７……ドレイン領域、８
……ソース領域、９……シリコン酸化膜、10……浮遊ゲ
ート、11……制御ゲート、12A……初期特性、12B……書
込み後特性、12C……消去後特性、M1……負荷トランジ
スタ、M2,M3……Ｙ選択用トランジスタ、M4……選択用
トランジスタ、M5……Ｘ選択用トランジスタ、M6……メ
モリトランジスタ、Yi……Ｙデコーダ出力、Xi……Ｘデ
コーダ出力。
路図、第２図は第１図に示すメモリトランジスタの構造
断面図、第３図は第１図に示すメモリトランジスタのゲ
ート・ソース間電圧とドレイン電流の特性図、第４図は
本発明の第二の実施例を示す半導体メモリの回路図であ
る。 １……読出し回路部、2,2A……読出しリファレンス回路
部、３……比較器、４……メモリセル、５……擬似メモ
リセル、６……シリコン基板、７……ドレイン領域、８
……ソース領域、９……シリコン酸化膜、10……浮遊ゲ
ート、11……制御ゲート、12A……初期特性、12B……書
込み後特性、12C……消去後特性、M1……負荷トランジ
スタ、M2,M3……Ｙ選択用トランジスタ、M4……選択用
トランジスタ、M5……Ｘ選択用トランジスタ、M6……メ
モリトランジスタ、Yi……Ｙデコーダ出力、Xi……Ｘデ
コーダ出力。
Claims (1)
- 【請求項１】選択用トランジスタおよび浮遊ゲートを持
ったメモリトランジスタからなるメモリセルを備えた読
出し回路部と、前記メモリセルと同一構造の擬似メモリ
セルを備えた読出しリファレンス回路部と、前記読出し
回路部のメモリセルと前記読出しリファレンス回路部の
擬似メモリセルとの出力を比較する比較回路とを含み、
前記読出しリファレンス回路部は、前記擬似メモリセル
を形成するメモリトランジスタの制御ゲートと所定電源
との間に、ドレインおよびゲートを共通接続したMOSト
ランジスタからなるダイオードを複数段直列接続した複
数個のMOSトランジスタと、前記複数個のMOSトランジス
タを個別にもしくはまとめて短絡するための１つ以上の
短絡用MOSトランジスタとを有し、前記擬似メモリセル
を形成するメモリトランジスタの制御ゲートヘ所定の正
電圧を供給することにより、前記メモリセルを形成する
メモリトランジスタの書込み後のしきい値を制御ゲート
を0Vに保ったまま測定することを特徴とする半導体メモ
リ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30404689A JP2853217B2 (ja) | 1989-11-21 | 1989-11-21 | 半導体メモリ |
| US07/616,957 US5157626A (en) | 1989-11-21 | 1990-11-21 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30404689A JP2853217B2 (ja) | 1989-11-21 | 1989-11-21 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03162796A JPH03162796A (ja) | 1991-07-12 |
| JP2853217B2 true JP2853217B2 (ja) | 1999-02-03 |
Family
ID=17928396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30404689A Expired - Fee Related JP2853217B2 (ja) | 1989-11-21 | 1989-11-21 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5157626A (ja) |
| JP (1) | JP2853217B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69029968T2 (de) * | 1990-11-19 | 1997-06-05 | Sgs Thomson Microelectronics | Speichern mit ungleichen Lasten und mit Kompensation |
| US5355007A (en) * | 1990-11-23 | 1994-10-11 | Texas Instruments Incorporated | Devices for non-volatile memory, systems and methods |
| JP3160316B2 (ja) * | 1991-07-25 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5420822A (en) * | 1992-03-31 | 1995-05-30 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| FR2690751B1 (fr) * | 1992-04-30 | 1994-06-17 | Sgs Thomson Microelectronics | Procede et circuit de detection de fuites de courant dans une ligne de bit. |
| US5828601A (en) * | 1993-12-01 | 1998-10-27 | Advanced Micro Devices, Inc. | Programmed reference |
| US5528543A (en) * | 1994-09-16 | 1996-06-18 | Texas Instruments Incorporated | Sense amplifier circuitry |
| JPH08213572A (ja) * | 1994-11-30 | 1996-08-20 | Nkk Corp | 不揮発性半導体装置およびその製造方法 |
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