JP3367875B2 - 対数変換回路及びこれを用いたトランスコンダクター - Google Patents
対数変換回路及びこれを用いたトランスコンダクターInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、対数変換回路及び
これを用いたトランスコンダクターに関する。
これを用いたトランスコンダクターに関する。
【０００２】
【従来の技術】従来アクティブフィルタを構成する手法
として、例えば図１２に示すようにトランスコンダクタ
ーＧ１〜Ｇ８と容量を用いる手法がある。扱える信号振
幅を広くするためため、従来、トランスコンダクターは
図１３に示したように線形入力範囲を広くした対数変換
回路１とトランジスタＱ２０、Ｑ２１による差動対で構
成される逆対数変換回路２で構成されてきた。
として、例えば図１２に示すようにトランスコンダクタ
ーＧ１〜Ｇ８と容量を用いる手法がある。扱える信号振
幅を広くするためため、従来、トランスコンダクターは
図１３に示したように線形入力範囲を広くした対数変換
回路１とトランジスタＱ２０、Ｑ２１による差動対で構
成される逆対数変換回路２で構成されてきた。
【０００３】また線形入力範囲を広く取れる対数変換回
路として、例えば図１４及び図１５（ａ）に示す特開平
０６−９０１２７号公報で提案されている対数変換回路
がある。
路として、例えば図１４及び図１５（ａ）に示す特開平
０６−９０１２７号公報で提案されている対数変換回路
がある。
【０００４】図１４に示す対数変換回路は、差動入力信
号がIN+ とIN- の間に印加され、トランジスタＱ１に電
流I1が流れるようにトランジスタＱ５、Ｑ３を介して帰
還がかかり、またトランジスタＱ２に電流I2(=I1) が流
れるようにトランジスタＱ６、Ｑ４を介して帰還がかか
っている。これによりトランジスタＱ１及びＱ２のエミ
ッタ電位Ｖ１及びＶ２は、おのおの入力端子IN+ 及びIN
- の電位からVbe だけレベルシフトした電位となり、抵
抗Ｒ１にかかる電圧は差動入力信号と等しくなる。
号がIN+ とIN- の間に印加され、トランジスタＱ１に電
流I1が流れるようにトランジスタＱ５、Ｑ３を介して帰
還がかかり、またトランジスタＱ２に電流I2(=I1) が流
れるようにトランジスタＱ６、Ｑ４を介して帰還がかか
っている。これによりトランジスタＱ１及びＱ２のエミ
ッタ電位Ｖ１及びＶ２は、おのおの入力端子IN+ 及びIN
- の電位からVbe だけレベルシフトした電位となり、抵
抗Ｒ１にかかる電圧は差動入力信号と等しくなる。
【０００５】差動入力信号電圧をVdとすると、トランジ
スタＱ３には、I1-Vd/R1なる電流が流れ、トランジスタ
Ｑ４には、I1-Vd/R1なる電流が流れて、おのおの電流に
応じて対数変換された電圧がトランジスタＱ３及びＱ４
のベース・エミッタ間に発生する。
スタＱ３には、I1-Vd/R1なる電流が流れ、トランジスタ
Ｑ４には、I1-Vd/R1なる電流が流れて、おのおの電流に
応じて対数変換された電圧がトランジスタＱ３及びＱ４
のベース・エミッタ間に発生する。
【０００６】図１４に示す対数変換回路では、トランジ
スタＱ３及びＱ４が飽和してしまうとトランジスタＱ５
及びＱ３、あるいはトランジスタＱ６及びＱ４で構成さ
れる帰還回路が正常に動作しなくなる。よって、トラン
ジスタＱ３及びＱ４を非飽和で動作させるためには、ト
ランジスタＱ３及びＱ４のコレクタ・エミッタ間に0.1V
程度の電圧Vce(sat)が必要となる。また、Ｑ４及びＱ５
の共通エミッタ電圧Vcは次に接続される逆対数変換回路
を正常に動作させるために0.1V程度必要となる。よっ
て、この対数変換回路における同相入力電圧の最小値Vc
( 〜0.1V)+Vce(sat)( 〜0.1V)+Vbe(〜0.7V) はほぼ0.9V
となってしまう。
スタＱ３及びＱ４が飽和してしまうとトランジスタＱ５
及びＱ３、あるいはトランジスタＱ６及びＱ４で構成さ
れる帰還回路が正常に動作しなくなる。よって、トラン
ジスタＱ３及びＱ４を非飽和で動作させるためには、ト
ランジスタＱ３及びＱ４のコレクタ・エミッタ間に0.1V
程度の電圧Vce(sat)が必要となる。また、Ｑ４及びＱ５
の共通エミッタ電圧Vcは次に接続される逆対数変換回路
を正常に動作させるために0.1V程度必要となる。よっ
て、この対数変換回路における同相入力電圧の最小値Vc
( 〜0.1V)+Vce(sat)( 〜0.1V)+Vbe(〜0.7V) はほぼ0.9V
となってしまう。
【０００７】次に図１５（ａ）に示す対数変換回路で
は、図１４に示す構成とは異なり、トランジスタが縦積
みになっていないので、同相入力電圧の最小値Vc( 〜0.
1V)+Vbe は、ほぼ0.8Vと図１４の対数変換回路より0.1V
程度小さくすることができ、この分入力電圧範囲を広く
取ることができる。
は、図１４に示す構成とは異なり、トランジスタが縦積
みになっていないので、同相入力電圧の最小値Vc( 〜0.
1V)+Vbe は、ほぼ0.8Vと図１４の対数変換回路より0.1V
程度小さくすることができ、この分入力電圧範囲を広く
取ることができる。
【０００８】しかしながら、図１５（ａ）に示す対数変
換回路を用いて図１３示す構成で実現したトランスコン
ダクターの差動入力信号電圧- 出力電流特性は、図１６
に示すように差動入力電圧に例えば1V程度かかるとトラ
ンスコンダクタの動作の極性が逆になってしまう。つま
り、対数変換回路の差動出力電圧の極性が逆転してしま
うという問題点があった。
換回路を用いて図１３示す構成で実現したトランスコン
ダクターの差動入力信号電圧- 出力電流特性は、図１６
に示すように差動入力電圧に例えば1V程度かかるとトラ
ンスコンダクタの動作の極性が逆になってしまう。つま
り、対数変換回路の差動出力電圧の極性が逆転してしま
うという問題点があった。
【０００９】ここで極性が反転する動作を簡単に説明す
る。線形入力電圧範囲はI1×R1で表される。差動入力信
号電圧Vdが線形入力電圧範囲にある時は、上述の通り、
トランジスタは全て非飽和で動作し、線形入力電圧範囲
にVdがある間、Vdの対数変換された電圧としてV3及びV4
の電位を発生する。Vdが大きくなり、線形入力電圧範囲
から外れると、この時電流I1は全て抵抗R1に流れ、トラ
ンジスタＱ5 はオフしてしまう。この様子を図１５
（ｂ）に示す。
る。線形入力電圧範囲はI1×R1で表される。差動入力信
号電圧Vdが線形入力電圧範囲にある時は、上述の通り、
トランジスタは全て非飽和で動作し、線形入力電圧範囲
にVdがある間、Vdの対数変換された電圧としてV3及びV4
の電位を発生する。Vdが大きくなり、線形入力電圧範囲
から外れると、この時電流I1は全て抵抗R1に流れ、トラ
ンジスタＱ5 はオフしてしまう。この様子を図１５
（ｂ）に示す。
【００１０】この時、電流I1及びI2はトランジスタＱ６
に流れ、トランジスタＱ６のベース電位V4は、(I1+I2)R
2+Vbe|Q6でほぼ一定の値を取る。この状態でもトランジ
スタＱ６は、エミッタ接地の増幅回路として動作し、ト
ランジスタＱ３及びＱ４は差動増幅回路として動作して
おり、その結果、V8はIN- の電位に応じて下がってい
く。Vdが線形入力電圧範囲から外れると、V7はV8+I1 ×
R1で決まっているので、Vdが大きくなるにつれ（つま
り、IN+ の電位が上がり、IN- の電位が下がる）、V7は
V8に応じて下がる。V7はIN+ の電位より低いためトラン
ジスタＱ２もオフする。トランジスタＱ１のエミッタか
ら電流I5を流そうとするがコレクタに供給される電流I3
は、I3=I5/2 なので、トランジスタＱ１は飽和し、トラ
ンジスタＱ１のベースから残りの電流I5/2が供給され
る。
に流れ、トランジスタＱ６のベース電位V4は、(I1+I2)R
2+Vbe|Q6でほぼ一定の値を取る。この状態でもトランジ
スタＱ６は、エミッタ接地の増幅回路として動作し、ト
ランジスタＱ３及びＱ４は差動増幅回路として動作して
おり、その結果、V8はIN- の電位に応じて下がってい
く。Vdが線形入力電圧範囲から外れると、V7はV8+I1 ×
R1で決まっているので、Vdが大きくなるにつれ（つま
り、IN+ の電位が上がり、IN- の電位が下がる）、V7は
V8に応じて下がる。V7はIN+ の電位より低いためトラン
ジスタＱ２もオフする。トランジスタＱ１のエミッタか
ら電流I5を流そうとするがコレクタに供給される電流I3
は、I3=I5/2 なので、トランジスタＱ１は飽和し、トラ
ンジスタＱ１のベースから残りの電流I5/2が供給され
る。
【００１１】トランジスタＱ１のコレクタ電位V3は、ト
ランジスタＱ１が飽和しているため、エミッタ電位V5か
らおよそ0.1V程度高い電位まで急激に下がる。しかし、
V5は、IN+ の電位に応じて上がるため、従って、V3もIN
+ の電位に応じて上がる。この状態から、さらにVdを大
きくする（IN+ の電位を高くし、IN-の電位を低くす
る）と、やがて、V3とV4が逆転してし、極性が反転す
る。
ランジスタＱ１が飽和しているため、エミッタ電位V5か
らおよそ0.1V程度高い電位まで急激に下がる。しかし、
V5は、IN+ の電位に応じて上がるため、従って、V3もIN
+ の電位に応じて上がる。この状態から、さらにVdを大
きくする（IN+ の電位を高くし、IN-の電位を低くす
る）と、やがて、V3とV4が逆転してし、極性が反転す
る。
【００１２】よって、このトランスコンダクターを用い
て実現したフィルタでは、一旦、1V程度の電圧がいずれ
かのトランスコンダクターにかかってしまうと、そのト
ランスコンダクターを介したループが正帰還となってし
まい、発振を引き起こすという問題があった。
て実現したフィルタでは、一旦、1V程度の電圧がいずれ
かのトランスコンダクターにかかってしまうと、そのト
ランスコンダクターを介したループが正帰還となってし
まい、発振を引き起こすという問題があった。
【００１３】
【発明が解決しようとする課題】上述したように、従来
の線形入力範囲の広い対数変換回路では、同相入力電圧
範囲が狭まったり、あるいは、過大な差動入力信号電圧
に対して発振を引き起こすという問題があった。
の線形入力範囲の広い対数変換回路では、同相入力電圧
範囲が狭まったり、あるいは、過大な差動入力信号電圧
に対して発振を引き起こすという問題があった。
【００１４】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、線形
入力範囲及び同相入力電圧が広く、かつ安定に動作する
対数変換回路を提供することである。
鑑みてなされたもので、その目的とするところは、線形
入力範囲及び同相入力電圧が広く、かつ安定に動作する
対数変換回路を提供することである。
【００１５】
【課題を解決するための手段】差動入力信号を増幅する
第１及び第２の増幅手段と、第１及び第２の増幅手段の
出力電圧をレベルシフトする第１及び第２のレベルシフ
ト手段と、第１及び第２のレベルシフト手段の出力端に
ベースがそれぞれ接続され、エミッタが互いに結合さ
れ、コレクタから第１及び第２の増幅手段にそれぞれ帰
還が施された第１及び第２のトランジスタと、第１及び
第２のトランジスタのコレクタ間に配設されたインピー
ダンス素子と、第１及び第２のトランジスタのベース・
エミッタ間電圧に応じた出力信号を取り出す出力手段と
を備えることを特徴とする。
第１及び第２の増幅手段と、第１及び第２の増幅手段の
出力電圧をレベルシフトする第１及び第２のレベルシフ
ト手段と、第１及び第２のレベルシフト手段の出力端に
ベースがそれぞれ接続され、エミッタが互いに結合さ
れ、コレクタから第１及び第２の増幅手段にそれぞれ帰
還が施された第１及び第２のトランジスタと、第１及び
第２のトランジスタのコレクタ間に配設されたインピー
ダンス素子と、第１及び第２のトランジスタのベース・
エミッタ間電圧に応じた出力信号を取り出す出力手段と
を備えることを特徴とする。
【００１６】
【作用】本発明の対数変換回路によれば、用いる増幅手
段の正入力端と負入力端の間に正入力端が低くなるよう
な電圧が印加された開ループ時の増幅手段の出力電圧
が、増幅手段の負入力端の電位に依存するような場合で
も、線形入力電圧範囲を外れて差動入力信号電圧が印加
された時にオフする第1 あるいは第2 のトランジスタの
ベース電位はレベルシフト手段にて増幅手段の出力電圧
より低くなるため、線形入力電圧範囲を外れて対数変換
回路に入力される差動入力信号電圧が大きくなり対数変
換回路の出力電圧の極性が逆転する入力電圧をレベルシ
フト電圧に応じて大きくできるので、過大な差動入力信
号電圧に対する安定性を改善することができる。
段の正入力端と負入力端の間に正入力端が低くなるよう
な電圧が印加された開ループ時の増幅手段の出力電圧
が、増幅手段の負入力端の電位に依存するような場合で
も、線形入力電圧範囲を外れて差動入力信号電圧が印加
された時にオフする第1 あるいは第2 のトランジスタの
ベース電位はレベルシフト手段にて増幅手段の出力電圧
より低くなるため、線形入力電圧範囲を外れて対数変換
回路に入力される差動入力信号電圧が大きくなり対数変
換回路の出力電圧の極性が逆転する入力電圧をレベルシ
フト電圧に応じて大きくできるので、過大な差動入力信
号電圧に対する安定性を改善することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１（ａ）は本発明が適用された
対数変換回路を示す図で、図２は図１（ａ）に差動入力
信号電圧Vdを印加した時の各ノード電圧を示している。
また、図３は図１２示す構成で実現したトランスコンダ
クターに差動入力信号電圧Vdを印加した時の差動入力信
号電圧- 出力電流特性である。
に基づいて説明する。図１（ａ）は本発明が適用された
対数変換回路を示す図で、図２は図１（ａ）に差動入力
信号電圧Vdを印加した時の各ノード電圧を示している。
また、図３は図１２示す構成で実現したトランスコンダ
クターに差動入力信号電圧Vdを印加した時の差動入力信
号電圧- 出力電流特性である。
【００１８】図１（ａ）の対数変換回路において、トラ
ンジスタＱ１、Ｑ２及び電流源I3,I5 にて増幅手段１１
を構成し、トランジスタＱ３、Ｑ４及び電流源I4,I6 に
て増幅手段１２を構成し、トランジスタＱ７及び電流源
I7はレベルシフト手段１３を構成し、トランジスタＱ８
及び電流源I8はレベルシフト手段１４を構成し、増幅手
段１１の負入力端であるトランジスタＱ１のベースは入
力端子IN+ に接続され、出力端であるトランジスタＱ１
のコレクタは、レベルシフト手段１３を介してトランジ
スタＱ５のベースに接続され、増幅手段１２の負入力端
であるトランジスタＱ３のベースは入力端子IN- に接続
され、出力端であるトランジスタＱ３のコレクタは、レ
ベルシフト手段１４を介してトランジスタＱ６のベース
に接続され、トランジスタＱ５とＱ６のエミッタは互い
に結合されて抵抗R2を介して電源Vee に接続され、トラ
ンジスタＱ５のコレクタは増幅手段１１の正入力端であ
るトランジスタＱ２ベースに接続され、トランジスタＱ
６のコレクタは増幅手段１２の正入力端であるトランジ
スタＱ４のベースに接続され、トランジスタＱ５とＱ６
のコレクタ間に抵抗R1が接続されている。
ンジスタＱ１、Ｑ２及び電流源I3,I5 にて増幅手段１１
を構成し、トランジスタＱ３、Ｑ４及び電流源I4,I6 に
て増幅手段１２を構成し、トランジスタＱ７及び電流源
I7はレベルシフト手段１３を構成し、トランジスタＱ８
及び電流源I8はレベルシフト手段１４を構成し、増幅手
段１１の負入力端であるトランジスタＱ１のベースは入
力端子IN+ に接続され、出力端であるトランジスタＱ１
のコレクタは、レベルシフト手段１３を介してトランジ
スタＱ５のベースに接続され、増幅手段１２の負入力端
であるトランジスタＱ３のベースは入力端子IN- に接続
され、出力端であるトランジスタＱ３のコレクタは、レ
ベルシフト手段１４を介してトランジスタＱ６のベース
に接続され、トランジスタＱ５とＱ６のエミッタは互い
に結合されて抵抗R2を介して電源Vee に接続され、トラ
ンジスタＱ５のコレクタは増幅手段１１の正入力端であ
るトランジスタＱ２ベースに接続され、トランジスタＱ
６のコレクタは増幅手段１２の正入力端であるトランジ
スタＱ４のベースに接続され、トランジスタＱ５とＱ６
のコレクタ間に抵抗R1が接続されている。
【００１９】差動入力信号電圧がIN+,IN- 端子間に印加
され、トランジスタＱ５及びＱ６のベース・エミッタ電
圧に応じた電圧が、Out+,Out- 端子から出力される。こ
こで図１（ａ）に示す対数変換回路の動作を説明する。
差動入力信号電圧Vdが線形入力電圧範囲内にある時は、
図１（ｂ）に示すように、増幅手段１１、１２の出力か
らレベルシフト手段１３、１４と、トランジスタＱ５、
Ｑ６、電流源I1,I2 及び抵抗R1,R2 で構成される増幅回
路による帰還回路を介して、増幅手段１１、１２の正入
力に負帰還がかかっており、抵抗R1の両端にはIN+ 及び
IN- 端子に印加される差動入力信号電圧Vdがかかり、抵
抗R1にはVd/R1 なる電流が流れる。よって、トランジス
タＱ５及びＱ６には、それぞれ、I1-Vd/R1,I1+Vd/R1 な
る電流が流れる。
され、トランジスタＱ５及びＱ６のベース・エミッタ電
圧に応じた電圧が、Out+,Out- 端子から出力される。こ
こで図１（ａ）に示す対数変換回路の動作を説明する。
差動入力信号電圧Vdが線形入力電圧範囲内にある時は、
図１（ｂ）に示すように、増幅手段１１、１２の出力か
らレベルシフト手段１３、１４と、トランジスタＱ５、
Ｑ６、電流源I1,I2 及び抵抗R1,R2 で構成される増幅回
路による帰還回路を介して、増幅手段１１、１２の正入
力に負帰還がかかっており、抵抗R1の両端にはIN+ 及び
IN- 端子に印加される差動入力信号電圧Vdがかかり、抵
抗R1にはVd/R1 なる電流が流れる。よって、トランジス
タＱ５及びＱ６には、それぞれ、I1-Vd/R1,I1+Vd/R1 な
る電流が流れる。
【００２０】トランジスタＱ５及びＱ６のベース・エミ
ッタ電圧はそれぞれに流れる電流の対数変換し、かつ、
電流電圧変換されたもので、Out+及びOut-端子から差動
入力信号電圧を対数変換した電圧として出力される。
ッタ電圧はそれぞれに流れる電流の対数変換し、かつ、
電流電圧変換されたもので、Out+及びOut-端子から差動
入力信号電圧を対数変換した電圧として出力される。
【００２１】線形入力電圧範囲は、上記動作をしている
範囲で、I1-Vd/R1=0となるVd、つまり、I1×R1が線形入
力電圧範囲となる。ここで差動入力信号電圧Vdが、線形
入力電圧範囲を超えようとすると、電流I1は全て抵抗R1
を介して、トランジスタＱ６に流れ、トランジスタＱ５
がオフし、トランジスタＱ６のベース電位V41 が決まる
のは従来例で説明した通りである。また、トランジスタ
Ｑ２がオフし、トランジスタＱ１が飽和し、増幅手段１
１の出力であるトランジスタのコレクタ電位V3が決まる
のも従来例で説明した通りである。従来例の場合と異な
るのは、レベルシフト手段１３によりトランジスタＱ５
のベース電位V31 はV3よりレベルシフト手段１３を構成
するトランジスタＱ７のベース・エミッタ電圧Vbe|Q7だ
け低い点で、従来例では、図１７に示すようにVdが線形
入力電圧範囲から外れると、トランジスタＱ５のベース
電位(=トランジスタＱ1 のコレクタ電位)V3 は0.9V程度
しか下がらないのに対して、本発明の対数変換回路で
は、図２に示すようにトランジスタＱ５のベース電位V3
1 は0.1V程度まで下がっている。
範囲で、I1-Vd/R1=0となるVd、つまり、I1×R1が線形入
力電圧範囲となる。ここで差動入力信号電圧Vdが、線形
入力電圧範囲を超えようとすると、電流I1は全て抵抗R1
を介して、トランジスタＱ６に流れ、トランジスタＱ５
がオフし、トランジスタＱ６のベース電位V41 が決まる
のは従来例で説明した通りである。また、トランジスタ
Ｑ２がオフし、トランジスタＱ１が飽和し、増幅手段１
１の出力であるトランジスタのコレクタ電位V3が決まる
のも従来例で説明した通りである。従来例の場合と異な
るのは、レベルシフト手段１３によりトランジスタＱ５
のベース電位V31 はV3よりレベルシフト手段１３を構成
するトランジスタＱ７のベース・エミッタ電圧Vbe|Q7だ
け低い点で、従来例では、図１７に示すようにVdが線形
入力電圧範囲から外れると、トランジスタＱ５のベース
電位(=トランジスタＱ1 のコレクタ電位)V3 は0.9V程度
しか下がらないのに対して、本発明の対数変換回路で
は、図２に示すようにトランジスタＱ５のベース電位V3
1 は0.1V程度まで下がっている。
【００２２】よってVdがさらにΔVd大きくなり、つまり
IN+ の電位がΔVd/2上がり、IN- の電位がΔVd/2下がる
と、飽和しているトランジスタＱ１のコレクタ電位V3及
びトランジスタＱ５のベース電位V31 は、IN+ の電位に
応じて上がるが、V31 がトランジスタＱ６のベース電位
V41 と等しくするには、従来例より、レベルシフト手段
１３のレベルシフト電圧であるトランジスタＱ７のベー
ス・エミッタ電圧Vbe|Q7だけIN+ の電位を上げないと(
つまり、2 倍のVbe|Q7だけVdを上げないと)V31とV41 は
等しくならない。
IN+ の電位がΔVd/2上がり、IN- の電位がΔVd/2下がる
と、飽和しているトランジスタＱ１のコレクタ電位V3及
びトランジスタＱ５のベース電位V31 は、IN+ の電位に
応じて上がるが、V31 がトランジスタＱ６のベース電位
V41 と等しくするには、従来例より、レベルシフト手段
１３のレベルシフト電圧であるトランジスタＱ７のベー
ス・エミッタ電圧Vbe|Q7だけIN+ の電位を上げないと(
つまり、2 倍のVbe|Q7だけVdを上げないと)V31とV41 は
等しくならない。
【００２３】よって、差動入力信号電圧が線形入力電圧
範囲より大きくかかっても、対数変換回路出力の極性が
変わる差動入力信号電圧を従来より大きくできるので、
安定性を改善することができる。
範囲より大きくかかっても、対数変換回路出力の極性が
変わる差動入力信号電圧を従来より大きくできるので、
安定性を改善することができる。
【００２４】図３は、図１（ａ）の対数変換回路を用い
たトランスコンダクターの入力電圧- 出力電流の特性を
示す図で、上述した通り、出力の極性逆転が生じていな
い。図４（ａ）は、本発明の第２の実施例である対数変
換回路を示す図で、図５は図４（ａ）に差動入力信号電
圧Vdを印加した時の各ノード電圧を示している。また、
図６は図１３示す構成で実現したトランスコンダクター
に差動入力信号電圧Vdを印加した時の差動入力信号電圧
- 出力電流特性である。
たトランスコンダクターの入力電圧- 出力電流の特性を
示す図で、上述した通り、出力の極性逆転が生じていな
い。図４（ａ）は、本発明の第２の実施例である対数変
換回路を示す図で、図５は図４（ａ）に差動入力信号電
圧Vdを印加した時の各ノード電圧を示している。また、
図６は図１３示す構成で実現したトランスコンダクター
に差動入力信号電圧Vdを印加した時の差動入力信号電圧
- 出力電流特性である。
【００２５】図４（ａ）の対数変換回路において、トラ
ンジスタＱ１、Ｑ２及び電流源I3,I5,I9にて増幅手段１
１を構成し、トランジスタＱ３、Ｑ４及び電流源Ｉ４，
Ｉ６，Ｉ１０にて増幅手段１２を構成し、増幅手段１１
の正入力端であるトランジスタＱ１のベースは入力端子
ＩＮ＋ に接続されている。負出力端であるトランジス
タＱ１のコレクタは、トランジスタＱ５のベースに接続
され、増幅手段１２の正入力端であるトランジスタＱ３
のベースは入力端子IN- に接続されている。また負出力
端であるトランジスタＱ３のコレクタは、トランジスタ
Ｑ６のベースに接続され、トランジスタＱ５とＱ６のエ
ミッタは互いに結合されて抵抗R2を介して電源Vee に接
続され、トランジスタＱ５のコレクタは増幅手段１１の
負入力端であるトランジスタＱ２のベースと正出力端で
あるトランジスタＱ２のコレクタに接続されている。ま
たトランジスタＱ６のコレクタは増幅手段１２の負入力
端であるトランジスタＱ４のベースと正出力端であるト
ランジスタＱ4 のコレクタに接続され、トランジスタＱ
５とＱ６のコレクタ間に抵抗R1が接続されている。
ンジスタＱ１、Ｑ２及び電流源I3,I5,I9にて増幅手段１
１を構成し、トランジスタＱ３、Ｑ４及び電流源Ｉ４，
Ｉ６，Ｉ１０にて増幅手段１２を構成し、増幅手段１１
の正入力端であるトランジスタＱ１のベースは入力端子
ＩＮ＋ に接続されている。負出力端であるトランジス
タＱ１のコレクタは、トランジスタＱ５のベースに接続
され、増幅手段１２の正入力端であるトランジスタＱ３
のベースは入力端子IN- に接続されている。また負出力
端であるトランジスタＱ３のコレクタは、トランジスタ
Ｑ６のベースに接続され、トランジスタＱ５とＱ６のエ
ミッタは互いに結合されて抵抗R2を介して電源Vee に接
続され、トランジスタＱ５のコレクタは増幅手段１１の
負入力端であるトランジスタＱ２のベースと正出力端で
あるトランジスタＱ２のコレクタに接続されている。ま
たトランジスタＱ６のコレクタは増幅手段１２の負入力
端であるトランジスタＱ４のベースと正出力端であるト
ランジスタＱ4 のコレクタに接続され、トランジスタＱ
５とＱ６のコレクタ間に抵抗R1が接続されている。
【００２６】このように差動入力信号電圧がIN+,IN- 端
子間に印加され、トランジスタＱ５及びＱ６のベース・
エミッタ電圧に応じた電圧が、Out+,Out- 端子から出力
される。
子間に印加され、トランジスタＱ５及びＱ６のベース・
エミッタ電圧に応じた電圧が、Out+,Out- 端子から出力
される。
【００２７】図４（ａ）に示す対数変換回路の動作を説
明する。差動入力信号電圧Vdが線形入力電圧範囲内にあ
る時は、４（ｂ）に示すように、増幅手段１１、１２は
おのおの正出力端と負入力端が接続されたボルテージフ
ォロアの構成となっており、抵抗R1の両端にはIN+ 及び
IN- 端子に印加される差動入力信号電圧Vdがかかってい
る。また、増幅手段１１、１２の負出力端からトランジ
スタＱ５, Ｑ６,電流源I1,I2 及び抵抗R1,R2 で構成さ
れる増幅回路による帰還回路を介して、増幅手段１１、
１２の負入力端に負帰還がかかっており、このループで
も抵抗R1の両端にはIN+ 及びIN- 端子に印加される差動
入力信号電圧Vdがかかるように動作する。
明する。差動入力信号電圧Vdが線形入力電圧範囲内にあ
る時は、４（ｂ）に示すように、増幅手段１１、１２は
おのおの正出力端と負入力端が接続されたボルテージフ
ォロアの構成となっており、抵抗R1の両端にはIN+ 及び
IN- 端子に印加される差動入力信号電圧Vdがかかってい
る。また、増幅手段１１、１２の負出力端からトランジ
スタＱ５, Ｑ６,電流源I1,I2 及び抵抗R1,R2 で構成さ
れる増幅回路による帰還回路を介して、増幅手段１１、
１２の負入力端に負帰還がかかっており、このループで
も抵抗R1の両端にはIN+ 及びIN- 端子に印加される差動
入力信号電圧Vdがかかるように動作する。
【００２８】よって、抵抗R1にはVd/R1 なる電流が流
れ、トランジスタＱ５及びＱ６には、それぞれ、I1-Vd/
R1,I1+Vd/R1 なる電流が流れる。トランジスタＱ５及び
Ｑ６のベース・エミッタ電圧はそれぞれに流れる電流の
対数変換し、かつ電流電圧変換されたもので、Out+及び
Out-端子から差動入力信号電圧を対数変換した電圧とし
て出力される。線形入力電圧範囲は、上記動作をしてい
る範囲で、I1-Vd/R1=0となるVd、つまり、I1×R1が線形
入力電圧範囲となる。
れ、トランジスタＱ５及びＱ６には、それぞれ、I1-Vd/
R1,I1+Vd/R1 なる電流が流れる。トランジスタＱ５及び
Ｑ６のベース・エミッタ電圧はそれぞれに流れる電流の
対数変換し、かつ電流電圧変換されたもので、Out+及び
Out-端子から差動入力信号電圧を対数変換した電圧とし
て出力される。線形入力電圧範囲は、上記動作をしてい
る範囲で、I1-Vd/R1=0となるVd、つまり、I1×R1が線形
入力電圧範囲となる。
【００２９】Vdが線形入力電圧範囲を超えようとする
と、電流I1は全て抵抗R1を介して、トランジスタＱ６に
流れ、トランジスタＱ５がオフしてトランジスタＱ５の
ベース電位V3が0.9V程度に下がるのは従来例で説明した
通りである。さらに、差動入力信号電圧が線形入力電圧
範囲より大きくなると、これに応じてトランジスタＱ５
のベース電位V3が大きくなるのは従来例で説明した通り
である。
と、電流I1は全て抵抗R1を介して、トランジスタＱ６に
流れ、トランジスタＱ５がオフしてトランジスタＱ５の
ベース電位V3が0.9V程度に下がるのは従来例で説明した
通りである。さらに、差動入力信号電圧が線形入力電圧
範囲より大きくなると、これに応じてトランジスタＱ５
のベース電位V3が大きくなるのは従来例で説明した通り
である。
【００３０】トランジスタＱ６のベース電位V4が決まる
のは従来例で説明した通りであるが、本対数変換回路で
は、Vdが線形入力電圧範囲を超えて大きくすると、徐々
にトランジスタＱ２に流れていた電流I9がR1を介してト
ランジスタＱ６に流れ、トランジスタＱ６のエミッタ電
位V9が高くなる。Vdが大きくなり電流I9が全てR1を介し
てトランジスタＱ６に流れた時のトランジスタＱ６のベ
ース電位V4は、(I1+I2+I9)R2+Vbe|Q6 で、Vdをこれ以上
大きくしてもほぼ一定の値を取る。
のは従来例で説明した通りであるが、本対数変換回路で
は、Vdが線形入力電圧範囲を超えて大きくすると、徐々
にトランジスタＱ２に流れていた電流I9がR1を介してト
ランジスタＱ６に流れ、トランジスタＱ６のエミッタ電
位V9が高くなる。Vdが大きくなり電流I9が全てR1を介し
てトランジスタＱ６に流れた時のトランジスタＱ６のベ
ース電位V4は、(I1+I2+I9)R2+Vbe|Q6 で、Vdをこれ以上
大きくしてもほぼ一定の値を取る。
【００３１】よって、従来にくらべ、トランジスタＱ６
のベース電位V4をI9×R2だけ高くする事ができるので、
差動入力信号電圧Vdが線形入力電圧範囲より大きくな
り、トランジスタＱ５のベース電位V3が上がり、トラン
ジスタＱ６のベース電位V4と大小関係が逆転して、極性
が反転する差動入力信号電圧を従来より大きくできるの
で、安定性を改善することができる。
のベース電位V4をI9×R2だけ高くする事ができるので、
差動入力信号電圧Vdが線形入力電圧範囲より大きくな
り、トランジスタＱ５のベース電位V3が上がり、トラン
ジスタＱ６のベース電位V4と大小関係が逆転して、極性
が反転する差動入力信号電圧を従来より大きくできるの
で、安定性を改善することができる。
【００３２】図６は、図４（ａ）の対数変換回路を用い
たトランスコンダクターの入力電圧- 出力電流の特性を
示す図で、上述した通り、出力の極性逆転が生じていな
い。なお、図４（ａ）に示す対数変換回路において、電
流源I9とI1を、また、電流源I2とI10 をひとつにまとめ
てもよい。
たトランスコンダクターの入力電圧- 出力電流の特性を
示す図で、上述した通り、出力の極性逆転が生じていな
い。なお、図４（ａ）に示す対数変換回路において、電
流源I9とI1を、また、電流源I2とI10 をひとつにまとめ
てもよい。
【００３３】また、図７に示すように、図４（ａ）に示
す対数変換回路に、図１（ａ）の対数変換回路で説明し
たレベルシフト手段を適用して、極性が反転する差動入
力信号電圧をさらに大きくできる。
す対数変換回路に、図１（ａ）の対数変換回路で説明し
たレベルシフト手段を適用して、極性が反転する差動入
力信号電圧をさらに大きくできる。
【００３４】図８に示すように、図４（ａ）に示す対数
変換回路において、抵抗Ｒ１を配設する位置をトランジ
スタＱ５及びＱ６のコレクタ間から、トランジスタＱ１
及びＱ２のエミッタ間に変えてもよい。
変換回路において、抵抗Ｒ１を配設する位置をトランジ
スタＱ５及びＱ６のコレクタ間から、トランジスタＱ１
及びＱ２のエミッタ間に変えてもよい。
【００３５】図９は図８に示す対数変換回路に差動入力
信号電圧Vdを印加した時の各ノード電圧を示している。
また、図１０は図１３示す構成で実現したトランスコン
ダクターに差動入力信号電圧Vdを印加した時の差動入力
信号電圧- 出力電流特性である。
信号電圧Vdを印加した時の各ノード電圧を示している。
また、図１０は図１３示す構成で実現したトランスコン
ダクターに差動入力信号電圧Vdを印加した時の差動入力
信号電圧- 出力電流特性である。
【００３６】ここで図８に示す対数変換回路の動作を説
明する。説明を簡単にするため、図８中に示す電流源の
電流の関係は以下の通りとする。I1=I2=I3=I4=I9=I10=I
5/2=I6/2差動入力信号電圧Vdが線形入力電圧範囲内にあ
るときは、トランジスタＱ１及びＱ２におのおの電流I3
及びI4が流れるようにトランジスタＱ１及びＱ３のコレ
クタから、トランジスタＱ５及びＱ６とレベルシフト段
として動作するダイオードＱ２及びＱ４を介してトラン
ジスタＱ１及びＱ３のエミッタにそれぞれ帰還されてい
る。これにより、トランジスタＱ１及びＱ３のエミッタ
電位V5及びV6は、おのおの入力端子IN+ 及びIN- の電位
からVbe だけレベルシフトした電位となる。
明する。説明を簡単にするため、図８中に示す電流源の
電流の関係は以下の通りとする。I1=I2=I3=I4=I9=I10=I
5/2=I6/2差動入力信号電圧Vdが線形入力電圧範囲内にあ
るときは、トランジスタＱ１及びＱ２におのおの電流I3
及びI4が流れるようにトランジスタＱ１及びＱ３のコレ
クタから、トランジスタＱ５及びＱ６とレベルシフト段
として動作するダイオードＱ２及びＱ４を介してトラン
ジスタＱ１及びＱ３のエミッタにそれぞれ帰還されてい
る。これにより、トランジスタＱ１及びＱ３のエミッタ
電位V5及びV6は、おのおの入力端子IN+ 及びIN- の電位
からVbe だけレベルシフトした電位となる。
【００３７】つまり、IN+ とIN- に印加される差動入力
信号電圧Vdは、抵抗R1の両端にかかる。この時、抵抗R1
には、Vd/R1 なる電流が流れ、ダイオードＱ２にはI9+V
d/R1なる電流が流れ、ダイオードＱ４にはI10-Vd/R1 な
る電流が流れ、また、トランジスタＱ５にはI1-Vd/R1な
る電流が流れ、トランジスタＱ６にはI2+Vd/R1なる電流
が流れる。
信号電圧Vdは、抵抗R1の両端にかかる。この時、抵抗R1
には、Vd/R1 なる電流が流れ、ダイオードＱ２にはI9+V
d/R1なる電流が流れ、ダイオードＱ４にはI10-Vd/R1 な
る電流が流れ、また、トランジスタＱ５にはI1-Vd/R1な
る電流が流れ、トランジスタＱ６にはI2+Vd/R1なる電流
が流れる。
【００３８】トランジスタＱ５及びＱ６のベース・エミ
ッタ電圧は、それぞれに流れる電流の対数変換し、かつ
電流電圧変換されたもので、Out+及びOut-端子から差動
入力信号電圧を対数変換した電圧として出力される。
ッタ電圧は、それぞれに流れる電流の対数変換し、かつ
電流電圧変換されたもので、Out+及びOut-端子から差動
入力信号電圧を対数変換した電圧として出力される。
【００３９】線形入力電圧範囲は、上記動作をしている
範囲で、I1-Vd/R1=0となるVd、つまり、I1×R1が線形入
力電圧範囲となる。差動入力信号電圧Vdが、線形入力電
圧範囲を超えようとすると、電流I1は全てダイオードＱ
２及び抵抗R1を介して電流源I6に流れる。この時、電流
I4は全てトランジスタＱ３を介して電流源I6に流れてお
り、I1+I4=I6なので、電流I10 は、ダイオードＱ４を介
して流れることなく、全てトランジスタＱ６に流れる。
範囲で、I1-Vd/R1=0となるVd、つまり、I1×R1が線形入
力電圧範囲となる。差動入力信号電圧Vdが、線形入力電
圧範囲を超えようとすると、電流I1は全てダイオードＱ
２及び抵抗R1を介して電流源I6に流れる。この時、電流
I4は全てトランジスタＱ３を介して電流源I6に流れてお
り、I1+I4=I6なので、電流I10 は、ダイオードＱ４を介
して流れることなく、全てトランジスタＱ６に流れる。
【００４０】また、トランジスタＱ５には電流が流れな
くなるためオフし、その結果トランジスタＱ５を介した
帰還がかからなくなり、トランジスタＱ１は飽和し、ト
ランジスタＱ１のコレクタ電位V3が0.9V程度まで下が
る。
くなるためオフし、その結果トランジスタＱ５を介した
帰還がかからなくなり、トランジスタＱ１は飽和し、ト
ランジスタＱ１のコレクタ電位V3が0.9V程度まで下が
る。
【００４１】さらに差動入力信号電圧Vdが線形入力電圧
範囲より大きくなると、これに応じてトランジスタＱ５
のベース電位V3が大きくなるのは従来例で説明した通り
である。
範囲より大きくなると、これに応じてトランジスタＱ５
のベース電位V3が大きくなるのは従来例で説明した通り
である。
【００４２】また、図９に示すように、V5が上がり、ト
ランジスタＱ１のベース電流Ibが抵抗R1を介して電流源
I6に流れるため、トランジスタＱ３を介して供給されて
いた電流はI4からI4-Ib となり、Ib分はトランジスタＱ
６のベースに流れ込みベース電位を上げる。Vdが大きく
なり、Ib=I4 となると、電流源I4から供給される電流は
全てトランジスタＱ６のベースに流れ込み、トランジス
タＱ６のベース電位V4を従来に比べI4×R2だけ高くする
ことができるので差動入力信号電圧Vdが線形入力電圧範
囲より大きくなり、Ｑ５のベース電位V3が上がり、Ｑ６
のベース電位V4と大小関係が逆転して、極性が反転する
差動入力信号電圧を従来より大きくできるので、安定性
を改善することができる。
ランジスタＱ１のベース電流Ibが抵抗R1を介して電流源
I6に流れるため、トランジスタＱ３を介して供給されて
いた電流はI4からI4-Ib となり、Ib分はトランジスタＱ
６のベースに流れ込みベース電位を上げる。Vdが大きく
なり、Ib=I4 となると、電流源I4から供給される電流は
全てトランジスタＱ６のベースに流れ込み、トランジス
タＱ６のベース電位V4を従来に比べI4×R2だけ高くする
ことができるので差動入力信号電圧Vdが線形入力電圧範
囲より大きくなり、Ｑ５のベース電位V3が上がり、Ｑ６
のベース電位V4と大小関係が逆転して、極性が反転する
差動入力信号電圧を従来より大きくできるので、安定性
を改善することができる。
【００４３】図１０に示すように、図８の対数変換回路
を用いたトランスコンダクターの入力電圧- 出力電流の
特性を示す図で、上述した通り、出力の極性逆転が生じ
ていない。
を用いたトランスコンダクターの入力電圧- 出力電流の
特性を示す図で、上述した通り、出力の極性逆転が生じ
ていない。
【００４４】なお、図８に示す対数変換回路において、
電流源I9とI1を、また、電流源I2とI10 をひとつにまと
めてもよい。また、図１１に示すように、図８に示す対
数変換回路に、図１（ａ）の対数変換回路で説明したレ
ベルシフト手段を適用して、極性が反転する差動入力信
号電圧をさらに大きくできる。
電流源I9とI1を、また、電流源I2とI10 をひとつにまと
めてもよい。また、図１１に示すように、図８に示す対
数変換回路に、図１（ａ）の対数変換回路で説明したレ
ベルシフト手段を適用して、極性が反転する差動入力信
号電圧をさらに大きくできる。
【００４５】以上説明してきた本発明の対数変換回路と
図１３に示すように差動対を用いた逆対数変換回路によ
るトランスコンダクターを集積化する際、図１８に示す
ように対数変換回路で用いている電流源は集積化した抵
抗素子の値に逆比例するように電流を発生させ、逆対数
変換回路で用いる電流源は、集積回路の外部に設けた抵
抗素子Rextの値に逆比例するように電流を発生させるこ
とにより、集積化した抵抗素子の抵抗値がばらついても
トランスコンダクターで実現するトランスコンダクタン
スのばらつきを抑えることができる。
図１３に示すように差動対を用いた逆対数変換回路によ
るトランスコンダクターを集積化する際、図１８に示す
ように対数変換回路で用いている電流源は集積化した抵
抗素子の値に逆比例するように電流を発生させ、逆対数
変換回路で用いる電流源は、集積回路の外部に設けた抵
抗素子Rextの値に逆比例するように電流を発生させるこ
とにより、集積化した抵抗素子の抵抗値がばらついても
トランスコンダクターで実現するトランスコンダクタン
スのばらつきを抑えることができる。
【００４６】以下、図１（ａ）の対数変換回路を用いた
図１３に示すトランスコンダクターで詳細に説明する。
トランスコンダクタンスＧは、トランスコンダクターが
出力できる最大電流と、入力できる線形入力電圧範囲の
比となり、次式で表される。
図１３に示すトランスコンダクターで詳細に説明する。
トランスコンダクタンスＧは、トランスコンダクターが
出力できる最大電流と、入力できる線形入力電圧範囲の
比となり、次式で表される。
【００４７】G = I20/(2R1*I1)
対数変換回路の電流I1をはじめとするバイアス電流をln
4 倍のVT(=kT/q、ここではk はボルツマン定数、T は絶
対温度、q は電子の電荷）が集積化した抵抗Rintかかる
ようにトランジスタＱＢ１とＱＢ２のエミッタ面積比を
１：４にとる構成としたVT比例電流源で得られる電流を
トランジスタＱＢ４〜ＱＢ１４と抵抗ＲＢ２〜ＲＢ１２
で構成されるカレントミラー回路で複製して供給し、逆
対数変換回路の電流I20 をはじめとするバイアス電流を
ln4 倍のＶＴが集積回路の外部に設けた抵抗Rextにかか
るようにトランジスタＱＢ１５とＱＢ１６のエミッタ面
積比を１：４にとる構成としたＶＴ比例電流源で得られ
る電流をトランジスタＱＢ１５〜ＱＢ２３と抵抗ＲＢ１
３〜ＲＢ１９で構成されるカレントミラー回路で複製し
て供給するトランスコンダクタンスＧは、 G = Rint/(R1*Rext) となり、集積化した抵抗（R1,Rinit) がおのおのα倍に
ばらついても上の式に示す通り、αがキャンセルされ
る。また、集積回路の外部に設けた抵抗Rextは精度が１
％のもので実現できるのでトランスコンダクタンスはほ
とんどばらつかない。
4 倍のVT(=kT/q、ここではk はボルツマン定数、T は絶
対温度、q は電子の電荷）が集積化した抵抗Rintかかる
ようにトランジスタＱＢ１とＱＢ２のエミッタ面積比を
１：４にとる構成としたVT比例電流源で得られる電流を
トランジスタＱＢ４〜ＱＢ１４と抵抗ＲＢ２〜ＲＢ１２
で構成されるカレントミラー回路で複製して供給し、逆
対数変換回路の電流I20 をはじめとするバイアス電流を
ln4 倍のＶＴが集積回路の外部に設けた抵抗Rextにかか
るようにトランジスタＱＢ１５とＱＢ１６のエミッタ面
積比を１：４にとる構成としたＶＴ比例電流源で得られ
る電流をトランジスタＱＢ１５〜ＱＢ２３と抵抗ＲＢ１
３〜ＲＢ１９で構成されるカレントミラー回路で複製し
て供給するトランスコンダクタンスＧは、 G = Rint/(R1*Rext) となり、集積化した抵抗（R1,Rinit) がおのおのα倍に
ばらついても上の式に示す通り、αがキャンセルされ
る。また、集積回路の外部に設けた抵抗Rextは精度が１
％のもので実現できるのでトランスコンダクタンスはほ
とんどばらつかない。
【００４８】また、線形入力電圧範囲はR1と集積化した
抵抗素子の値に逆比例をするように発生した電流の積と
なるので、集積化した抵抗がおのおのα倍されても、線
形入力電圧範囲は一定となりばらつかない。
抵抗素子の値に逆比例をするように発生した電流の積と
なるので、集積化した抵抗がおのおのα倍されても、線
形入力電圧範囲は一定となりばらつかない。
【００４９】図１８に示した電流発生手段は図１９に示
すように逆対数関数回路の電流I20を始めとするバイア
ス電流を、ln4 倍のＶＴが集積化した抵抗Rintにかかる
ようにトランジスタＱＢ１とＱＢ２のエミッタ面積比を
１：４にとる構成をしたＶＴ比例電流源で得られる電流
をカレントミラー回路（ＱＢ１６、ＱＢ１７、Rint2、R
ext）で複製する際に図示するように一方の抵抗を積回
路の外部に設けた抵抗Rextとし、たとえば、Rint2=Rint
とすることで、トランジスタＱＢ１７に流れる電流を (ln4 * VT) / Rext として実現しても良い。
すように逆対数関数回路の電流I20を始めとするバイア
ス電流を、ln4 倍のＶＴが集積化した抵抗Rintにかかる
ようにトランジスタＱＢ１とＱＢ２のエミッタ面積比を
１：４にとる構成をしたＶＴ比例電流源で得られる電流
をカレントミラー回路（ＱＢ１６、ＱＢ１７、Rint2、R
ext）で複製する際に図示するように一方の抵抗を積回
路の外部に設けた抵抗Rextとし、たとえば、Rint2=Rint
とすることで、トランジスタＱＢ１７に流れる電流を (ln4 * VT) / Rext として実現しても良い。
【００５０】以上説明したように逆対数変換回路で用い
る電流源は、集積回路の外側に設けた抵抗素子Rextの値
に逆比例をするように電流を発生させるようにすること
で、集積化した抵抗素子がばらついてもトランスコンダ
クタンス及び線形入力電圧範囲をばらつかないようにす
ることができる。
る電流源は、集積回路の外側に設けた抵抗素子Rextの値
に逆比例をするように電流を発生させるようにすること
で、集積化した抵抗素子がばらついてもトランスコンダ
クタンス及び線形入力電圧範囲をばらつかないようにす
ることができる。
【００５１】
【発明の効果】以上説明してきたように、本発明の対数
変換回路及びトランスコンダクターによれば線形入力範
囲及び同相入力電圧が広く、かつ安定に動作する対数変
換回路及びトランスコンダクターを提供できる。
変換回路及びトランスコンダクターによれば線形入力範
囲及び同相入力電圧が広く、かつ安定に動作する対数変
換回路及びトランスコンダクターを提供できる。
【図１】本発明の第１の実施の形態の対数変換回路の説
明図である。
明図である。
【図２】本発明の第１の実施の形態の対数変換回路の動
作説明図である。
作説明図である。
【図３】本発明の第１の実施の形態の対数変換回路を用
いたトランスコンダクターの入力電圧- 出力電流の特性
図である。
いたトランスコンダクターの入力電圧- 出力電流の特性
図である。
【図４】本発明の第２の実施の形態の対数変換回路の説
明図である。
明図である。
【図５】本発明の第２の実施の形態の対数変換回路の動
作説明図である。
作説明図である。
【図６】本発明の第２の実施の形態の対数変換回路を用
いたトランスコンダクターの入力電圧- 出力電流の特性
図である。
いたトランスコンダクターの入力電圧- 出力電流の特性
図である。
【図７】本発明の第３の実施の形態の対数変換回路の説
明図である。
明図である。
【図８】本発明の第４の実施の形態の対数変換回路の説
明図である。
明図である。
【図９】本発明の第４の実施の形態の対数変換回路の動
作説明図である。
作説明図である。
【図１０】本発明の第４の実施の形態の対数変換回路を
用いたトランスコンダクターの入力電圧- 出力電流の特
性図である。
用いたトランスコンダクターの入力電圧- 出力電流の特
性図である。
【図１１】本発明の第５の実施の形態の対数変換回路の
説明図である。
説明図である。
【図１２】本発明のトランスコンダクターを用いたアク
ティブフィルタの構成図である。
ティブフィルタの構成図である。
【図１３】本発明のトランスコンダクターの構成図であ
る。
る。
【図１４】従来の対数変換回路を示す構成図である。
【図１５】従来の対数変換回路の動作を示す動作説明図
である。
である。
【図１６】従来の対数変換回路を用いたトランスコンダ
クターの入力本発明のトランスコンダクターの入力電圧
- 出力
クターの入力本発明のトランスコンダクターの入力電圧
- 出力
【図１７】従来の対数変換回路の動作を示す動作説明図
である。
である。
【図１８】本発明のトランスコンダクターを示す説明図
である。
である。
【図１９】本発明のトランスコンダクターを示す説明図
である。
である。
１・・・対数変換回路
２・・・逆対数変換回路
１１、１２・・・増幅手段
１３、１４・・・レベルシフト手段
Ｑ１〜Ｑ８・・・トランジスタ
IN+ 、IN- ・・・入力端子
Out+、Qut-・・・対数変数回路の出力端子
I1〜I10 ・・・電流源
Vcc ・・・第１の電源電位点
Vee ・・・第２の電源電位点
R1,R2 ・・・抵抗
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フロントページの続き
(56)参考文献 特開 平６−90127（ＪＰ，Ａ)
特開 平１−177208（ＪＰ，Ａ)
特開 昭61−214811（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03G 11/08
H03F 3/34
H03H 11/04
Claims (9)
- 【請求項１】入力信号を増幅する第１及び第２の増幅手
段と、 前記第１及び第２の増幅手段の出力電圧をそれぞれレベ
ルシフトする第１及び第２のレベルシフト手段と、 前記第１及び第２のレベルシフト手段の出力端にベース
がそれぞれ接続され、エミッタが互いに結合され、コレ
クタから前記第１及び第２の増幅手段にそれぞれ帰還が
施された第１及び第２のトランジスタと、 前記第１及び第２のトランジスタのコレクタ間に配設さ
れたインピーダンス素子と、 前記第１及び第２のトランジスタのベース・エミッタ間
電圧に応じた出力信号を取り出す出力手段とを備えたこ
とを特徴とする対数変換回路。 - 【請求項２】第１及び第２の入力端子がそれぞれ正の入
力端に接続され、正の出力端から負の入力端に帰還経路
を備える第１及び第２の増幅手段と、 前記第１及び第２の増幅手段の負の出力端にベースがそ
れぞれ接続され、エミッタが互いに結合され、コレクタ
から前記第１及び第２の増幅手段の負の入力端に帰還が
施された第１及び第２のトランジスタと、 前記第１及び第２のトランジスタのコレクタ間に接続さ
れたインピーダンス素子と、 前記第１及び第２のトランジスタのベース・エミッタ間
電圧に応じた出力信号を取り出す出力手段とを備えたこ
とを特徴とする対数変換回路。 - 【請求項３】第１及び第２の入力端子がそれぞれ正の入
力端に接続され、正の出力端から負の入力端に帰還経路
を備える第１及び第２の増幅手段と、 前記第１及び第２の増幅手段の負出力の出力電圧をレベ
ルシフトする第１及び第２のレベルシフト手段と、 前記第１及び第２のレベルシフト手段の出力端にベース
がそれぞれ接続され、エミッタが互いに結合され、コレ
クタから前記第１及び第２の増幅手段の負の入力端に帰
還が施された第１及び第２のトランジスタと、 前記第１及び第２のトランジスタのコレクタ間に接続さ
れたインピーダンス素子と、 前記第１及び第２のトランジスタのベース・エミッタ間
電圧に応じた出力信号を取り出す出力手段とを備えたこ
とを特徴とする対数変換回路。 - 【請求項４】ベースが第１及び第２の入力端子にそれぞ
れ接続された第１及び第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
にそれぞれ第１及び第２のレベルシフト手段を介して接
続され、エミッタが互いに結合された第３及び第４のト
ランジスタと、 前記第３及び第４のトランジスタのコレクタ間に接続さ
れたインピーダンス素子と、 前記第１及び第２のトランジスタのコレクタが前記第３
及び第４のトランジスタのベースに接続され、前記第３
及び第４のトランジスタのベース・エミッタ間電圧に応
じた出力信号を取り出す出力手段とを備えたことを特徴
とする対数変換回路。 - 【請求項５】ベースが第１及び第２の入力端子にそれぞ
れ接続された第１及び第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
にそれぞれ第１及び第２のレベルシフト手段を介して接
続され、エミッタが互いに結合された第３及び第４のト
ランジスタと、 前記第３及び第４のトランジスタのコレクタ間に接続さ
れたインピーダンス素子と、 前記第１及び第２のトランジスタのコレクタから前記第
３及び第４のベースに第３及び第４のレベルシフト手段
を介して接続され、前記第３及び第４のトランジスタの
ベース・エミッタ間電圧に応じた出力信号を取り出す出
力手段とを備えたことを特徴とする対数変換回路。 - 【請求項６】ベースが第１及び第２の入力端子にそれぞ
れ接続された第１及び第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
にそれぞれ第１及び第２のレベルシフト手段を介して接
続され、エミッタが互いに結合された第３及び第４のト
ランジスタと、 前記第１及び第２のトランジスタのエミッタ間に接続さ
れたインピーダンス素子と、 前記第１及び第２のトランジスタのコレクタが前記第３
及び第４のトランジスタのベースに接続され、前記第３
及び第４のトランジスタのベース・エミッタ間電圧に応
じた出力信号を取り出す出力手段とを備えたことを特徴
とする対数変換回路。 - 【請求項７】ベースが第１及び第２の入力端子にそれぞ
れ接続された第１及び第２のトランジスタと、 コレクタが前記第１及び第２のトランジスタのエミッタ
にそれぞれ第１及び第２のレベルシフト手段を介して接
続され、エミッタが互いに結合された第３及び第４のト
ランジスタと、 前記第１及び第２のトランジスタのエミッタ間に接続さ
れたインピーダンス素子と、 前記第１及び第２のトランジスタのコレクタから前記第
３及び第４のベースに第３及び第４のレベルシフト手段
を介して接続され、前記第３及び第４のトランジスタの
ベース・エミッタ間電圧に応じた出力信号を取り出す出
力手段とを備えたことを特徴とする対数変換回路。 - 【請求項８】対数変換回路と、差動対により構成される
逆対数変換回路により構成されたトランスコンダクター
において、前記対数変換回路は請求項１乃至７記載の対
数変換回路であることを特徴とするトランスコンダクタ
ー。 - 【請求項９】集積回路上に形成されたトランスコンダク
ターにおいて、前記トランスコンダクターは請求項８記
載のトランスコンダクターであり、前記対数変換回路の
前記インピーダンス素子は集積化された抵抗素子であ
り、前記対数変換回路は集積化された抵抗素子を用いた
第１のバイアス電流発生手段を具備し、前記逆対数変換
回路は集積回路の外部に設けられた抵抗素子を用いた第
２のバイアス電流発生手段を具備することを特徴とする
トランスコンダクター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23797197A JP3367875B2 (ja) | 1997-09-03 | 1997-09-03 | 対数変換回路及びこれを用いたトランスコンダクター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23797197A JP3367875B2 (ja) | 1997-09-03 | 1997-09-03 | 対数変換回路及びこれを用いたトランスコンダクター |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188093A JPH1188093A (ja) | 1999-03-30 |
| JP3367875B2 true JP3367875B2 (ja) | 2003-01-20 |
Family
ID=17023192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23797197A Expired - Fee Related JP3367875B2 (ja) | 1997-09-03 | 1997-09-03 | 対数変換回路及びこれを用いたトランスコンダクター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3367875B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3748371B2 (ja) | 2000-09-14 | 2006-02-22 | 株式会社東芝 | 指数変換回路及びこれを用いた可変利得回路 |
-
1997
- 1997-09-03 JP JP23797197A patent/JP3367875B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1188093A (ja) | 1999-03-30 |
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