JP3355984B2 - 高速撮像装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速（例えば通常
の２倍速や３倍速等）のプログレシブ走査（順次走査）
撮像信号を得ることのできる高速撮像装置に関するもの
である。

【０００２】

【従来の技術】近年、ＥＤＴＶ２の信号源として採用さ
れているプログレシブ走査（順次走査）信号が注目を集
めている。このプログレシブ信号は、高画質（インタレ
ースフリッカがない、垂直解像度，動解像度が高い）、
圧縮効率が高い、パソコンとの整合性がよい等の特徴が
あり、これからのデジタル放送時代に適した方式であ
る。

【０００３】プログレシブ信号を扱う機器としては、す
でに放送用カメラ，ＶＴＲが商品化されておりスイッチ
ャ等その他の放送用機器も開発が進められている。以下
信号源としてのプログレシブ対応カメラについて図１
６，図１７，図１８を用いて説明する。

【０００４】図１６はプログレシブ方式のカメラの構成
を示す回路ブロック図である。図１６において、７０，
７１，７２はプログレシブ撮像信号を出力するＣＣＤ
（チャージ・カップルド・デバイス）、７３，７４，７
５は黒レベル、白レベル等を調整するアナログプロセス
回路、７６，７７，７８はデジタル信号に変換するＡ／
Ｄ変換器、７９，８０，８１はプログレシブ信号をイン
タレース信号に時間伸長し２ラインを同時に出力するフ
ィールドメモリ、１９はガンマ補正、マトリックス、エ
ンハンサ等カメラのメインの処理を施すデジタルプロセ
ス回路、２０はプログレシブの規格に信号を変換するプ
ログレシブエンコード回路、２１はシリアル出力のため
の伝送回路、８２はＣＣＤ駆動回路である。以下簡単の
ためにプログレシブ信号はＰ信号、インタレース信号は
Ｉ信号と記述する。

【０００５】また図１７（ａ），（ｂ）はＣＣＤの動作
説明図、図１８（ａ）〜（ｃ）はＰ信号の信号処理の説
明図である。

【０００６】図１６で、ＣＣＤ７０，７１，７２は時分
割転送を特徴とするＭ−ＦＩＴ（マルチプル・フレーム
インターライン・トランスファー）ＣＣＤであり、Ｐ信
号を出力可能なＣＣＤである。図１７（ａ）に示すよう
に、Ｍ−ＦＩＴＣＣＤは例えばＮＴＳＣ方式対応の場
合、受光部は垂直方向に５００個のＰＤ（フォトダイオ
ード）を持ち、その電荷を転送する垂直ＣＣＤの段数は
従来のＦＩＴＣＣＤと同じ２５０段である。また蓄積部
は従来の倍の５００段である。ここで読み出し及び高速
転送パルスは同図（ｂ）のように、ＶＢＬＫ（垂直ブラ
ンキング）期間内に垂直ＣＣＤ及び蓄積部の不要電荷を
除去するための掃き出しパルスの後、奇数ラインのＰＤ
読み出しパルスにより奇数ラインのＰＤの電荷を垂直Ｃ
ＣＤに読み出し、１回目の高速転送により蓄積部の半分
の段数まで転送する。続いて偶数ラインのＰＤ読み出し
パルスにより偶数ラインのＰＤの電荷を垂直ＣＣＤに読
み出し、２回目の高速転送パルスで奇数ラインのＰＤの
電荷と同様に蓄積部の半分の段数まで転送する。同時に
蓄積部の上半分に蓄積していた奇数ラインのＰＤの電荷
は、蓄積部の下半分の領域まで転送される。その後、図
示していないが水平ブランキング期間のラインシフトパ
ルスで蓄積部の電荷が１ラインずつ水平ＣＣＤへ転送さ
れ、水平走査期間に水平転送パルスにより出力アンプへ
転送される。ラインシフト及び水平転送を通常のインタ
レースの倍の速度で行うことにより１フィールドの映像
期間（１／６０秒）に全てのライン信号が出力され、Ｐ
信号が得られる。

【０００７】このようにして得られたＰ信号はアナログ
プロセス回路７３，７４，７５で黒レベルの調整のため
のブラックバランス処理や、白レベルの調整のためのホ
ワイトバランス処理等が施されＡ／Ｄ変換器７６，７
７，７８へ出力される。Ａ／Ｄ変換器７６，７７，７８
ではＣＣＤ７０，７１，７２が例えば５２万画素ワイド
ＣＣＤであれば、３６ＭＨｚのクロックでデジタル信号
に変換する。次段のフィールドメモリ７９，８０，８１
は時間伸長処理とラインの並び換え処理を行う。これを
簡単に説明する。

【０００８】図１８（ａ）は１フィールド期間を示すＶ
レートパルスであり、この期間に出力されるＣＣＤの信
号は前述したように同図（ｂ）に示す走査線構造にな
る。つまり奇数ラインの信号群が出力された後偶数ライ
ンの信号群が通常の倍の速度で出力される。これを正規
の並びのＰ信号にするには、同図（ｃ）に示すようにフ
ィールドメモリで一度書き込んだ後、奇数ライン偶数ラ
インを交互に読み出すようにすればプログレシブ化が可
能である。ここでは後段の処理の都合上、同図（ｃ）の
下段に示すように各信号をＩ信号系へ時間伸長し、かつ
奇数ラインと偶数ラインの２系統を同時化して出力する
ように読み出す。フィールドメモリ７９，８０，８１か
らはこの２系統の信号をメイン信号Ｒｍ，Ｇｍ，Ｂｍ，
サブ信号Ｒｓ，Ｇｓ，Ｂｓとして出力する。メイン信
号，サブ信号はそれぞれ奇数ラインの信号群か偶数ライ
ンの信号群であり次フィールドでは入れ換るように構成
される。

【０００９】デジタルプロセス回路１９ではガンマ処
理，エンハンサ処理，マトリックス処理等カメラプロセ
スのメインの処理を施し、２系統のＩ信号のメイン信号
（Ｙｍ：輝度信号，Ｐｂｍ、Ｐｒｍ：色差信号），サブ
信号（Ｙｓ：輝度信号，Ｐｂｓ、Ｐｒｓ：色差信号）と
して次段へ出力する。プログレシブエンコード回路２０
ではメイン，サブの２系統の輝度信号，色差信号よりＰ
信号の規格にあった１３．５ＭＨｚレートの輝度メイン
信号Ｙｍ’、輝度サブ信号Ｙｓ’及び６．７５ＭＨｚの
色差信号Ｐｂ’，Ｐｒ’信号に変換し出力する（Ｐｂ，
ＰｒはＩ信号に変換される）。伝送回路２１ではそれら
の信号を所定の信号レートにシリアル化し出力する。

【００１０】ところで高画質なスローモーション画像を
得るために、通常より高速（例えば３倍速）の撮像動作
を行う高速撮像装置が必要とされている。近年はＣＣＤ
もワイドアスペクトで高画素タイプが主流となり、それ
にともないＣＣＤの駆動周波数も高周波数になってきて
いる。故に性能上及び処理の低速化のためにＣＣＤを３
倍速で動作させず、２個のＣＣＤを１．５倍速で動作さ
せ、メモリにより時間変換し３倍速信号を得るような方
式が提案されている。図１９に従来提案されている３倍
速の高速撮像装置の主要部分の構成を示す。

【００１１】図１９で８３，８４は１．５倍速で駆動さ
れるＣＣＤＡ及びＣＣＤＢ、８５、８６は黒レベル、白
レベル等を調整するアナログプロセス回路、８７、８８
はデジタル信号に変換するＡ／Ｄ変換器、８９，９０は
ガンマ補正、マトリックス、エンハンサ等カメラのメイ
ンの処理を施すデジタルプロセス回路、９１，９２，９
３，９４はフィールドメモリＡ１，Ａ２，Ｂ１，Ｂ２、
９５は切り換え回路である。以下、図２０（ａ）〜
（ｍ）を用いて簡単に動作を説明する。

【００１２】図２０（ａ）〜（ｃ）はそれぞれ通常，
１．５倍速，３倍速のＶレートパルスである。ＣＣＤＡ
８３及びＣＣＤＢ８４の読み出しパルスは、同図（ｄ）
及び（ｈ）のように１．５倍速のＶレートに同期する形
で出力される。但しそれぞれのＣＣＤへの読みだしパル
スが３倍速の１フィールド期間分ずれて出力されるの
で、走査されるフィールド期間は同図（ｇ）及び（ｋ）
のようになる。また３倍速の信号では蓄積時間が１／１
８０秒なので、同図（ｅ）及び（ｉ）に示すシャッタパ
ルスがそれぞれのＣＣＤへ出力される。このようにして
得られた１．５倍速の信号はそれぞれアナログプロセス
回路８５，８６で所定の処理が施された後、Ａ／Ｄ変換
器８７，８８で通常のクロックの１．５倍のクロックで
デジタル信号に変換され、デジタルプロセス回路８９，
９０へ出力される。デジタルプロセス回路８９，９０で
はガンマ処理，エンハンサ処理，マトリックス処理等カ
メラプロセスのメインの処理を施し、次段のフィールド
メモリへ出力する。フィールドメモリＡ１（９１），Ａ
２（９２）では同図（ｌ）のように、書き込みと読み出
しを交互に行い、かつ読み出しは書き込みの２倍の速度
で読み出すことにより３倍速の信号を３倍速の１フィー
ルドの期間おきに出力している。フィールドメモリＢ１
（９３），Ｂ２（９４）も同様な処理（同図（ｌ））を
行うことにより、３倍速の信号をフィールドメモリＡ１
（９１），Ａ２（９２）が出力していない期間に出力し
ている。各フィールドメモリの出力信号は切り換え回路
９５で切り換え合成され、同図（ｍ）に示す３倍速出力
信号が得られる。

【００１３】

【発明が解決しようとする課題】ところで、近年注目さ
れているＰ方式においても高画質なスローモーション画
像を提供できる高速撮像装置が強く要望されている。Ｐ
方式の例えば３倍速カメラを実現しようとすると、現在
実用化されている５２万画素ワイドＣＣＤの場合、ＣＣ
Ｄの駆動周波数がＰ方式にするだけで３６ＭＨｚであ
り、これを３倍速で動作させるには１０８ＭＨｚで駆動
させなくてはならい。現在のＣＣＤの最高レベルがＨＤ
やＡＴＶ対応の約７４ＭＨｚ動作のＣＣＤであることを
考慮すればとても性能を出すことは不可能であると共
に、デジタル処理の電力も増大する。

【００１４】また、１．５倍速でＣＣＤを駆動するよう
にすれば、５４ＭＨｚの駆動となりＣＣＤの性能を確保
することは可能であるが、回路系が２系統必要なうえに
フィールドメモリも余分に必要であり、回路規模が増大
する。さらに、従来の高速撮像装置のようにフィールド
単位で２個のＣＣＤの出力信号を切り換えると、ＣＣＤ
やアナログプロセスの特性のばらつきによりフリッカが
目立ち高画質な映像を提供することができない。

【００１５】このようにＰ方式の高速撮像装置を実現す
るには以上の課題を有していた。本発明はかかる点に鑑
み、回路規模及び消費電力の増大を抑え、かつ特に視覚
的に目立つフィールド単位のフリッカの妨害なしにＰ方
式の高速撮像信号を得ることができる高画質な、高速撮
像装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】この課題を解決するため
に、本発明は、色分解光学系でレンズにより映し出され
た光学像をＲｃｈ（赤色），Ｂｃｈ（青色）Ｇｃｈ（緑
色）の３色に分割しさらにそれぞれの色を２分割しメイ
ン系、サブ系として出力する。その各色出力に対応し撮
像信号を得るための６個のＣＣＤとＣＣＤ駆動回路とを
有し、前記メイン系のＲｃｈ，Ｇｃｈ，Ｂｃｈ用ＣＣＤ
とサブ系のＲｃｈ，Ｇｃｈ，Ｂｃｈ用ＣＣＤの信号の読
み出し方を変え、１Ｖ（垂直映像）期間にメイン系の各
ＣＣＤは常にメインライン（奇数ラインまたは偶数ライ
ン）信号のみを出力し、サブ系の各ＣＣＤは常にサブラ
イン（偶数ラインまたは奇数ライン）信号のみを出力す
るように構成したものである。これにより、高画質な高
速プログレシブ撮像信号が得られる。

【００１７】

【発明の実施の形態】本発明の第１の発明は、レンズに
より映し出された光学像をＲｃｈ（赤色），Ｂｃｈ（青
色），Ｇｃｈ（緑色）の３色に分割しさらにそれぞれの
色を２分割しメイン系、サブ系として出力する色分解光
学系と、前記色分解光学系の各色出力に対応し撮像信号
を得るための６個のＣＣＤ（チャージ・カップルド・デ
バイス）と、前記メイン系のＲｃｈ，Ｇｃｈ，Ｂｃｈ用
ＣＣＤとサブ系のＲｃｈ，Ｇｃｈ，Ｂｃｈ用ＣＣＤの信
号の読み出し方を変え、１Ｖ（垂直映像）期間にメイン
系の各ＣＣＤは常にメインライン（奇数ラインまたは偶
数ライン）信号のみを出力し、サブ系の各ＣＣＤは常に
サブライン（偶数ラインまたは奇数ライン）信号のみを
出力するように駆動するＣＣＤ駆動回路とを備え、前記
ＣＣＤ駆動回路を通常の速度より高速で動作させるよう
にしたものであり、色分解光学系で、メイン系のＲｃ
ｈ，Ｇｃｈ、Ｂｃｈ光学像とサブ系のＲｃｈ，Ｇｃｈ，
Ｂｃｈ光学像が得られる。それぞれの出力に対応する６
個のＣＣＤが駆動回路により、１垂直映像期間にメイン
系の各ＣＣＤは常にメインライン信号のみを出力し、サ
ブ系の各ＣＣＤは常にサブライン信号のみを出力するよ
うに駆動される。これにより各色同時にメインライン信
号と、サブライン信号とが得られる作用を有する。

【００１８】本発明の第２の発明は、レンズにより映し
出された光学像をＲｃｈ（赤色），Ｂｃｈ（青色）とメ
イン，サブの２系統のＧｃｈ（緑色）に分割する色分解
光学系と、前記色分解光学系の各色出力に対応し撮像信
号を得るための４個のＣＣＤ（チャージ・カップルド・
デバイス）と、前記Ｒｃｈ，Ｂｃｈ及びメインのＧｃｈ
用のＣＣＤとサブのＧｃｈ用ＣＣＤの信号の読み出し方
を変え、１垂直映像期間にＲｃｈ，Ｂｃｈ及びメインの
Ｇｃｈ用のＣＣＤは常にメインライン（奇数ラインまた
は偶数ライン）信号のみを出力し、サブのＧｃｈ用ＣＣ
Ｄは常にサブライン（偶数ラインまたは奇数ライン）信
号のみを出力するように駆動するＣＣＤ駆動回路と、前
記各ＣＣＤの出力信号をデジタル信号に変換するＡ／Ｄ
変換器と、前記Ａ／Ｄ変換器の出力信号のＲｃｈ及びＢ
ｃｈのメインライン信号からそれぞれのサブライン信号
を生成し同時化して出力するＩ／Ｐ変換垂直フィルタ
と、前記Ａ／Ｄ変換器の出力信号のＧｃｈのメインライ
ン，サブラインの信号に所定の遅延を与え前記Ｉ／Ｐ変
換垂直フィルタの出力信号とタイミングを合わせるため
のディレイ回路とを備え、前記ＣＣＤ駆動回路を通常の
速度より高速で動作させるようにしたものであり、色分
解光学系でＲｃｈ，Ｂｃｈの光学像とメイン，サブの２
系統のＧｃｈ光学像が得られる。それぞれの出力に対応
する４個のＣＣＤが駆動回路により、１垂直映像期間に
Ｒｃｈ，ＢｃｈとメインのＧｃｈ用ＣＣＤは常にメイン
ライン信号のみを出力し、サブのＧｃｈ用ＣＣＤは常に
サブライン信号のみを出力するように駆動される。これ
によりＧｃｈはメインライン信号と、サブライン信号が
同時に得られる。各ＣＣＤ出力信号はＡ／Ｄ変換器でデ
ジタル信号に変換される。またＩ／Ｐ変換垂直フィルタ
によりＲｃｈ及びＢｃｈはメインライン信号からサブラ
インの信号が作成され同時化され出力される。さらにデ
ィレイ回路でＧｃｈのメインライン及びサブラインの信
号はＲｃｈ及びＢｃｈのメインライン信号，サブライン
信号とタイミングが合わされる作用を有する。

【００１９】本発明の第３の発明は、レンズにより映し
出された光学像をＲｃｈ（赤色），Ｂｃｈ（青色）とメ
イン，サブの２系統のＧｃｈ（緑色）に分割する色分解
光学系と、前記色分解光学系の各色出力に対応し撮像信
号を得るための４個のＣＣＤ（チャージ・カップルド・
デバイス）と、前記Ｒｃｈ，Ｂｃｈ用のＣＣＤとメイ
ン，サブのＧｃｈ用のＣＣＤで信号の読み出し方を変
え、１垂直映像期間にＲｃｈ，Ｂｃｈ用のＣＣＤはＰＤ
（フォトダイオード）ミックスによるインタレース信号
をメインライン信号として出力し、メイン，サブのＧｃ
ｈ用ＣＣＤは常に片方のラインを捨て、メイン用ＣＣＤ
がメインライン（奇数ラインまたは偶数ライン）信号の
みを、サブ用ＣＣＤがサブライン（偶数ラインまたは奇
数ライン）信号のみを出力するように駆動するＣＣＤ駆
動回路と、前記各ＣＣＤの出力信号をデジタル信号に変
換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力信号の
Ｒｃｈ及びＢｃｈのメインライン信号からそれぞれのサ
ブライン信号を生成し同時化して出力するＩ／Ｐ変換垂
直フィルタと、前記Ａ／Ｄ変換器の出力信号のＧｃｈの
メインライン，サブラインの信号に所定の遅延を与え前
記Ｉ／Ｐ変換垂直フィルタ出力信号とタイミングを合わ
せるためのディレイ回路とを備え、前記ＣＣＤ駆動回路
を通常の速度より高速で動作させようにしたものであ
り、色分解光学系でＲｃｈ，Ｂｃｈの光学像とメイン，
サブの２系統のＧｃｈ光学像が得られる。それぞれの出
力に対応する４個のＣＣＤが駆動回路により、１垂直映
像期間にＲｃｈ，ＢｃｈのＣＣＤはＰＤミックスによる
インタレース信号がメインライン信号として出力され、
メインのＧｃｈ用ＣＣＤは常にメインライン信号のみを
出力し、サブのＧｃｈ用ＣＣＤは常にサブライン信号の
みを出力するように駆動される。これによりＧｃｈはメ
インライン信号と、サブライン信号が同時に得られる。
各ＣＣＤ出力信号はＡ／Ｄ変換器でデジタル信号に変換
される。またＩ／Ｐ変換垂直フィルタによりＲｃｈ及び
Ｂｃｈはメインライン信号からサブラインの信号が作成
され同時化され出力される。さらにディレイ回路でＧｃ
ｈのメインライン及びサブラインの信号はＲｃｈ及びＢ
ｃｈのメインライン信号，サブライン信号とタイミング
が合わされるという作用を有する。

【００２０】本発明の第４の発明は、レンズにより映し
出された光学像をＲｃｈ（赤色）とＢｃｈ（青色）を含
む色光と、とＧｃｈ（緑色）の２つに分割し、さらにそ
れぞれの色光をメイン，サブの２系統に分割する色分解
光学系と、前記色分解光学系のＲｃｈとＢｃｈを含む色
光出力に対応して撮像信号を得るため画素毎に交互にＲ
ｃｈとＢｃｈの色光を通すストライプ状のフィルタを備
えた２個のＣＣＤ（チャージ・カップルド・デバイス）
と、前記色分解光学系のＧｃｈの色光に対応して撮像信
号を得るための通常のＣＣＤ２個と、前記メイン系のＲ
ｃｈとＢｃｈを含む色光用並びにＧｃｈの色光用ＣＣＤ
と前記サブ系のＲｃｈとＢｃｈを含む色光用並びにＧｃ
ｈの色光用ＣＣＤで信号の読み出し方を変え、１垂直映
像期間にメイン系の各ＣＣＤは常にメインライン（奇数
ラインまたは偶数ライン）信号のみを出力し、サブ系の
各ＣＣＤは常にサブライン（偶数ラインまたは奇数ライ
ン）信号のみを出力するように駆動するＣＣＤ駆動回路
と、前記ＲｃｈとＢｃｈを含む色光のメイン及びサブ用
のＣＣＤの出力信号をそれぞれ画素毎に分割しＲｃｈの
画素データ及びＢｃｈの画素データを並列に同時化して
メインのＲｃｈ，Ｂｃｈ及びサブのＲｃｈ，Ｂｃｈ画素
データを出力する画素分割回路と、前記各画素分割回路
の出力信号をデジタル信号に変換するＡ／Ｄ変換器と、
前記Ｇｃｈの色光用メイン，サブのＣＣＤ出力信号をそ
れぞれデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ
／Ｄ変換されたメインのＲｃｈ，Ｂｃｈ及びサブのＲｃ
ｈ，Ｂｃｈ画素データのクロックレートを前記Ａ／Ｄ変
換されたＧｃｈの色光用メイン，サブのＣＣＤ出力信号
データのクロックレートに合わせるためのクロックアッ
プレート回路と、前記Ｇｃｈ用のＡ／Ｄ変換器の出力信
号のタイミングを前記クロックアップレート回路の各出
力信号のタイミングに合わせるためのディレイ回路とを
備え、前記ＣＣＤ駆動回路を通常の速度より高速で動作
させるようにしたものであり、色分解光学系でメイン，
サブ２系統のＲｃｈとＢｃｈを含む光学像とメイン，サ
ブの２系統のＧｃｈ光学像が得られる。ＲｃｈとＢｃｈ
を含む光学像に対しては画素毎に交互にＲｃｈとＢｃｈ
の色光を通すストライプ状のフィルタを備えたＣＣＤに
より、ＲｃｈとＢｃｈの画素データが交互に得られる。
この画素データは画素分割回路により、メイン，サブ系
でそれぞれＲｃｈのデータとＢｃｈのデータに分割され
る。またＲｃｈとＢｃｈを含む光学像に対するメイン，
サブ及びＧｃｈのメイン，サブのそれぞれの出力に対応
する４個のＣＣＤは駆動回路により、１垂直映像期間に
メイン系の各ＣＣＤは常にメインライン信号のみを出力
し、サブ系の各ＣＣＤは常にサブライン信号のみを出力
するように駆動される。画素分割されたＲｃｈとＢｃｈ
のメイン，サブの信号及びＧｃｈのメイン，サブの信号
はＡ／Ｄ変換器でデジタル信号に変換され、クロックア
ップレート回路でＲｃｈ及びＢｃｈの信号はＧｃｈの信
号のデータレートに合わせられる。またＧｃｈの信号に
はディレイ回路でＲｃｈ及びＢｃｈの信号のタイミング
に合わせられるという作用を有する。

【００２１】本発明の第５の発明は、上記第４の発明に
加え、クロックアップレート回路が、入力されるＲｃｈ
とＢｃｈの画素データをそれぞれのデータのクロックレ
ートの２倍のクロックでサンプリングし、さらにＲＣｈ
とＢｃｈの空間的サンプリング位置に合った位相に合わ
せるためのディレイフリップフロップと、前記空間的サ
ンプリング位置に合った位相のＲｃｈとＢｃｈの信号を
加算する加算器と、前記加算器の出力信号の高域成分
で、前記ＲＣｈとＢｃｈの空間的サンプリング位置に合
った位相のＲｃｈとＢｃの高域成分を置き換える高域置
換回路を備えるものであり、クロックアップレート回路
のディレイフリップフロップでＲｃｈ及びＢｃｈの空間
的位相が合わせられ、それらの信号が加算器で加算さ
れ、高域置換回路において加算信号の高域成分でＲｃｈ
及びＢｃｈの高域成分が置き換えられる作用を有する。

【００２２】本発明の第６の発明は、上記第４の発明に
加え、画素毎に交互にＲｃｈとＢｃｈの色光を通すスト
ライプ状のフィルタを備えたメイン及びサブ用の２個の
ＣＣＤを、空間的に水平方向へ１画素ずらして配置し、
Ｇｃｈのメイン用ＣＣＤとサブ用ＣＣＤについても空間
的に水平方向へ０．５画素ずらして配置するようにし、
クロックアップレート回路及び、ディレイ回路が、メイ
ン用ＣＣＤとサブ用ＣＣＤの空間的位相を合わせるため
の位相補償回路を備えるものであり、画素毎に交互にＲ
ｃｈとＢｃｈの色光を通すストライプ状のフィルタを備
えたメイン及びサブ用の２個のＣＣＤが、空間的に水平
方向へ１画素ずらして配置される。Ｇｃｈについても、
メイン及びサブ用の２個のＣＣＤが、空間的に水平方向
へ０．５画素ずらして配置される。さらにクロックアッ
プレート回路の位相補償回路で、Ｒｃｈ，Ｂｃｈのメイ
ンとサブの空間的サンプリング位置の位相合わせが、及
びディレイ回路でＧｃｈのメインとサブの空間的サンプ
リング位置の位相合わせがそれぞれ行われるという作用
を有する。

【００２３】以下、本発明の実施の形態について図面を
用いて説明する。 （実施の形態１）図１は本発明の実施の形態１による高
速撮像装置の回路構成を示すブロック図である。図１に
おいて、１はＲｃｈのメイン用ＣＣＤ、２はＲｃｈのサ
ブ用ＣＣＤ、３はＧｃｈのメイン用ＣＣＤ、４はＧｃｈ
のサブ用ＣＣＤ、５はＢｃｈのメイン用ＣＣＤ、６はＢ
ｃｈのサブ用ＣＣＤであり、すべてＭ−ＦＩＴＣＣＤで
ある。７〜１２は黒レベル，白レベル等を調整するアナ
ログプロセス回路、１３〜１８はデジタル信号に変換す
るＡ／Ｄ変換器、１９はガンマ補正、マトリックス補
正、エンハンサ等カメラのメインの処理を施すデジタル
プロセス回路、２０はプログレシブの規格に信号を変換
するプログレシブエンコード回路、２１はシリアル出力
のための伝送回路、２２はＣＣＤ駆動回路である。

【００２４】以上のように構成された本発明の実施の形
態１の高速撮像装置について、図２及び図３を用いて説
明する。図２（ａ），（ｂ）は図１の各メイン系ＣＣＤ
とサブ系のＣＣＤの読み出しパルス、及び高速転送パル
スの動作説明図であり、図３（ａ）〜（ｇ）は３倍速動
作の説明図である。

【００２５】図１の各ＣＣＤには、図示していない色分
解光学系からＲ，Ｇ，Ｂの色光が２分割され、それぞれ
メイン，サブの２系統として光学像が入力される。メイ
ン系の各ＣＣＤ１，３，５と、サブ系の各ＣＣＤ２，
４，６はＣＣＤ駆動回路２２によりそれぞれ図２
（ａ），（ｂ）に示す読み出しパルス及び転送パルスが
与えられる。つまりメイン系のＣＣＤでは、奇数画素の
ＰＤが読み出された後、２回の高速転送パルスにより、
蓄積部の下半分の領域まで転送される。その後、映像期
間の水平ブランキング期間のラインシフトパルスで１ラ
インずつ水平ＣＣＤへ転送され、水平転送パルスにより
水平走査に同期して読み出される。また偶数画素のＰＤ
信号は２回高速転送の後に垂直ＣＣＤに読み出されるの
で、次のＶＢＬＫ期間の掃き出しパルスにより掃き捨て
られる。一方サブ系のＣＣＤはメイン系のＣＣＤと読み
出しパルスの位置が逆になっており、偶数画素のＰＤ信
号が読み出され、奇数画素のＰＤ信号が捨てられる。こ
こで図３の（ｄ）及び（ｆ）のように例えばＧｃｈのメ
インＣＣＤ３及びサブＣＣＤ４を、１／１８０秒毎に図
２の読み出しパルスを供給し、走査線の走査速度が１／
９０秒のＶレートに対応するようにすれば、１．５倍速
の駆動で同図（ｅ）及び（ｇ）の走査線構造の実線部分
が得られる。（読み出しパルスを正規のものにし、１．
５倍速で駆動すれば同図（ｅ）及び（ｇ）の実線と点線
の組み合わせた走査線構造となる。）つまり、Ｇｃｈメ
インＣＣＤからはメインライン（奇数ライン）のみが、
ＧｃｈサブＣＣＤからはサブライン（偶数ライン）のみ
が出力される。Ｒｃｈ，Ｂｃｈについても全く同様であ
る。これらの信号はこの後、アナログプロセス回路７〜
１２、Ａ／Ｄ変換器１３〜１８、デジタルプロセス回路
１９，プログレシブエンコード回路２０，伝送回路２１
で各処理が施されるが、それらの動作は図１６の従来例
と全く同様であり、その説明は省略する。本実施の形態
１が従来例と違うところは、並列化するための並び換え
のフィールドメモリが不要であること、かつ３倍速の信
号を得るのにライン単位でＣＣＤの出力を切り換え、フ
ィールド単位では切り換えていない点である。

【００２６】このように本発明の実施の形態１によれ
ば、回路規模を削減できると共に、従来のフィールド単
位のフリッカを防止でき高画質な高速撮像信号を得る特
有の効果がある。

【００２７】（実施の形態２）図４は本発明の実施の形
態２による高速撮像装置の回路構成を示すブロック図で
ある。

【００２８】図４で１はＲｃｈのメイン用ＣＣＤ、３は
Ｇｃｈのメイン用ＣＣＤ、４はＧｃｈのサブ用ＣＣＤ、
５はＢｃｈのメイン用ＣＣＤであり、すべてＭーＦＩＴ
ＣＣＤである。７，９，１０，１１は黒レベル，白レベ
ル等を調整するアナログプロセス回路、１３，１５，１
６，１７はデジタル信号に変換するＡ／Ｄ変換器、２
３，２６はメイン系の信号からサブ系の信号を生成し、
同時化して出力するＩ／Ｐ変換垂直フィルタ、２４，２
５はタイミング調整用のディレイ回路、１９はガンマ補
正、マトリックス補正、エンハンサ等カメラのメインの
処理を施すデジタルプロセス回路、２０はプログレシブ
の規格に信号を変換するプログレシブエンコード回路、
２１はシリアル出力のための伝送回路、２７はＣＣＤ駆
動回路である。

【００２９】以上のように構成された本発明の実施の形
態２の高速撮像装置の動作について図５を用いて説明す
る。図５は、図４のＩ／Ｐ変換垂直フィルタ２３，２６
及びディレイ回路２４，２５の内部構成を示すブロック
図である。図５で２８，２９，３０，３６，３７，３
８，３９はラインメモリ、３１，３２，３３，３４は任
意の係数を信号に乗ずる乗算器、３５は加算器である。
図４でデジタルプロセス回路１９，プログレシブエンコ
ード回路２０及び伝送回路２１は従来例とまったく同様
な回路でありその動作説明は省略する。

【００３０】本実施の形態において、図４の各ＣＣＤに
は、図示していない色分解光学系からＲ，Ｂの光学像
と、２分割されたＧｃｈのメイン，サブの２系統の光学
像が入力される。各ＣＣＤは、駆動回路２７により第１
の実施例と同様な駆動が施される。つまりメイン系のＣ
ＣＤ１，３，５からはメインライン（奇数ライン）のみ
が、サブ系のＣＣＤ４からはサブライン（偶数ライン）
のみが通常の速度の１．５倍速で出力される。これらの
信号は、アナログプロセス回路７，９，１０，１１で所
定の処理が施された後、Ａ／Ｄ変換器１３，１５，１
６，１７でデジタル信号に変換される。この時点で実施
の形態１と違うのは、Ｇｃｈに関してはメインライン，
サブラインの２系統の信号があるが、Ｒｃｈ，Ｂｃｈに
関してはメインラインのみになっている点である。Ｐ信
号の処理を行うためには、同時化され、かつインターレ
ース系に時間伸長されたメイン及サブの２系統の信号が
必要であり、Ｒｃｈ，Ｂｃｈはサブの信号を作成する必
要がある。

【００３１】この動作を行うのが、Ｉ／Ｐ変換垂直フィ
ルタ２３，２６である。図５に示すＩ／Ｐ変換垂直フィ
ルタ２３，２６の内部構成で、Ｒｏｄｄ（Ｒｍ）入力及
びＢｏｄｄ（Ｂｍ）はそれぞれＲｃｈ，Ｂｃｈのメイン
ラインの入力信号である。本来Ｉ／Ｐ変換を行うために
は、入力メインライン（奇数ライン）をＩ系からＰ系へ
時間圧縮し、圧縮された入力ライン間に作成されるサブ
ライン（偶数ライン）を０挿入する形でＰ信号とし、こ
の信号を複数のラインメモリに入力し、その出力信号に
重み付けして加算することにより、メインラインに垂直
フィルタをかけ、サブラインの信号を得る。またメイン
ラインにはフィルタが掛からないような係数を選択すれ
ばそのままの信号が出力される。本実施の形態の場合、
Ｉ系のメインラインからＩ系のメインライン及びサブラ
インを並列化して出力すればいいので、図５に示すよう
に例えばＩ系で４タップのフィルタの場合、Ｉ系で動作
するラインメモリ２８，２９，３０のそれぞれの入力，
出力信号に所望の特性を出す係数Ｋ１〜Ｋ４を乗算器３
４，３３，３２，３１で掛けてその信号を加算器３５で
加算することにより、サブラインを得ている。メインラ
インはタイミングを合わせるため、ラインメモリ２９の
出力よりとる。またディレイ回路２４，２５はＩ系で動
作するラインメモリ３６，３７及び３８，３９より構成
されており、これによりＩ／Ｐ変換垂直フィルタのディ
レイにＧｃｈのメインライン，サブラインを合わせてい
る。このようにして、Ｒｃｈ，Ｇｃｈ，Ｂｃｈのメイン
ライン，サブラインを得ることができ、Ｐ信号の処理が
可能となる。

【００３２】本実施の形態２が従来例と違うところは、
実施の形態１と同様に並列化するための並び換えのフィ
ールドメモリが不要であること、かつ３倍速の信号を得
るのにライン単位でＣＣＤの出力を切り換え、フィール
ド単位では切り換えていない点である。また実施の形態
１に比べＣＣＤが４個で高速撮像装置が実現できる。

【００３３】このように本実施の形態によれば、回路規
模をさらに削減できると共に、従来のフィールド単位の
フリッカを防止でき高画質な高速撮像信号を得る特有の
効果がある。

【００３４】（実施の形態３）図６は本発明の実施の形
態３による高速撮像装置の回路構成を示すブロック図で
ある。

【００３５】図６で４０はＲｃｈのメイン用ＣＣＤ、３
はＧｃｈのメイン用ＣＣＤ、４はＧｃｈのサブ用ＣＣ
Ｄ、４１はＢｃｈのメイン用ＣＣＤであり、すべてＭー
ＦＩＴＣＣＤである。７，９，１０，１１は黒レベル，
白レベル等を調整するアナログプロセス回路、１３，１
５，１６，１７はデジタル信号に変換するＡ／Ｄ変換
器、４２，４５はメイン系の信号からサブ系の信号を生
成し、同時化して出力するＩ／Ｐ変換垂直フィルタ、４
３，４４はタイミング調整用のディレイ回路、１９はガ
ンマ補正、マトリックス補正、エンハンサ等カメラのメ
インの処理を施すデジタルプロセス回路、２０はプログ
レシブの規格に信号を変換するプログレシブエンコード
回路、２１はシリアル出力のための伝送回路、４６はＣ
ＣＤ駆動回路である。

【００３６】以上のように構成された本発明の実施の形
態３の高速撮像装置の動作について図７，図８を用いて
説明する。図７（ａ），（ｂ）はＰＤ（フォトダイオー
ド）ミックスの動作説明図、図８（ａ）〜（ｉ）は本実
施の形態の３倍速動作の説明図である。図６でデジタル
プロセス回路１９，プログレシブエンコード回路２０及
び伝送回路２１は従来例とまったく同様な回路でありそ
の動作説明は省略する。また、４２，４５のＩ／Ｐ変換
垂直フィルタ及び４３，４４のディレイ回路も、本発明
の実施の形態２とまったく同様な回路であり、その詳し
い動作説明は省略する。

【００３７】本実施の形態において図６の各ＣＣＤに
は、図示していない色分解光学系からＲ，Ｂの光学像
と、２分割されたＧｃｈのメイン，サブの２系統の光学
像が入力される。各ＣＣＤは、駆動回路４６によりＲｃ
ｈのＣＣＤ４０及びＢｃｈのＣＣＤ４１がＰＤミックス
されたメインラインの信号を通常Ｉ動作の速度の３倍速
で出力するように動作し（インタレース動作）、Ｇｃｈ
のメイン及びサブ用のＣＣＤは実施の形態１と同様な駆
動が施される。つまりＧｃｈのメイン系ＣＣＤ３からは
メインライン（奇数ライン）のみが、サブ系のＣＣＤ４
からはサブライン（偶数ライン）のみが通常Ｐ動作の速
度の１．５倍速で出力される。これらの信号は、アナロ
グプロセス回路７，９，１０，１１で所定の処理が施さ
れた後、Ａ／Ｄ変換器１３，１５，１６，１７でデジタ
ル信号に変換される。さらにＩ／Ｐ変換垂直フィルタ４
２，４５でＲｃｈ，ＢｃｈはＰＤミックスされたメイン
ラインの信号から、サブラインの信号を作成し、メイン
ラインと同時化して出力する。Ｇｃｈのメイン，サブラ
インの信号はディレイ回路４３，４４でタイミングが合
わされる。

【００３８】ＰＤミックスとは図７の（ｂ）に示すよう
に、奇数画素，偶数画素のＰＤ読み出しパルスが掃き出
しパルス後ほぼ同タイミングで与えられ、ＰＤの全電荷
を垂直ＣＣＤに読み出した後、同図（ａ）に示すように
隣接する２ラインの画素データがミックスされることを
いう。このミックスされるペアのラインはフィールド毎
に入れ換わる。本実施の形態３の場合、ＲｃｈとＢｃｈ
のＣＣＤがこの駆動をされる。図８は本実施の形態３に
おける３倍速動作の説明図であるが、Ｒｃｈ，Ｂｃｈの
ＣＣＤの読み出しパルスは同図（ｄ）のように１／１８
０秒毎にＰＤミックスの読み出しがされる。これはイン
タレース動作での３倍速動作となる。故に出力される走
査線構造は同図（ｅ）のようになる。つまりフィールド
毎にメインラインは奇数ラインと偶数ラインが入れ換わ
る。一方Ｇｃｈのメイン用ＣＣＤ及びサブ用ＣＣＤは前
述したように、同図（ｆ），（ｈ）のような読み出しパ
ルスで、片方のラインの信号が捨てられるため、同図
（ｇ），（ｉ）のような出力走査線構造となる。

【００３９】本実施の形態が従来例と違うところは、実
施の形態１，２と同様に並列化するための並び換えのフ
ィールドメモリが不要であること、かつ３倍速の信号を
得るのにライン単位でＣＣＤの出力を切り換え、フィー
ルド単位では切り換えていない点である。また実施の形
態２に比べＲｃｈ，Ｂｃｈの垂直解像度はＰＤミックス
の関係上劣化するが、扱える信号量が倍となり、感度，
Ｓ／Ｎが向上する。

【００４０】このように本実施の形態によれば、回路規
模をさらに削減できると共に、従来のフィールド単位の
フリッカを防止でき、かつＲｃｈ，ＢｃｈについてもＣ
ＣＤを２個ずつ使用したときと同等の信号量を得ること
ができ、高画質な高速撮像信号を得る特有の効果があ
る。

【００４１】（実施の形態４）図９は本発明の実施の形
態４による高速撮像装置の回路構成を示すブロック図で
ある。

【００４２】図９で４７はＲｃｈ及びＢｃｈ色光のメイ
ン用ＣＣＤ、３はＧｃｈのメイン用ＣＣＤ、４はＧｃｈ
のサブ用ＣＣＤ、４８はＲｃｈ及びＢｃｈ色光のサブ用
ＣＣＤであり、すべてＭーＦＩＴＣＣＤである。４９，
５０はＲｃｈ及びＢｃｈの色光のメイン用及びサブ用の
ＣＣＤ４７，４８の画素出力データを分割する画素分割
回路、５１，５２，９，１０，５３，５４は黒レベル，
白レベル等を調整するアナログプロセス回路、５５，５
６，１５，１６，５７，５８はデジタル信号に変換する
Ａ／Ｄ変換器、５９，６２はデータのクロックレートを
上げるためのクロックアップレート回路、６０，６１は
タイミング調整用のディレイ回路、１９はガンマ補正、
マトリックス補正、エンハンサ等カメラのメインの処理
を施すデジタルプロセス回路、２０はプログレシブの規
格に信号を変換するプログレシブエンコード回路、２１
はシリアル出力のための伝送回路、６３はＣＣＤ駆動回
路である。

【００４３】以上のように構成された本発明の実施の形
態４の高速撮像装置の動作について図１０及び図１１を
用いて説明する。図１０（ａ）〜（ｋ）は図９の画素分
割回路４９，５０、クロックアップレート回路５９，６
２及びディレイ回路６０，６１の動作説明図である。ア
ナログプロセス回路５１，５２，９，１０，５３，５
４，デジタルプロセス回路１９，プログレシブエンコー
ド回路２０及び伝送回路２１は従来例とまったく同様な
回路でありその動作説明は省略する。

【００４４】本実施の形態において図９の各ＣＣＤに
は、図示していない色分解光学系によりＲｃｈ（赤色）
とＢｃｈ（青色）を含む色光と、Ｇｃｈ（緑色）の２つ
に分割され、さらにそれぞれの色光がメイン，サブの２
系統に分割された光学像が入力される。ＲｃｈとＢｃｈ
を含む色光出力には、画素毎に交互にＲｃｈとＢｃｈの
色光を通すストライプ状のフィルタを備えたＣＣＤが備
えられている。

【００４５】駆動回路６３によりメイン系のＣＣＤ４
７，３と、サブ系のＣＣＤ４，４８で駆動の仕方が変え
られる。駆動の仕方は本発明の実施の形態１と同様であ
り、メイン系のＣＣＤ４７，３はメインライン（奇数ラ
イン）のみを、サブ系のＣＣＤ４，４８はサブライン
（偶数ライン）のみを出力するように駆動される。

【００４６】Ｈレートでの各信号の状態は、Ｒｃｈ，Ｂ
ｃｈのメインの色光用ＣＣＤ４７が図１０（ｂ）のよう
に２ｆｃｋレート（２ｆｃｋは、ＣＣＤ駆動周波数とす
る。）でＲｃｈの画素と、Ｂｃｈの画素を交互に出力す
る。画素分割回路４９は同図（ｃ）のようにＲｃｈとＢ
ｃｈの画素データを並列化しｆｃｋレートで次段へ出力
する。クロックアップレート回路５９は同図（ｄ）に示
すようにＡ／Ｄ変換された画素分割データをＣＣＤの駆
動周波数のクロックレートの２ｆｃｋへクロックアップ
する。図中網掛け部がクロックアップで作成されたデー
タである。同様にＲｃｈ，Ｂｃｈのサブの色光用ＣＣＤ
４８が図１０（ｅ）のように２ｆｃｋレートでＲｃｈの
画素と、Ｂｃｈの画素を交互に出力する。画素分割回路
５０は同図（ｆ）のようにＲｃｈとＢｃｈの画素データ
を並列化しｆｃｋレートで次段へ出力する。クロックア
ップレート回路６２は同図（ｇ）に示すようにＡ／Ｄ変
換された画素分割データをＣＣＤの駆動周波数のクロッ
クレートの２ｆｃｋへクロックアップする。図中網掛け
部がクロックアップで作成されたデータである。ディレ
イ回路６０，６１はＧｃｈのメインＣＣＤ３及びサブＣ
ＣＤ４の出力（同図（ｈ）及び（ｊ））を、クロックア
ップレート回路５９，６２のＲｃｈ及びＢｃｈの画素デ
ータ出力のタイミングと合わせる（同図（ｉ）及び
（ｋ））。

【００４７】このようにして、Ｒｃｈ，Ｇｃｈ，Ｂｃｈ
のそれぞれメイン，サブのデータが得られ次段のデジタ
ルプロセス回路１９へ入力される。この後の処理は従来
例と同様な処理が行われる。

【００４８】Ｒｃｈ，Ｂｃｈの水平周波数特性は、画素
分割されているので、図１１に示す網掛け部のような帯
域制限を行う必要がある。このようにすれば折り返し成
分が混入することはない。

【００４９】本実施の形態が従来例と違うところは、実
施の形態１〜３と同様に並列化するための並び換えのフ
ィールドメモリが不要であること、かつ３倍速の信号を
得るのにライン単位でＣＣＤの出力を切り換え、フィー
ルド単位では切り換えていない点である。また実施の形
態２，３に比べＩ／Ｐ変換垂直フィルタを使用しない
分、Ｒｃｈ，ＢｃｈもＧｃｈと同様の垂直解像度が得ら
れる。

【００５０】このように本実施の形態によれば、回路規
模をさらに削減できると共に、従来のフィールド単位の
フリッカを防止でき、かつＲｃｈ，ＢｃｈについてもＧ
ｃｈと同様の垂直解像度を得ることができ、高画質な高
速撮像信号を得る特有の効果がある。

【００５１】（実施の形態５）次に本発明の実施の形態
５を図１２〜図１４を用いて説明する。図１２は図９に
示す実施の形態４の、クロックアップレート回路５９，
６２の内部構成を示すブロック図である。図１２で、６
４，６５，６６はディレイフリップフロップ、６７は加
算器、６８，６９は加算器６７の出力信号で、Ｒｃｈ，
Ｂｃｈの高域成分を置き換える高域置換回路である。図
１２のクロックアップレート回路５９，６２に入力され
るＲｃｈ，Ｂｃｈの信号はディレイフリップフロップ６
４，６５，６６により２ｆｃｋレートで再サンプリング
され、かつそれぞれＲｃｈとＢｃｈの空間的位相に合わ
せられる。ＲｃｈとＢｃｈの画素は相互に他を補間する
かたちになっているので、空間的位相を合わせて加算す
れば所謂画素ずらし効果により、無彩色時にそれぞれの
画素のサンプリングによる折り返し成分をキャンセルで
きる。図１３（ａ）はＲｃｈ，Ｂｃｈの信号帯域を網掛
け部としたときのＲｃｈとＢｃｈの折り返し成分を示し
ている。加算器６７の出力信号は同図（ｂ）のようにな
り、信号帯域への折り返し成分はキャンセルされる。高
域置換回路６８，６９の周波数特性を同図（ｃ）に示す
ような特性とすれば、前記加算信号によりＲｃｈ，Ｂｃ
ｈの高域成分が置き換えられ、同図（ｄ）に示す周波数
特性となる。低域に若干折り返し成分が残るが、特に視
覚的に目立つサンプリング周波数（ｆｃｋ）付近の折り
返し成分はなくなる。

【００５２】なお本実施の形態において、ＣＣＤ駆動の
仕方や他の処理は実施の形態４と同様である。

【００５３】また図１４（ａ）に示すように、Ｒｃｈ，
Ｂｃｈの信号帯域（網掛け部）をさらに拡大すると、折
り返し成分は１次の折り返し成分だけでなく、２次の折
り返し成分も混入してくる。この場合Ｒｃｈ，Ｂｃｈの
加算信号は同図（ｂ）のようになり、２次の折り返し成
分が残る。高域置換特性を同図（ｃ）とすれば、高域置
換されたＲｃｈ，Ｂｃｈの周波数特性は同図（ｄ）のよ
うになり、サンプリング周波数（ｆｃｋ）付近の１次の
折り返し成分はなくなるが２次の折り返し成分が残留し
ている。この２次の折り返し成分は、ＧｃｈとＲｃｈも
しくはＢｃｈを空間的に半画素ずらし、Ｇｃｈと、Ｒｃ
ｈ，Ｂｃｈの加算信号との画素ずらし効果により除去す
ることができる。この処理は、次段のデジタルプロセス
回路１９で例えば高帯域の輝度信号を作成するとき、ク
ロックを４ｆｃｋレートまで上げ、Ｇｃｈ＋０．５×
（Ｒｃｈ＋Ｂｃｈ）の演算を行えばよい。

【００５４】この信号でＲｃｈ，Ｇｃｈ，Ｂｃｈの各信
号の高域成分を置き換えることで２次の折り返し成分も
除去できる。

【００５５】本実施の形態が従来例と違うところは、実
施の形態１〜４と同様に並列化するための並び換えのフ
ィールドメモリが不要であること、かつ３倍速の信号を
得るのにライン単位でＣＣＤの出力を切り換え、フィー
ルド単位では切り換えていない点である。また実施の形
態２，３に比べＩ／Ｐ変換垂直フィルタを使用しない
分、Ｒｃｈ，ＢｃｈもＧｃｈと同様の垂直解像度が得ら
れる。また実施の形態４に比べ、クロックアップレート
回路５９，６２にＲｃｈとＢｃｈによる高域置換処理を
行う高域置換回路６８，６９を設けることによりＲｃｈ
とＢｃｈの水平帯域を広げることができる。

【００５６】このように本実施の形態によれば、回路規
模を削減できると共に、従来のフィールド単位のフリッ
カを防止できる。またＲｃｈ，ＢｃｈについてもＧｃｈ
と同様の垂直解像度を得ることができると共に、Ｒｃｈ
とＢｃｈの水平帯域の減少を防ぐことができ、高画質な
高速撮像信号を得る特有の効果がある。

【００５７】（実施の形態６）次に本発明の実施の形態
６による高速撮像装置について、図１５を用いて説明す
る。本実施の形態の回路構成は、実施の形態４もしくは
実施の形態５と同様であるが、図１５（ａ），（ｂ）及
び（ｆ），（ｇ）に示すように、Ｇｃｈのメイン系のＣ
ＣＤ３とサブ系のＣＣＤ４を半画素ピッチずらして配置
し、Ｒｃｈ，Ｂｃｈのメイン用のＣＣＤ４７とＲｃｈ，
Ｂｃｈのサブ用のＣＣＤ４８を１画素ピッチずらして配
置する。各ＣＣＤの出力信号はＧｃｈのメイン及びサブ
が同図（ｃ），（ｄ）のようになり、Ｒｃｈ，Ｂｃｈ用
のメイン及びサブが同図（ｈ），（ｉ）のようになる。
それぞれ２ｆｃｋレートのデータである。Ｒｃｈ，Ｂｃ
ｈの方はその後画素分割回路で画素分割と同時化が行わ
れ、同図（ｊ）のようにｆｃｋレートのデータとなる。
ここで本実施の形態の場合は、各メイン及びサブのＣＣ
Ｄが空間的にずらされて配置されているので、その空間
的サンプリング位置に合った位相にあわせるため、Ｒｃ
ｈ，Ｂｃｈについてはクロックアップレート回路５９、
６２の位相補償回路で同図（ｋ）のような位相関係にな
るように、例えばサブ側に１クロック（２ｆｃｋ）ディ
レイさせるためのディレイフリップフロップを１段多く
もつ。またＧｃｈについてはディレイ回路６０，６１で
同図（ｅ）のような位相関係になるように、例えばサブ
側に１クロック（４ｆｃｋ）ディレイさせるためのディ
レイフリップフロップを１段多くもつ。もちろんディレ
イ回路６０，６１のＧｃｈ出力はＲｃｈ及びＢｃｈの信
号とのタイミングは合わせて出力する。

【００５８】なお本実施の形態において、ＣＣＤ駆動の
仕方や他の処理は実施の形態４と同様である。

【００５９】ところでＰ信号を出力する撮像装置におい
ても同時にＩ信号の出力を備えている。Ｉ信号の生成方
法はＰ信号形態のメインラインとサブラインを例えばデ
ジタルプロセス回路で加算することで得ている。本実施
の形態の場合以上説明したような信号を出力することに
より、デジタルプロセス回路１９でメイン系の信号とサ
ブ系の信号が加算されると、ＣＣＤのサンプリング周波
数までの帯域を持った信号でも相互の画素データが他の
データを補間し所謂画素ずらし効果により、１次の折り
返し成分が完全に除去された（実施の形態５での高域置
換処理において、低域部に残る折り返し成分も除去され
る。）Ｉ信号を得ることができる。

【００６０】本実施の形態が従来例と違うところは、実
施の形態１〜５と同様に並列化するための並び換えのフ
ィールドメモリが不要であること、かつ３倍速の信号を
得るのにライン単位でＣＣＤの出力を切り換え、フィー
ルド単位では切り換えていない点である。また実施の形
態２，３に比べＩ／Ｐ変換垂直フィルタを使用しない
分、Ｒｃｈ，ＢｃｈもＧｃｈと同様の垂直解像度が得ら
れる。また実施の形態４，５に比べ、各メイン及びサブ
のＣＣＤを空間的にずらして配置し、空間的サンプリン
グ位置に合った位相にあわせるための位相補償回路をク
ロックアップレート回路５９，６２及びディレイ回路６
０，６１に設けることにより折り返し成分を含まない高
帯域のＩ信号を得ることができる。

【００６１】このように本発明の実施の形態６によれ
ば、回路規模を削減できると共に、従来のフィールド単
位のフリッカを防止できる。またＲｃｈ，Ｂｃｈについ
てもＧｃｈと同様の垂直解像度を得ることができると共
に、Ｉ信号出力においても折り返し成分のない高画質な
高速撮像信号を得る特有の効果がある。

【００６２】なお本発明の全ての実施の形態において、
メインラインを奇数ライン，サブラインを偶数ラインと
設定したが、メインラインを偶数ライン，サブラインを
奇数ラインと設定してもよい。また上記設定をフィール
ド毎に入れ換えてもよい。

【００６３】また本発明の全ての実施の形態において、
メイン系のＣＣＤとサブ系のＣＣＤで駆動の仕方を換え
ているが、駆動は同じにして、メイン系のＣＣＤとサブ
系ＣＣＤの空間的位置を垂直方向に１ラインずらして配
置するようにしてもよい。また、Ｉ信号出力のＣＣＤと
してはＭ−ＦＩＴＣＣＤでなく、通常のＦＩＴＣＣＤで
もよい。

【００６４】

【発明の効果】以上説明したように本発明によれば、Ｒ
ｃｈ，Ｇｃｈ，Ｂｃｈ用のＣＣＤをそれぞれメイン用と
サブ用の２個ずつ持ち、メイン用とサブ用で駆動を変え
ることにより、高速撮像の信号処理を、必要とする速度
の１／２の速度で実現でき、低速な処理が可能である。
また、フィールド単位で切り換えることによるフリッカ
をなくすことができると共に、従来プログレッシブ走査
方式の撮像装置で必要であったフィールドメモリをなく
すことができ、回路規模を削減できる。また、Ｇｃｈの
みメイン用とサブ用のＣＣＤを備え、Ｒｃｈ，Ｂｃｈは
１個のＣＣＤとすることでさらなる回路規模の削減がで
きる。また１個しかないＲｃｈ，ＢｃｈのＣＣＤの駆動
をＰＤミックス駆動にすることで、Ｒｃｈ，Ｂｃｈの扱
える信号量を増大させ、感度，Ｓ／Ｎアップがはかれ
る。また、Ｒｃｈ，Ｂｃｈの信号を１画素おきに出力可
能なストライプフィルタを備えたＣＣＤをメインとサブ
１個づつ備えることによりＲｃｈ，ＢｃｈにおいてもＧ
ｃｈと同様な垂直解像度を得ることができる。また、高
域置換処理をＲｃｈとＢｃｈの信号で行うことにより、
ストライプフィルタＣＣＤによるＲｃｈ，Ｂｃｈの水平
帯域の減少を防ぐことができる。また、各メイン及びサ
ブのＣＣＤを空間的にずらして配置し、空間的サンプリ
ング位置に合った位相に合わせるための位相補償回を備
えることにより、Ｉ信号出力においても折り返し成分の
ない高画質な信号を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による高速撮像装置の回
路構成を示すブロック図

【図２】同実施の形態１の各メイン系ＣＣＤとサブ系の
ＣＣＤの読み出しパルス、及び高速転送パルスの動作説
明図

【図３】同実施の形態１による高速撮像装置の３倍速動
作の説明図

【図４】本発明の実施の形態２による高速撮像装置の回
路構成を示すブロック図

【図５】同実施の形態２のＩ／Ｐ変換垂直フィルタ及び
ディレイ回路の内部構成を示すブロック図

【図６】本発明の実施の形態３による高速撮像装置の回
路構成を示すブロック図

【図７】ＰＤ（フォトダイオード）ミックスの動作説明
図

【図８】本発明の実施の形態３による高速撮像装置の３
倍速動作の説明図

【図９】本発明の実施の形態４による高速撮像装置の回
路構成を示すブロック図

【図１０】同高速撮像装置の画素分割回路、クロックア
ップレート回路及びディレイ回路の動作説明図

【図１１】同高速撮像装置のＲｃｈ，Ｂｃｈの水平周波
数特性図

【図１２】本発明の実施の形態５による高速撮像装置の
クロックアップレート回路の内部を示すブロック図

【図１３】同高速撮像装置のＲｃｈ，Ｂｃｈの水平周波
数特性説明図

【図１４】同高速撮像装置のＲｃｈ，Ｂｃｈの水平周波
数特性説明図

【図１５】本発明の実施の形態６による高速撮像装置の
ＣＣＤ配置及び動作説明図

【図１６】従来のＰ方式のカメラの構成を示すブロック
図

【図１７】Ｍ−ＦＩＴＣＣＤの動作説明図

【図１８】従来のプログレシブ方式のカメラのＰ信号の
信号処理の説明図

【図１９】従来の３倍速の高速撮像装置の主要部分の構
成図

【図２０】従来の３倍速の高速撮像装置の動作説明図

【符号の説明】

１〜６，４０，４１，４７，４８ Ｍ−ＦＩＴＣＣＤ ７〜１２，５１〜５４ アナログプロセス回路 １３〜１８，５５〜５８ Ａ／Ｄ変換器 ２２，２７，４６，６３ ＣＣＤ駆動回路 ２３，２６，４２，４５ Ｉ／Ｐ変換垂直フィルタ ２４，２５，４３，４４，６０，６１ ディレイ回路 ４９，５０ 画素分割回路 ５９，６２ クロックアップレート回路 ２８〜３０，３６〜３９ ラインメモリ ３１〜３４ 乗算器 ３５，６７ 加算器 ６４〜６６ ディレイフリップフロップ ６８，６９ 高域置換回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 9/04 - 9/11 H04N 5/222 - 5/257 H04N 5/335

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 レンズにより映し出された光学像をＲｃ
   ｈ（赤色），Ｂｃｈ（青色），Ｇｃｈ（緑色）の３色に
   分割しさらにそれぞれの色を２分割しメイン系、サブ系
   として出力する色分解光学系と、前記色分解光学系の各
   色出力に対応し撮像信号を得るための６個のＣＣＤ（チ
   ャージ・カップルド・デバイス）と、前記メイン系のＲ
   ｃｈ，Ｇｃｈ，Ｂｃｈ用ＣＣＤとサブ系のＲｃｈ，Ｇｃ
   ｈ，Ｂｃｈ用ＣＣＤの信号の読み出し方を変え、１垂直
   映像期間にメイン系の各ＣＣＤは常にメインライン（奇
   数ラインまたは偶数ライン）信号のみを出力し、サブ系
   の各ＣＣＤは常にサブライン（偶数ラインまたは奇数ラ
   イン）信号のみを出力するように駆動するＣＣＤ駆動回
   路とを備え、前記ＣＣＤ駆動回路を通常の速度より高速
   で動作させ高速なプログレシブ走査撮像信号を得ること
   を特徴とする高速撮像装置。
2. 【請求項２】 レンズにより映し出された光学像をＲｃ
   ｈ（赤色），Ｂｃｈ（青色）とメイン，サブの２系統の
   Ｇｃｈ（緑色）に分割する色分解光学系と、前記色分解
   光学系の各色出力に対応し撮像信号を得るための４個の
   ＣＣＤ（チャージ・カップルド・デバイス）と、前記Ｒ
   ｃｈ，Ｂｃｈ及びメインのＧｃｈ用のＣＣＤとサブのＧ
   ｃｈ用ＣＣＤの信号の読み出し方を変え、１垂直映像期
   間にＲｃｈ，Ｂｃｈ及びメインのＧｃｈ用のＣＣＤは常
   にメインライン（奇数ラインまたは偶数ライン）信号の
   みを出力し、サブのＧｃｈ用ＣＣＤは常にサブライン
   （偶数ラインまたは奇数ライン）信号のみを出力するよ
   うに駆動するＣＣＤ駆動回路と、前記各ＣＣＤの出力信
   号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／
   Ｄ変換器の出力信号のＲｃｈ及びＢｃｈのメインライン
   信号からそれぞれのサブライン信号を生成し同時化して
   出力するＩ／Ｐ変換垂直フィルタと、前記Ａ／Ｄ変換器
   の出力信号のＧｃｈのメインライン，サブラインの信号
   に所定の遅延を与え前記Ｉ／Ｐ変換垂直フィルタの出力
   信号とタイミングを合わせるためのディレイ回路とを備
   え、前記ＣＣＤ駆動回路を通常の速度より高速で動作さ
   せ高速なプログレシブ走査撮像信号を得ることを特徴と
   する高速撮像装置。
3. 【請求項３】 ＣＣＤが時分割転送を特徴とするＭ−Ｆ
   ＩＴ（マルチプル・フレームインターライン・トランス
   ファー）ＣＣＤであり、ＣＣＤ駆動回路がＲｃｈ，Ｂｃ
   ｈ及びメインのＧｃｈ用のＭ−ＦＩＴＣＣＤに対しては
   掃き出しパルスの後に、奇数画素（または偶数画素）の
   ホトダイオード読み出しパルスを出力し奇数画素（また
   は偶数画素）のホトダイオード信号を垂直ＣＣＤ部に読
   み出し、１回の転送で蓄積部の段数の半分まで転送する
   高速転送を２回行い、その後に偶数画素（または奇数画
   素）のホトダイオード読み出しパルスを出力し偶数画素
   （または奇数画素）の信号を垂直ＣＣＤ部に読み出して
   おくことにより、次の掃き出しパルスで偶数画素（また
   は奇数画素）のホトダイオード信号を捨てるように駆動
   し、サブのＧｃｈ用のＭ−ＦＩＴＣＣＤに対しては掃き
   出しパルスの後に、偶数画素（または奇数画素）のホト
   ダイオード読み出しパルスを出力し偶数画素（または奇
   数画素）のホトダイオード信号を垂直ＣＣＤ部に読み出
   し、１回の転送で蓄積部の段数の半分まで転送する高速
   転送を２回行い、その後に奇数画素（または偶数画素）
   のホトダイオード読み出しパルスを出力し奇数画素（ま
   たは偶数画素）の信号を垂直ＣＣＤ部に読み出しておく
   ことにより、次の掃き出しパルスで奇数画素（または偶
   数画素）のホトダイオード信号を捨てるように駆動する
   請求項２に記載の高速撮像装置。
4. 【請求項４】 ＣＣＤが通常のＦＩＴ（フレームインタ
   ーライン・トランスファー）ＣＣＤであり、ＣＣＤ駆動
   回路がＲｃｈ，Ｂｃｈ及びメインのＧｃｈ用ＦＩＴＣＣ
   Ｄに対しては掃き出しパルスの前に偶数画素（または奇
   数画素）のホトダイオード読み出しパルスを出力し偶数
   画素（または奇数画素）のホトダイオード信号を垂直Ｃ
   ＣＤ部に読み出し、前記掃き出しパルスにより前記読み
   出された偶数画素（または奇数画素）のホトダイオード
   信号を捨て、次に奇数画素（または偶数画素）のホトダ
   イオード読み出しパルスを出力し奇数画素（または偶数
   画素）のホトダイオード信号を垂直ＣＣＤ部に読み出
   し、高速転送パルスで蓄積部へ転送するように駆動し、
   サブのＧｃｈ用ＦＩＴＣＣＤに対しては掃き出しパルス
   の前に奇数画素（または偶数画素）のホトダイオード読
   み出しパルスを出力し奇数画素（または偶数画素）のホ
   トダイオード信号を垂直ＣＣＤ部に読み出し、前記掃き
   出しパルスにより前記読み出された奇数画素（または偶
   数画素）のホトダイオード信号を捨て、次に偶数画素
   （または奇数画素）のホトダイオード読み出しパルスを
   出力し偶数画素（または奇数画素）のホトダイオード信
   号を垂直ＣＣＤ部に読み出し、高速転送パルスで蓄積部
   へ転送するように駆動する請求項２に記載の高速撮像装
   置。
5. 【請求項５】 レンズにより映し出された光学像をＲｃ
   ｈ（赤色），Ｂｃｈ（青色）とメイン，サブの２系統の
   Ｇｃｈ（緑色）に分割する色分解光学系と、前記色分解
   光学系の各色出力に対応し撮像信号を得るための４個の
   ＣＣＤ（チャージ・カップルド・デバイス）と、前記Ｒ
   ｃｈ，Ｂｃｈ用のＣＣＤとメイン，サブのＧｃｈ用のＣ
   ＣＤで信号の読み出し方を変え、１垂直映像期間にＲｃ
   ｈ，Ｂｃｈ用のＣＣＤはＰＤ（フォトダイオード）ミッ
   クスによるインタレース信号をメインライン信号として
   出力し、メイン，サブのＧｃｈ用ＣＣＤは常に片方のラ
   インを捨て、メイン用ＣＣＤがメインライン（奇数ライ
   ンまたは偶数ライン）信号のみを、サブ用ＣＣＤがサブ
   ライン（偶数ラインまたは奇数ライン）信号のみを出力
   するように駆動するＣＣＤ駆動回路と、前記各ＣＣＤの
   出力信号をデジタル信号に変換するＡ／Ｄ変換器と、前
   記Ａ／Ｄ変換器の出力信号のＲｃｈ及びＢｃｈのメイン
   ライン信号からそれぞれのサブライン信号を生成し同時
   化して出力するＩ／Ｐ変換垂直フィルタと、前記Ａ／Ｄ
   変換器の出力信号のＧｃｈのメインライン，サブライン
   の信号に所定の遅延を与え前記Ｉ／Ｐ変換垂直フィルタ
   出力信号とタイミングを合わせるためのディレイ回路と
   を備え、前記ＣＣＤ駆動回路を通常の速度より高速で動
   作させ高速なプログレシブ走査撮像信号を得ることを特
   徴とする高速撮像装置。
6. 【請求項６】 レンズにより映し出された光学像をＲｃ
   ｈ（赤色）とＢｃｈ（青色）を含む色光と、とＧｃｈ
   （緑色）の２つに分割し、さらにそれぞれの色光をメイ
   ン，サブの２系統に分割する色分解光学系と、前記色分
   解光学系のＲｃｈとＢｃｈを含む色光出力に対応して撮
   像信号を得るため画素毎に交互にＲｃｈとＢｃｈの色光
   を通すストライプ状のフィルタを備えた２個のＣＣＤ
   （チャージ・カップルド・デバイス）と、前記色分解光
   学系のＧｃｈの色光に対応して撮像信号を得るための通
   常のＣＣＤ２個と、前記メイン系のＲｃｈとＢｃｈを含
   む色光用並びにＧｃｈの色光用ＣＣＤと前記サブ系のＲ
   ｃｈとＢｃｈを含む色光用並びにＧｃｈの色光用ＣＣＤ
   で信号の読み出し方を変え、１垂直映像期間にメイン系
   の各ＣＣＤは常にメインライン（奇数ラインまたは偶数
   ライン）信号のみを出力し、サブ系の各ＣＣＤは常にサ
   ブライン（偶数ラインまたは奇数ライン）信号のみを出
   力するように駆動するＣＣＤ駆動回路と、前記Ｒｃｈと
   Ｂｃｈを含む色光のメイン及びサブ用のＣＣＤの出力信
   号をそれぞれ画素毎に分割しＲｃｈの画素データ及びＢ
   ｃｈの画素データを並列に同時化してメインのＲｃｈ，
   Ｂｃｈ及びサブのＲｃｈ，Ｂｃｈ画素データを出力する
   画素分割回路と、前記各画素分割回路の出力信号をデジ
   タル信号に変換するＡ／Ｄ変換器と、前記Ｇｃｈの色光
   用メイン，サブのＣＣＤ出力信号をそれぞれデジタル信
   号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換されたメ
   インのＲｃｈ，Ｂｃｈ及びサブのＲｃｈ，Ｂｃｈ画素デ
   ータのクロックレートを前記Ａ／Ｄ変換されたＧｃｈの
   色光用メイン，サブのＣＣＤ出力信号データのクロック
   レートに合わせるためのクロックアップレート回路と、
   前記Ｇｃｈ用のＡ／Ｄ変換器の出力信号のタイミングを
   前記クロックアップレート回路の各出力信号のタイミン
   グに合わせるためのディレイ回路とを備え、前記ＣＣＤ
   駆動回路を通常の速度より高速で動作させ高速なプログ
   レシブ走査撮像信号を得ることを特徴とする高速撮像装
   置。
7. 【請求項７】 クロックアップレート回路が、入力され
   るＲｃｈとＢｃｈの画素データをそれぞれのデータのク
   ロックレートの２倍のクロックでサンプリングし、さら
   にＲＣｈとＢｃｈの空間的サンプリング位置に合った位
   相に合わせるためのディレイフリップフロップと、前記
   空間的サンプリング位置に合った位相のＲｃｈとＢｃｈ
   の信号を加算する加算器と、前記加算器の出力信号の高
   域成分で、前記ＲＣｈとＢｃｈの空間的サンプリング位
   置に合った位相のＲｃｈとＢｃの高域成分を置き換える
   高域置換回路を備えている請求項６に記載の高速撮像装
   置。
8. 【請求項８】 画素毎に交互にＲｃｈとＢｃｈの色光を
   通すストライプ状のフィルタを備えたメイン及びサブ用
   の２個のＣＣＤを、空間的に水平方向へ１画素ずらして
   配置し、Ｇｃｈのメイン用ＣＣＤとサブ用ＣＣＤにつて
   も空間的に水平方向へ０．５画素ずらして配置するよう
   にし、クロックアップレート回路及び、ディレイ回路
   が、メイン用ＣＣＤとサブ用ＣＣＤの空間的位相を合わ
   せるための位相補償回路を備えている請求項６に記載の
   高速撮像装置。