JP3344479B2 - チョッパ型スイッチング電源 - Google Patents
チョッパ型スイッチング電源Info
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/1563—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators without using an external clock
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、入力された電圧を
昇圧するチョッパ型スイッチング電源に係り、より詳細
には、スイッチング素子のオンオフを制御する発振回路
を、互いに結合された一対のインダクタを用いて発振を
行う発振回路としたチョッパ型スイッチング電源に関す
るものである。
昇圧するチョッパ型スイッチング電源に係り、より詳細
には、スイッチング素子のオンオフを制御する発振回路
を、互いに結合された一対のインダクタを用いて発振を
行う発振回路としたチョッパ型スイッチング電源に関す
るものである。
【0002】
【従来の技術】簡単な回路構成を用いて昇圧した直流出
力を得ることが可能なチョッパ型スイッチング電源の1
つに、特開昭62−48259号の第1図のブロック2
に示す構成のように、スイッチング素子が発振回路の一
部となる自励式のチョッパ型スイッチング電源がある。
しかし、自励式のチョッパ型スイッチング電源を用い
て、例えば、10Wを越えるような直流出力を得ようと
するすると、負荷が変化するときには、発振が停止する
という不具合を招き易い。一方、発振が停止しにくいよ
うに素子定数を設定する場合では、変換効率の低下を招
き易い。このため、10W等のように、比較的大きな電
力の直流出力を得ようとする場合には、スイッチング素
子とは別途に発振回路を設け、この発振回路の出力によ
ってスイッチング素子のオンオフを制御する他励式の構
成が採用されている。
力を得ることが可能なチョッパ型スイッチング電源の1
つに、特開昭62−48259号の第1図のブロック2
に示す構成のように、スイッチング素子が発振回路の一
部となる自励式のチョッパ型スイッチング電源がある。
しかし、自励式のチョッパ型スイッチング電源を用い
て、例えば、10Wを越えるような直流出力を得ようと
するすると、負荷が変化するときには、発振が停止する
という不具合を招き易い。一方、発振が停止しにくいよ
うに素子定数を設定する場合では、変換効率の低下を招
き易い。このため、10W等のように、比較的大きな電
力の直流出力を得ようとする場合には、スイッチング素
子とは別途に発振回路を設け、この発振回路の出力によ
ってスイッチング素子のオンオフを制御する他励式の構
成が採用されている。
【0003】図4は、上記した構成のチョッパ型スイッ
チング電源を示している。すなわち、三角波を生成する
三角波発生回路72を設けると共に、三角波発生回路7
2によって生成された三角波が一方の端子に導かれ、直
流出力73の分圧電圧が他方の端子に導かれた比較器7
1を設けている。そして、比較器71の出力を用いて、
スイッチング素子であるトランジスタ74のオンオフを
制御する構成としている。
チング電源を示している。すなわち、三角波を生成する
三角波発生回路72を設けると共に、三角波発生回路7
2によって生成された三角波が一方の端子に導かれ、直
流出力73の分圧電圧が他方の端子に導かれた比較器7
1を設けている。そして、比較器71の出力を用いて、
スイッチング素子であるトランジスタ74のオンオフを
制御する構成としている。
【0004】
【発明が解決しようとする課題】しかしながら上記構成
を用いた場合では、以下に示す問題を生じていた。すな
わち、トランジスタ74がオンとなる時間とオフとなる
時間との比率を変化させることによって、直流出力73
が所定電圧となるように制御している。また、トランジ
スタ74がオンとなる周期は、三角波発生回路72が生
成する三角波の周期に等しくなっている。従って、負荷
が軽くなる程に、トランジスタ74がオンとなる時間的
比率が減少する。このため、負荷が0近傍となるときに
は、トランジスタ74がオンとなる期間は極めて短くな
る。その結果、トランジスタ74は、オンの飽和状態に
向かって移行する途中において、オフに転じるという事
態が生じる。このため、負荷が軽くなるときには、トラ
ンジスタ74の損失が増大し、変換効率が低下するとい
う問題が生じていた。
を用いた場合では、以下に示す問題を生じていた。すな
わち、トランジスタ74がオンとなる時間とオフとなる
時間との比率を変化させることによって、直流出力73
が所定電圧となるように制御している。また、トランジ
スタ74がオンとなる周期は、三角波発生回路72が生
成する三角波の周期に等しくなっている。従って、負荷
が軽くなる程に、トランジスタ74がオンとなる時間的
比率が減少する。このため、負荷が0近傍となるときに
は、トランジスタ74がオンとなる期間は極めて短くな
る。その結果、トランジスタ74は、オンの飽和状態に
向かって移行する途中において、オフに転じるという事
態が生じる。このため、負荷が軽くなるときには、トラ
ンジスタ74の損失が増大し、変換効率が低下するとい
う問題が生じていた。
【0005】本発明は上記課題を解決するため創案され
たものであって、その目的は、負荷が軽くなるときに
は、間欠発振を行う発振回路の出力を用いて、昇圧用の
スイッチング素子のオンオフを制御することにより、負
荷が軽くなるときにも、変換効率の低下を防止すること
のできるチョッパ型スイッチング電源を提供することに
ある。
たものであって、その目的は、負荷が軽くなるときに
は、間欠発振を行う発振回路の出力を用いて、昇圧用の
スイッチング素子のオンオフを制御することにより、負
荷が軽くなるときにも、変換効率の低下を防止すること
のできるチョッパ型スイッチング電源を提供することに
ある。
【0006】また、上記目的に加え、発振用のスイッチ
ング素子がオフとなるときにインダクタに発生する電流
を、ダイオード介して、直流出力に流し込み、インダク
タに発生する電圧の上昇を抑制することによって、発振
用のスイッチング素子に、耐圧の低い素子を使用するこ
とのできるチョッパ型スイッチング電源を提供すること
にある。
ング素子がオフとなるときにインダクタに発生する電流
を、ダイオード介して、直流出力に流し込み、インダク
タに発生する電圧の上昇を抑制することによって、発振
用のスイッチング素子に、耐圧の低い素子を使用するこ
とのできるチョッパ型スイッチング電源を提供すること
にある。
【0007】また、上記目的に加え、発振出力を、PN
Pトランジスタを介してFETのゲートに与えることに
より、間欠発振時の変換効率を高めることのできるチョ
ッパ型スイッチング電源を提供することにある。
Pトランジスタを介してFETのゲートに与えることに
より、間欠発振時の変換効率を高めることのできるチョ
ッパ型スイッチング電源を提供することにある。
【0008】
【課題を解決するための手段】上記課題を解決するため
本発明に係るチョッパ型スイッチング電源は、発振回路
の出力によってオンオフが制御される主スイッチング素
子によって、一方の端子が直流源に接続された主インダ
クタの他方の端子と接地レベルとの接続を開閉すると共
に、前記主インダクタの他方の端子に接続された整流平
滑回路を用いて直流出力を取り出すチョッパ型スイッチ
ング電源に適用し、前記発振回路には、一方の端子が直
流源に接続された第1のインダクタと、第1のインダク
タの他方の端子と接地レベルとの接続を開閉する発振用
スイッチング素子と、第1のインダクタと誘導結合さ
れ、発振用スイッチング素子がオンとなるときには、発
振用スイッチング素子をオンにする帰還出力を発生する
第2のインダクタと、前記整流平滑回路から送出される
直流出力の電圧誤差を検出すると共に、検出した電圧誤
差が前記直流出力の電圧の上昇を示すときには、上昇分
に対応して、発振用スイッチング素子に導かれる前記帰
還出力のレベルを減少させる電圧安定化回路とを備えた
構成としている。
本発明に係るチョッパ型スイッチング電源は、発振回路
の出力によってオンオフが制御される主スイッチング素
子によって、一方の端子が直流源に接続された主インダ
クタの他方の端子と接地レベルとの接続を開閉すると共
に、前記主インダクタの他方の端子に接続された整流平
滑回路を用いて直流出力を取り出すチョッパ型スイッチ
ング電源に適用し、前記発振回路には、一方の端子が直
流源に接続された第1のインダクタと、第1のインダク
タの他方の端子と接地レベルとの接続を開閉する発振用
スイッチング素子と、第1のインダクタと誘導結合さ
れ、発振用スイッチング素子がオンとなるときには、発
振用スイッチング素子をオンにする帰還出力を発生する
第2のインダクタと、前記整流平滑回路から送出される
直流出力の電圧誤差を検出すると共に、検出した電圧誤
差が前記直流出力の電圧の上昇を示すときには、上昇分
に対応して、発振用スイッチング素子に導かれる前記帰
還出力のレベルを減少させる電圧安定化回路とを備えた
構成としている。
【0009】すなわち、負荷が軽くなるときには、直流
出力の電圧が上昇を示す。このため、電圧安定化回路
は、発振用スイッチング素子に導かれる帰還出力のレベ
ルを減少させ、ついには、発振用スイッチング素子に導
かれる帰還出力のレベルを0とする。このような事態が
生じたときには、発振用スイッチング素子はオンになる
ことができないので、発振が停止する。そして、発振の
停止期間において、直流出力の電圧に降下が生じ、第2
のインダクタから送出される帰還出力の一部が、発振用
スイッチング素子に導かれるようになると、発振が生じ
る。すなわち、間欠的な発振が行われることになる。そ
して、間欠発振の発振期間において、発振の停止期間に
消費される電力をも、併せて生じさせることになる。つ
まり、発振期間に生じる電力の値は大きくなる。このた
め、発振用スイッチング素子がオンとなる期間は、充分
な長さの期間となる。従って、主スイッチング素子がオ
ンする期間も充分な長さの期間となる。このため、主ス
イッチング素子が飽和したオン状態となる期間に対し、
主スイッチング素子が、オンからオフ、またはオフから
オンに移行する過渡的な期間の比率は、小さな値とな
る。従って、負荷が軽くなっても、主スイッチング素子
のスイッチング損失は増加しない。
出力の電圧が上昇を示す。このため、電圧安定化回路
は、発振用スイッチング素子に導かれる帰還出力のレベ
ルを減少させ、ついには、発振用スイッチング素子に導
かれる帰還出力のレベルを0とする。このような事態が
生じたときには、発振用スイッチング素子はオンになる
ことができないので、発振が停止する。そして、発振の
停止期間において、直流出力の電圧に降下が生じ、第2
のインダクタから送出される帰還出力の一部が、発振用
スイッチング素子に導かれるようになると、発振が生じ
る。すなわち、間欠的な発振が行われることになる。そ
して、間欠発振の発振期間において、発振の停止期間に
消費される電力をも、併せて生じさせることになる。つ
まり、発振期間に生じる電力の値は大きくなる。このた
め、発振用スイッチング素子がオンとなる期間は、充分
な長さの期間となる。従って、主スイッチング素子がオ
ンする期間も充分な長さの期間となる。このため、主ス
イッチング素子が飽和したオン状態となる期間に対し、
主スイッチング素子が、オンからオフ、またはオフから
オンに移行する過渡的な期間の比率は、小さな値とな
る。従って、負荷が軽くなっても、主スイッチング素子
のスイッチング損失は増加しない。
【0010】また、上記構成に加え、第1のインダクタ
の前記他方の端子に一方の端子が接続され、任意の直流
出力の電流経路に他方の端子が接続されたクランプ用ダ
イオードを備え、クランプ用ダイオードの向きを、前記
発振用スイッチング素子がオフとなるとき、クランプ用
ダイオードに電流が流れる向きとした構成としている。
の前記他方の端子に一方の端子が接続され、任意の直流
出力の電流経路に他方の端子が接続されたクランプ用ダ
イオードを備え、クランプ用ダイオードの向きを、前記
発振用スイッチング素子がオフとなるとき、クランプ用
ダイオードに電流が流れる向きとした構成としている。
【0011】すなわち、発振用スイッチング素子がオフ
となるときに第1のインダクタの他方の端子に発生する
電流は、クランプ用ダイオードを介して、直流出力に流
れ込む。このため、第1のインダクタの他方の端子の電
圧は、直流出力の電圧の近傍値に抑制される。
となるときに第1のインダクタの他方の端子に発生する
電流は、クランプ用ダイオードを介して、直流出力に流
れ込む。このため、第1のインダクタの他方の端子の電
圧は、直流出力の電圧の近傍値に抑制される。
【0012】また、上記構成に加え、前記主スイッチン
グ素子にFETを用いたチョッパ型スイッチング電源に
適用し、前記発振回路には、エミッタが直流源に接続さ
れ、ベースが第1のインダクタの前記他方の端子に接続
されたPNPトランジスタを備え、前記PNPトランジ
スタのコレクタから送出される出力を用いて前記FET
のオンオフを制御する構成としている。
グ素子にFETを用いたチョッパ型スイッチング電源に
適用し、前記発振回路には、エミッタが直流源に接続さ
れ、ベースが第1のインダクタの前記他方の端子に接続
されたPNPトランジスタを備え、前記PNPトランジ
スタのコレクタから送出される出力を用いて前記FET
のオンオフを制御する構成としている。
【0013】すなわち、間欠発振時の発振の停止状態に
おいては、発振用スイッチング素子がオフとなるので、
PNPトランジスタはオフとなる。このため、発振停止
時では、PNPトランジスタに電流が流れないため、発
振回路の電流の消費が少なくなる。
おいては、発振用スイッチング素子がオフとなるので、
PNPトランジスタはオフとなる。このため、発振停止
時では、PNPトランジスタに電流が流れないため、発
振回路の電流の消費が少なくなる。
【0014】
【発明の実施の形態】以下に本発明の実施例の形態を、
図面を参照しつつ説明する。図1は、本発明に係るチョ
ッパ型スイッチング電源の一実施形態の電気的接続を示
す回路図である。
図面を参照しつつ説明する。図1は、本発明に係るチョ
ッパ型スイッチング電源の一実施形態の電気的接続を示
す回路図である。
【0015】本実施形態は、大別すると、一方の端子が
直流源21に接続された主インダクタL3と、主インダ
クタL3の他方の端子と接地レベルとの接続を開閉する
主スイッチング素子5と、主インダクタL3の他方の端
子に発生する出力を整流平滑することによって、直流出
力22を取り出す整流平滑回路3と、主スイッチング素
子5のオンオフを制御する発振回路1と、2つの抵抗R
1,R2とを備えている。
直流源21に接続された主インダクタL3と、主インダ
クタL3の他方の端子と接地レベルとの接続を開閉する
主スイッチング素子5と、主インダクタL3の他方の端
子に発生する出力を整流平滑することによって、直流出
力22を取り出す整流平滑回路3と、主スイッチング素
子5のオンオフを制御する発振回路1と、2つの抵抗R
1,R2とを備えている。
【0016】なお、直流源21の電圧については、任意
の電圧とすることが可能となっているが、本実施形態で
は10Vとなっている。また、直流出力22の電圧につ
いては、直流源21の電圧より高い電圧範囲では任意の
電圧とすることが可能となっているが、本実施形態では
約27Vとなっている。また、直流出力22からは、最
大で、約0.6Aの電流を取り出すことが可能な構成と
なっている。
の電圧とすることが可能となっているが、本実施形態で
は10Vとなっている。また、直流出力22の電圧につ
いては、直流源21の電圧より高い電圧範囲では任意の
電圧とすることが可能となっているが、本実施形態では
約27Vとなっている。また、直流出力22からは、最
大で、約0.6Aの電流を取り出すことが可能な構成と
なっている。
【0017】主スイッチング素子5は、接続の開閉を行
う素子であるため、NPNトランジスタ、あるいは、F
ET等とすることが可能となっている。このため、本実
施形態では、主スイッチング素子5には、保護用のダイ
オードD2を内部に備えたNチャンネル型MOSFET
を用いている(以下では、主スイッチング素子5をFE
T5と称する)。また、主インダクタL3は、FET5
がオンとなるとき流れた電流により蓄えたエネルギを、
FET5がオフとなるとき、整流平滑回路3に送出する
素子となっている。
う素子であるため、NPNトランジスタ、あるいは、F
ET等とすることが可能となっている。このため、本実
施形態では、主スイッチング素子5には、保護用のダイ
オードD2を内部に備えたNチャンネル型MOSFET
を用いている(以下では、主スイッチング素子5をFE
T5と称する)。また、主インダクタL3は、FET5
がオンとなるとき流れた電流により蓄えたエネルギを、
FET5がオフとなるとき、整流平滑回路3に送出する
素子となっている。
【0018】整流平滑回路3は、主インダクタL3の他
方の端子にアノードが接続された整流用のダイオードD
1と、ダイオードD1のカソードに一方の端子が接続さ
れ、他方の端子が接地された平滑用のコンデンサC1
と、一方の端子がダイオードD1のカソードに接続さ
れ、高周波成分の除去を行うインダクタL4と、インダ
クタL4の他方の端子に一方の端子が接続され、他方の
端子が接地された平滑用のコンデンサC2とを備えてい
る。そして、インダクタL4とコンデンサC2との接続
点は、直流出力22として、図示されない負荷に導かれ
ている。
方の端子にアノードが接続された整流用のダイオードD
1と、ダイオードD1のカソードに一方の端子が接続さ
れ、他方の端子が接地された平滑用のコンデンサC1
と、一方の端子がダイオードD1のカソードに接続さ
れ、高周波成分の除去を行うインダクタL4と、インダ
クタL4の他方の端子に一方の端子が接続され、他方の
端子が接地された平滑用のコンデンサC2とを備えてい
る。そして、インダクタL4とコンデンサC2との接続
点は、直流出力22として、図示されない負荷に導かれ
ている。
【0019】以下に発振回路1について詳細に説明す
る。インダクタ6は、タップが設けられたコイルとなっ
ており、タップから一方の端子までのコイル分L1が、
請求項記載の第1のインダクタとなっており、タップか
ら他方の端子までのコイル分L2が、請求項記載の第2
のインダクタとなっている。このため、第1のインダク
タL1と第2のインダクタL2とは、互いに誘導結合さ
れたインダクタとなる。なお、第1のインダクタL1と
第2のインダクタL2とは、互いに誘導結合されたコイ
ルであればよいので、同一コアに巻回された2つのコイ
ルによって構成することも可能となっている。
る。インダクタ6は、タップが設けられたコイルとなっ
ており、タップから一方の端子までのコイル分L1が、
請求項記載の第1のインダクタとなっており、タップか
ら他方の端子までのコイル分L2が、請求項記載の第2
のインダクタとなっている。このため、第1のインダク
タL1と第2のインダクタL2とは、互いに誘導結合さ
れたインダクタとなる。なお、第1のインダクタL1と
第2のインダクタL2とは、互いに誘導結合されたコイ
ルであればよいので、同一コアに巻回された2つのコイ
ルによって構成することも可能となっている。
【0020】第1のインダクタL1と第2のインダクタ
L2とは上記構成となっており、第1のインダクタL1
の一方の端子には、直流源21が接続されている。そし
て、第1のインダクタL1の他方の端子には、トランジ
スタQ2のコレクタが接続され、トランジスタQ2のエ
ミッタは接地されている。すなわち、トランジスタQ2
は、第1のインダクタL1の他方の端子と接地レベルと
の接続を開閉する発振用スイッチング素子となってい
る。
L2とは上記構成となっており、第1のインダクタL1
の一方の端子には、直流源21が接続されている。そし
て、第1のインダクタL1の他方の端子には、トランジ
スタQ2のコレクタが接続され、トランジスタQ2のエ
ミッタは接地されている。すなわち、トランジスタQ2
は、第1のインダクタL1の他方の端子と接地レベルと
の接続を開閉する発振用スイッチング素子となってい
る。
【0021】第2のインダクタL2は、トランジスタQ
2がオンとなるときには、トランジスタQ2をオンにす
る帰還出力を発生するインダクタとなっている。このた
め、第2のインダクタL2の一方の端子は直流源21に
接続され、第2のインダクタL2の他方の端子は、電流
を制限する抵抗R6を介して、トランジスタQ2のベー
スに導かれている。また、抵抗R6には、並列に、コン
デンサC3と抵抗R5とからなる直列回路が接続されて
いる。なお、コンデンサC3と抵抗R5とからなる直列
回路は、トランジスタQ2がオンからオフに移行すると
き、および、オフからオンに移行するときの移行速度を
速めるための回路となっている。
2がオンとなるときには、トランジスタQ2をオンにす
る帰還出力を発生するインダクタとなっている。このた
め、第2のインダクタL2の一方の端子は直流源21に
接続され、第2のインダクタL2の他方の端子は、電流
を制限する抵抗R6を介して、トランジスタQ2のベー
スに導かれている。また、抵抗R6には、並列に、コン
デンサC3と抵抗R5とからなる直列回路が接続されて
いる。なお、コンデンサC3と抵抗R5とからなる直列
回路は、トランジスタQ2がオンからオフに移行すると
き、および、オフからオンに移行するときの移行速度を
速めるための回路となっている。
【0022】トランジスタQ3、ツェナーダイオードD
4、および、抵抗R8からなるブロック2は、整流平滑
回路3から送出される直流出力22の電圧誤差を検出す
ると共に、検出した電圧誤差が直流出力22の電圧の上
昇を示すときには、上昇分に対応して、第2のインダク
タL2から送出され、トランジスタQ2のベースに導か
れる帰還出力のレベルを減少させる電圧安定化回路とな
っている。
4、および、抵抗R8からなるブロック2は、整流平滑
回路3から送出される直流出力22の電圧誤差を検出す
ると共に、検出した電圧誤差が直流出力22の電圧の上
昇を示すときには、上昇分に対応して、第2のインダク
タL2から送出され、トランジスタQ2のベースに導か
れる帰還出力のレベルを減少させる電圧安定化回路とな
っている。
【0023】このため、ツェナーダイオードD4のカソ
ードは、ダイオードD1のカソードに接続されている。
そして、ツェナーダイオードD4のアノードは、トラン
ジスタQ3のベースに導かれている。また、トランジス
タQ3のコレクタは、トランジスタQ2のベースに接続
されており、トランジスタQ3のエミッタは接地されて
いる。また、トランジスタQ3のベースと接地レベルと
の間には、抵抗R8が接続されている。
ードは、ダイオードD1のカソードに接続されている。
そして、ツェナーダイオードD4のアノードは、トラン
ジスタQ3のベースに導かれている。また、トランジス
タQ3のコレクタは、トランジスタQ2のベースに接続
されており、トランジスタQ3のエミッタは接地されて
いる。また、トランジスタQ3のベースと接地レベルと
の間には、抵抗R8が接続されている。
【0024】電圧安定化回路2は上記した構成となって
いる。このため、直流出力22の電圧が、ツェナーダイ
オードD4のツェナー電圧に、トランジスタQ3のベー
ス・エミッタ間電圧を加算した電圧を越えるときには、
越えた量に対応する電流がトランジスタQ3のベースに
流れる。トランジスタQ3は、ベース電流が流れるとき
には、第2のインダクタL2から送出される帰還出力を
分流する。従って、トランジスタQ3が帰還出力を分流
するときには、トランジスタQ2のベースに流れる帰還
出力の電流値が減少することになる。なお、抵抗R8
は、トランジスタQ3のベースが開放となることを防止
する素子となっている。
いる。このため、直流出力22の電圧が、ツェナーダイ
オードD4のツェナー電圧に、トランジスタQ3のベー
ス・エミッタ間電圧を加算した電圧を越えるときには、
越えた量に対応する電流がトランジスタQ3のベースに
流れる。トランジスタQ3は、ベース電流が流れるとき
には、第2のインダクタL2から送出される帰還出力を
分流する。従って、トランジスタQ3が帰還出力を分流
するときには、トランジスタQ2のベースに流れる帰還
出力の電流値が減少することになる。なお、抵抗R8
は、トランジスタQ3のベースが開放となることを防止
する素子となっている。
【0025】第1のインダクタL1の他方の端子と接地
レベルとの間には、第1のインダクタL1の他方の端子
のインピーダンスの上昇を抑制する抵抗R7が接続され
ている。また、第1のインダクタL1の他方の端子に
は、クランプ用ダイオードD3のアノードが接続されて
いる。そして、クランプ用ダイオードD3のカソード
は、直流出力22の経路であるダイオードD1のカソー
ドに接続されている。
レベルとの間には、第1のインダクタL1の他方の端子
のインピーダンスの上昇を抑制する抵抗R7が接続され
ている。また、第1のインダクタL1の他方の端子に
は、クランプ用ダイオードD3のアノードが接続されて
いる。そして、クランプ用ダイオードD3のカソード
は、直流出力22の経路であるダイオードD1のカソー
ドに接続されている。
【0026】第1のインダクタL1の他方の端子には、
上記したように、クランプ用ダイオードD3が接続され
ている。このため、トランジスタQ2のコレクタの電圧
(以下では主要点23の電圧と称する)は、最大値が、
直流出力22の電圧の近傍値に抑制されることになる。
上記したように、クランプ用ダイオードD3が接続され
ている。このため、トランジスタQ2のコレクタの電圧
(以下では主要点23の電圧と称する)は、最大値が、
直流出力22の電圧の近傍値に抑制されることになる。
【0027】また、直流源21には、PNPトランジス
タQ1のエミッタが接続されており、PNPトランジス
タQ1のベースには、電流制限用の抵抗4を介して、第
1のインダクタL1の他方の端子が接続されている。ま
た、PNPトランジスタQ1のベースとエミッタとの間
には、抵抗R4に電流が流れないときには、ベース電圧
をエミッタ電圧に引き上げるための抵抗R3が接続され
ている。そして、PNPトランジスタQ1のコレクタ
は、電流制限用の抵抗R2を介して、FET5のゲート
に導かれている。また、FET5のゲートと接地レベル
との間には、ゲートに蓄積された電荷を放電するための
抵抗R1が接続されている。
タQ1のエミッタが接続されており、PNPトランジス
タQ1のベースには、電流制限用の抵抗4を介して、第
1のインダクタL1の他方の端子が接続されている。ま
た、PNPトランジスタQ1のベースとエミッタとの間
には、抵抗R4に電流が流れないときには、ベース電圧
をエミッタ電圧に引き上げるための抵抗R3が接続され
ている。そして、PNPトランジスタQ1のコレクタ
は、電流制限用の抵抗R2を介して、FET5のゲート
に導かれている。また、FET5のゲートと接地レベル
との間には、ゲートに蓄積された電荷を放電するための
抵抗R1が接続されている。
【0028】図2は、直流出力22の負荷が所定値とな
るときの実施形態の主要点の信号波形を示す説明図、図
3は、直流出力22の負荷が微少となるときの実施形態
の主要点の信号波形を示す説明図である。必要に応じて
同図を参照しつつ、実施形態の動作を説明する。
るときの実施形態の主要点の信号波形を示す説明図、図
3は、直流出力22の負荷が微少となるときの実施形態
の主要点の信号波形を示す説明図である。必要に応じて
同図を参照しつつ、実施形態の動作を説明する。
【0029】直流源21から直流電圧が供給されると、
トランジスタQ2は、第1のインダクタL1と第2のイ
ンダクタL2とにより形成される帰還経路に対応したブ
ロッキング発振を行う。すなわち、トランジスタQ2が
オンに移行すると、第2のインダクタL2には、トラン
ジスタQ2のベースに電流が流れる方向に電圧が発生す
る。このため、トランジスタQ2はオン状態を続ける。
そして、コレクタ電流が増加し、コレクタ電流がベース
電流のhfe倍近傍の値となったときには、コレクタ電
流が減少を始める。このため、トランジスタQ2は、急
激にオフに移行する。そして、第1のインダクタL1に
蓄積されたエネルギの放出が完了したときには、トラン
ジスタQ2は、オフからオンに移行する。この一連の動
作が繰り返され、発振状態となる。
トランジスタQ2は、第1のインダクタL1と第2のイ
ンダクタL2とにより形成される帰還経路に対応したブ
ロッキング発振を行う。すなわち、トランジスタQ2が
オンに移行すると、第2のインダクタL2には、トラン
ジスタQ2のベースに電流が流れる方向に電圧が発生す
る。このため、トランジスタQ2はオン状態を続ける。
そして、コレクタ電流が増加し、コレクタ電流がベース
電流のhfe倍近傍の値となったときには、コレクタ電
流が減少を始める。このため、トランジスタQ2は、急
激にオフに移行する。そして、第1のインダクタL1に
蓄積されたエネルギの放出が完了したときには、トラン
ジスタQ2は、オフからオンに移行する。この一連の動
作が繰り返され、発振状態となる。
【0030】上記発振動作の結果、第1のインダクタL
1の他方の端子の電圧(主要点23の電圧)は、トラン
ジスタQ2がオンとなるときには、0V近傍の電圧とな
り、トランジスタQ2がオフとなるときには、直流出力
22の電圧の近傍値となる。従って、主要点23の電圧
が0V近傍となるときには、PNPトランジスタQ1は
オンとなり、主要点23の電圧が直流出力22の電圧の
近傍値となるときには、PNPトランジスタQ1はオフ
となる。一方、PNPトランジスタQ1がオンとなると
きには、FET5のゲートに、FET5をオンさせる電
圧が印加される。そして、PNPトランジスタQ1がオ
フとなるときには、FET5のゲート電圧が0Vとな
り、FET5はオフになる。
1の他方の端子の電圧(主要点23の電圧)は、トラン
ジスタQ2がオンとなるときには、0V近傍の電圧とな
り、トランジスタQ2がオフとなるときには、直流出力
22の電圧の近傍値となる。従って、主要点23の電圧
が0V近傍となるときには、PNPトランジスタQ1は
オンとなり、主要点23の電圧が直流出力22の電圧の
近傍値となるときには、PNPトランジスタQ1はオフ
となる。一方、PNPトランジスタQ1がオンとなると
きには、FET5のゲートに、FET5をオンさせる電
圧が印加される。そして、PNPトランジスタQ1がオ
フとなるときには、FET5のゲート電圧が0Vとな
り、FET5はオフになる。
【0031】上記動作の結果、FET5は、トランジス
タQ2のオンオフに同期して、オンオフを行うことにな
る。このため、FET5がオンとなるときの電流によ
り、主インダクタL3に蓄えられたエネルギが、FET
5がオフとなるとき放出されるので、直流出力22には
昇圧された電圧が送出される。そして、直流出力22の
電圧が上昇し、ツェナーダイオードD4に電流が流れる
ようになると、トランジスタQ2がオンとなるとき、ト
ランジスタQ2のベースに流れる電流が減少する。その
結果、トランジスタQ2がオンとなる期間が短くなり、
FET5がオンになる期間が短くなる。
タQ2のオンオフに同期して、オンオフを行うことにな
る。このため、FET5がオンとなるときの電流によ
り、主インダクタL3に蓄えられたエネルギが、FET
5がオフとなるとき放出されるので、直流出力22には
昇圧された電圧が送出される。そして、直流出力22の
電圧が上昇し、ツェナーダイオードD4に電流が流れる
ようになると、トランジスタQ2がオンとなるとき、ト
ランジスタQ2のベースに流れる電流が減少する。その
結果、トランジスタQ2がオンとなる期間が短くなり、
FET5がオンになる期間が短くなる。
【0032】以上のことから、FET5のスイッチング
の単位周期において、FET5がオンとなる期間の比率
は、直流出力22の電圧が上昇すると小さくなり、直流
出力22の電圧が下降すると大きくなる。このため、直
流出力22の負荷に、所定値の電流が流れるときには、
トランジスタQ2は連続的にオンとオフとを繰り返し、
直流出力22の電圧は、ツェナーダイオードD4のツェ
ナー電圧に、トランジスタQ3のベース・エミッタ電圧
を加算した電圧の近傍値に安定化されることになる。
の単位周期において、FET5がオンとなる期間の比率
は、直流出力22の電圧が上昇すると小さくなり、直流
出力22の電圧が下降すると大きくなる。このため、直
流出力22の負荷に、所定値の電流が流れるときには、
トランジスタQ2は連続的にオンとオフとを繰り返し、
直流出力22の電圧は、ツェナーダイオードD4のツェ
ナー電圧に、トランジスタQ3のベース・エミッタ電圧
を加算した電圧の近傍値に安定化されることになる。
【0033】図2に示す波形25は、上記動作時のFE
T5のドレインの電圧(以下では主要点25の電圧と称
する)の変化を示しており、FET5がオンとなるとき
には、主要点25の電圧は0V近傍であり、FET5が
オフとなるときの主要点25の電圧は、約27V(V1
により示す)となっている。また、波形26は、上記動
作時のFET5のドレイン電流の変化を示しており、電
流の最大値は約4A(I1により示す)となっている。
T5のドレインの電圧(以下では主要点25の電圧と称
する)の変化を示しており、FET5がオンとなるとき
には、主要点25の電圧は0V近傍であり、FET5が
オフとなるときの主要点25の電圧は、約27V(V1
により示す)となっている。また、波形26は、上記動
作時のFET5のドレイン電流の変化を示しており、電
流の最大値は約4A(I1により示す)となっている。
【0034】一方、直流出力22の負荷が軽くなって、
0近傍となるときには、直流出力22の電圧が、上記動
作状態に比して上昇を示す。このため、トランジスタQ
3のベース電流が増加し、第2のインダクタL2から送
出される帰還出力の全てが、トランジスタQ3のコレク
タに流れるという事態が生じる。そして、このような事
態が生じたときには、トランジスタQ2がオフとなるた
め、発振が停止する。そして、発振の停止期間におい
て、直流出力22の電圧に降下が生じ、第2のインダク
タL2から送出される帰還出力の一部が、トランジスタ
Q2のベースに流れるようになると、発振が生じる。そ
して、この発振により、直流出力22の電圧が上昇する
と、再度、発振が停止するという、間欠的な発振が行わ
れることになる。
0近傍となるときには、直流出力22の電圧が、上記動
作状態に比して上昇を示す。このため、トランジスタQ
3のベース電流が増加し、第2のインダクタL2から送
出される帰還出力の全てが、トランジスタQ3のコレク
タに流れるという事態が生じる。そして、このような事
態が生じたときには、トランジスタQ2がオフとなるた
め、発振が停止する。そして、発振の停止期間におい
て、直流出力22の電圧に降下が生じ、第2のインダク
タL2から送出される帰還出力の一部が、トランジスタ
Q2のベースに流れるようになると、発振が生じる。そ
して、この発振により、直流出力22の電圧が上昇する
と、再度、発振が停止するという、間欠的な発振が行わ
れることになる。
【0035】図3は、上記した間欠発振が生じたときの
主要点23〜25の電圧変化を示している。すなわち、
期間t1が発振の停止期間であり、期間t2が発振期間
となっている。また、発振の停止期間t1に対する発振
期間t2の比率は、負荷が0に近づく程に小さくなり、
負荷が0近傍であるときには、数100分の1となる。
このことは、期間t2において、期間t1と期間t2と
の双方の期間において消費される電力を生じさせること
を意味する。すなわち、期間t2において昇圧される電
力は、直流出力22の負荷の消費電力の数100倍とな
る。このため、トランジスタQ2がオンとなる期間t3
は、充分な長さの期間(本実施形態では数μS)とな
る。
主要点23〜25の電圧変化を示している。すなわち、
期間t1が発振の停止期間であり、期間t2が発振期間
となっている。また、発振の停止期間t1に対する発振
期間t2の比率は、負荷が0に近づく程に小さくなり、
負荷が0近傍であるときには、数100分の1となる。
このことは、期間t2において、期間t1と期間t2と
の双方の期間において消費される電力を生じさせること
を意味する。すなわち、期間t2において昇圧される電
力は、直流出力22の負荷の消費電力の数100倍とな
る。このため、トランジスタQ2がオンとなる期間t3
は、充分な長さの期間(本実施形態では数μS)とな
る。
【0036】また、トランジスタQ2がオンとなるとき
には、FET5がオンとなるので、FET5が飽和した
オン状態となる期間は、上記と同様に数μSとなる。一
方、FET5がオンからオフ、またはオフからオンに移
行する過渡的な期間は短い(本実施形態では、200n
S〜300nSとなっている)。このため、FET5が
飽和状態にある期間に比すると、FET5がオンからオ
フ、またはオフからオンに移行する過渡的な期間の比率
は、小さな値となる。このことは、負荷が微少となって
いるにも関わらず、FET5のスイッチング損失が殆ど
増加しないことを意味する。従って、負荷が微少となる
ときにも変換効率に低下が生じない。
には、FET5がオンとなるので、FET5が飽和した
オン状態となる期間は、上記と同様に数μSとなる。一
方、FET5がオンからオフ、またはオフからオンに移
行する過渡的な期間は短い(本実施形態では、200n
S〜300nSとなっている)。このため、FET5が
飽和状態にある期間に比すると、FET5がオンからオ
フ、またはオフからオンに移行する過渡的な期間の比率
は、小さな値となる。このことは、負荷が微少となって
いるにも関わらず、FET5のスイッチング損失が殆ど
増加しないことを意味する。従って、負荷が微少となる
ときにも変換効率に低下が生じない。
【0037】以下に補足的な説明を行うと、クランプ用
ダイオードD3は、トランジスタQ2のコレクタの電圧
が、クランプ用ダイオードD3のカソードの電圧(直流
出力22の電圧に略等しい電圧)に、約0.7Vを加算
した電圧を越えることを防止するための素子となってい
る。従って、クランプ用ダイオードD3のカソードにつ
いては、直流源21の電圧より高い電圧の直流出力の経
路であるならば、任意の直流出力の経路(例えば、その
他の電源回路により生成された12Vあるいは24V等
の直流出力の経路)に接続することが可能となってい
る。
ダイオードD3は、トランジスタQ2のコレクタの電圧
が、クランプ用ダイオードD3のカソードの電圧(直流
出力22の電圧に略等しい電圧)に、約0.7Vを加算
した電圧を越えることを防止するための素子となってい
る。従って、クランプ用ダイオードD3のカソードにつ
いては、直流源21の電圧より高い電圧の直流出力の経
路であるならば、任意の直流出力の経路(例えば、その
他の電源回路により生成された12Vあるいは24V等
の直流出力の経路)に接続することが可能となってい
る。
【0038】また、トランジスタQ2のコレクタ電圧の
最大値を抑制する必要がない場合では、クランプ用ダイ
オードD3を省略した構成とすることが可能となってい
る(本実施形態の場合、クランプ用ダイオードD3を省
略すると、主要点23の電圧の最大値は、約50Vとな
っている)。
最大値を抑制する必要がない場合では、クランプ用ダイ
オードD3を省略した構成とすることが可能となってい
る(本実施形態の場合、クランプ用ダイオードD3を省
略すると、主要点23の電圧の最大値は、約50Vとな
っている)。
【0039】また、本発明に係る発振回路1と、図4に
示す従来技術の発振回路(比較器71と三角波発生回路
72からなる回路)とを比較すると、以下のようにな
る。すなわち、三角波発生回路72は、コンデンサの充
放電を定電流で行う回路、等が不可欠であるため、等価
回路が複雑となっている。また、比較器71も、等価的
な回路構成が複雑となっている。一方、本実施形態の発
振回路1は、3つのトランジスタQ1〜Q3、6つの抵
抗R3〜R8、2つのダイオードD3,D4、1つのコ
ンデンサC3、および、2つのインダクタL1,L2に
より構成されている。従って、従来技術と本実施形態と
を、等価回路として比較する場合では、本実施形態の発
振回路1は、構成が簡単化された回路となっている。
示す従来技術の発振回路(比較器71と三角波発生回路
72からなる回路)とを比較すると、以下のようにな
る。すなわち、三角波発生回路72は、コンデンサの充
放電を定電流で行う回路、等が不可欠であるため、等価
回路が複雑となっている。また、比較器71も、等価的
な回路構成が複雑となっている。一方、本実施形態の発
振回路1は、3つのトランジスタQ1〜Q3、6つの抵
抗R3〜R8、2つのダイオードD3,D4、1つのコ
ンデンサC3、および、2つのインダクタL1,L2に
より構成されている。従って、従来技術と本実施形態と
を、等価回路として比較する場合では、本実施形態の発
振回路1は、構成が簡単化された回路となっている。
【0040】また、発振回路1の動作電源となる直流源
を、主インダクタL3の一方の端子に接続された直流源
21とは異なる直流源とすることが可能になっている。
を、主インダクタL3の一方の端子に接続された直流源
21とは異なる直流源とすることが可能になっている。
【0041】
【発明の効果】以上説明したように、本発明に係るチョ
ッパ型スイッチング電源は、主スイッチング素子のオン
オフを制御する発振回路に、一方の端子が直流源に接続
された第1のインダクタと、第1のインダクタの他方の
端子と接地レベルとの接続を開閉する発振用スイッチン
グ素子と、第1のインダクタと誘導結合され、発振用ス
イッチング素子がオンとなるときには、発振用スイッチ
ング素子をオンにする帰還出力を発生する第2のインダ
クタと、前記整流平滑回路から送出される直流出力の電
圧誤差を検出すると共に、検出した電圧誤差が前記直流
出力の電圧の上昇を示すときには、上昇分に対応して、
発振用スイッチング素子に導かれる前記帰還出力のレベ
ルを減少させる電圧安定化回路とを備えた構成としてい
る。従って、負荷が軽くなるときには、発振用スイッチ
ング素子は、間欠的な発振を行う。従って、間欠発振の
発振期間に昇圧する電力の値は大きくなる。このため、
主スイッチング素子が飽和したオン状態となる期間に対
し、主スイッチング素子が、オンからオフ、またはオフ
からオンに移行する過渡的な期間の比率は、小さな値と
なり、主スイッチング素子のスイッチング損失が増加し
ないので、負荷が軽くなるときにも、変換効率の低下を
防止することが可能となっている。
ッパ型スイッチング電源は、主スイッチング素子のオン
オフを制御する発振回路に、一方の端子が直流源に接続
された第1のインダクタと、第1のインダクタの他方の
端子と接地レベルとの接続を開閉する発振用スイッチン
グ素子と、第1のインダクタと誘導結合され、発振用ス
イッチング素子がオンとなるときには、発振用スイッチ
ング素子をオンにする帰還出力を発生する第2のインダ
クタと、前記整流平滑回路から送出される直流出力の電
圧誤差を検出すると共に、検出した電圧誤差が前記直流
出力の電圧の上昇を示すときには、上昇分に対応して、
発振用スイッチング素子に導かれる前記帰還出力のレベ
ルを減少させる電圧安定化回路とを備えた構成としてい
る。従って、負荷が軽くなるときには、発振用スイッチ
ング素子は、間欠的な発振を行う。従って、間欠発振の
発振期間に昇圧する電力の値は大きくなる。このため、
主スイッチング素子が飽和したオン状態となる期間に対
し、主スイッチング素子が、オンからオフ、またはオフ
からオンに移行する過渡的な期間の比率は、小さな値と
なり、主スイッチング素子のスイッチング損失が増加し
ないので、負荷が軽くなるときにも、変換効率の低下を
防止することが可能となっている。
【0042】また、さらに、第1のインダクタの前記他
方の端子に一方の端子が接続され、任意の直流出力の電
流経路に他方の端子が接続されたクランプ用ダイオード
を備え、クランプ用ダイオードの向きを、前記発振用ス
イッチング素子がオフとなるとき、クランプ用ダイオー
ドに電流が流れる向きとした構成としている。従って、
発振用スイッチング素子がオフとなるときの第1のイン
ダクタの他方の端子の電圧は、直流出力の電圧の近傍値
に抑制されるので、発振用のスイッチング素子に、耐圧
の低い素子を使用することが可能となっている。
方の端子に一方の端子が接続され、任意の直流出力の電
流経路に他方の端子が接続されたクランプ用ダイオード
を備え、クランプ用ダイオードの向きを、前記発振用ス
イッチング素子がオフとなるとき、クランプ用ダイオー
ドに電流が流れる向きとした構成としている。従って、
発振用スイッチング素子がオフとなるときの第1のイン
ダクタの他方の端子の電圧は、直流出力の電圧の近傍値
に抑制されるので、発振用のスイッチング素子に、耐圧
の低い素子を使用することが可能となっている。
【0043】また、さらに、前記主スイッチング素子に
FETを用いたチョッパ型スイッチング電源に適用し、
前記発振回路には、エミッタが直流源に接続され、ベー
スが第1のインダクタの前記他方の端子に接続されたP
NPトランジスタを備え、前記PNPトランジスタのコ
レクタから送出される出力を用いて前記FETのオンオ
フを制御する構成としている。従って、間欠発振時の発
振の停止状態においては、発振用スイッチング素子がオ
フとなるので、PNPトランジスタはオフとなる。この
ため、発振停止時では、PNPトランジスタに電流が流
れないため、発振回路の電流の消費が少なくなるので、
間欠発振時の変換効率を高めることが可能となってい
る。
FETを用いたチョッパ型スイッチング電源に適用し、
前記発振回路には、エミッタが直流源に接続され、ベー
スが第1のインダクタの前記他方の端子に接続されたP
NPトランジスタを備え、前記PNPトランジスタのコ
レクタから送出される出力を用いて前記FETのオンオ
フを制御する構成としている。従って、間欠発振時の発
振の停止状態においては、発振用スイッチング素子がオ
フとなるので、PNPトランジスタはオフとなる。この
ため、発振停止時では、PNPトランジスタに電流が流
れないため、発振回路の電流の消費が少なくなるので、
間欠発振時の変換効率を高めることが可能となってい
る。
【図1】本発明に係るチョッパ型スイッチング電源の一
実施形態の電気的接続を示す回路図である。
実施形態の電気的接続を示す回路図である。
【図2】直流出力の負荷が所定値となるときの実施形態
の主要点の信号波形を示す説明図である。
の主要点の信号波形を示す説明図である。
【図3】直流出力の負荷が微少となるときの実施形態の
主要点の信号波形を示す説明図である。
主要点の信号波形を示す説明図である。
【図4】従来技術の電気的構成を示すブロック線図であ
る。
る。
1 発振回路 2 電圧安定化回路 3 整流平滑回路 5 FET(主スイッチング素子) 21 直流源 22 直流出力 D3 クランプ用ダイオード L1 第1のインダクタ L2 第2のインダクタ L3 主インダクタ Q1 PNPトランジスタ Q2 発振用スイッチング素子
Claims (3)
- 【請求項1】 発振回路の出力によってオンオフが制御
される主スイッチング素子によって、一方の端子が直流
源に接続された主インダクタの他方の端子と接地レベル
との接続を開閉すると共に、前記主インダクタの他方の
端子に接続された整流平滑回路を用いて直流出力を取り
出すチョッパ型スイッチング電源において、 前記発振回路には、 一方の端子が直流源に接続された第1のインダクタと、 第1のインダクタの他方の端子と接地レベルとの接続を
開閉する発振用スイッチング素子と、 第1のインダクタと誘導結合され、発振用スイッチング
素子がオンとなるときには、発振用スイッチング素子を
オンにする帰還出力を発生する第2のインダクタと、 前記整流平滑回路から送出される直流出力の電圧誤差を
検出すると共に、検出した電圧誤差が前記直流出力の電
圧の上昇を示すときには、上昇分に対応して、発振用ス
イッチング素子に導かれる前記帰還出力のレベルを減少
させる電圧安定化回路とを備えたことを特徴とするチョ
ッパ型スイッチング電源。 - 【請求項2】 第1のインダクタの前記他方の端子に一
方の端子が接続され、任意の直流出力の電流経路に他方
の端子が接続されたクランプ用ダイオードを備え、 クランプ用ダイオードの向きを、前記発振用スイッチン
グ素子がオフとなるとき、クランプ用ダイオードに電流
が流れる向きとしたことを特徴とする請求項1記載のチ
ョッパ型スイッチング電源。 - 【請求項3】 前記主スイッチング素子にFETを用い
たチョッパ型スイッチング電源において、 前記発振回路には、 エミッタが直流源に接続され、ベースが第1のインダク
タの前記他方の端子に接続されたPNPトランジスタを
備え、 前記PNPトランジスタのコレクタから送出される出力
を用いて前記FETのオンオフを制御することを特徴と
する請求項1または請求項2記載のチョッパ型スイッチ
ング電源。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23637699A JP3344479B2 (ja) | 1999-08-24 | 1999-08-24 | チョッパ型スイッチング電源 |
US09/640,675 US6259236B1 (en) | 1999-08-24 | 2000-08-18 | Chopper type switching power supply |
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