JP3334671B2 - 半導体装置及びこれを搭載したモジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びこ
れを搭載したモジュールに関し、特に、互いに基板の両
面に実装される場合に有効な半導体装置及びこれを搭載
したモジュールに関する。
れを搭載したモジュールに関し、特に、互いに基板の両
面に実装される場合に有効な半導体装置及びこれを搭載
したモジュールに関する。
【０００２】
【従来の技術】半導体装置、特にＤＲＡＭに代表される
半導体メモリにおいては、基板の片面のみならずその両
面に実装されることがある。例えば、ＤＩＭＭ（デュア
ル・インライン・メモリ・モジュール）やＲＩＭＭ（ラ
ムバス・インライン・メモリ・モジュール）と呼ばれる
ものがそれである。
半導体メモリにおいては、基板の片面のみならずその両
面に実装されることがある。例えば、ＤＩＭＭ（デュア
ル・インライン・メモリ・モジュール）やＲＩＭＭ（ラ
ムバス・インライン・メモリ・モジュール）と呼ばれる
ものがそれである。
【０００３】これらＤＩＭＭやＲＩＭＭは、よく知られ
ているように、基板の両面に複数個のＳＤＲＡＭ（シン
クロナスＤＲＡＭ）やＲＤＲＡＭ（ラムバスＤＲＡＭ）
が実装されている。例えば、一枚の基板には１６個のＲ
ＤＲＡＭが実装されて、１個のＲＤＲＡＭの記憶容量の
１６倍の記憶容量を持つメモリモジュールとして使用さ
れる。
ているように、基板の両面に複数個のＳＤＲＡＭ（シン
クロナスＤＲＡＭ）やＲＤＲＡＭ（ラムバスＤＲＡＭ）
が実装されている。例えば、一枚の基板には１６個のＲ
ＤＲＡＭが実装されて、１個のＲＤＲＡＭの記憶容量の
１６倍の記憶容量を持つメモリモジュールとして使用さ
れる。
【０００４】しかし、このようなモジュールにおいて
は、片面のみに半導体装置が搭載されるモジュール（例
えば、ＳＩＭＭ）においてはほとんど生じない次の問題
が発生する。これを図５及び図６を用いて説明する。
は、片面のみに半導体装置が搭載されるモジュール（例
えば、ＳＩＭＭ）においてはほとんど生じない次の問題
が発生する。これを図５及び図６を用いて説明する。
【０００５】図５は、基板７０に複数のＲＤＲＡＭが搭
載されたメモリモジュールの一部を示す図であり、図で
は複数のＲＤＲＡＭのうち３つのＲＤＲＡＭ７２、７
４、７６のみが示されている。また、基板７０には複数
の配線が形成されている。図５には、ＲＤＲＡＭ７２、
７４、７６の端子Ｐに接続される配線７８のみが示され
ている。ここで、ＲＤＲＡＭ７２、７４、７６はそれぞ
れ同一構成のＲＤＲＡＭチップが実装された同一構成の
ＣＳＰ（チップ・スケール・パッケージ）である。
載されたメモリモジュールの一部を示す図であり、図で
は複数のＲＤＲＡＭのうち３つのＲＤＲＡＭ７２、７
４、７６のみが示されている。また、基板７０には複数
の配線が形成されている。図５には、ＲＤＲＡＭ７２、
７４、７６の端子Ｐに接続される配線７８のみが示され
ている。ここで、ＲＤＲＡＭ７２、７４、７６はそれぞ
れ同一構成のＲＤＲＡＭチップが実装された同一構成の
ＣＳＰ（チップ・スケール・パッケージ）である。
【０００６】さて、配線７８を介して各ＲＤＲＡＭ７
２、７４、７６の端子７２−Ｐ、７４−Ｐ、７６−Ｐに
信号（例えば、アドレス信号や各種制御信号）が印加さ
れる場合、この信号が図５に示す矢印の方向から供給さ
れるとすると、この信号はまず端子７２−Ｐに到達し、
次に端子７６−Ｐに到達し、その次に７４−Ｐに到達す
ることとなる。
２、７４、７６の端子７２−Ｐ、７４−Ｐ、７６−Ｐに
信号（例えば、アドレス信号や各種制御信号）が印加さ
れる場合、この信号が図５に示す矢印の方向から供給さ
れるとすると、この信号はまず端子７２−Ｐに到達し、
次に端子７６−Ｐに到達し、その次に７４−Ｐに到達す
ることとなる。
【０００７】ところが、ＲＤＲＡＭ７２、７４、７６の
端子７２−Ｑ、７４−Ｑ、７６−Ｑも、図示しない配線
を介して所定の信号の供給を受けるのであるが、この信
号も図５に示す矢印の方向から供給されるとすると、こ
の信号はまず端子７２−Ｑに到達し、次に端子７６−Ｑ
に到達し、その次に７４−Ｑに到達することとなり、端
子７２−Ｐ、７４−Ｐ、７６−Ｐに印加される信号の到
達順序と同じであるものの、そのタイミングは各ＲＤＲ
ＡＭ間で異なってしまう。すわなち、矢印の方向から、
各ＲＤＲＡＭの端子Ｐに印加すべき信号と端子Ｑに印加
すべき信号とが同時に供給された場合、ＲＤＲＡＭ７２
及び７４に関しては端子７２−Ｐ、７４−Ｐに信号が到
達した後に端子７２−Ｑ、７４−Ｑに信号が到達するタ
イミングとなる一方、ＲＤＲＡＭ７６に関しては端子７
６−Ｑに信号が到達した後に端子７６−Ｐに信号が到達
するタイミングとなってしまう。
端子７２−Ｑ、７４−Ｑ、７６−Ｑも、図示しない配線
を介して所定の信号の供給を受けるのであるが、この信
号も図５に示す矢印の方向から供給されるとすると、こ
の信号はまず端子７２−Ｑに到達し、次に端子７６−Ｑ
に到達し、その次に７４−Ｑに到達することとなり、端
子７２−Ｐ、７４−Ｐ、７６−Ｐに印加される信号の到
達順序と同じであるものの、そのタイミングは各ＲＤＲ
ＡＭ間で異なってしまう。すわなち、矢印の方向から、
各ＲＤＲＡＭの端子Ｐに印加すべき信号と端子Ｑに印加
すべき信号とが同時に供給された場合、ＲＤＲＡＭ７２
及び７４に関しては端子７２−Ｐ、７４−Ｐに信号が到
達した後に端子７２−Ｑ、７４−Ｑに信号が到達するタ
イミングとなる一方、ＲＤＲＡＭ７６に関しては端子７
６−Ｑに信号が到達した後に端子７６−Ｐに信号が到達
するタイミングとなってしまう。
【０００８】このように、基板の両面に半導体装置が搭
載されたモジュールでは、基板の一方の面に搭載された
半導体装置と基板の他方の面に搭載された半導体装置と
の間において到達する信号のタイミングに差が生じ、こ
れがセットアップ／ホールド時間等のマージンを減少さ
せる要因となっていた。
載されたモジュールでは、基板の一方の面に搭載された
半導体装置と基板の他方の面に搭載された半導体装置と
の間において到達する信号のタイミングに差が生じ、こ
れがセットアップ／ホールド時間等のマージンを減少さ
せる要因となっていた。
【０００９】尚、このタイミングのズレは各半導体装置
に供給される信号のおいてのみ生じる問題ではなく、各
半導体装置より出力される信号においても同様に生じる
問題である。
に供給される信号のおいてのみ生じる問題ではなく、各
半導体装置より出力される信号においても同様に生じる
問題である。
【００１０】上記問題点は、同一構成の半導体チップ
を、互いに端子配置の異なる２種類のパッケージに実装
して、一方のパッケージを基板の一方の面に搭載し、他
方のパッケージを基板の他方の面に搭載することにより
解決できる。
を、互いに端子配置の異なる２種類のパッケージに実装
して、一方のパッケージを基板の一方の面に搭載し、他
方のパッケージを基板の他方の面に搭載することにより
解決できる。
【００１１】つまり、基板の一方の面に搭載されるパッ
ケージの端子配置と、基板の他方の面に搭載されるパッ
ケージの端子配置とを互いに対称形とするのである。こ
れら２種類のパッケージは、ちょうど右手と左手の如き
関係を有しており、お互いが向き合うと、つまり基板の
両面に搭載されると、各端子の位置がぴったり一致す
る。このようなパッケージはそれぞれ「ノーマルタイ
プ」、「ミラード（ＭＩＲＲＯＲＥＤ）タイプ」と呼ば
れ、ミラードタイプのパッケージはその名の通り、ノー
マルタイプのパッケージを鏡に映したような端子配置と
なる。
ケージの端子配置と、基板の他方の面に搭載されるパッ
ケージの端子配置とを互いに対称形とするのである。こ
れら２種類のパッケージは、ちょうど右手と左手の如き
関係を有しており、お互いが向き合うと、つまり基板の
両面に搭載されると、各端子の位置がぴったり一致す
る。このようなパッケージはそれぞれ「ノーマルタイ
プ」、「ミラード（ＭＩＲＲＯＲＥＤ）タイプ」と呼ば
れ、ミラードタイプのパッケージはその名の通り、ノー
マルタイプのパッケージを鏡に映したような端子配置と
なる。
【００１２】このようなノーマルタイプのパッケージと
ミラードタイプのパッケージを使用することにより上記
問題が解決される様子を図６を用いて説明する。図６に
おいて、ＲＤＲＡＭ７２及び７４はノーマルタイプのＣ
ＳＰであり、ＲＤＲＡＭ８０はミラードタイプのＣＳＰ
である。
ミラードタイプのパッケージを使用することにより上記
問題が解決される様子を図６を用いて説明する。図６に
おいて、ＲＤＲＡＭ７２及び７４はノーマルタイプのＣ
ＳＰであり、ＲＤＲＡＭ８０はミラードタイプのＣＳＰ
である。
【００１３】図に示すように、ＲＤＲＡＭ８０はその端
子ＰとＱの配置がＲＤＲＡＭ７２及び７４とは逆になっ
ているため、各ＲＤＲＡＭ７２、７４、８０の端子７２
−Ｐ、７４−Ｐ、８０−Ｐに印加される信号と、端子７
２−Ｑ、７４−Ｑ、８０−Ｑに印加される信号との到達
時間の関係は、各ＲＤＲＡＭにおいて等しくなる。つま
り、全てのＲＤＲＡＭにおいてまず端子Ｐに信号が到達
した後、所定の時間をおいて端子Ｑに信号が到達するこ
とになる。このため、図５に示すように基板の両面に同
一の端子配置のパッケージをしようした場合に生じる、
セットアップ／ホールド時間等のマージンが減少すると
いう上記問題が解決される。
子ＰとＱの配置がＲＤＲＡＭ７２及び７４とは逆になっ
ているため、各ＲＤＲＡＭ７２、７４、８０の端子７２
−Ｐ、７４−Ｐ、８０−Ｐに印加される信号と、端子７
２−Ｑ、７４−Ｑ、８０−Ｑに印加される信号との到達
時間の関係は、各ＲＤＲＡＭにおいて等しくなる。つま
り、全てのＲＤＲＡＭにおいてまず端子Ｐに信号が到達
した後、所定の時間をおいて端子Ｑに信号が到達するこ
とになる。このため、図５に示すように基板の両面に同
一の端子配置のパッケージをしようした場合に生じる、
セットアップ／ホールド時間等のマージンが減少すると
いう上記問題が解決される。
【００１４】
【発明が解決しようとする課題】しかし、ノーマルタイ
プのパッケージもミラードタイプのパッケージも、それ
に実装される半導体チップは同一構成であるから、半導
体チップをミラードタイプのパッケージに実装するため
には、パッケージ内において半導体チップ上の端子（内
部端子）とパッケージ上の端子（外部端子）とを接続す
る配線を、ノーマルタイプのパッケージとは異なる接続
とする必要がある。このため、半導体チップ上の内部端
子とパッケージ上の外部端子との位置関係によっては、
両者を接続することが不可能な場合も生ずる。
プのパッケージもミラードタイプのパッケージも、それ
に実装される半導体チップは同一構成であるから、半導
体チップをミラードタイプのパッケージに実装するため
には、パッケージ内において半導体チップ上の端子（内
部端子）とパッケージ上の端子（外部端子）とを接続す
る配線を、ノーマルタイプのパッケージとは異なる接続
とする必要がある。このため、半導体チップ上の内部端
子とパッケージ上の外部端子との位置関係によっては、
両者を接続することが不可能な場合も生ずる。
【００１５】図７及び図８はこれを説明する図であり、
図７に示す半導体装置９０−Ｎはノーマルタイプのパッ
ケージであり、図８に示す半導体装置９０−Ｍはミラー
ドタイプのパッケージである。尚、半導体装置９０−
Ｎ、９０−ＭはＣＳＰである。
図７に示す半導体装置９０−Ｎはノーマルタイプのパッ
ケージであり、図８に示す半導体装置９０−Ｍはミラー
ドタイプのパッケージである。尚、半導体装置９０−
Ｎ、９０−ＭはＣＳＰである。
【００１６】図７において、小さな四角で示されている
のは半導体チップ上の端子であり、丸で示されているの
はパッケージの端子である。半導体チップ上の端子とパ
ッケージの端子とはテープ配線９８にて電気的に接続さ
れている。尚、パッケージ内の配線をテープ配線により
行うのはＣＳＰの特徴の一つである。
のは半導体チップ上の端子であり、丸で示されているの
はパッケージの端子である。半導体チップ上の端子とパ
ッケージの端子とはテープ配線９８にて電気的に接続さ
れている。尚、パッケージ内の配線をテープ配線により
行うのはＣＳＰの特徴の一つである。
【００１７】図７に示すように、半導体チップ上の信号
入力端子９２−Ａ、９２−Ｂ、９３−Ｃはそれぞれテー
プ配線９８にてパッケージの端子Ａ、Ｂ、Ｃに接続さ
れ、電源端子９４はテープ配線９８にてパッケージの端
子Ｖに接続され、グランド端子９６はテープ配線９８に
てパッケージの端子Ｇに接続されている。また、ＮＣは
ノンコネクト端子であり、使用されない。
入力端子９２−Ａ、９２−Ｂ、９３−Ｃはそれぞれテー
プ配線９８にてパッケージの端子Ａ、Ｂ、Ｃに接続さ
れ、電源端子９４はテープ配線９８にてパッケージの端
子Ｖに接続され、グランド端子９６はテープ配線９８に
てパッケージの端子Ｇに接続されている。また、ＮＣは
ノンコネクト端子であり、使用されない。
【００１８】このような端子配置の半導体装置９０−Ｎ
に対し、これを紙面からみて上下に反転させると図８に
示すような端子の配置となる半導体装置９０−Ｍが得ら
れるが、前に説明したように、ノーマルタイプのパッケ
ージもミラードタイプのパッケージも実装される半導体
チップ自体は同一構成であるから、半導体チップ上の端
子とパッケージの端子との接続ができなくなる箇所が出
てくる場合がある。
に対し、これを紙面からみて上下に反転させると図８に
示すような端子の配置となる半導体装置９０−Ｍが得ら
れるが、前に説明したように、ノーマルタイプのパッケ
ージもミラードタイプのパッケージも実装される半導体
チップ自体は同一構成であるから、半導体チップ上の端
子とパッケージの端子との接続ができなくなる箇所が出
てくる場合がある。
【００１９】図８は、この状態を示すものであり、ミラ
ードタイプのパッケージにおいては、端子９２−Ａと端
子Ａとの接続及び端子９２−Ｃと端子Ｃとの接続が不可
能となってしまっている。このような場合、最早ミラー
ドタイプのパッケージを作製することはできず、敢えて
作製するならばノーマルタイプ用及びミラードタイプ用
の半導体チップをそれぞれ別個に用意する必要があり、
これは２種類の半導体チップを製造しなければならない
ことを意味するから、大幅はコスト増となる。
ードタイプのパッケージにおいては、端子９２−Ａと端
子Ａとの接続及び端子９２−Ｃと端子Ｃとの接続が不可
能となってしまっている。このような場合、最早ミラー
ドタイプのパッケージを作製することはできず、敢えて
作製するならばノーマルタイプ用及びミラードタイプ用
の半導体チップをそれぞれ別個に用意する必要があり、
これは２種類の半導体チップを製造しなければならない
ことを意味するから、大幅はコスト増となる。
【００２０】したがって、本発明の目的は、上記問題点
を解決し、ノーマルタイプのパッケージへの実装が容易
であるとともにミラードタイプのパッケージへの実装も
容易な半導体装置を提供することである。
を解決し、ノーマルタイプのパッケージへの実装が容易
であるとともにミラードタイプのパッケージへの実装も
容易な半導体装置を提供することである。
【００２１】また、本発明の他の目的は、このような半
導体装置が搭載されたモジュールを提供することであ
る。
導体装置が搭載されたモジュールを提供することであ
る。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【課題を解決するための手段】本発明によれば、第１及
び第２の半導体チップと、前記第１の半導体チップが実
装されたノーマルパッケージと、前記第２の半導体チッ
プが実装されたミラードパッケージと、一方の面に前記
ノーマルパッケージが搭載され他方の面に前記ミラード
パッケージが搭載された基板とを備え、前記第１及び第
２の半導体チップはいずれも、第１及び第２の信号端子
と、制御端子と、前記制御端子が第１の電源に接続され
ている場合には前記第１の信号端子を第１の内部信号配
線に接続し、前記制御端子が前記第１の電源とは異なる
第２の電源に接続されている場合には前記第１の信号端
子を前記第１の内部信号配線とは異なる第２の内部信号
配線に接続するとともに前記第２の信号端子を前記第１
の内部信号配線に接続する切換手段とを備え、前記第１
の半導体チップの前記制御端子は前記ノーマルパッケー
ジ内において第１の電源に接続されており、前記第２の
半導体チップの前記制御端子は前記ミラードパッケージ
内において前記第２の電源に接続されていることを特徴
とするモジュールが提供される。
び第２の半導体チップと、前記第１の半導体チップが実
装されたノーマルパッケージと、前記第２の半導体チッ
プが実装されたミラードパッケージと、一方の面に前記
ノーマルパッケージが搭載され他方の面に前記ミラード
パッケージが搭載された基板とを備え、前記第１及び第
２の半導体チップはいずれも、第１及び第２の信号端子
と、制御端子と、前記制御端子が第１の電源に接続され
ている場合には前記第１の信号端子を第１の内部信号配
線に接続し、前記制御端子が前記第１の電源とは異なる
第２の電源に接続されている場合には前記第１の信号端
子を前記第１の内部信号配線とは異なる第２の内部信号
配線に接続するとともに前記第２の信号端子を前記第１
の内部信号配線に接続する切換手段とを備え、前記第１
の半導体チップの前記制御端子は前記ノーマルパッケー
ジ内において第１の電源に接続されており、前記第２の
半導体チップの前記制御端子は前記ミラードパッケージ
内において前記第２の電源に接続されていることを特徴
とするモジュールが提供される。
【００２８】また、第１及び第２の内部信号端子と、制
御端子と、前記制御端子に第１の電圧が印加されている
ことに応答して前記第１の内部信号端子を所定の内部信
号配線に接続し、前記制御端子に前記第１の電圧とは異
なる第２の電圧が印加されていることに応答して前記第
２の内部信号端子を前記所定の内部信号配線に接続する
切換手段とを備えた第１及び第２の半導体チップと、前
記第１の半導体チップが実装されたノーマルパッケージ
と、前記第２の半導体チップが実装されたミラードパッ
ケージと、一方の面に前記ノーマルパッケージが搭載さ
れ他方の面に前記ミラードパッケージが搭載された基板
とを備えたモジュールであって、前記ノーマルパッケー
ジは前記第１の電圧が印加される第１の外部電源端子
と、第１の外部信号端子と、前記第１の外部電源端子と
前記第１の半導体チップの前記制御端子とを接続する手
段と、前記第１の外部信号端子と前記第１の半導体チッ
プの前記第１の内部信号端子とを接続する手段とを備
え、前記ミラードパッケージは前記第２の電圧が印加さ
れる第２の外部電源端子と、前記ノーマルパッケージの
前記第１の外部信号端子に対応する第２の外部信号端子
と、前記第２の外部電源端子と前記第２の半導体チップ
の前記制御端子とを接続する手段と、前記第２の外部信
号端子と前記第２の半導体チップの前記第２の内部信号
端子とを接続する手段とを備えることを特徴とするモジ
ュールが提供される。
御端子と、前記制御端子に第１の電圧が印加されている
ことに応答して前記第１の内部信号端子を所定の内部信
号配線に接続し、前記制御端子に前記第１の電圧とは異
なる第２の電圧が印加されていることに応答して前記第
２の内部信号端子を前記所定の内部信号配線に接続する
切換手段とを備えた第１及び第２の半導体チップと、前
記第１の半導体チップが実装されたノーマルパッケージ
と、前記第２の半導体チップが実装されたミラードパッ
ケージと、一方の面に前記ノーマルパッケージが搭載さ
れ他方の面に前記ミラードパッケージが搭載された基板
とを備えたモジュールであって、前記ノーマルパッケー
ジは前記第１の電圧が印加される第１の外部電源端子
と、第１の外部信号端子と、前記第１の外部電源端子と
前記第１の半導体チップの前記制御端子とを接続する手
段と、前記第１の外部信号端子と前記第１の半導体チッ
プの前記第１の内部信号端子とを接続する手段とを備
え、前記ミラードパッケージは前記第２の電圧が印加さ
れる第２の外部電源端子と、前記ノーマルパッケージの
前記第１の外部信号端子に対応する第２の外部信号端子
と、前記第２の外部電源端子と前記第２の半導体チップ
の前記制御端子とを接続する手段と、前記第２の外部信
号端子と前記第２の半導体チップの前記第２の内部信号
端子とを接続する手段とを備えることを特徴とするモジ
ュールが提供される。
【００２９】
【発明の実施の形態】本発明の実施の形態について説明
する。
する。
【００３０】図１は本発明の実施の形態による半導体装
置内に形成される切換回路１０を示す回路図である。切
換回路１０は、半導体チップ上に設けられた信号端子１
２−Ａを半導体チップ内部の信号配線３６に接続するか
信号配線３８に接続するかを切り換えるとともに、信号
端子１２−Ｃを信号配線３６に接続するか信号配線３８
に接続するかを切り換える回路である。
置内に形成される切換回路１０を示す回路図である。切
換回路１０は、半導体チップ上に設けられた信号端子１
２−Ａを半導体チップ内部の信号配線３６に接続するか
信号配線３８に接続するかを切り換えるとともに、信号
端子１２−Ｃを信号配線３６に接続するか信号配線３８
に接続するかを切り換える回路である。
【００３１】かかる切り換えを制御するのが、半導体チ
ップ上に設けられた制御端子４０に印加される電圧レベ
ルである。尚、特に限定されないが、制御端子４０とし
てはノンコネクト端子を活用することが好ましい。
ップ上に設けられた制御端子４０に印加される電圧レベ
ルである。尚、特に限定されないが、制御端子４０とし
てはノンコネクト端子を活用することが好ましい。
【００３２】切換回路１０について詳述すると、切換回
路１０はＰチャンネルＭＯＳトランジスタ２０とＮチャ
ンネルＭＯＳトランジスタ２２からなる第１のトランス
ファゲート、ＰチャンネルＭＯＳトランジスタ２４とＮ
チャンネルＭＯＳトランジスタ２６からなる第２のトラ
ンスファゲート、ＰチャンネルＭＯＳトランジスタ２８
とＮチャンネルＭＯＳトランジスタ３０からなる第３の
トランスファゲート、及びＰチャンネルＭＯＳトランジ
スタ３２とＮチャンネルＭＯＳトランジスタ３４からな
る第４のトランスファゲートを有し、これらの導通／非
導通は、制御端子４０に印加される電圧レベルにより決
まる。
路１０はＰチャンネルＭＯＳトランジスタ２０とＮチャ
ンネルＭＯＳトランジスタ２２からなる第１のトランス
ファゲート、ＰチャンネルＭＯＳトランジスタ２４とＮ
チャンネルＭＯＳトランジスタ２６からなる第２のトラ
ンスファゲート、ＰチャンネルＭＯＳトランジスタ２８
とＮチャンネルＭＯＳトランジスタ３０からなる第３の
トランスファゲート、及びＰチャンネルＭＯＳトランジ
スタ３２とＮチャンネルＭＯＳトランジスタ３４からな
る第４のトランスファゲートを有し、これらの導通／非
導通は、制御端子４０に印加される電圧レベルにより決
まる。
【００３３】すなわち、制御端子４０にハイレベルの電
圧が印加されている場合には、かかるハイレベルの電圧
とインバータ１８によって反転されたローレベルの電圧
によって、第１のトランスファゲート及び第４のトラン
スファゲートが導通状態となり、第２のトランスファゲ
ート及び第３のトランスファゲートが非導通状態とな
る。この場合、信号端子１２−Ａに供給され、入力初段
回路１４を介して供給された入力信号は第１のトランス
ファゲートを介して信号配線３６へ伝達されるととも
に、信号端子１２−Ｃに供給され、入力初段回路１６を
介して供給された入力信号は第４のトランスファゲート
を介して信号配線３８へ伝達される。
圧が印加されている場合には、かかるハイレベルの電圧
とインバータ１８によって反転されたローレベルの電圧
によって、第１のトランスファゲート及び第４のトラン
スファゲートが導通状態となり、第２のトランスファゲ
ート及び第３のトランスファゲートが非導通状態とな
る。この場合、信号端子１２−Ａに供給され、入力初段
回路１４を介して供給された入力信号は第１のトランス
ファゲートを介して信号配線３６へ伝達されるととも
に、信号端子１２−Ｃに供給され、入力初段回路１６を
介して供給された入力信号は第４のトランスファゲート
を介して信号配線３８へ伝達される。
【００３４】一方、制御端子４０にローレベルの電圧が
印加されている場合には、かかるローレベルの電圧とイ
ンバータ１８によって反転されたハイレベルの電圧によ
って、第２のトランスファゲート及び第３のトランスフ
ァゲートが導通状態となり、第１のトランスファゲート
及び第４のトランスファゲートが非導通状態となる。こ
の場合、信号端子１２−Ａに供給され、入力初段回路１
４を介して供給された入力信号は第３のトランスファゲ
ートを介して信号配線３８へ伝達されるとともに、信号
端子１２−Ｃに供給され、入力初段回路１６を介して供
給された入力信号は第２のトランスファゲートを介して
信号配線３８へ伝達される。
印加されている場合には、かかるローレベルの電圧とイ
ンバータ１８によって反転されたハイレベルの電圧によ
って、第２のトランスファゲート及び第３のトランスフ
ァゲートが導通状態となり、第１のトランスファゲート
及び第４のトランスファゲートが非導通状態となる。こ
の場合、信号端子１２−Ａに供給され、入力初段回路１
４を介して供給された入力信号は第３のトランスファゲ
ートを介して信号配線３８へ伝達されるとともに、信号
端子１２−Ｃに供給され、入力初段回路１６を介して供
給された入力信号は第２のトランスファゲートを介して
信号配線３８へ伝達される。
【００３５】このように、切換回路１０によれば信号端
子１２−Ａ及び信号端子１２−Ｃと、信号配線３６及び
３８との関係を、制御端子４０に印加する電圧によって
簡単に交換できることが分かる。
子１２−Ａ及び信号端子１２−Ｃと、信号配線３６及び
３８との関係を、制御端子４０に印加する電圧によって
簡単に交換できることが分かる。
【００３６】尚、入力初段回路１４及び１６は、入力バ
ッファ及び入力保護回路としての役割を果たす回路であ
り、本発明においては重要でない。また、制御端子４０
については入力バッファは必要ないが、入力保護回路を
備えることは好ましい。
ッファ及び入力保護回路としての役割を果たす回路であ
り、本発明においては重要でない。また、制御端子４０
については入力バッファは必要ないが、入力保護回路を
備えることは好ましい。
【００３７】次に、切換回路１０を用いて信号端子１２
−Ａと信号端子１２−Ｃとの機能の交換が簡単にできる
ことによる利点を説明する。
−Ａと信号端子１２−Ｃとの機能の交換が簡単にできる
ことによる利点を説明する。
【００３８】図３及び図４は、この利点を説明する図で
あり、図３に示す半導体装置６０−Ｎはノーマルタイプ
のパッケージであり、図４に示す半導体装置６０−Ｍは
ミラードタイプのパッケージである。尚、半導体装置６
０−Ｎ、６０−ＭはＣＳＰである。但し、パッケージの
種類としてはＣＳＰに限定されない。したがって、他の
パッケージ例えばＢＧＡ（ボール・グリッド・アレイ）
であってもいいし、ＱＦＰ（クアッド・フラット・パッ
ケージ）であってもよく、さらに他のパッケージであっ
てもよい。
あり、図３に示す半導体装置６０−Ｎはノーマルタイプ
のパッケージであり、図４に示す半導体装置６０−Ｍは
ミラードタイプのパッケージである。尚、半導体装置６
０−Ｎ、６０−ＭはＣＳＰである。但し、パッケージの
種類としてはＣＳＰに限定されない。したがって、他の
パッケージ例えばＢＧＡ（ボール・グリッド・アレイ）
であってもいいし、ＱＦＰ（クアッド・フラット・パッ
ケージ）であってもよく、さらに他のパッケージであっ
てもよい。
【００３９】図３において、小さな四角で示されている
のは半導体チップ上の端子であり、丸で示されているの
はパッケージの端子である。半導体チップ上の端子とパ
ッケージの端子とはテープ配線６６にて電気的に接続さ
れている。尚、パッケージ内の配線をテープ配線により
行うのはＣＳＰの特徴の一つであるが、かかる配線は特
にテープ配線に限定されるものではない。例えば、本発
明をＱＦＰに適用する場合にはボンディング配線であっ
てもよい。
のは半導体チップ上の端子であり、丸で示されているの
はパッケージの端子である。半導体チップ上の端子とパ
ッケージの端子とはテープ配線６６にて電気的に接続さ
れている。尚、パッケージ内の配線をテープ配線により
行うのはＣＳＰの特徴の一つであるが、かかる配線は特
にテープ配線に限定されるものではない。例えば、本発
明をＱＦＰに適用する場合にはボンディング配線であっ
てもよい。
【００４０】図３に示すように、半導体チップ上の信号
入力端子１２−Ａ、１２−Ｂ、１３−Ｃはそれぞれテー
プ配線６６にてパッケージの端子Ａ、Ｂ、Ｃに接続さ
れ、電源端子６２はテープ配線６６にてパッケージの電
源端子Ｖに接続され、グランド端子６４はテープ配線６
６にてパッケージのグランド端子Ｇに接続されている。
また、制御端子４０は、ノンコネクト端子を活用したも
のであり、本来は使用されない端子である。
入力端子１２−Ａ、１２−Ｂ、１３−Ｃはそれぞれテー
プ配線６６にてパッケージの端子Ａ、Ｂ、Ｃに接続さ
れ、電源端子６２はテープ配線６６にてパッケージの電
源端子Ｖに接続され、グランド端子６４はテープ配線６
６にてパッケージのグランド端子Ｇに接続されている。
また、制御端子４０は、ノンコネクト端子を活用したも
のであり、本来は使用されない端子である。
【００４１】ここでは、制御端子４０、信号端子１２−
Ａ、信号端子１２−Ｃが図１に示した切換回路１０にお
けるそれらと対応していること、及び信号端子１２−Ａ
と信号端子１２−Ｃとの間には信号端子１２−Ｂから始
まる多数の信号端子が配列され、これらに跨る配線を不
可能若しくは困難としていることに注目すべきである。
Ａ、信号端子１２−Ｃが図１に示した切換回路１０にお
けるそれらと対応していること、及び信号端子１２−Ａ
と信号端子１２−Ｃとの間には信号端子１２−Ｂから始
まる多数の信号端子が配列され、これらに跨る配線を不
可能若しくは困難としていることに注目すべきである。
【００４２】そして、ノーマルタイプのパッケージであ
る半導体装置６０−Ｎにおいては、パッケージの端子Ａ
は信号端子１２−Ａの近傍に位置し、パッケージの端子
Ｃは信号端子１２−Ｃの近傍に位置しており、これらを
接続することは容易であることから、制御端子４０はパ
ッケージの電源端子Ｖに接続されるとともに、信号端子
１２−Ａはパッケージの端子Ａに接続され、信号端子１
２−Ｃはパッケージの端子Ｃに接続される。これによ
り、パッケージの端子Ａに供給される入力信号は信号端
子１２−Ａを介して信号配線３６へ伝達されるととも
に、パッケージの端子Ｃに供給される入力信号は信号端
子１２−Ｃを介して信号配線３８へ伝達されることとな
る。
る半導体装置６０−Ｎにおいては、パッケージの端子Ａ
は信号端子１２−Ａの近傍に位置し、パッケージの端子
Ｃは信号端子１２−Ｃの近傍に位置しており、これらを
接続することは容易であることから、制御端子４０はパ
ッケージの電源端子Ｖに接続されるとともに、信号端子
１２−Ａはパッケージの端子Ａに接続され、信号端子１
２−Ｃはパッケージの端子Ｃに接続される。これによ
り、パッケージの端子Ａに供給される入力信号は信号端
子１２−Ａを介して信号配線３６へ伝達されるととも
に、パッケージの端子Ｃに供給される入力信号は信号端
子１２−Ｃを介して信号配線３８へ伝達されることとな
る。
【００４３】このような端子配置の半導体装置６０−Ｎ
に対し、これを紙面からみて上下に反転させると図４に
示すような端子の配置となる半導体装置６０−Ｍが得ら
れる。これは、従来技術では半導体チップ上の端子とパ
ッケージの端子との接続ができなかったパッケージであ
る。すなわち、信号端子１２−Ａと信号端子１２−Ｃと
の間に配列された多数の信号端子によって、これらを跨
ぐ配線が不可能となっており、信号端子１２−Ａをパッ
ケージの端子Ａに接続することができず、また信号端子
１２−Ｃをパッケージの端子Ｃに接続することができな
い。
に対し、これを紙面からみて上下に反転させると図４に
示すような端子の配置となる半導体装置６０−Ｍが得ら
れる。これは、従来技術では半導体チップ上の端子とパ
ッケージの端子との接続ができなかったパッケージであ
る。すなわち、信号端子１２−Ａと信号端子１２−Ｃと
の間に配列された多数の信号端子によって、これらを跨
ぐ配線が不可能となっており、信号端子１２−Ａをパッ
ケージの端子Ａに接続することができず、また信号端子
１２−Ｃをパッケージの端子Ｃに接続することができな
い。
【００４４】しかし、本発明によれば、このような場合
であっても制御端子４０をパッケージのグランド端子Ｇ
に接続し、信号端子１２−Ａの機能と信号端子１２−Ｃ
の機能を交換することによりこの問題を解決できる。
であっても制御端子４０をパッケージのグランド端子Ｇ
に接続し、信号端子１２−Ａの機能と信号端子１２−Ｃ
の機能を交換することによりこの問題を解決できる。
【００４５】すなわち、制御端子４０をパッケージのグ
ランド端子Ｇに接続することにより、信号端子１２−Ａ
に供給される入力信号は信号配線３８へ伝達され、信号
端子１２−Ｃに供給される入力信号は信号配線３６へ伝
達されるので、信号端子１２−Ａをパッケージの端子Ｃ
に接続し、信号端子１２−Ｃをパッケージの端子Ａに接
続すればよいのである。
ランド端子Ｇに接続することにより、信号端子１２−Ａ
に供給される入力信号は信号配線３８へ伝達され、信号
端子１２−Ｃに供給される入力信号は信号配線３６へ伝
達されるので、信号端子１２−Ａをパッケージの端子Ｃ
に接続し、信号端子１２−Ｃをパッケージの端子Ａに接
続すればよいのである。
【００４６】このように、切換回路１０を用いることに
より、半導体チップ上の内部端子とパッケージ上の外部
端子とを接続する配線がフレキシブルとなるので、ミラ
ードパッケージの作製において極めて有効となる。
より、半導体チップ上の内部端子とパッケージ上の外部
端子とを接続する配線がフレキシブルとなるので、ミラ
ードパッケージの作製において極めて有効となる。
【００４７】尚、ミラードパッケージを用いる意義は従
来技術において説明したとおりであり、図６に示すよう
に、基板の両面に半導体装置を搭載するモジュールにお
いて、一方の面に搭載される半導体装置において各端子
間に生じる信号の到達時間の差と、他方の面に搭載され
る半導体装置において各端子間に生じる信号の到達時間
の差を一致させることにより、セットアップ／ホールド
時間等のマージンの減少を防止すべく、基板の一方の面
にはノーマルタイプのパッケージを搭載し、他方の面に
はミラードタイプのパッケージを搭載するのである。
来技術において説明したとおりであり、図６に示すよう
に、基板の両面に半導体装置を搭載するモジュールにお
いて、一方の面に搭載される半導体装置において各端子
間に生じる信号の到達時間の差と、他方の面に搭載され
る半導体装置において各端子間に生じる信号の到達時間
の差を一致させることにより、セットアップ／ホールド
時間等のマージンの減少を防止すべく、基板の一方の面
にはノーマルタイプのパッケージを搭載し、他方の面に
はミラードタイプのパッケージを搭載するのである。
【００４８】また、切換回路としては、図２に示す切換
回路４２を用いてもよい。切換回路４２は、切換回路１
０におけるトランスファゲートを６個のナンドゲート４
４〜５４によって代用したものである。
回路４２を用いてもよい。切換回路４２は、切換回路１
０におけるトランスファゲートを６個のナンドゲート４
４〜５４によって代用したものである。
【００４９】以上、本発明の実施の形態について説明し
たが、本発明はこれに限定されるものではなく、他の種
々の変形が可能である。
たが、本発明はこれに限定されるものではなく、他の種
々の変形が可能である。
【００５０】例えば、発明の実施の形態では、切換回路
によって２つの端子の機能を交換しているが、切り換え
られる端子の数は２つに限定されず、３つ以上であって
もよい。この場合は、端子の交換ではなく、例えば端子
の機能をずらすことによって切り換えることできる。さ
らに、切り換え対象となる端子が３つ以上の場合は、そ
の切り換え態様が３種類以上考えられるので、制御端子
も２個以上使用することにより３種類以上の切り換えに
対応できる。
によって２つの端子の機能を交換しているが、切り換え
られる端子の数は２つに限定されず、３つ以上であって
もよい。この場合は、端子の交換ではなく、例えば端子
の機能をずらすことによって切り換えることできる。さ
らに、切り換え対象となる端子が３つ以上の場合は、そ
の切り換え態様が３種類以上考えられるので、制御端子
も２個以上使用することにより３種類以上の切り換えに
対応できる。
【００５１】また、切り換え対象となる端子が２つであ
っても、切り換え対象となる内部信号配線は必ずしも２
つ必要なわけではなく、例えば、制御端子にある電圧が
印加されている場合には一方の端子を当該内部信号配線
に接続するとともに他方の端子を不使用端子とし、制御
端子にこれとは異なる電圧が印加されている場合には他
方の端子を当該内部信号配線に接続するとともに一方の
端子を不使用端子としてもよい。
っても、切り換え対象となる内部信号配線は必ずしも２
つ必要なわけではなく、例えば、制御端子にある電圧が
印加されている場合には一方の端子を当該内部信号配線
に接続するとともに他方の端子を不使用端子とし、制御
端子にこれとは異なる電圧が印加されている場合には他
方の端子を当該内部信号配線に接続するとともに一方の
端子を不使用端子としてもよい。
【００５２】さらに、上記実施の形態においては入力端
子の切り換えを説明したが、本発明はこれに限定される
ものではなく、他の端子、例えば出力端子、入出力端
子、その他の端子であってもよい。
子の切り換えを説明したが、本発明はこれに限定される
ものではなく、他の端子、例えば出力端子、入出力端
子、その他の端子であってもよい。
【００５３】さらに、上記実施の形態においては、端子
の切り換え信号として電源端子やグランド端子を使用し
たが、本発明はこれに限定されることなく、例えば基準
電圧端子等があればそれを利用してもよい。
の切り換え信号として電源端子やグランド端子を使用し
たが、本発明はこれに限定されることなく、例えば基準
電圧端子等があればそれを利用してもよい。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
従来ミラードタイプのパッケージに実装することが不可
能であった半導体チップをこれに実装することが可能と
なる。
従来ミラードタイプのパッケージに実装することが不可
能であった半導体チップをこれに実装することが可能と
なる。
【図１】本発明の一実施の形態による半導体装置に内蔵
された切換回路１０を示す図である。
された切換回路１０を示す図である。
【図２】本発明の他の実施の形態による半導体装置に内
蔵された切換回路４２を示す図である。
蔵された切換回路４２を示す図である。
【図３】本発明の一実施の形態におけるノーマルパッケ
ージの半導体装置６０−Ｎを示す図である。
ージの半導体装置６０−Ｎを示す図である。
【図４】本発明の一実施の形態におけるミラードパッケ
ージの半導体装置６０−Ｍを示す図である。
ージの半導体装置６０−Ｍを示す図である。
【図５】ノーマルパッケージのみで構成したモジュール
を示す図である。
を示す図である。
【図６】ノーマルパッケージとミラードパッケージで構
成したモジュールを示す図である。
成したモジュールを示す図である。
【図７】従来例におけるノーマルパッケージの半導体装
置９０−Ｎを示す図である。
置９０−Ｎを示す図である。
【図８】従来例におけるミラードパッケージの半導体装
置９０−Ｍを示す図である。
置９０−Ｍを示す図である。
１０，４２ 切換回路 １２Ａ〜１２Ｃ 信号端子 ３６，３８ 信号配線 ４０ 制御端子 ６０−Ｎ ノーマルパッケージの半導体装置 ６０−Ｍ ミラードパッケージの半導体装置 ６２ 電源端子 ６４ グランド端子 ６６ テープ配線 ７０ 基板 ７２，７４，７６ ノーマルパッケージのＲＤＲＡＭ ７８ 配線 ８０ ミラードパッケージのＲＤＲＡＭ
Claims (7)
- 【請求項１】 第１及び第２の半導体チップと、前記第
１の半導体チップが実装されたノーマルパッケージと、
前記第２の半導体チップが実装されたミラードパッケー
ジと、一方の面に前記ノーマルパッケージが搭載され他
方の面に前記ミラードパッケージが搭載された基板とを
備え、前記第１及び第２の半導体チップはいずれも、第
１及び第２の信号端子と、制御端子と、前記制御端子が
第１の電源に接続されている場合には前記第１の信号端
子を所定の内部信号配線に接続し、前記制御端子が前記
第１の電源とは異なる第２の電源に接続されている場合
には前記第２の信号端子を前記所定の内部信号配線に接
続する切換手段とを備え、前記第１の半導体チップの前
記制御端子は前記ノーマルパッケージ内において第１の
電源に接続されており、前記第２の半導体チップの前記
制御端子は前記ミラードパッケージ内において前記第２
の電源に接続されていることを特徴とするモジュール。 - 【請求項２】 第１及び第２の内部信号端子と、制御端
子と、前記制御端子に第１の電圧が印加されていること
に応答して前記第１の内部信号端子を所定の内部信号配
線に接続し、前記制御端子に前記第１の電圧とは異なる
第２の電圧が印加されていることに応答して前記第２の
内部信号端子を前記所定の内部信号配線に接続する切換
手段とを備えた第１及び第２の半導体チップと、前記第
１の半導体チップが実装されたノーマルパッケージと、
前記第２の半導体チップが実装されたミラードパッケー
ジと、一方の面に前記ノーマルパッケージが搭載され他
方の面に前記ミラードパッケージが搭載された基板とを
備えたモジュールであって、前記ノーマルパッケージは
前記第１の電圧が印加される第１の外部電源端子と、第
１の外部信号端子と、前記第１の外部電源端子と前記第
１の半導体チップの前記制御端子とを接続する手段と、
前記第１の外部信号端子と前記第１の半導体チップの前
記第１の内部信号端子とを接続する手段とを備え、前記
ミラードパッケージは前記第２の電圧が印加される第２
の外部電源端子と、前記ノーマルパッケージの前記第１
の外部信号端子に対応する第２の外部信号端子と、前記
第２の外部電源端子と前記第２の半導体チップの前記制
御端子とを接続する手段と、前記第２の外部信号端子と
前記第２の半導体チップの前記第２の内部信号端子とを
接続する手段とを備えることを特徴とするモジュール。 - 【請求項３】 前記ノーマルパッケージに実装された前
記第１の半導体チップは、前記第２の内部信号端子と前
記第１の外部信号端子との接続を阻害する要素をさらに
備え、前記ミラードパッケージに実装された前記第２の
半導体チップは、前記第１の内部信号端子と前記第２の
外部信号端子との接続を阻害する要素をさらに備えるこ
とを特徴とする請求項２記載のモジュール。 - 【請求項４】前記ノーマルパッケージが、第３の外部信
号端子と、前記第３の外部信号端子と前記第１の半導体
チップの前記第２の内部信号端子とを接続する手段とを
さらに備えることを特徴とする請求項２記載のモジュー
ル。 - 【請求項５】前記ミラードパッケージが、第４の外部信
号端子と、前記第４の外部信号端子と前記第２の半導体
チップの前記第１の内部信号端子とを接続する手段とを
さらに備えることを特徴とする請求項４記載のモジュー
ル。 - 【請求項６】前記第１及び第２の半導体チップが、前記
所定の内部信号配線と異なる他の内部信号配線をさらに
備え、前記切換手段は前記制御端子に前記第１の電圧が
印加されていることに応答して前記第２の内部信号端子
を前記他の内部信号配線に接続し、前記制御端子に前記
第２の電圧が印加されていることに応答して前記第１の
内部信号端子を前記他の内部信号配線に接続することを
特徴とする請求項２記載のモジュール。 - 【請求項７】前記第１及び第２の半導体チップが、第１
及び第２の内部電源端子をさらに備え、前記ノーマルパ
ッケージが、前記第２の電圧が印加される第３の外部電
源端子と、前記第１の内部電源端子と前記第１の外部電
源端子とを接続する手段と、前記第２の内部電源端子と
前記第３の外部電源端子とを接続する手段とをさらに備
え、前記ミラードパッケージが、前記第１の電圧が印加
される第４の外部電源端子と、前記第１の内部電源端子
と前記第２の外部電源端子とを接続する手段と、前記第
２の内部電源端子と前記第４の外部電源端子とを接続す
る手段とをさらに備えることを特徴とする請求項４記載
のモジュール。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10956399A JP3334671B2 (ja) | 1999-04-16 | 1999-04-16 | 半導体装置及びこれを搭載したモジュール |
| US09/551,401 US6448849B1 (en) | 1999-04-16 | 2000-04-17 | Semiconductor devices including a switch mounted thereon and a module loaded with the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10956399A JP3334671B2 (ja) | 1999-04-16 | 1999-04-16 | 半導体装置及びこれを搭載したモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000305682A JP2000305682A (ja) | 2000-11-02 |
| JP3334671B2 true JP3334671B2 (ja) | 2002-10-15 |
Family
ID=14513424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10956399A Expired - Fee Related JP3334671B2 (ja) | 1999-04-16 | 1999-04-16 | 半導体装置及びこれを搭載したモジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6448849B1 (ja) |
| JP (1) | JP3334671B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006049939A1 (de) * | 2006-10-19 | 2008-04-24 | Basf Ag | Verfahren zur Trennung von in einem Produktgasgemisch einer partiellen heterogen katalysierten Gasphasenoxidation einer C3-Vorläuferverbindung der Acrylsäure enthaltener Acrylsäure und Benzoesäure |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605687B2 (ja) * | 1986-04-17 | 1997-04-30 | 三菱電機株式会社 | 半導体装置 |
| JPH04213293A (ja) | 1990-12-10 | 1992-08-04 | Oki Electric Ind Co Ltd | 多段スイッチネットワーク |
| JPH06232604A (ja) | 1993-02-08 | 1994-08-19 | Mitsubishi Electric Corp | マイクロ波移相器及びマイクロ波スイッチ |
| US5808897A (en) * | 1996-03-05 | 1998-09-15 | Micron Technology, Inc. | Integrated circuit device having interchangeable terminal connection |
-
1999
- 1999-04-16 JP JP10956399A patent/JP3334671B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-17 US US09/551,401 patent/US6448849B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6448849B1 (en) | 2002-09-10 |
| JP2000305682A (ja) | 2000-11-02 |
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