KR20060019064A - 미러링 가능한 볼 그리드 어레이 패키지 및 이를 포함한메모리 모듈 - Google Patents

미러링 가능한 볼 그리드 어레이 패키지 및 이를 포함한메모리 모듈 Download PDF

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KR20060019064A
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bga package
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shoulder
shoulder ball
package
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박성주
소병세
이정준
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삼성전자주식회사
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Abstract

미러링 가능한 볼 그리드 어레이 패키지(Ball Grid Array package; 이하 ‘BGA 패키지’)가 제공된다. 상기 미러링 가능한 BGA 패키지는 클럭 신호를 입출력하며 일렬로 배열된 제1 숄더볼 그룹, 비클럭 신호를 입출력하는 상기 제1 솔더볼 그룹의 주변에 배열된 제2 숄더볼 그룹을 포함하고 미러링 형태로 적층 가능하다.
또한, 미러링 가능한 볼 그리드 어레이 패키지를 포함한 메모리 모듈이 제공된다.
BGA 패키지, 메모리 모듈, 어드레스 신호, 제어 신호

Description

미러링 가능한 볼 그리드 어레이 패키지 및 이를 포함한 메모리 모듈{Ball Grid Array package being capable of mirrioring and memory module having the same}
도 1은 종래의 BGA 패키지의 숄더볼 배열을 나타내는 저면도이다.
도 2는 종래의 미러(mirror) 패키지의 숄더볼 배열을 나타내는 저면도이다.
도 3은 종래의 미러 패키지를 이용한 메모리 모듈의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 BGA 패키지의 숄더볼 배열을 나타내는 저면도이다.
도 5는 본 발명의 일 실시예에 따른 BGA 패키지의 단면도이다.
도 6는 본 발명의 일 실시예에 따른 BGA 패키지를 메모리 모듈 기판에 배치하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 모듈의 사시도이다.
도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 BGA 패키지를 이용한 메모리 모듈의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 BGA 패키지를 이용한 메모리 모듈의 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100 : BGA 패키지 110 : 반도체 칩
120 : 기판 121 : 개구부
122 : 기판 몸체 124 : 신호 배선 패턴
125 : 기판 패드 126 : 숄더볼 패드
130 : 와이어 140 : 숄더볼
150 : 봉지 수단
본 발명은 BGA 패키지 및 이를 포함한 메모리 모듈에 관한 것으로, 보다 상세하게는 채널 특성을 향상시키고 칩의 동작 특성을 보장할 수 있는 BGA 패키지 및 이를 포함한 메모리 모듈에 관한 것이다.
최근에 반도체 산업의 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 따라, 상업 분야에서 개발된 일반적인 예가 메모리 모듈(memory module)이다.
메모리 모듈은 반도체 소자를 포함한 다수 개의 패키지를 모듈 보드에 실장한다. 또한, 각각의 패키지는 모듈 보드 내의 다수 개의 접속 단자를 통해서 외부 장치와 연결된다.
이러한 메모리 모듈 중에서는 듀얼 인라인 메모리 모듈(dual in-line memory module, 이하 ‘DIMM’)이 잘 알려져 있다. DIMM은 패키지들이 모듈 보드의 양면에 실장된다. 이 때, 양면에 실장되는 패키지들간의 배선을 단순화하기 위하여 주로 미러 패키지 메모리 칩(mirror package memory chip, 이하 ‘미러 패키지’)이 개발되어 왔다.
그 결과, 하나의 패키지는 모듈 보드의 일면(one surface or plane)에 실장되고, 미러 패키지는 다른 일면(other surface or plane)에 동일한 모듈 보드 패드에 실장된다. 이러한 패키지들을 ‘미러쌍(mirror pairs)’ 또는 ‘미러상(mirror images)’라고 부른다.
도 1은 종래의 BGA 패키지의 숄더볼 배열을 나타내는 저면도이다. 도 2는 종래의 미러(mirror) 패키지의 숄더볼 배열을 나타내는 저면도이다. 다만, ‘NC’는 반도체 칩의 칩 패드와 전기적으로 연결되지 않는 숄더볼을 나타낸다.
이하에서는, 도 1에서 도시된 BGA 패키지의 숄더볼 배열은 ‘정상 배열(normal arrangement)’ 라고 하고, 도 2에서 도시된 미러 패키지의 숄더볼 배열은 ‘미러 배열(mirror arrangement)’라고 한다.
도 1 및 도 2를 참고하면, 정상 배열에서 L행 1열에는 DQ0 데이터 신호가 할당되고, G행 1열에는 A0 어드레스 신호가 할당된다. 반면에 미러 배열에서는 L행 9열에 DQ0 데이터 신호가 할당되고, G행 9열에 A0 어드레스 신호가 할당된다. BGA 패키지의 숄더볼 배열은 미러 패키지의 숄더볼 배열과 대칭적으로 배열된다.
도 3은 종래의 미러 패키지를 이용한 메모리 모듈의 단면도이다.
도 3을 참고하면, BGA 패키지(10a)는 모듈 보드(20)의 일면에 실장되고, 미러 패키지(10b)는 다른 일면에 서로 마주 보면서 실장된다. 이렇게 패키지(10a, 10b)을 모듈 보드(20)에 배치함으로써 채널 특성을 향상시킬 수 있다.
다만, 미러 패키지(10b)를 사용하지 않고 BGA 패키지(10a)만을 사용하여 마주보도록 실장하면, 동일한 숄더볼이 정반대에 위치하지 않기 때문에 신호 배선의 길이가 길어지게 된다. 게다가 동일한 숄더볼들의 신호 배선의 길이가 서로 다르기 때문에 칩의 동작 특성이 보장되지 않는다. 신호 배선의 길이를 보정하는 수단이 필수적으로 구비되어야 하는 문제도 있다.
따라서, 미러 패키지(10b)의 사용이 필수적이다. 그러나, 미러 패키지(10b)는 정상 배열의 BGA 패키지(10)와 대칭적인 숄더볼 배열을 갖는 반면에, 실장되는 반도체 칩의 칩 패드 배열은 두 종류의 패키지(10a, 10b)가 동일하다. 따라서, BGA 패키지(10)의 경우에는 정상적인 배선 공정(normal routing process)을 통해서 숄더볼 배열과 연결되는 반면에, 미러 패키지(10b)의 경우에는 복잡한 배선 공정(complex routing process)을 통해서 연결된다. 여기서, 복잡한 배선 공정이란 대칭적인 숄더볼 배열을 갖는 패키지의 경우 칩 패드들과 대응하는 외부 숄더볼들을 연결하는 연결 수단, 예를 들어 와이어가 다층으로 교차되는 것을 의미한다.
숄더볼의 수가 증가됨에 따라, 이러한 미러 패키지의 복잡한 배선 공정은 거의 불가능하다. 따라서, 미러 패키지를 따로 구비하지 않고도 채널 특성을 향상시키고, 숄더볼과의 신호 배선의 길이를 동일하게 하며, 칩의 동작특성을 보장할 수 있는 메모리 모듈의 개발이 절실하다.
본 발명이 이루고자 하는 기술적 과제는, 채널 특성을 향상시키고 칩의 동작 특성을 보장할 수 있는 미러링 가능한 BGA 패키지 및 이를 포함하는 메모리 모듈을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 미러링 가능한 BGA 패키지는 클럭 신호를 입출력하며 일렬로 배열된 제1 숄더볼 그룹, 비클럭 신호를 입출력하는 상기 제1 솔더볼 그룹의 주변에 배열된 제2 숄더볼 그룹을 포함하고 미러링 형태로 적층 가능하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 모듈은 접속단자를 포함하는 모듈 기판, 클럭 신호를 입출력하며 일렬로 배열된 제1 숄더볼 그룹과 비클럭 신호를 입출력하는 상기 제1 솔더볼 그룹의 주변에 배열된 제2 숄더볼 그룹을 포함하며 상기 모듈 기판의 일면에 배열되어 상기 접속 단자와 전기적으로 연결되는 제1 BGA 패키지, 상기 클럭 신호를 입출력하며 일렬로 배열된 상기 제1 솔더볼 그룹과 상기 비클럭 신호를 입출력하는 상기 제1 솔더볼 그룹의 주변에 배열된 상기 제2 숄더볼 그룹을 포함하는 제2 BGA 패키지로, 상기 제1 BGA 패키지와 일정 피치로 쉬프트되어 상기 제1 및 제2 BGA 패키지의 상기 제1 솔더볼 그룹이 미러링되도록 배열되어 상기 접속 단자와 전기적으로 연결되는 제2 BGA 패키지를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 4은 본 발명의 일 실시예에 따른 BGA 패키지의 숄더볼 배열을 나타내는 저면도이다. 설명의 편의상 BGA 패키지는 12×9 BGA 패키지를 사용한다.
도 4를 참고하면, BGA 패키지(100)는 다수 개의 어드레스 볼(A0 내지 A15, BA0, BA1), 데이터 볼(DQ0 내지 DQ7), 제어 볼(/RAS, /CAS, /WE, CKE, CS0, CS1), 전원 볼(Vss, Vcc) 등을 포함한다.
본 발명의 일 실시예에 따른 메모리 모듈은 BGA 패키지(100)를 모듈 기판의 양면에 배치한다. 별도의 미러 패키지를 사용하지 않는다.
일반적으로 미러 패키지를 제조할 때는 비클럭 신호(데이터 신호, 전원 신호 등)와는 달리 클럭 신호(어드레스 신호, 제어 신호)는 비록 외부의 숄더볼의 위치가 대칭적으로 변형되더라도 본래 BGA 패키지에서 할당된 칩 패드를 통해서 칩 내부로 제공되어야 한다.
따라서, 본 발명의 일 실시예에 따른 BGA 패키지(100)는 클럭 신호를 입출력 하는 제1 숄더볼 그룹(142, 148)을 일렬로 배열한다. 비클럭 신호를 입출력하는 제2 숄더볼 그룹(141)은 기판(120) 상에 제1 숄더볼 그룹(142, 148)이 위치한 부분 외의 부분에 배열된다.
일렬로 배열된 제1 숄더볼 그룹(142, 148)은 기판 중앙에만 배열될 수도 있고, 기판의 양단에 배열될 수도 있다. 바람직하게는 기판의 양단에 각각 일렬로 배열된 제1 숄더볼 그룹(142, 148)이 존재하고, 각각의 제1 숄더볼 그룹(142, 148)의 열은 기판의 중앙을 기준으로 서로 거리상 대칭이 된다. 기판의 일단에 일렬로 형성된 숄더볼 그룹을 ‘제1 미러형 숄더볼 그룹(142)’, 기판의 다른 일단에 일렬로 형성된 숄더볼 그룹을 ‘제2 미러형 숄더볼 그룹(148)’이라 한다. 일 예로서 도 4에서는 제1 및 제2 미러형 숄더볼 그룹(142, 148)은 각각 2열 및 8열에 위치한다.
도 5는 본 발명의 일 실시예에 따른 BGA 패키지의 단면도이다. 다만, 도 5의 BGA 패키지는 일 실시예에 불과하며, 이에 한정되는 것이 아니다. 따라서, 볼 형태의 단자를 가지는 패키지 형태라면, 적층형 패키지(stack package), 별도의 기판 없이 웨이퍼 수준에서 제작되는 웨이퍼 레벨 패키지(WLP; wafer level package)에도 적용 가능하다.
도 5를 참고하면, BGA 패키지(100)는 반도체 칩(110), 기판(120), 숄더볼(140), 봉지수단(150) 등을 포함한다.
반도체 칩(110)은 다수개의 칩 패드(111)를 포함한다. 본 발명의 일 실시예에 따른 BGA 패키지(100)는 칩 패드(111)가 중앙 부분에 위치하고, 기판(120)의 개구부(121)을 통해서 기판 패드(125)와 연결된다. 물론, 이에 제한되는 것은 아니 며, 칩 패드(111)가 에지(edge)부분에 위치할 수도 있다.
반도체 칩(110)은 기판(120)의 상부에 접착 수단(160)에 의해 고정 배치된다. 접착 수단(160)은 열적 스트레스 및 기계적 스트레스를 완충시키는 역할을 한다.
기판(120)은 인쇄회로 기판(Printed Circuit Board; PCB), FPC(Flexible PCB), FRPCB(Flexible Rigid PCB), 세라믹 기판 등이 가능하며, 단, 본 발명의 일 실시예로서 설명의 편의상 인쇄회로 기판을 사용한다.
기판(120)은 소정의 신호 배선 패턴(124) 및 숄더볼(140)을 통해서 반도체 칩(110)을 패키지의 외부 회로와 연결된다. 신호 배선 패턴(124)은 접착 수단(160)이 형성된 일면과 다른 면에 형성된다. 신호 배선 패턴(124)이 형성된 면에는 다수 개의 기판 패드(125), 숄더볼 패드(126)가 위치한다. 또한, 신호 배선 패턴(124)은 주로 기판 몸체(122)에 적층된 구리 박막을 패터닝하여 형성된다.
외부 신호는 숄더볼(140)을 통해서 들어와서 연결 수단 즉, 신호 배선 패턴(124), 와이어(130), 칩 패드(111)를 거쳐서 반도체 칩(110)에 전달된다.
특히, 본 발명의 일 실시예에 따른 BGA 패키지(100)는 다수 개의 숄더볼 패드(126) 중 클럭 신호 즉, 어드레스 신호와 제어 신호를 입출력하는 숄더볼이 일렬로 배치되어 있다.
와이어(130)는 열전도도가 양호한 소재의 금속세선을 이용하며, 주로 금(Au)이나, 알루미늄(Al)을 사용한다. 연결방법은 주로 와이어 본딩을 사용하며, 바람직하게는 루프의 높이를 최소화할 수 있도록 반도체칩(110)의 칩 패드(111)에는 볼 본딩(ball bonding)을 실시하고, 기판 패드(125)에 스티치 본딩(stitch bonding)으로 마무리한다.
봉지 수단(150)은 반도체 칩(110)을 보호하는 역할을 하며, 반도체 칩(110)을 오버 코트(over-coat)형으로 몰딩한다. 물론, 베어 칩(bare-chip)형으로 몰딩하여도 무방하다.
도 6는 본 발명의 일 실시예에 따른 BGA 패키지를 메모리 모듈 기판에 배치하는 방법을 설명하기 위한 도면이다.
도 6를 참고하면, 본 발명의 일 실시예에 따른 메모리 모듈(300)은 제1, 제2 및 제3 BGA 패키지(100a, 100b, 100c) 및 모듈 기판(200)을 포함한다. 또한, 각각의 BGA 패키지(100a, 100b, 100c)는 제1 및 제2 미러형 숄더볼 그룹(142a, 148a, 142b, 148b, 142c, 148c)를 포함한다. 설명의 편의상 BGA 패키지(100a, 100b, 100c)의 제2 숄더볼 그룹(141)은 도면에서 생략한다.
메모리 모듈(300)은 다수개의 BGA패키지(100a, 100b, 100c)가 모듈 기판(200) 양면에 엇갈려 배치된다. 자세히 설명하면, 제1 및 제2 BGA 패키지(100a)는 모듈 기판(200)의 일면에 배치되고, 다른 일면에 제3 BGA 패키지가 배치된다.
바람직하게는 제1 BGA 패키지(100a)의 제2 미러형 숄더볼 그룹(148a) 하부에 제3 BGA 패키지(100c)의 제2 미러형 숄더볼 그룹(148c)이 위치한다. 또한, 제2 BGA 패키지(100b)의 제1 미러형 숄더볼 그룹(142b) 하부에 제3 BGA 패키지(100c)의 제2 미러형 숄더볼 그룹(142c)이 위치한다.
이와 같이 배치될 때, BGA 패키지(100a, 100b, 100c)가 배치되는 간격 (pitch)과 제1 및 제2 미러형 숄더볼 그룹(142a, 148a, 142b, 148b, 142c, 148c)이 배치되는 간격을 최적화할 수 있다.
도 6에서 a는 BGA 패키지(100)의 중심과 양끝과의 거리로 정의하고, b는 BGA 패키지(100)의 중심과 제1 및 제2 미러형 숄더볼 그룹(142, 148)과의 거리로 정의한다. 또한, c는 제1 또는 제2 미러형 숄더볼 그룹(142, 148)과 각각 상기 제1 또는 제2 미러형 숄더볼 그룹(142, 148)과 가까운 BGA 패키지(100)의 한쪽 끝과의 거리를 의미한다. d는 BGA 패키지(100)간의 간격의 반으로 정의한다.
BGA 패키지(100)간의 간격을 각 BGA 패키지(100) 중심의 거리로 정의한다. 도 6에서와 같이 제1 BGA 패키지(100a)와 제2 BGA 패키지(100b)와의 간격은 2×(a+d)로 표현된다.
반면에, 제3 BGA 패키지(100c)의 제1 및 제2 미러형 숄더볼 그룹(142c, 148c)간의 간격의 반은 b이다. 또한, 도 6을 참고할 때, b는 a-c 또는 c+d로 표현할 수 있다. 따라서, 2b = b+b = (a-c)+(c+d) = a+d 임을 알 수 있다.
따라서, 본 발명의 일 실시예에 따른 메모리 모듈(300)은 BGA 패키지(100) 간의 간격은 제1 및 제2 미러형 숄더볼 그룹(142,148)간의 간격의 2배일 때, 가장 최적으로 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 모듈의 사시도이다.
도 7을 참고하면, 메모리 모듈(300)은 엇갈려 배치된 다수 개의 BGA 패키지(100), 버퍼(250), 접속 단자(270)를 포함한다.
바람직하게는 모듈 기판(200) 상에 버퍼(250)를 더 포함할 수 있다. 버퍼 (250)는 모듈 기판(200)의 양면에 배치된 다수개의 BGA 패키지(100)와 접속 단자(170) 사이의 다수개의 신호를 버퍼링(buffering)한다.
접속 단자(270)는 다수 개의 BGA 패키지(100)와 각각 전기적으로 접속되고, 다수 개의 신호들을 입출력한다. 접속 단자(270)는 메인 보드에 장착된 접속 단자(예컨데, 소켓) 또는 소정의 제어 회로(도면 미도시)와 접속시킨다. 또한, 예로서 컨택 터미널(contact terminal), 탭(tap), 핀(pin), 또는 볼(ball)을 들 수 있다.
도 8a 내지 도 8c는 본 발명의 다른 실시예에 따른 BGA 패키지를 이용한 메모리 모듈의 단면도이다. 모듈 기판의 비아홀(210a, 210b, 210c)과 신호 배선(220a, 220b, 220c)도 동시에 표시한다.
도 8a를 참고하면, 비아홀(210a), 제1 BGA 패키지(100a)의 제2 미러형 숄더볼 그룹(148a) 및 제3 BGA 패키지(100c)의 제2 미러형 숄더볼 그룹(148c)이 맞닿아 있어, 신호 배선(220a)의 길이가 매우 짧음을 알 수 있다.
도 8b를 참고하면, 제1 BGA 패키지(100a)의 제2 미러형 숄더볼 그룹(148a)과 제3 BGA 패키지(100c)의 제2 미러형 숄더볼 그룹(148c)이 바로 위, 아래에 위치하고, 비아홀(210b)과 다소 떨어져 있더라도 신호 배선(220b)의 길이는 짧음을 알 수 있다.
도 8c를 참고하면, 제1 BGA 패키지(100a)의 제2 미러형 숄더볼 그룹(148a)과 제3 BGA 패키지(100c)의 제2 미러형 숄더볼 그룹(148c)이 엇갈려서 다소 거리가 있더라도, 가운데에 비아홀(210c)이 위치할 수 있다. 이 경우 역시, 미러 패키지를 사용하는 경우와 마찬가지로 신호 배선(220c)의 길이가 짧음을 알 수 있다.
도 8a 내지 도 8c를 볼 때, 본 발명의 일 실시예에 따른 BGA 패키지(100)를 사용할 경우, 미러 패키지를 사용하지 않고 모듈 기판(200) 상의 배치만을 달리 하여, 미러 패키지를 사용한 것과 같은 짧은 신호 배선(220a, 220b, 220c)을 형성할 수 있음을 알 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 BGA 패키지를 이용한 메모리 모듈의 단면도이다.
도 9를 참고하면, BGA 패키지(100a, 100c)는 기판(200)의 중앙에 미러형 숄더볼 그룹(149a, 149c)이 일렬로 배열되어 있다. 이러한 경우에도, 제1 BGA 패키지(100a)의 미러형 숄더볼 그룹(149a)의 하부에 제2 BGA 패키지(100c)의 미러형 숄더볼 그룹(149c)을 배치한다. 이 경우, 신호 배선(220d)의 길이가 짧아졌음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 BGA 패키지 및 이를 포함한 메모리 모듈에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 채널 특성을 향상시키고 반도체 칩의 동작 특성을 보장할 수 있다.
둘째, 모듈 기판 상에 위치한 BGA 패키지를 전기적으로 연결하는 신호 배선의 길이를 줄일 수 있다.
셋째, 미러 패키지를 따로 구비하지 않아도 된다.

Claims (9)

  1. 클럭 신호를 입출력하며 일렬로 배열된 제1 숄더볼 그룹;
    비클럭 신호를 입출력하는 상기 제1 솔더볼 그룹의 주변에 배열된 제2 숄더볼 그룹을 포함하는 미러링 형태로 적층 가능한 BGA(Ball Grid Array) 패키지.
  2. 제 1항에 있어서, 상기 클럭 신호는 어드레스 신호 및/또는 제어 신호인 BGA 패키지.
  3. 제 1항에 있어서, 상기 제1 숄더볼 그룹은
    상기 BGA 패키지 밑면의 일단에 일렬로 형성된 제1 미러형 숄더볼 그룹, 상기 BGA 패키지 밑면의 중앙을 기준으로 상기 제1 미러형 숄더볼 그룹과 대칭되도록 상기 BGA 패키지 밑면의 다른 일단에 일렬로 형성된 제2 미러형 숄더볼 그룹을 포함하는 BGA 패키지.
  4. 제 1항에 있어서, 상기 제 1 숄더볼 그룹은 상기 BGA 패키지 밑면의 중앙에 일렬로 형성된 BGA 패키지.
  5. 접속단자를 포함하는 모듈 기판;
    클럭 신호를 입출력하며 일렬로 배열된 제1 숄더볼 그룹, 비클럭 신호를 입 출력하는 상기 제1 솔더볼 그룹의 주변에 배열된 제2 숄더볼 그룹을 포함하며 상기 모듈 기판의 일면에 배열되어 상기 접속 단자와 전기적으로 연결되는 제1 BGA 패키지; 및
    상기 클럭 신호를 입출력하며 일렬로 배열된 상기 제1 솔더볼 그룹, 상기 비클럭 신호를 입출력하는 상기 제1 솔더볼 그룹의 주변에 배열된 상기 제2 숄더볼 그룹을 포함하는 제2 BGA 패키지로, 상기 제1 BGA 패키지와 일정 피치로 쉬프트되어 상기 제1 및 제2 BGA 패키지의 상기 제1 솔더볼 그룹이 미러링되도록 배열되어 상기 접속 단자와 전기적으로 연결되는 제2 BGA 패키지를 포함하는 메모리 모듈.
  6. 제 5항에 있어서, 상기 제1 숄더볼 그룹은
    상기 BGA 패키지 밑면의 일단에 일렬로 형성된 제1 미러형 숄더볼 그룹, 상기 BGA 패키지 밑면의 중앙을 기준으로 상기 제1 미러형 숄더볼 그룹과 대칭되도록 상기 BGA 패키지 밑면의 다른 일단에 일렬로 형성된 제2 미러형 숄더볼 그룹을 포함하는 메모리 모듈.
  7. 제 6항에 있어서, 상기 BGA 패키지간의 피치는 기판의 양단에 형성된 상기 제1 및 제2 미러형 숄더볼 그룹간의 간격의 2배인 메모리 모듈.
  8. 제5 항에 있어서, 상기 제1 숄더볼 그룹은 상기 BGA 패키지 밑면의 중앙에 일렬로 형성된 BGA 패키지.
  9. 제 5항 내지 제8 항 중 어느 한 항에 있어서, 상기 제1 및 제2 BGA 패키지와 상기 접속 단자 사이의 입출력 신호를 버퍼링하기 위한 버퍼를 더 포함하는 메모리 모듈.
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