JPH04349552A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04349552A JPH04349552A JP3121558A JP12155891A JPH04349552A JP H04349552 A JPH04349552 A JP H04349552A JP 3121558 A JP3121558 A JP 3121558A JP 12155891 A JP12155891 A JP 12155891A JP H04349552 A JPH04349552 A JP H04349552A
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- JP
- Japan
- Prior art keywords
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- input
- output terminal
- bus line
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に複数のデータレジスタを配列した構成の半導体集積
回路に関する。
特に複数のデータレジスタを配列した構成の半導体集積
回路に関する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路について
、図３に示された配置図及び図４に示された等価回路図
を参照して説明する。
、図３に示された配置図及び図４に示された等価回路図
を参照して説明する。
【０００３】この半導体集積回路は、基板１上に、それ
ぞれ第１〜第４のトランジスタＴ１〜Ｔ４を含んで形成
され第１及び第２の入出力端Ｑ１，Ｑ２を備えこれら第
１及び第２の入出力端に供給された相補型のデータを保
持し出力するＣＭＯＳ型の複数のデータレジスタ（ＤＲ
１，ＤＲ２，…）と、これらデータレジスタ（ＤＲ１，
ＤＲ２，…）からの相補型のデータを伝達する第１及び
第２のバスラインＢＬ１，ＢＬ２と、転送制御信号（Ｔ
Ｓ１，ＴＳ２，…）を発生するシフトレジスタＳＲと、
各データレジスタ（ＤＲ１，ＤＲ２，…）の各入出力端
Ｑ１，Ｑ２とそれぞれ対応して設けられシフトレジスタ
ＳＲからの対応する転送制御信号（ＴＳ１，ＴＳ２，…
）によりオン，オフして第１の入出力端Ｑ１のデータを
第１のバスラインＢＬ１へ、第２の入出力端Ｑ２のデー
タを第２のバスラインＢＬ２へ転送制御する複数の転送
用のトランジスタ（Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，
…）とを有する構成となっていた。
ぞれ第１〜第４のトランジスタＴ１〜Ｔ４を含んで形成
され第１及び第２の入出力端Ｑ１，Ｑ２を備えこれら第
１及び第２の入出力端に供給された相補型のデータを保
持し出力するＣＭＯＳ型の複数のデータレジスタ（ＤＲ
１，ＤＲ２，…）と、これらデータレジスタ（ＤＲ１，
ＤＲ２，…）からの相補型のデータを伝達する第１及び
第２のバスラインＢＬ１，ＢＬ２と、転送制御信号（Ｔ
Ｓ１，ＴＳ２，…）を発生するシフトレジスタＳＲと、
各データレジスタ（ＤＲ１，ＤＲ２，…）の各入出力端
Ｑ１，Ｑ２とそれぞれ対応して設けられシフトレジスタ
ＳＲからの対応する転送制御信号（ＴＳ１，ＴＳ２，…
）によりオン，オフして第１の入出力端Ｑ１のデータを
第１のバスラインＢＬ１へ、第２の入出力端Ｑ２のデー
タを第２のバスラインＢＬ２へ転送制御する複数の転送
用のトランジスタ（Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，
…）とを有する構成となっていた。
【０００４】この半導体集積回路は、半導体チップの大
きさを少しでも小さくするため、マスクパターンにより
隣接するデータレジスタ（ＤＲ１，ＤＲ２，…）の内部
構造の方向，配置関係を、互いに線対称となるように形
成していた。例えば、データレジスタＤＲ１では第１の
入出力端Ｑ１が左側に、第２の入出力端Ｑ２が右側に配
置されているのに対し、データレジスタＤＲ２では第１
の入出力端Ｑ１が右側に、第２の入出力端Ｑ２が左側に
配置されていた。
きさを少しでも小さくするため、マスクパターンにより
隣接するデータレジスタ（ＤＲ１，ＤＲ２，…）の内部
構造の方向，配置関係を、互いに線対称となるように形
成していた。例えば、データレジスタＤＲ１では第１の
入出力端Ｑ１が左側に、第２の入出力端Ｑ２が右側に配
置されているのに対し、データレジスタＤＲ２では第１
の入出力端Ｑ１が右側に、第２の入出力端Ｑ２が左側に
配置されていた。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、隣接するデータレジスタ（ＤＲ１，ＤＲ２
，…）の内部構造の方向，配置関係が、互いに線対称と
なるように形成されているので、これらデータレジスタ
（ＤＲ１，ＤＲ２，…）の電源投入時の初期状態は、製
造工程上や配置上等の関係で、各データレジスタ（ＤＲ
１，ＤＲ２，…）の左右同一側が同一レベル、例えば左
側の入出力端が低レベル、右側の入出力譚が高レベルに
なりやすく、また電源投入時にはシフトレジスタＳＲも
その出力の転送制御信号（ＴＳ１，ＴＳ２，…）が全て
アクティブレベルになることがあるため、同一のバスラ
インに高レベル，低レベルの入出力端が接続され、バス
ラインＢＬ１，ＢＬ２に大電流が流れ回路素子が破損す
る危険性があった。
集積回路は、隣接するデータレジスタ（ＤＲ１，ＤＲ２
，…）の内部構造の方向，配置関係が、互いに線対称と
なるように形成されているので、これらデータレジスタ
（ＤＲ１，ＤＲ２，…）の電源投入時の初期状態は、製
造工程上や配置上等の関係で、各データレジスタ（ＤＲ
１，ＤＲ２，…）の左右同一側が同一レベル、例えば左
側の入出力端が低レベル、右側の入出力譚が高レベルに
なりやすく、また電源投入時にはシフトレジスタＳＲも
その出力の転送制御信号（ＴＳ１，ＴＳ２，…）が全て
アクティブレベルになることがあるため、同一のバスラ
インに高レベル，低レベルの入出力端が接続され、バス
ラインＢＬ１，ＢＬ２に大電流が流れ回路素子が破損す
る危険性があった。
【０００６】本発明の目的は、電源投入時、転送制御信
号が同時にアクティブレベルになってもバスラインに大
電流が流れることがなく、安定して動作する半導体集積
回路を提供することにある。
号が同時にアクティブレベルになってもバスラインに大
電流が流れることがなく、安定して動作する半導体集積
回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、それぞれ保持しているデータを相補型のデータとし
て出力する第１及び第２のデータ出力端を備え内部構造
及び前記第１，第２のデータ出力端の方向，位置関係及
び各部寸法が互いに同一となるように形成されて配列さ
れた複数のデータレジスタと、これら各データレジスタ
からの相補型のデータを伝達する第１及び第２のバスラ
インと、前記各データレジスタの第１及び第２のデータ
出力端とそれぞれ対応して設けられ制御信号によりオン
，オフして前記第１のデータ出力端のデータを前記第１
のバスラインへ前記第２のデータ出力端のデータを前記
第２のバスラインへ転送制御する複数の第１及び第２の
転送用のトランジスタと、前記制御信号を発生する制御
信号発生回路とを有している。
は、それぞれ保持しているデータを相補型のデータとし
て出力する第１及び第２のデータ出力端を備え内部構造
及び前記第１，第２のデータ出力端の方向，位置関係及
び各部寸法が互いに同一となるように形成されて配列さ
れた複数のデータレジスタと、これら各データレジスタ
からの相補型のデータを伝達する第１及び第２のバスラ
インと、前記各データレジスタの第１及び第２のデータ
出力端とそれぞれ対応して設けられ制御信号によりオン
，オフして前記第１のデータ出力端のデータを前記第１
のバスラインへ前記第２のデータ出力端のデータを前記
第２のバスラインへ転送制御する複数の第１及び第２の
転送用のトランジスタと、前記制御信号を発生する制御
信号発生回路とを有している。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例を示す半導体チッ
プの配置図である。また、図２はこの実施例の等価回路
図である。
プの配置図である。また、図２はこの実施例の等価回路
図である。
【００１０】この実施例が図３及び図４に示された従来
の半導体集積回路と相違する点は、全てのデータレジス
タ（ＤＲ１，ＤＲ２，…）を、その内部構造及び第１，
第２の入出力端Ｑ１，Ｑ２の方向，位置関係及び各部寸
法が互いに同一になるように形成した点にある。
の半導体集積回路と相違する点は、全てのデータレジス
タ（ＤＲ１，ＤＲ２，…）を、その内部構造及び第１，
第２の入出力端Ｑ１，Ｑ２の方向，位置関係及び各部寸
法が互いに同一になるように形成した点にある。
【００１１】このように各データレジスタ（ＤＲ１，Ｄ
Ｒ２，…）を形成，配置することにより、電源投入時、
全ての転送制御信号（ＴＳ１，ＴＳ２，…）がアクティ
ブレベルになり、各データレジスタ（ＤＲ１，ＤＲ２，
…）の左側の入出力端Ｑ１が例えば低レベル，右側の入
出力端Ｑ２が高レベルとなっても、左側の入出力端Ｑ１
は全てバスラインＢＬ１に、右側の入出力端Ｑ２は全て
バスラインＢＬ２に接続されているので、バスラインＢ
Ｌ１，ＢＬ２に大電流が流れることがなく、従って回路
素子の破損もなく安定した動作を得ることができる。
Ｒ２，…）を形成，配置することにより、電源投入時、
全ての転送制御信号（ＴＳ１，ＴＳ２，…）がアクティ
ブレベルになり、各データレジスタ（ＤＲ１，ＤＲ２，
…）の左側の入出力端Ｑ１が例えば低レベル，右側の入
出力端Ｑ２が高レベルとなっても、左側の入出力端Ｑ１
は全てバスラインＢＬ１に、右側の入出力端Ｑ２は全て
バスラインＢＬ２に接続されているので、バスラインＢ
Ｌ１，ＢＬ２に大電流が流れることがなく、従って回路
素子の破損もなく安定した動作を得ることができる。
【００１２】
【発明の効果】以上説明したように本発明は、全てのデ
ータレジスタを、その内部構造及び第１，第２のデータ
出力端の方向，位置関係及び各部寸法が同一になるよう
に形成，配置する構造とすることにより、電源投入時、
全ての転送制御信号がアクティブレベルになっても、第
１及び第２のバスラインと接続する各データレジスタの
データ出力端のレベルはそれぞれ同一レベルとなるので
、第１及び第２のバスラインに大電流が流れることがな
く、回路素子の破損もなくなり、安定した動作を得るこ
とができる効果がある。
ータレジスタを、その内部構造及び第１，第２のデータ
出力端の方向，位置関係及び各部寸法が同一になるよう
に形成，配置する構造とすることにより、電源投入時、
全ての転送制御信号がアクティブレベルになっても、第
１及び第２のバスラインと接続する各データレジスタの
データ出力端のレベルはそれぞれ同一レベルとなるので
、第１及び第２のバスラインに大電流が流れることがな
く、回路素子の破損もなくなり、安定した動作を得るこ
とができる効果がある。
【図１】本発明の一実施例を示す半導体チップの配置図
である。
である。
【図２】図１に示された実施例の等価回路図である。
【図３】従来の半導体集積回路の一例を示す半導体チッ
プの配置図である。
プの配置図である。
【図４】図３に示された半導体集積回路の等価回路図で
ある。
ある。
１ 基板
ＢＬ１，ＢＬ２ バスライン
ＤＲ１，ＤＲ２ データレジスタＳＲ シ
フトレジスタ Ｔ１〜Ｔ４，Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２
トランジスタ
フトレジスタ Ｔ１〜Ｔ４，Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２
トランジスタ
Claims (2)
- 【請求項１】 それぞれ保持しているデータを相補型
のデータとして出力する第１及び第２のデータ出力端を
備え内部構造及び前記第１，第２のデータ出力端の方向
，位置関係及び各部寸法が互いに同一となるように形成
されて配列された複数のデータレジスタと、これら各デ
ータレジスタからの相補型のデータを伝達する第１及び
第２のバスラインと、前記各データレジスタの第１及び
第２のデータ出力端とそれぞれ対応して設けられ制御信
号によりオン，オフして前記第１のデータ出力端のデー
タを前記第１のバスラインへ前記第２のデータ出力端の
データを前記第２のバスラインへ転送制御する複数の第
１及び第２の転送用のトランジスタと、前記制御信号を
発生する制御信号発生回路とを有することを特徴とする
半導体集積回路。 - 【請求項２】 データレジスタがＣＭＯＳ型構造であ
る請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121558A JPH04349552A (ja) | 1991-05-28 | 1991-05-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121558A JPH04349552A (ja) | 1991-05-28 | 1991-05-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349552A true JPH04349552A (ja) | 1992-12-04 |
Family
ID=14814214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121558A Pending JPH04349552A (ja) | 1991-05-28 | 1991-05-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04349552A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446290A (en) * | 1987-08-14 | 1989-02-20 | Hitachi Ltd | Semiconductor memory device |
| JPH01179292A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | 半導体記憶装置 |
-
1991
- 1991-05-28 JP JP3121558A patent/JPH04349552A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446290A (en) * | 1987-08-14 | 1989-02-20 | Hitachi Ltd | Semiconductor memory device |
| JPH01179292A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970401 |