JP3325816B2 - 直流増幅回路のオフセット電圧補正回路 - Google Patents
直流増幅回路のオフセット電圧補正回路Info
- Publication number
- JP3325816B2 JP3325816B2 JP31457197A JP31457197A JP3325816B2 JP 3325816 B2 JP3325816 B2 JP 3325816B2 JP 31457197 A JP31457197 A JP 31457197A JP 31457197 A JP31457197 A JP 31457197A JP 3325816 B2 JP3325816 B2 JP 3325816B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- amplifier circuit
- differential amplifier
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅回路とエ
ミッタフォロア回路により構成された直流増幅回路のオ
フセット電圧補正回路に関する。
ミッタフォロア回路により構成された直流増幅回路のオ
フセット電圧補正回路に関する。
【０００２】
【従来の技術】図２は従来のこの種の直流増幅回路を示
す回路図である。直流増幅回路は、一対のトランジスタ
Ｑ１、トランジスタＱ２により形成された第１の差動増
幅回路１０と、トランジスタＱ３により形成された第１
のエミッタフォロア回路３１から構成される。エミッタ
フォロア回路３１は差動増幅回路１０の負荷として接続
されており、エミッタフォロア回路３１から差動増幅回
路１０へは負帰還がかけられている。１は電源電圧ＶCC
の加えられる電源端子、２は入力端子、３は出力端子で
あり、Ｓ４は差動増幅回路１０の駆動電流となる電流Ｉ
4 を供給する定電流源、Ｓ５は互いに接続されたトラン
ジスタＱ１、Ｑ２のエミッタに接続し、電流Ｉ4 の２倍
の電流を流す定電流源、Ｓ６はトランジスタＱ３のエミ
ッタに接続する定電流源である。なお、入力端子２は差
動増幅回路１０の入力端子を兼ねている。
す回路図である。直流増幅回路は、一対のトランジスタ
Ｑ１、トランジスタＱ２により形成された第１の差動増
幅回路１０と、トランジスタＱ３により形成された第１
のエミッタフォロア回路３１から構成される。エミッタ
フォロア回路３１は差動増幅回路１０の負荷として接続
されており、エミッタフォロア回路３１から差動増幅回
路１０へは負帰還がかけられている。１は電源電圧ＶCC
の加えられる電源端子、２は入力端子、３は出力端子で
あり、Ｓ４は差動増幅回路１０の駆動電流となる電流Ｉ
4 を供給する定電流源、Ｓ５は互いに接続されたトラン
ジスタＱ１、Ｑ２のエミッタに接続し、電流Ｉ4 の２倍
の電流を流す定電流源、Ｓ６はトランジスタＱ３のエミ
ッタに接続する定電流源である。なお、入力端子２は差
動増幅回路１０の入力端子を兼ねている。
【０００３】このように構成された直流増幅回路では、
入力端子２に信号が加えられなくても出力端子３にオフ
セット電圧を発生する。これは、第１のエミッタフォロ
ア回路３１の入力電流としてトランジスタＱ３のベース
に電流ＩB が常時流れるので、トランジスタＱ２のコレ
クタの電流が（Ｉ4 −I B ) 、トランジスタＱ１のコレ
クタの電流が（Ｉ4 ＋I B ) となり電流値が異なること
による。オフセット電圧ＶOFF は（１）式で表される。 ＶOFF ＝ＶT Ｌｎ｛（Ｉ4 ＋I B ) ／（Ｉ4 −I B ) ｝ （１） なお、ＶT は熱電圧、Ｌｎは自然対数の記号である。
入力端子２に信号が加えられなくても出力端子３にオフ
セット電圧を発生する。これは、第１のエミッタフォロ
ア回路３１の入力電流としてトランジスタＱ３のベース
に電流ＩB が常時流れるので、トランジスタＱ２のコレ
クタの電流が（Ｉ4 −I B ) 、トランジスタＱ１のコレ
クタの電流が（Ｉ4 ＋I B ) となり電流値が異なること
による。オフセット電圧ＶOFF は（１）式で表される。 ＶOFF ＝ＶT Ｌｎ｛（Ｉ4 ＋I B ) ／（Ｉ4 −I B ) ｝ （１） なお、ＶT は熱電圧、Ｌｎは自然対数の記号である。
【０００４】
【発明が解決しようとする課題】本発明は、このように
差動増幅回路の駆動電流の一部がエミッタフォロア回路
の入力電流として流れる場合でも、オフセット電圧をほ
とんど発生させないオフセット電圧補正回路を提供する
ことにある。
差動増幅回路の駆動電流の一部がエミッタフォロア回路
の入力電流として流れる場合でも、オフセット電圧をほ
とんど発生させないオフセット電圧補正回路を提供する
ことにある。
【０００５】
【課題を解決するための手段】本発明は、第１の差動増
幅回路を形成する第１と第２のトランジスタ、第１の差
動増幅回路の負荷として第２のトランジスタに接続した
第１のエミッタフオロア回路を有する直流増幅回路のオ
フセット電圧補正回路において、第４と第５のトランジ
スタにより形成される第２の差動増幅回路と第５のトラ
ンジスタに接続する第２のエミッタフオロア回路、第１
の差動増幅回路の第２のトランジスタと第２の差動増幅
回路の第４と第５のトランジスタに複数の出力側から夫
々に電流を供給する第１の電流ミラー回路、入力側が第
１の電流ミラー回路の出力側に第１の接続点で接続する
ことにより電流を供給され、入力側の２倍の電流が流れ
る複数の出力側を有し、共通接続された第１及び第２の
トランジスタのエミッタ並びに第４及び第５のトランジ
スタのエミッタにその出力側が夫々に接続された第２の
電流ミラー回路、第２の差動増幅回路の負荷として第４
のトランジスタに第２の接続点で接続され、第２の接続
点から流出する第１のエミッタフオロア回路の入力電流
に相当する電流を第２の差動増幅回路の入力側と第１の
差動増幅回路の入力側に流す第３の電流ミラー回路、第
３の電流ミラー回路に第４の電流ミラー回路を介して入
力側が接続され、出力側が接続する第１の電流ミラー回
路と第２の電流ミラー回路との該第１の接続点から該入
力電流に相当する電流を分流する第５の電流ミラー回路
を有することを特徴とする。
幅回路を形成する第１と第２のトランジスタ、第１の差
動増幅回路の負荷として第２のトランジスタに接続した
第１のエミッタフオロア回路を有する直流増幅回路のオ
フセット電圧補正回路において、第４と第５のトランジ
スタにより形成される第２の差動増幅回路と第５のトラ
ンジスタに接続する第２のエミッタフオロア回路、第１
の差動増幅回路の第２のトランジスタと第２の差動増幅
回路の第４と第５のトランジスタに複数の出力側から夫
々に電流を供給する第１の電流ミラー回路、入力側が第
１の電流ミラー回路の出力側に第１の接続点で接続する
ことにより電流を供給され、入力側の２倍の電流が流れ
る複数の出力側を有し、共通接続された第１及び第２の
トランジスタのエミッタ並びに第４及び第５のトランジ
スタのエミッタにその出力側が夫々に接続された第２の
電流ミラー回路、第２の差動増幅回路の負荷として第４
のトランジスタに第２の接続点で接続され、第２の接続
点から流出する第１のエミッタフオロア回路の入力電流
に相当する電流を第２の差動増幅回路の入力側と第１の
差動増幅回路の入力側に流す第３の電流ミラー回路、第
３の電流ミラー回路に第４の電流ミラー回路を介して入
力側が接続され、出力側が接続する第１の電流ミラー回
路と第２の電流ミラー回路との該第１の接続点から該入
力電流に相当する電流を分流する第５の電流ミラー回路
を有することを特徴とする。
【０００６】
【発明の実施の形態】本発明の直流増幅回路のオフセッ
ト電圧補正回路は、差動増幅回路の負荷部分を除いて直
流増幅回路と同じ構成の別回路を形成し、直流増幅回路
を形成する第１の差動増幅回路の第１と第２のトランジ
スタのコレクタを流れる電流の異なる状態と似た状態を
その類似の別回路の第２の差動増幅回路を形成する第４
と第５のトランジスタに発生させる。そして、別回路か
ら流出する電流を第１の差動増幅回路と第２の差動増幅
回路の入力側に流し、同時に第１と第２の差動増幅回路
の共通接続されたエミッタに流れる電流を流出する電流
の２倍だけ減少させる帰還動作が行われる。流出する電
流を第１のエミッタフオロア回路の入力電流に相当する
電流にすることにより、直流増幅回路の第１の差動増幅
回路を形成する第１と第２のトランジスタのコレクタの
電流を同じにすることができる。
ト電圧補正回路は、差動増幅回路の負荷部分を除いて直
流増幅回路と同じ構成の別回路を形成し、直流増幅回路
を形成する第１の差動増幅回路の第１と第２のトランジ
スタのコレクタを流れる電流の異なる状態と似た状態を
その類似の別回路の第２の差動増幅回路を形成する第４
と第５のトランジスタに発生させる。そして、別回路か
ら流出する電流を第１の差動増幅回路と第２の差動増幅
回路の入力側に流し、同時に第１と第２の差動増幅回路
の共通接続されたエミッタに流れる電流を流出する電流
の２倍だけ減少させる帰還動作が行われる。流出する電
流を第１のエミッタフオロア回路の入力電流に相当する
電流にすることにより、直流増幅回路の第１の差動増幅
回路を形成する第１と第２のトランジスタのコレクタの
電流を同じにすることができる。
【０００７】
【実施例】以下、本発明の直流増幅回路のオフセット電
圧補正回路の実施例を示す回路図である図１を参照しな
がら説明する。なお、図２と同一部分は同じ符号を付与
してある。直流増幅回路は、第１の差動増幅回路１０と
その差動増幅回路１０の負荷として接続される第１のエ
ミッタフォロア回路３１から形成される。エミッタフォ
ロア回路３１から差動増幅回路１０へは負帰還がかけら
れる。差動増幅回路１０を形成する一対のトランジスタ
Ｑ１、Ｑ２は、共通接続されたエミッタがトランジスタ
Ｑ１３のコレクタに接続される。トランジスタＱ１のコ
レクタは電源端子１に接続し、トランジスタＱ２のコレ
クタはトランジスタＱ９のコレクタとトランジスタＱ３
のベースに接続する。エミッタフォロア回路３１を形成
するトランジスタＱ３のコレクタは電源端子１に接続
し、エミッタはトランジスタＱ２のベースと出力端子３
に接続し、また定電流源Ｓ２を経て接地される。
圧補正回路の実施例を示す回路図である図１を参照しな
がら説明する。なお、図２と同一部分は同じ符号を付与
してある。直流増幅回路は、第１の差動増幅回路１０と
その差動増幅回路１０の負荷として接続される第１のエ
ミッタフォロア回路３１から形成される。エミッタフォ
ロア回路３１から差動増幅回路１０へは負帰還がかけら
れる。差動増幅回路１０を形成する一対のトランジスタ
Ｑ１、Ｑ２は、共通接続されたエミッタがトランジスタ
Ｑ１３のコレクタに接続される。トランジスタＱ１のコ
レクタは電源端子１に接続し、トランジスタＱ２のコレ
クタはトランジスタＱ９のコレクタとトランジスタＱ３
のベースに接続する。エミッタフォロア回路３１を形成
するトランジスタＱ３のコレクタは電源端子１に接続
し、エミッタはトランジスタＱ２のベースと出力端子３
に接続し、また定電流源Ｓ２を経て接地される。
【０００８】トランジスタＱ４、Ｑ５は第２の差動増幅
回路２０を形成し、トランジスタＱ６は第２のエミッタ
フォロア回路３２を形成する。エミッタフオロア回路３
２を形成するトランジスタＱ６は差動増幅回路２０の負
荷としてベースがトランジスタＱ５のコレクタ、エミッ
タがトランジスタＱ５のベースに接続されると共に定電
流源Ｓ３を経て接地されている。また、トランジスタＱ
４、Ｑ5 のコレクタは、第１の電流ミラー回路２１のト
ランジスタＱ１０、Ｑ１１のコレクタに夫々接続する。
なお、定電流源Ｓ２、Ｓ３には同じ電流Ｉ2 が流れる。
したがって、差動増幅回路２０とエミッタフォロア回路
３２により、差動増幅回路２０の負荷部分を除いて第１
の差動増幅回路１０と第１のエミッタフォロア回路３１
で構成される直流増幅回路と類似の別回路が構成され
る。
回路２０を形成し、トランジスタＱ６は第２のエミッタ
フォロア回路３２を形成する。エミッタフオロア回路３
２を形成するトランジスタＱ６は差動増幅回路２０の負
荷としてベースがトランジスタＱ５のコレクタ、エミッ
タがトランジスタＱ５のベースに接続されると共に定電
流源Ｓ３を経て接地されている。また、トランジスタＱ
４、Ｑ5 のコレクタは、第１の電流ミラー回路２１のト
ランジスタＱ１０、Ｑ１１のコレクタに夫々接続する。
なお、定電流源Ｓ２、Ｓ３には同じ電流Ｉ2 が流れる。
したがって、差動増幅回路２０とエミッタフォロア回路
３２により、差動増幅回路２０の負荷部分を除いて第１
の差動増幅回路１０と第１のエミッタフォロア回路３１
で構成される直流増幅回路と類似の別回路が構成され
る。
【０００９】トランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０、
Ｑ１１により、第１の電流ミラー回路２１が形成され
る。第１の電流ミラー回路２１のダイオード接続された
入力側のトランジスタＱ７のコレクタは、定電流源Ｓ１
を経て接地される。定電流源Ｓ１には電流Ｉ1 が流れ
る。複数の出力側のトランジスタＱ９、Ｑ１０、Ｑ１１
は、コレクタが夫々トランジスタＱ２、Ｑ４、Ｑ５のコ
レクタに接続しており、差動増幅回路１０と差動増幅回
路２０の駆動電流となる電流を供給する。また、出力側
のトランジスタＱ８は第２の電流ミラー回路２２に電流
を供給する。第１の電流ミラー回路２１の各トランジス
タのエミッタは、電源端子１に接続される。
Ｑ１１により、第１の電流ミラー回路２１が形成され
る。第１の電流ミラー回路２１のダイオード接続された
入力側のトランジスタＱ７のコレクタは、定電流源Ｓ１
を経て接地される。定電流源Ｓ１には電流Ｉ1 が流れ
る。複数の出力側のトランジスタＱ９、Ｑ１０、Ｑ１１
は、コレクタが夫々トランジスタＱ２、Ｑ４、Ｑ５のコ
レクタに接続しており、差動増幅回路１０と差動増幅回
路２０の駆動電流となる電流を供給する。また、出力側
のトランジスタＱ８は第２の電流ミラー回路２２に電流
を供給する。第１の電流ミラー回路２１の各トランジス
タのエミッタは、電源端子１に接続される。
【００１０】トランジスタＱ１２、Ｑ１３、Ｑ１４によ
り、第２の電流ミラー回路２２が形成される。ダイオー
ド接続された入力側のトランジスタＱ１２のコレクタ
は、第１の電流ミラー回路２１のトランジスタＱ８のコ
レクタに第１の接続点Ｐ１で接続する。出力側のトラン
ジスタＱ１３、Ｑ１４のコレクタは、トランジスタＱ
１、Ｑ２の共通接続されたエミッタ、トランジスタＱ
４、Ｑ５の共通接続されたエミッタに夫々接続され、差
動増幅回路１０と差動増幅回路２０の接地側に流れる電
流を設定する。出力側のトランジスタＱ１３、Ｑ１４に
は、入力側のトランジスタＱ１２の２倍の電流が流れ
る。第２の電流ミラー回路２２の各トランジスタのエミ
ッタは接地される。
り、第２の電流ミラー回路２２が形成される。ダイオー
ド接続された入力側のトランジスタＱ１２のコレクタ
は、第１の電流ミラー回路２１のトランジスタＱ８のコ
レクタに第１の接続点Ｐ１で接続する。出力側のトラン
ジスタＱ１３、Ｑ１４のコレクタは、トランジスタＱ
１、Ｑ２の共通接続されたエミッタ、トランジスタＱ
４、Ｑ５の共通接続されたエミッタに夫々接続され、差
動増幅回路１０と差動増幅回路２０の接地側に流れる電
流を設定する。出力側のトランジスタＱ１３、Ｑ１４に
は、入力側のトランジスタＱ１２の２倍の電流が流れ
る。第２の電流ミラー回路２２の各トランジスタのエミ
ッタは接地される。
【００１１】トランジスタＱ１５、Ｑ１６により第３の
電流ミラー回路２３が形成される。ダイオード接続され
た入力側のトランジスタＱ１５のコレクタとエミッタ
は、トランジスタＱ４のコレクタとベースに夫々接続す
る。コレクタ同志は第２の接続点Ｐ２で接続する。トラ
ンジスタＱ１５、Ｑ１６のエミッタは互いに接続され
る。出力側のトランジスタＱ１６のコレクタはダイオー
ド接続されたトランジスタＱ１７のコレクタに接続し、
トランジスタＱ１６のエミッタは第１の差動増幅回路１
０のトランジスタＱ１のベースに接続する。エミッタを
電源端子１に接続されたトランジスタＱ１７、Ｑ１８に
より第４の電流ミラー回路２４が形成される。出力側の
トランジスタＱ１８のコレクタは、ダイオード接続され
たトランジスタＱ１９のコレクタに接続される。エミッ
タを互いに接続されて接地されたトランジスタＱ１９、
Ｑ２０により、第５の電流ミラー回路２５が形成され
る。出力側のトランジスタＱ２０のコレクタは、第１の
電流ミラー回路２１と第２の電流ミラー回路２２の第１
の接続点Ｐ１に接続する。
電流ミラー回路２３が形成される。ダイオード接続され
た入力側のトランジスタＱ１５のコレクタとエミッタ
は、トランジスタＱ４のコレクタとベースに夫々接続す
る。コレクタ同志は第２の接続点Ｐ２で接続する。トラ
ンジスタＱ１５、Ｑ１６のエミッタは互いに接続され
る。出力側のトランジスタＱ１６のコレクタはダイオー
ド接続されたトランジスタＱ１７のコレクタに接続し、
トランジスタＱ１６のエミッタは第１の差動増幅回路１
０のトランジスタＱ１のベースに接続する。エミッタを
電源端子１に接続されたトランジスタＱ１７、Ｑ１８に
より第４の電流ミラー回路２４が形成される。出力側の
トランジスタＱ１８のコレクタは、ダイオード接続され
たトランジスタＱ１９のコレクタに接続される。エミッ
タを互いに接続されて接地されたトランジスタＱ１９、
Ｑ２０により、第５の電流ミラー回路２５が形成され
る。出力側のトランジスタＱ２０のコレクタは、第１の
電流ミラー回路２１と第２の電流ミラー回路２２の第１
の接続点Ｐ１に接続する。
【００１２】このように構成された直流増幅回路のオフ
セット電圧補正回路の動作を次に説明する。直流増幅回
路の第１のエミッタフオロア回路３１の入力電流がない
場合には、第１の差動増幅回路１０の接地側の電流は電
流ミラー回路２２により２Ｉ1 に設定されており、トラ
ンジスタＱ１、Ｑ２には夫々コレクタ電流として電流Ｉ
1 が流れる。エミッタフオロア回路３１の入力電流とな
る電流ＩB がトランジスタＱ３のベースに流れることに
より、第１の差動増幅回路１０のトランジスタＱ２のコ
レクタに電流（Ｉ1 −ＩB ）が流れると、トランジスタ
Ｑ１には電流（Ｉ1 ＋ＩB )がコレクタ電流として流れ
ようとする。
セット電圧補正回路の動作を次に説明する。直流増幅回
路の第１のエミッタフオロア回路３１の入力電流がない
場合には、第１の差動増幅回路１０の接地側の電流は電
流ミラー回路２２により２Ｉ1 に設定されており、トラ
ンジスタＱ１、Ｑ２には夫々コレクタ電流として電流Ｉ
1 が流れる。エミッタフオロア回路３１の入力電流とな
る電流ＩB がトランジスタＱ３のベースに流れることに
より、第１の差動増幅回路１０のトランジスタＱ２のコ
レクタに電流（Ｉ1 −ＩB ）が流れると、トランジスタ
Ｑ１には電流（Ｉ1 ＋ＩB )がコレクタ電流として流れ
ようとする。
【００１３】第２の差動増幅回路２０と第２のエミッタ
フオロア回路３２により構成される別回路でも、似た状
態が発生する。すなわち、トランジスタＱ６のベースに
は第１のエミッタフオロア回路３１の入力電流に相当す
る電流ＩB が流れ、トランジスタＱ５のコレクタには電
流（Ｉ 1 −ＩB ）が流れる。しかし、差動増幅回路２０
の片側のトランジスタＱ４には差動増幅回路１０のトラ
ンジスタＱ１とは異なり電流Ｉ1 がトランジスタＱ１０
から供給されるので、トランジスタＱ４のコレクタには
電流（Ｉ1 −ＩB ）が流れる。したがって、電流ＩB が
第２の接続点Ｐ２から第３の電流ミラー回路２３に流出
する。
フオロア回路３２により構成される別回路でも、似た状
態が発生する。すなわち、トランジスタＱ６のベースに
は第１のエミッタフオロア回路３１の入力電流に相当す
る電流ＩB が流れ、トランジスタＱ５のコレクタには電
流（Ｉ 1 −ＩB ）が流れる。しかし、差動増幅回路２０
の片側のトランジスタＱ４には差動増幅回路１０のトラ
ンジスタＱ１とは異なり電流Ｉ1 がトランジスタＱ１０
から供給されるので、トランジスタＱ４のコレクタには
電流（Ｉ1 −ＩB ）が流れる。したがって、電流ＩB が
第２の接続点Ｐ２から第３の電流ミラー回路２３に流出
する。
【００１４】この電流ＩB は、第２の差動増幅回路２０
の入力側であるトランジスタＱ４のベースと第１の差動
増幅回路１０の入力側であるトランジスタＱ１のベース
に流れる。また、電流ＩB は第４の電流ミラー回路２４
を介して第５の電流ミラー回路２５にも流れる。そし
て、第１の接続点Ｐ１から電流ＩB を分流し、第２の電
流ミラー回路２２の入力電流を減少させる。このことに
より、差動増幅回路１０と差動増幅回路２０の接地側の
電流は、電流２Ｉ1 から電流２（Ｉ1 −ＩB ）に変化す
る。したがって、トランジスタＱ１のコレクタにもトラ
ンジスタＱ２のコレクタと同じ電流（Ｉ1 −ＩB ）がバ
ランスして流れる。なお、第３の電流ミラー回路２３に
流出する電流は、常に電流ＩB になるのではなく、極め
て短時間の一連の帰還動作により電流ＩB で安定すると
考えることができる。
の入力側であるトランジスタＱ４のベースと第１の差動
増幅回路１０の入力側であるトランジスタＱ１のベース
に流れる。また、電流ＩB は第４の電流ミラー回路２４
を介して第５の電流ミラー回路２５にも流れる。そし
て、第１の接続点Ｐ１から電流ＩB を分流し、第２の電
流ミラー回路２２の入力電流を減少させる。このことに
より、差動増幅回路１０と差動増幅回路２０の接地側の
電流は、電流２Ｉ1 から電流２（Ｉ1 −ＩB ）に変化す
る。したがって、トランジスタＱ１のコレクタにもトラ
ンジスタＱ２のコレクタと同じ電流（Ｉ1 −ＩB ）がバ
ランスして流れる。なお、第３の電流ミラー回路２３に
流出する電流は、常に電流ＩB になるのではなく、極め
て短時間の一連の帰還動作により電流ＩB で安定すると
考えることができる。
【００１５】
【発明の効果】以上述べたように、本発明の直流増幅回
路のオフセット電圧補正回路は、差動増幅回路の負荷部
分を除いて直流増幅回路と同じ構成の別回路を形成して
ある。そして、別回路から流出する電流を第１の差動増
幅回路と第２の差動増幅回路の入力側に流し、同時に第
１と第２の差動増幅回路の共通接続されたエミッタに流
れる電流を流出する電流の２倍だけ減少するような帰還
動作が行われる。 流出する電流を第１のエミッタフオ
ロア回路の入力電流に相当する電流にすることにより、
直流増幅回路の第１の差動増幅回路を形成する第１と第
２のトランジスタのコレクタの電流を同じにすることが
でき、オフセット電圧の発生をほとんどなくすことがで
きる。
路のオフセット電圧補正回路は、差動増幅回路の負荷部
分を除いて直流増幅回路と同じ構成の別回路を形成して
ある。そして、別回路から流出する電流を第１の差動増
幅回路と第２の差動増幅回路の入力側に流し、同時に第
１と第２の差動増幅回路の共通接続されたエミッタに流
れる電流を流出する電流の２倍だけ減少するような帰還
動作が行われる。 流出する電流を第１のエミッタフオ
ロア回路の入力電流に相当する電流にすることにより、
直流増幅回路の第１の差動増幅回路を形成する第１と第
２のトランジスタのコレクタの電流を同じにすることが
でき、オフセット電圧の発生をほとんどなくすことがで
きる。
【図１】 本発明の直流増幅回路のオフセット電圧補正
回路の実施例を示す回路図である。
回路の実施例を示す回路図である。
【図２】 従来の直流増幅回路のオフセット電圧補正回
路の回路図である。
路の回路図である。
２ 入力端子 ３ 出力端子 Ｐ１ 接続点 Ｓ１ 定電流源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−199952（ＪＰ，Ａ) 特開 平４−40108（ＪＰ，Ａ) 特開 昭62−176313（ＪＰ，Ａ) 特開 昭55−134513（ＪＰ，Ａ) 特開 昭62−161204（ＪＰ，Ａ) 実開 平４−119117（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45
Claims (2)
- 【請求項１】 第１の差動増幅回路を形成する第１と第
２のトランジスタ、第１の差動増幅回路の負荷として第
２のトランジスタに接続した第１のエミッタフオロア回
路を有する直流増幅回路のオフセット電圧補正回路にお
いて、第４と第５のトランジスタにより形成される第２
の差動増幅回路と第５のトランジスタに接続する第２の
エミッタフオロア回路、第１の差動増幅回路の第２のト
ランジスタと第２の差動増幅回路の第４と第５のトラン
ジスタに複数の出力側から夫々に電流を供給する第１の
電流ミラー回路、入力側が第１の電流ミラー回路の出力
側に第１の接続点で接続することにより電流を供給さ
れ、入力側の２倍の電流が流れる複数の出力側を有し、
共通接続された第１及び第２のトランジスタのエミッタ
並びに第４及び第５のトランジスタのエミッタにその出
力側が夫々に接続された第２の電流ミラー回路、第２の
差動増幅回路の負荷として第４のトランジスタに第２の
接続点で接続され、第２の接続点から流出する第１のエ
ミッタフオロア回路の入力電流に相当する電流を第２の
差動増幅回路の入力側と第１の差動増幅回路の入力側に
流す第３の電流ミラー回路、第３の電流ミラー回路に第
４の電流ミラー回路を介して入力側が接続され、出力側
が接続する第１の電流ミラー回路と第２の電流ミラー回
路との該第１の接続点から該入力電流に相当する電流を
分流する第５の電流ミラー回路を有することを特徴とす
る直流増幅回路のオフセット電圧補正回路。 - 【請求項２】 第１のエミッタフオロア回路から第１の
差動増幅回路、第２のエミッタフオロア回路から第２の
差動増幅回路に負帰還がかけられている請求項１の直流
増幅回路のオフセット電圧補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31457197A JP3325816B2 (ja) | 1997-10-31 | 1997-10-31 | 直流増幅回路のオフセット電圧補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31457197A JP3325816B2 (ja) | 1997-10-31 | 1997-10-31 | 直流増幅回路のオフセット電圧補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11136042A JPH11136042A (ja) | 1999-05-21 |
| JP3325816B2 true JP3325816B2 (ja) | 2002-09-17 |
Family
ID=18054893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31457197A Expired - Fee Related JP3325816B2 (ja) | 1997-10-31 | 1997-10-31 | 直流増幅回路のオフセット電圧補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325816B2 (ja) |
-
1997
- 1997-10-31 JP JP31457197A patent/JP3325816B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11136042A (ja) | 1999-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5810008B2 (ja) | ブツシユブルゾウフクキ | |
| JP3697679B2 (ja) | 安定化電源回路 | |
| JPH0476524B2 (ja) | ||
| US5162751A (en) | Amplifier arrangement | |
| JPH0583003B2 (ja) | ||
| JP2615269B2 (ja) | 差動増幅器のオフセット低減回路 | |
| JP3325816B2 (ja) | 直流増幅回路のオフセット電圧補正回路 | |
| JPH08172693A (ja) | スピーカー駆動回路 | |
| US6078220A (en) | Complementary class AB current amplifier | |
| JP3325813B2 (ja) | 直流増幅回路のオフセット電圧補正回路 | |
| US5654666A (en) | High input resistance circuit with base current compensation and method of compensating base current | |
| JP2003533082A (ja) | 低電力バイアス回路を装備するｆｔ周波数逓倍増幅器 | |
| JPH0712128B2 (ja) | 増幅器 | |
| WO1998008301A1 (en) | High gain, wide band amplifier | |
| JP2003158427A (ja) | 増幅回路 | |
| JPS60248010A (ja) | 複合トランジスタ回路 | |
| JP2000091857A (ja) | オペアンプ及びそれを用いたボルテージフォロワ回路 | |
| US5014019A (en) | Amplifier circuit operable at low power source voltage | |
| JP2607970B2 (ja) | オフセットキャンセル回路 | |
| JP2598121Y2 (ja) | 電力増幅回路 | |
| JP3338334B2 (ja) | 増幅回路 | |
| JP3838731B2 (ja) | 増幅器 | |
| JPH0252884B2 (ja) | ||
| JPS6324653Y2 (ja) | ||
| JP3116359B2 (ja) | ベース電流補償回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090705 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100705 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110705 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120705 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130705 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |