JPH09260507A

JPH09260507A - Ｍｏｓ型半導体装置及びその製造方法

Info

Publication number: JPH09260507A
Application number: JP8062475A
Authority: JP
Inventors: Terumine Hirayama; 照峰平山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】製造中にゲート酸化膜が絶縁破壊されること
を効果的に防止する。【解決手段】ゲート電極２８の成膜前に、これに接続
されるｐｎ接合（帯電防止用のダイオード１６，１８）
を予め基板内に形成する。ダイオード１６，１８は、高
集積化を妨げないように素子分離用の酸化膜（例えば、
ＬＯＣＯＳ８）の下に設けるとよい。この場合、接続孔
１２，１４を開口し、これを通じチャネルと逆導型の第
１の不純物拡散領域２０，２４を基板奥側形成した後、
逆導電型の第２の不純物拡散領域２２，２６を基板表面
側に形成する。なお、一方の不純物拡散領域として、工
程削減のため素子分離用の不純物拡散領域を利用すると
よい。いわゆる Dual Gate構造のポリサイド電極を有し
たＣＭＯＳでは、正常動作を阻害しないように、上記ｐ
ｎ接合を互いに逆向きに接続した１対のｐｎ接合から構
成させるとよい場合がある。この場合の耐圧を正常動作
を妨げない程度に小さく設定すれば、ゲート酸化膜が破
壊される前にゲート加工時の発生電荷を放電できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄いゲート酸化膜
を介して絶縁されたままエッチング加工されるゲート電
極の帯電防止用ダイオードを有するＭＯＳ型半導体装置
及びその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳＬＳＩにおいては、近年の高速
化・高集積化の流れのなかで、ＭＯＳトランジスタの単
位チャネル幅あたりの電流駆動能力を上げる必要があ
り、その手段の一つとして、ゲート酸化膜の薄膜化が進
んでいる。

【０００３】一方、微細素子形成のための製造プロセス
では、加工精度向上や低温化が必須である。このため、
成膜，エッチング加工，レジスト除去などといった各工
程で、プラズマを用いた各種装置（例えば、ＣＶＤ装
置，スパッタ装置，ドライエッチング装置，アッシング
装置など）が多用されている。

【０００４】従って、成膜後の電極層が、その後の電極
加工，層間絶縁層の成膜，コンタクトホール形成時に、
プラズマ中で帯電することとなる。とくに、電極加工時
は、電極がプラズマに曝されている面積や時間が長く、
またイオンを高速で電極表面衝突させることから帯電量
も多い。

【０００５】

【発明が解決しようとする課題】従来のＭＯＳＬＳＩ
の製造工程においては、ゲート酸化膜が薄膜化するのに
伴い、ゲート電極加工時の帯電により、下層側のゲート
酸化膜の絶縁特性が劣下し、ひどい場合では絶縁破壊を
起こすといった問題が生じてきた。

【０００６】通常、ゲート電極層は、ゲート酸化膜を挟
んで基板と絶縁されたかたちで成膜されており、従っ
て、その加工時にプロズマに曝されて帯電しやすい。こ
の帯電により、５〜１５ｎｍと薄い絶縁部分であるゲー
ト酸化膜に電界が集中し、上記絶縁特性の劣下，絶縁破
壊を引き起こしていた。

【０００７】これに対し、ＭＯＳトランジスタの取出電
極は、基板表面に形成された不純物拡散層（ソース又は
ドレイン領域）が形成するｐｎ接合を介して、その成膜
時には基板と接続されている。また、上層側の金属配線
層においても、コンタクト孔を介し直接に、或いはコン
タクト孔及び下層側の取出電極を介する等、何らかのか
たちで基板側に接続されていることが多い。

【０００８】従って、これら取出電極や金属配線層がゲ
ート電極に接続して形成された後では、ゲート電極に帯
電されているチャージがこれら他の電極を介して基板側
に逃げるので、ゲート酸化膜破壊が発生する可能性は低
いと、一般に考えられる。しかし、多層配線構造のデバ
イスでは、全てのゲート電極がｐｎ接合を介して基板側
に接続されるとは限らない。また、更なるゲート酸化膜
の薄膜化により、ゲート酸化膜の耐圧がｐｎ接合の逆耐
圧より低くなることも予想され、このためＭＯＳ製造プ
ロセスにおける有効な帯電防止法が強く望まれていた。

【０００９】本発明は、このような実情に鑑みてなさ
れ、製造プロセス中においてゲート酸化膜が絶縁破壊さ
れることを効果的に防止できるＭＯＳ型半導体装置及び
その製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明のＭＯ
Ｓ型半導体装置の製造方法では、ゲート電極層の成膜前
に、これと接続される帯電防止用のダイオード（ｐｎ接
合）を予め半導体基板内に形成することとした。

【００１１】すなわち本製法は、半導体基板の表面に絶
縁膜を形成する工程と、該絶縁膜に接続孔を開口する工
程と、ｐｎ接合を半導体基板の表面側に形成する工程
と、接続孔及びｐｎ接合を介して、ゲート電極となる膜
を半導体基板側に接続させて成膜した後、該膜を所定形
状に加工する工程とを少なくとも有することを特徴とす
る。

【００１２】通常、動作時には、ｐＭＯＳゲートは負バ
イアスされ、ｎＭＯＳゲートは正バイアスされることか
ら、これらの正常動作を妨げないためには、上記帯電防
止用のダイオードは、ｎＭＯＳ側ｐＭＯＳ側双方とも、
バイアス方向と逆向きに設けることが望ましい。よっ
て、ｎＭＯＳ側で発生した正電荷及びｐＭＯＳ側で発生
した負電荷は、このダイオードを介して逃げ難くなる。
しかし、本発明により、発生電荷の極性に応じて、トラ
ンジスタ正常動作を妨げない程度にｐｎ接合の逆耐圧を
下げ、上記逃げにくい極性の電荷を、その発生側で放電
することも可能である。従って、発生電荷の極性がｐｎ
接合の順方向に流れうる場合は勿論、逆極性の場合であ
っても、本発明により、ゲート電極加工時に発生した電
荷がｐｎ接合を通って基板側に逃げや易くでき、ゲート
絶縁膜の電界集中が緩和される。

【００１３】この帯電防止用ダイオードは、トランジス
タから外れたゲート酸化膜直下に設けてもよいが、高集
積化のためスペース確保が困難なことを考慮すると、素
子分離用の酸化膜（例えば、ＬＯＣＯＳ）直下に設ける
ことが望ましい。具体的には、ＬＯＣＯＳ等に接続孔を
開口し、この接続孔を通じて、ＭＯＳトランジスタのチ
ャネルと逆導型の第１の不純物拡散領域を基板奥側形成
した後、これとは逆導電型の第２の不純物拡散領域を基
板表面側に形成するとよい。

【００１４】なお、ｐｎ接合を構成する一方の不純物拡
散領域として、素子分離用の不純物拡散領域を利用する
と、工程削減ができ好ましい。いわゆる Dual Gate構造
のポリサイド電極構造を有したＣＭＯＳ型半導体装置で
は、上記帯電防止用ダイオードを、互いに逆向きに接続
した１対のｐｎ接合から構成させるとよい場合がある。
上記ＣＭＯＳ構造でｎＭＯＳ側とｐＭＯＳ側とのゲート
電極を相互結線させた場合、帯電防止用ダイオードをバ
イアス方向と逆向きのｐｎ接合のみで構成させると、バ
イアス条件によっては、ｎＭＯＳ又はｐＭＯＳの何れか
一方にバイアスが上手くかからないことがある。この場
合、互いに逆向きに接続した１対のｐｎ接合により常時
遮断とし、その耐圧をＭＯＳトランジスタの正常動作を
妨げない程度に小さく設定すれば、ゲート酸化膜を破壊
する前に、この常時遮断型ダイオードを介して、ゲート
加工時に帯電した電荷を放電することが可能となる。

【００１５】

【発明の実施の形態】本発明は、例えばＳＲＡＭ，ＤＲ
ＡＭ，各種ＲＯＭ，論理ＬＳＩなど殆どのＭＯＳ型半導
体装置に適用され得る。ｐＭＯＳかｎＭＯＳかを問わ
ず、またＣＭＯＳにも適用される。

【００１６】第１実施形態本実施形態は、本発明に係る製法の具体的な適用例とし
て、いわゆる Dual Gate構造のＣＭＯＳ型半導体装置に
ついて説明する。図１〜３は、このＣＭＯＳ型半導体装
置の製造工程の要部を示す概略断面構造図である。

【００１７】まず、シリコンウェーハ等の半導体基板２
準備し、その表面側に、いわゆる両ウェル方式の能動領
域として、互いに導電型が異なるｐウェル４及びｎウェ
ル６を、例えばイオン注入法により形成する。具体的な
両ウェルの形成方法としては、例えば片側づつマスクし
てイオン注入する方法がある。また、窒化シリコン膜を
マスクに一方側をイオン注入した後、そのイオン注入し
た側に選択酸化で厚い酸化シリコン膜を形成し、窒化シ
リコン膜除去後、厚い酸化シリコン膜をマクスに他方側
に逆導電型のイオン注入を行う自己整合的な方法もあ
る。なお、ウェル構造は、図示のものに限定されず、ｐ
ウェル４又はｎウェル６の一方を、逆導電型の基板表面
に形成してもよい。

【００１８】つぎに、素子分離用の絶縁膜（例えば、Ｌ
ＯＣＯＳ８）の形成を常法に従って行う。ＬＯＣＯＳ８
を形成するためには、たとえば、パッド用酸化膜と窒化
シリコンなどで構成される酸化阻止膜とをこの順で積層
し、酸化阻止膜について所定のパターンニングを施した
後、チャネルストッパ用のイオン注入，ＬＯＣＯＳ用の
熱酸化を行う。これにより、厚さが２００〜４００ｎｍ
程度のＬＯＣＯＳ８と、その下に不図示の素子分離用の
不純物拡散領域とが形成される。

【００１９】酸化阻止膜を除去後、ウェット酸化等を施
すと、ＬＯＣＯＳ８に挟まれたウェル４，６表面に膜厚
が５〜１５ｎｍ程度のゲート酸化膜１０が成膜される。
図１は、このゲート酸化膜形成後の状態を示している。
次に、図２に示すように、ＬＯＣＯＳ８に接続孔１２，
１４を形成し、これを通じて半導体基板２側に接続され
る帯電防止用ダイオード１６，１８を形成する。より詳
しくは、基板表面側からみて、ｎＭＯＳ側に逆方向ダイ
オード１６、ｐＭＯＳ側に順方向ダイオード１８を、そ
れぞれ形成する。このように各ダイオード１６，１８の
接続方向が決められているのは、ＭＯＳトランジスタの
正常動作を妨げないためである。通常、動作時には、ｎ
ＭＯＳ側ゲートは正バイアスされ、ｐＭＯＳ側ゲートは
負バイアスされる。このようなバイアス印加によって各
ダイオード１６，１８が作動するようでは、正常なバイ
アス印加ができないので、これを防止するため、本実施
形態のようにダイオード１６，１８の接続方向も一方に
限定するとよい。

【００２０】この互いに逆方向のダイオード１６，１８
の形成は、接続孔の開口及びダイオードの形成を、ｎＭ
ＯＳ又はｐＭＯＳで片側づつ行うことにより達成でき
る。例えば、まず、ＬＯＣＯＳ８のｎＭＯＳ側部分に開
口するレジストパターンを形成し、このレジストパター
ンをマスクに、ＬＯＣＯＳ８をＲＩＥ等でエッチング加
工して接続孔１２を開口する。次に、開口後の接続孔１
２を通じて、ホウ素（Ｂ）等のｐ型不純物を基板奥側深
くまで導入し、第１の不純物拡散領域２０を形成する。
このｐ型不純物の導入は、例えばイオン注入や熱拡散に
より行うことができる。イオン注入の条件としては、エ
ネルギー；３０〜１００ｋｅＶ，ドーズ量；５×１０¹²
〜１×１０¹⁵／ｃｍ²程度とする。

【００２１】続けて、例えばリン（Ｐ）や砒素（Ａｓ）
等の逆導電型の不純物を、例えばイオン注入法で同じ接
続孔１２を介して基板表面側に導入し、第２の不純物拡
散領域２２を形成する。この２回目のイオン注入の条件
としては、エネルギー；２０〜５０ｋｅＶ，ドーズ量；
５×１０¹⁴〜１×１０¹⁶／ｃｍ²程度とする。最後にア
ニールを行えば、第２の不純物拡散領域２２と、拡散係
数が比較的に大きなホウ素（Ｂ）が導入され一回り大き
な第１の不純物拡散領域２０とからなるダイオード１６
が形成される。

【００２２】同様な方法により、ｐＭＯＳ側にダイオー
ド１８の形成を行う。この場合の第１の不純物拡散領域
２４の形成は、イオン注入によることもできるが、一回
り大きく形成するためは熱拡散法で行うとよい。ドライ
ブイン熱処理条件としては、例えば８５０℃，２０分と
する。次の第２の不純物拡散領域２６のイオン注入条件
としては、エネルギー；２０〜５０ｋｅＶ，ドーズ量；
５×１０¹⁴〜１×１０ ¹⁶／ｃｍ²程度とする。これによ
り、基板奥側の第１の不純物拡散２４と、基板表面側の
第２の不純物拡散領域２６とからなるダイオード１８を
得ることができる。

【００２３】次に、図３に示すように、ゲート電極２８
の形成を行う。このゲート電極２８の形成では、まず、
ポリシリコン膜などを、ＣＶＤ法により前記接続孔１
２，１４を埋め込むように成膜する。このポリシリコン
膜等に対し、ｎＭＯＳ側とｐＭＯＳ側で、それぞれｎ型
不純物とｐ型不純物をイオン注入法により打ち分けて導
電化する。この導電化後のポリシリコン膜などに、ゲー
ト酸化膜１０側から接続孔１２，１４にかけて覆うよう
に、レジストパターンを形成する。このレジストパター
ンをマスクに、導電化後のポリシリコン膜などをエッチ
ング加工し、その後、レジストパターンを除去すると、
図３に示すゲート電極２８の形成が終了する。

【００２４】その後は、ゲート電極２８の図に垂直な方
向両側の基板表面に、常法に従ってソース及びドレイン
領域を形成し、層間絶縁層，配線等の諸工程を経て、当
該ＣＭＯＳ半導体装置を完成できる。つぎに、このＣＭ
ＯＳ半導体装置における、本発明の作用について説明す
る。

【００２５】前記ゲート電極２８のエッチング加工（図
３）においては、切り立った断面が得られ微細加工がで
きる等の理由から、通常、反応性イオンエッチング（Ｒ
ＩＥ：Reactive Ion Etching）等の異方性ドライエッチ
ングが用いられる。従って、エッチング中はプラズマに
常時さらされており、また、特にＲＩＥではイオンを電
極に高速で衝突させるため、周囲から電極２８が電荷を
受け取り帯電しやすい。

【００２６】本発明では、図３に示すように、上記した
帯電防止用ダイオード１６，１８が設けられ、それが電
極加工時に、加工対象である導電化後のポリシリコン膜
等と接続されているため、この帯電防止用ダイオード１
６，１８を介して、電極２８が受け取った電荷を基板側
に放電できる。

【００２７】帯電される電荷は、その極性によって放電
のし易さが異なる。すなわち、図４に示すように、ｎＭ
ＯＳ側では負電荷が、ｐＭＯＳ側では正電荷がスムーズ
に放電される。これに対し、反対極性の電荷、即ちｎＭ
ＯＳ側の正電荷及びｐＭＯＳ側の負電荷については、Ｍ
ＯＳトランジスタの正常動作を妨げない程度に各ダイオ
ード１６，１８の逆耐圧を予め小さく設定しておくこと
により、放電させることができる。

【００２８】ところで、ゲート電極２８が形成された後
は、その上の配線などを介して基板２に設けた他のｐｎ
接合（例えば、不図示のソース及びドレイン領域やウェ
ル４，６の電位クランプ用のコンタクト部等）にゲート
電極２８が接続され、ゲート電極２８に溜まった電荷の
放電も可能である。

【００２９】本発明は、この配線等を介して行う後から
の放電では、ゲート電極２８加工時に発生するチャージ
を即放電できず、しかもソース及びドレイン領域等の逆
耐圧が大き過ぎて効果的な放電ができない場合も多いこ
とに鑑みてなされたものである。本発明では、ゲート電
極２８成膜時に帯電防止用ダイオード１６，１８を介し
て基板側に接続されること、及びスムーズに放電可能な
極性の電荷は勿論、逆極性の電荷でも当該ダイオード１
６，１８の逆耐圧を独自に設定できることの２点によ
り、ゲート電極加工時の帯電防止を効果的に図ることが
可能となる。

【００３０】ＲＩＥ等のドライエッチングにおいては、
通常、ゲート電極２８は正に帯電され易い。従って、少
なくともｎＭＯＳ側の逆方向ダイオード１６について
は、逆極性の電荷放電が可能なように、その耐圧が予め
低く設定する必要があるといえる。

【００３１】なお、上記説明において特に言及した以外
に事項に限定はなく、本発明の範囲内で種々に改変でき
る。例えば、接続孔１２，１４の開口（即ち、ダイオー
ド１６，１８の形成）場所及び個数に限定はない。ソー
ス及びドレイン領域の形成に邪魔にならないようであれ
ば、接続孔１２，１４をゲート酸化膜１０に設けてもよ
い。各接続孔１２，１４に対しポリシリコン膜などが埋
込み難ければ、Ｗ等の高融点金属で埋め込み、これを介
してダイオード１６，１８との接続を図ってもよい。

【００３２】各ゲート電極２８のバイアス条件に応じ
て、各ダイオード１６，１８のどちらかを分離形成され
た各ゲート電極２８に少なくとも１つ設ければよく、図
示のように同じＬＯＣＯＳ８に設ける必要もない。例え
ば、２層のポリサイドゲート電極構造を有しｎＭＯＳと
ｐＭＯＳとのゲートが相互結線された回路構成をとる D
ual Gate構造のＣＭＯＳ型半導体装置では、通常、接続
孔１２を介し逆方向のダイオード１６のみ形成しておけ
ば足りる。なぜなら、この場合、通常、例えばｎＭＯＳ
を形成するｐ−ｗｅｌｌを０Ｖ，ｐＭＯＳを形成するｎ
−ｗｅｌｌを５Ｖにし、ゲート電極はｎＭＯＳ，ｐＭＯ
Ｓ共に０〜５Ｖで変化させるといったバイアスのかけ方
が行われるからである。

【００３３】また、所定の耐圧設定が可能であれば、基
板奥側の第１の不純物拡散領域２０，２４を省略し、ウ
ェル４，６と第２の不純物拡散領域２２，２６とで帯電
防止用ダイオード１６，１８を構成させてもよい。第２
の不純物拡散領域２２，２６の形成法も、上記説明に限
定されず、例えば導電化したポリシリコン膜等を拡散源
とした熱拡散によっても形成可能である。

【００３４】さらに、帯電防止用ダイオード１６，１８
を構成する一方側の不純物拡散領域として、素子分離用
にＬＯＣＯＳ８の下に導入した不純物拡散層（不図示）
を利用してもよい。この場合、素子分離用の不純物拡散
層を介して帯電防止用ダイオードにリークパスができな
いように、例えば各ＬＯＣＯＳ８には、帯電防止用ダイ
オードを１つしか設けないようにする等の工夫が必要で
ある。

【００３５】なお、ｎＭＯＳ又はｐＭＯＳのみからなる
ＭＯＳ型半導体装置についての実施形態は、上記説明の
ｎＭＯＳ側又はｐＭＯＳ側と構成が略同じであり、同様
な作用及び効果を有するので、本実施形態の説明をもっ
て詳細を省略する。第２実施形態上記したように、２層のポリサイドゲート電極構造を有
しｎＭＯＳとｐＭＯＳとのゲートが相互結線された回路
構成をとる Dual Gate構造のＣＭＯＳ型半導体装置は、
通常のバイアス条件では、帯電防止用ダイオードとし
て、上記した第１実施形態のダイオード１６，１８の何
れか一方のみで対応できた。

【００３６】しかし、バイアスが正電位から負電位まで
変化する場合にあっては、帯電防止用ダイオードを基板
表面から見て準方向又は逆方向のｐｎ接合のみで構成さ
せると、ｎＭＯＳ又はｐＭＯＳの何れか一方にバイアス
が上手くかからない場合も起こり得る。

【００３７】本実施形態は、このような場合に好適な帯
電防止用ダイオードの構成例を示すものである。図５
（Ａ）は、本実施形態に係るＣＭＯＳ型半導体装置の構
造及び作用を示す概略断面図である。また、同図（Ａ−
１）は、（Ａ）の要部拡大図である。なお、ここでの説
明では、以下に述べる要部以外の構成は、上記した第１
実施形態の場合と同様であり、図に同一符号を付し、そ
の説明を省略する。

【００３８】本実施形態のゲート電極２８は、図示のよ
うに、下層側のゲート電極層２８ａと上層側のシリサイ
ド電極層２８ｂとから構成され、低抵抗化が図られてい
る。下層側のゲート電極層２８ａは、第１実施形態のポ
リシリコン膜等と同様、ｎＭＯＳ側とｐＭＯＳ側とで互
いに異なる導電型の不純物が導入されており、また接続
孔１２を介して基板側に接続されている。

【００３９】上層側のシリサイド電極層２８ｂは、Ｗ，
Ｔｉ，Ｎｉ，Ｃｏ等の高融点金属を硅素化したものであ
り、例えばＣＶＤ法やスパッタ法により成膜される。こ
れにより、ｎＭＯＳ側とｐＭＯＳ側のゲート電極１８の
電荷は自由に行き来可能なので、本実施形態では、図示
のようにｎＭＯＳ側の前記接続孔１２（或いは、ｐＭＯ
Ｓ側の前記接続孔１４）を設けるだけで十分である。

【００４０】本実施形態における帯電防止用ダイオード
３０は、図５（Ａ−１）に示すように、第３の不純物拡
散領域３２を更に基板奥側に設けることにより、互いに
逆向きの２つのｐｎ接合から構成してある。これは、上
記回路構成のゲート電極２８は、動作時に正電位にも負
電位にもバイアスされ得る場合、この正常動作を妨げな
いようにするために、帯電防止用ダイオード３０を常
時、遮断状態にしておく必要があるからである。

【００４１】しかし、この場合も、電極加工時に発生す
る極性の電荷に対し逆方向のダイオード耐圧は、ｎＭＯ
Ｓ及びｐＭＯＳの正常動作を妨げない範囲で、ゲート酸
化膜１０の絶縁破壊の耐圧より小さく設定される。な
お、このような帯電防止用ダイオードをｐＭＯＳ側に設
ける場合は、図５（Ｂ）のような互いに内向きの２ダイ
オード構成にするとよい。また、本実施形態の図（Ａ−
１）及び（Ｂ）に示す構成の帯電防止用ダイオード３
０，３４は、他の実施形態、例えばチャネルとゲート電
極との導電型が異なる、いわゆる埋め込みチャネル型の
ＭＯＳ型半導体装置にも適用可能である。

【００４２】

【発明の効果】以上説明してきたように、本発明に係る
ＭＯＳ型半導体装置及びその製造方法によれば、製造プ
ロセス中においてゲート酸化膜が絶縁破壊されることを
効果的に防止できる。

【００４３】これより、ゲート酸化膜を薄膜化してＭＯ
Ｓトランジスタの駆動能力向上が図れる。従って、本発
明により、ＭＯＳ型半導体装置の一層の高集積化・高速
化が進展するものと期待される。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るＣＭＯＳ型半導体
装置の製造工程を示す概略断面構造図である。

【図２】図１に続く同製造工程を示す概略断面構造図で
ある。

【図３】図２に続く同製造工程を示す概略断面構造図で
ある。

【図４】同ＣＭＯＳ型半導体装置における本発明の作用
を示す概略断面図である。

【図５】図５（Ａ）は、本発明の第２実施形態に係るＣ
ＭＯＳ型半導体装置の構成及び作用を示す概略断面構造
図である。図５（Ａ−１）は、帯電防止用ダイオード周
囲の要部拡大図である。図５（Ｂ）は、同ダイオードの
他の構成例を示す図である。

【符号の説明】

２…半導体基板，４…ｐウェル，６…ｎウェル，８…Ｌ
ＯＣＯＳ（素子分離用の絶縁膜），１０…ゲート酸化
膜，１２，１４…接続孔，１６…逆方向ダイオード（ｐ
ｎ接合），１８…順方向ダイオード（ｐｎ接合），２
０，２４…第１の不純物拡散領域，２２，２６…第２の
不純物拡散領域，２８…ゲート電極，２８ａ…ゲート電
極層，２８ｂ…シリサイド電極層，３０，３４…常時遮
断型ダイオード（互いに逆向きの１対のｐｎ接合），３
２，３６…第３の不純物拡散領域。

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に絶縁膜を形成する工
程と、該絶縁膜に接続孔を開口する工程と、ｐｎ接合を半導体基板の表面側に形成する工程と、上記接続孔及びｐｎ接合を介して、ゲート電極となる膜
を、半導体基板に接続させて成膜した後、該膜を所定形
状に加工する工程とを少なくとも有するＭＯＳ型半導体
装置の製造方法。
【請求項２】前記接続孔の開口工程では、半導体基板
側に選択的に形成してある素子分離用の酸化膜に、前記
接続孔を開口する請求項１に記載のＭＯＳ型半導体装置
の製造方法。
【請求項３】前記ｐｎ接合の形成工程では、該形成を
前記接続孔を通じて行うこととし、まず、ＭＯＳトラン
ジスタのチャネルと逆導型の第１の不純物拡散領域を基
板奥側に形成し、次に、第１の不純物拡散領域とは逆導
電型の第２の不純物拡散領域を基板表面側に形成する請
求項２に記載のＭＯＳ型半導体装置の製造方法。
【請求項４】前記ｐｎ接合を構成する一方の不純物拡
散領域が、前記素子分離用の酸化膜の基板奥側に、イオ
ン注入法により形成してある素子分離用の不純物拡散領
域である請求項２に記載のＭＯＳ型半導体装置の製造方
法。
【請求項５】請求項１に記載のＭＯＳ型半導体装置の
製造方法において、前記ＭＯＳ型半導体装置は、ｐ型ゲート電極を有するｐ
チャネルＭＯＳトランジスタと、ｎ型ゲート電極を有す
るｎチャネルＭＯＳトランジスタとを有し、前記ゲート電極は、異なるチャネル導電型のトランジス
タ領域間で分けてｐ型又はｎ型の不純物が導入してある
下層側のゲート電極層と、上層側の共通なシリサイド電
極層とで構成してあり、前記ｐｎ接合は、互いに逆向きに接続した１対のｐｎ接
合から構成してあるＭＯＳ型半導体装置の製造方法。
【請求項６】半導体基板上の素子分離用の絶縁膜の直下
に、ｐｎ接合を備え、ＭＯＳトランジスタのゲート電極
が、素子分離用の絶縁膜に形成した接続孔及び上記のｐ
ｎ接合を介して、半導体基板側に接続してなることを特
徴とするＭＯＳ型半導体装置。