JP3307144B2 - 表示装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は表示基板と対向基板を互
いに接合したパネル構造を有するアクティブマトリクス
型の表示装置に関する。より詳しくは、配線パタンに加
え遮光パタンが形成された所謂オンチップブラック構造
を有する表示基板に関する。さらに詳しくは、遮光パタ
ンを補助的に利用した配線パタンの低抵抗化技術に関す
る。
いに接合したパネル構造を有するアクティブマトリクス
型の表示装置に関する。より詳しくは、配線パタンに加
え遮光パタンが形成された所謂オンチップブラック構造
を有する表示基板に関する。さらに詳しくは、遮光パタ
ンを補助的に利用した配線パタンの低抵抗化技術に関す
る。
【０００２】
【従来の技術】図９は、従来の表示基板の一例を示す模
式的な等価回路図である。表示基板１００上には行方向
に延びるゲート配線パタン１０１と列方向に延びる信号
配線パタン（金属パタン）１０２とが形成されている。
又、ゲート配線パタン１０１と平行に補助配線パタン１
０３も形成されている。ゲート配線パタン１０１は同一
基板上に集積形成された垂直走査回路１０４に接続する
一方、信号配線パタン１０２は同一基板上に集積形成さ
れた画像信号供給スイッチ１０５を介して水平走査回路
１０６に接続している。垂直走査回路１０４及び水平走
査回路１０６には外部から電源電圧、クロックパルス、
スタートパルス等が供給される。画像信号供給スイッチ
１０５には外部から画像信号が供給される。ゲート配線
パタン１０１と信号配線パタン１０２の交差部に画素が
規定される。各画素には液晶セルＬＣとこれをスイッチ
ング駆動する薄膜トランジスタ素子Ｔｒと容量素子Ｃｓ
とが形成されている。トランジスタ素子Ｔｒのゲート電
極はゲート配線パタン１０１の一部を構成し、ソース電
極は対応する信号配線パタン１０２に接続され、ドレイ
ン電極は液晶セルＬＣに接続している。前述した容量素
子Ｃｓは液晶セルＬＣと並列に接続され、片方の電極は
補助配線パタン１０３を介して共通電位に保持されてい
る。垂直走査回路１０４は順次ゲート配線パタン１０１
にゲート信号を供給し、線順次でトランジスタ素子Ｔｒ
を開閉制御する。水平走査回路１０６はこれに同期して
画像信号供給スイッチ１０５及び信号配線パタン１０２
を介し画像信号を供給する。この画像信号は線順次で選
択されたトランジスタ素子Ｔｒを通して液晶セルＬＣに
書き込まれる。容量素子Ｃｓは書き込まれた画像信号の
電荷を補助的に保持する。
式的な等価回路図である。表示基板１００上には行方向
に延びるゲート配線パタン１０１と列方向に延びる信号
配線パタン（金属パタン）１０２とが形成されている。
又、ゲート配線パタン１０１と平行に補助配線パタン１
０３も形成されている。ゲート配線パタン１０１は同一
基板上に集積形成された垂直走査回路１０４に接続する
一方、信号配線パタン１０２は同一基板上に集積形成さ
れた画像信号供給スイッチ１０５を介して水平走査回路
１０６に接続している。垂直走査回路１０４及び水平走
査回路１０６には外部から電源電圧、クロックパルス、
スタートパルス等が供給される。画像信号供給スイッチ
１０５には外部から画像信号が供給される。ゲート配線
パタン１０１と信号配線パタン１０２の交差部に画素が
規定される。各画素には液晶セルＬＣとこれをスイッチ
ング駆動する薄膜トランジスタ素子Ｔｒと容量素子Ｃｓ
とが形成されている。トランジスタ素子Ｔｒのゲート電
極はゲート配線パタン１０１の一部を構成し、ソース電
極は対応する信号配線パタン１０２に接続され、ドレイ
ン電極は液晶セルＬＣに接続している。前述した容量素
子Ｃｓは液晶セルＬＣと並列に接続され、片方の電極は
補助配線パタン１０３を介して共通電位に保持されてい
る。垂直走査回路１０４は順次ゲート配線パタン１０１
にゲート信号を供給し、線順次でトランジスタ素子Ｔｒ
を開閉制御する。水平走査回路１０６はこれに同期して
画像信号供給スイッチ１０５及び信号配線パタン１０２
を介し画像信号を供給する。この画像信号は線順次で選
択されたトランジスタ素子Ｔｒを通して液晶セルＬＣに
書き込まれる。容量素子Ｃｓは書き込まれた画像信号の
電荷を補助的に保持する。
【０００３】
【発明が解決しようとする課題】上述した様に、表示基
板１００の上には行方向に沿ってゲート配線パタン１０
１や補助配線パタン１０３が形成され、列方向に沿って
信号配線パタン１０２が形成されている。一般に、配線
プロセスの観点から、信号配線パタンはアルミニウム等
からなる金属膜で形成し、これと交差するゲート配線パ
タン及び補助配線パタンについては多結晶シリコン又は
非晶質シリコン等の半導体膜で形成している。この半導
体膜は不純物が比較的高濃度でドーピングされその低抵
抗化を図っているが、金属膜に比べると比較的高抵抗で
あり３０Ω／□以上になる。配線パタンの抵抗が高い事
に起因して、表示装置の性能に様々な悪影響を及ぼして
いる。第１に、配線抵抗が高い事に起因してシェーディ
ング等が発生し、表示された画質の画面内均一性を損な
っている。例えば、ゲート配線パタンの抵抗が大きい
と、ゲート信号の応答性が垂直走査回路から離れるに従
って悪化する。垂直走査回路に近い画素ではゲート信号
が略矩形を保っているのに対し、垂直走査回路から離れ
た画素ではゲート信号の立ち上がり及び立ち下がりが極
端になまっている。ゲート信号の応答性悪化に伴ない、
画面にはシェーディングが現われ著しく画質を損なう。
このような画質の劣化は特に表示装置の大画面化及び高
精細化が進むにつれて大きな問題となっている。しかし
ながら、配線パタンの材料として半導体膜を使用してい
る限りその低抵抗化には限界がある。第２に、ゲート配
線パタン及び補助配線パタンと信号配線パタンとの交差
部で寄生容量が発生する為、配線抵抗が高い場合容量カ
ップリングにより信号配線パタンの電位に乱れが生じ画
質に悪影響を及ぼす。第３に、配線抵抗を下げる為に配
線幅を太くすると、画素の開口率が犠牲になり表示装置
の透過率が低下する。第４に、配線抵抗を下げる為半導
体膜の厚みを大きくすると、配線パタンの端面で段差が
激しくなる。この段差で配線パタンの断線が生じたり層
間絶縁膜の電気絶縁性が劣化する。これにより、表示基
板の製造歩留りの低下を招く。
板１００の上には行方向に沿ってゲート配線パタン１０
１や補助配線パタン１０３が形成され、列方向に沿って
信号配線パタン１０２が形成されている。一般に、配線
プロセスの観点から、信号配線パタンはアルミニウム等
からなる金属膜で形成し、これと交差するゲート配線パ
タン及び補助配線パタンについては多結晶シリコン又は
非晶質シリコン等の半導体膜で形成している。この半導
体膜は不純物が比較的高濃度でドーピングされその低抵
抗化を図っているが、金属膜に比べると比較的高抵抗で
あり３０Ω／□以上になる。配線パタンの抵抗が高い事
に起因して、表示装置の性能に様々な悪影響を及ぼして
いる。第１に、配線抵抗が高い事に起因してシェーディ
ング等が発生し、表示された画質の画面内均一性を損な
っている。例えば、ゲート配線パタンの抵抗が大きい
と、ゲート信号の応答性が垂直走査回路から離れるに従
って悪化する。垂直走査回路に近い画素ではゲート信号
が略矩形を保っているのに対し、垂直走査回路から離れ
た画素ではゲート信号の立ち上がり及び立ち下がりが極
端になまっている。ゲート信号の応答性悪化に伴ない、
画面にはシェーディングが現われ著しく画質を損なう。
このような画質の劣化は特に表示装置の大画面化及び高
精細化が進むにつれて大きな問題となっている。しかし
ながら、配線パタンの材料として半導体膜を使用してい
る限りその低抵抗化には限界がある。第２に、ゲート配
線パタン及び補助配線パタンと信号配線パタンとの交差
部で寄生容量が発生する為、配線抵抗が高い場合容量カ
ップリングにより信号配線パタンの電位に乱れが生じ画
質に悪影響を及ぼす。第３に、配線抵抗を下げる為に配
線幅を太くすると、画素の開口率が犠牲になり表示装置
の透過率が低下する。第４に、配線抵抗を下げる為半導
体膜の厚みを大きくすると、配線パタンの端面で段差が
激しくなる。この段差で配線パタンの断線が生じたり層
間絶縁膜の電気絶縁性が劣化する。これにより、表示基
板の製造歩留りの低下を招く。
【０００４】なお、近年ゲート配線パタンや補助配線パ
タンの低抵抗化を図る為、金属ゲート電極を採用した薄
膜トランジスタ素子が開発されており、例えば特開平２
−３２８６号公報に開示されている。この例では、ゲー
ト電極として単層の金属膜を使用している。しかしなが
ら、金属膜には熱塑性変化や形状変化が生じる為問題が
生じている。例えば、アルミニウムをゲート電極材料と
して用いた場合、後工程で加わる熱処理により所謂ヒロ
ックが発生し短絡欠陥等の原因になっていた。又、後工
程で加わる熱履歴により電気抵抗も変動しやすい。さら
には、熱処理により金属膜の塑性変化もしくは金属原子
の拡散が生じ、トランジスタ特性を劣化させる。
タンの低抵抗化を図る為、金属ゲート電極を採用した薄
膜トランジスタ素子が開発されており、例えば特開平２
−３２８６号公報に開示されている。この例では、ゲー
ト電極として単層の金属膜を使用している。しかしなが
ら、金属膜には熱塑性変化や形状変化が生じる為問題が
生じている。例えば、アルミニウムをゲート電極材料と
して用いた場合、後工程で加わる熱処理により所謂ヒロ
ックが発生し短絡欠陥等の原因になっていた。又、後工
程で加わる熱履歴により電気抵抗も変動しやすい。さら
には、熱処理により金属膜の塑性変化もしくは金属原子
の拡散が生じ、トランジスタ特性を劣化させる。
【０００５】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は半導体膜からなる配線パタンの低抵
抗化を図る事を目的とする。この目的を達成する為、本
発明では表示基板にブラックマスクとして形成されてい
る遮光パタンを利用して配線パタンの低抵抗化を実現し
ている。
題に鑑み、本発明は半導体膜からなる配線パタンの低抵
抗化を図る事を目的とする。この目的を達成する為、本
発明では表示基板にブラックマスクとして形成されてい
る遮光パタンを利用して配線パタンの低抵抗化を実現し
ている。
【０００６】本発明にかかる表示装置は基本的な構成と
して、マトリクス状に配列した画素を有する表示基板
と、所定の間隙を介して該表示基板に接合した透明な対
向基板と、該間隙に保持された電気光学物質とを備えて
いる。前記表示基板は、画素毎に配された画素電極と、
同じく画素毎に配され対応する画素電極の駆動に用いる
素子と、個々の素子の電気接続用に配され比較的抵抗の
高い半導体膜からなる配線パタンと、個々の画素電極の
周辺に遮光用として配され比較的抵抗の低い金属膜から
なる遮光パタンとを具備している。又、該配線パタンに
該遮光パタンを電気接続するコンタクト部が設けられ、
該配線パタンの抵抗を実効的に下げる。
して、マトリクス状に配列した画素を有する表示基板
と、所定の間隙を介して該表示基板に接合した透明な対
向基板と、該間隙に保持された電気光学物質とを備えて
いる。前記表示基板は、画素毎に配された画素電極と、
同じく画素毎に配され対応する画素電極の駆動に用いる
素子と、個々の素子の電気接続用に配され比較的抵抗の
高い半導体膜からなる配線パタンと、個々の画素電極の
周辺に遮光用として配され比較的抵抗の低い金属膜から
なる遮光パタンとを具備している。又、該配線パタンに
該遮光パタンを電気接続するコンタクト部が設けられ、
該配線パタンの抵抗を実効的に下げる。
【０００７】本発明の特徴として、前記遮光パタンは異
なる画素間に渡って連続的に形成される一方、前記配線
パタンは画素毎に分断され不連続的に形成されている。
他の特徴として、前記表示基板はマトリクス状に配列し
た画素の行に平行な遮光パタンを有すると共に、画素の
列に平行に形成され且つ各素子に信号電荷を供給する金
属パタン（信号配線パタン）を含んでいる。該遮光パタ
ンと金属パタンは互いに交差して格子状に個々の画素電
極を囲みブラックマスク（ブラックマトリクス）を構成
する。具体的には前記素子は画素電極に信号電荷を供給
するトランジスタ素子と該信号電荷を補助的に保持する
容量素子とを含んでいる。これに対応して、前記配線パ
タンは各トランジスタ素子のゲート電極に接続するゲー
ト配線パタンと、各容量素子に接続する補助配線パタン
とを含む。この場合、前記コンタクト部は該ゲート配線
パタンと該補助配線パタンの何れか一方を該遮光パタン
に電気接続する。該補助配線パタンの方に電気接続する
場合には、前記遮光パタンは表示画面全体に渡って所定
の共通電位に保持されている。又、画素の行毎に対応す
るゲート配線パタンの方に電気接続する場合には、前記
遮光パタンは同じくマトリクス状に配列した画素の行毎
に分割されている。
なる画素間に渡って連続的に形成される一方、前記配線
パタンは画素毎に分断され不連続的に形成されている。
他の特徴として、前記表示基板はマトリクス状に配列し
た画素の行に平行な遮光パタンを有すると共に、画素の
列に平行に形成され且つ各素子に信号電荷を供給する金
属パタン（信号配線パタン）を含んでいる。該遮光パタ
ンと金属パタンは互いに交差して格子状に個々の画素電
極を囲みブラックマスク（ブラックマトリクス）を構成
する。具体的には前記素子は画素電極に信号電荷を供給
するトランジスタ素子と該信号電荷を補助的に保持する
容量素子とを含んでいる。これに対応して、前記配線パ
タンは各トランジスタ素子のゲート電極に接続するゲー
ト配線パタンと、各容量素子に接続する補助配線パタン
とを含む。この場合、前記コンタクト部は該ゲート配線
パタンと該補助配線パタンの何れか一方を該遮光パタン
に電気接続する。該補助配線パタンの方に電気接続する
場合には、前記遮光パタンは表示画面全体に渡って所定
の共通電位に保持されている。又、画素の行毎に対応す
るゲート配線パタンの方に電気接続する場合には、前記
遮光パタンは同じくマトリクス状に配列した画素の行毎
に分割されている。
【０００８】
【作用】表示基板には比較的抵抗の高い半導体膜からな
る配線パタンがトランジスタ素子や容量素子の電気接続
用に配されている。この半導体膜は薄膜トランジスタ素
子のゲート電極や薄膜容量素子の電極と同一材料であ
る。又、比較的抵抗の低い金属膜からなる遮光パタンが
形成されており、個々の画素電極の周辺にブラックマト
リクスとして配されている。本発明では、配線パタンと
遮光パタンとの間に介在する層間絶縁膜にコンタクト部
を設け両者を電気接続している。従って、配線構造が実
質的に配線パタンと遮光パタンの二層構造となり、電流
の大部分が金属膜を流れる為配線抵抗の低下に大きく寄
与できる。配線パタン自体は何等金属膜を用いる事なく
半導体膜で構成できる為、プロセス上薄膜素子の形成と
整合性がとれる上信頼性も高くなる。
る配線パタンがトランジスタ素子や容量素子の電気接続
用に配されている。この半導体膜は薄膜トランジスタ素
子のゲート電極や薄膜容量素子の電極と同一材料であ
る。又、比較的抵抗の低い金属膜からなる遮光パタンが
形成されており、個々の画素電極の周辺にブラックマト
リクスとして配されている。本発明では、配線パタンと
遮光パタンとの間に介在する層間絶縁膜にコンタクト部
を設け両者を電気接続している。従って、配線構造が実
質的に配線パタンと遮光パタンの二層構造となり、電流
の大部分が金属膜を流れる為配線抵抗の低下に大きく寄
与できる。配線パタン自体は何等金属膜を用いる事なく
半導体膜で構成できる為、プロセス上薄膜素子の形成と
整合性がとれる上信頼性も高くなる。
【０００９】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示装置の第１
実施例を示す模式的な部分断面図である。本表示装置は
互いに所定の間隙を介して接合した表示基板１及び対向
基板２とその間隙に保持された液晶３等からなる電気光
学物質とを備えたパネル構造を有している。透明なガラ
ス等からなる対向基板２の内表面には透明な対向電極４
が全面的に形成されている。一方、表示基板１はマトリ
クス状に配列した画素５を有する。
詳細に説明する。図１は本発明にかかる表示装置の第１
実施例を示す模式的な部分断面図である。本表示装置は
互いに所定の間隙を介して接合した表示基板１及び対向
基板２とその間隙に保持された液晶３等からなる電気光
学物質とを備えたパネル構造を有している。透明なガラ
ス等からなる対向基板２の内表面には透明な対向電極４
が全面的に形成されている。一方、表示基板１はマトリ
クス状に配列した画素５を有する。
【００１０】表示基板１には画素５毎に配された画素電
極６が形成されている。同じく画素５毎に配され対応す
る画素電極６の駆動に用いる薄膜素子も形成されてい
る。この薄膜素子には画素電極６に信号電荷を供給する
トランジスタ素子Ｔｒと、信号電荷を補助的に保持する
容量素子Ｃｓとがある。トランジスタ素子Ｔｒ及び容量
素子Ｃｓは何れも薄膜構造であり、共通の半導体薄膜７
を素子領域としている。トランジスタ素子Ｔｒのソース
領域Ｓには金属パタン（信号配線パタン）８が接続して
いる。トランジスタ素子Ｔｒのドレイン領域Ｄには電極
パッド９を介して画素電極６が接続している。さらに、
個々の素子の電気接続用に配され比較的抵抗の高い半導
体膜からなる配線パタンが形成されている。本例では、
この配線パタンはトランジスタ素子Ｔｒのゲート電極に
接続するゲート配線パタン１０と容量素子Ｃｓに接続す
る補助配線パタン１１である。なお、図示では丁度ゲー
ト配線パタン１０のゲート電極部分と補助配線パタン１
１の容量電極部分が断面として現われている。これらゲ
ート電極及び容量電極はゲート絶縁膜１２を介して半導
体薄膜７の上にパタニング形成されている。さらに、個
々の画素電極６の周辺にブラックマトリクスの一部とし
て遮光パタン１３が形成されている。この遮光パタン１
３は比較的抵抗の低い金属膜からなる。本発明の特徴事
項としてコンタクト部ＣＯＮが設けられており、配線パ
タンに遮光パタンを電気接続して配線パタンの抵抗を実
効的に下げる。本実施例では、遮光パタン１３は第１層
間絶縁膜１４及び第２層間絶縁膜１５を通して形成され
たコンタクト部ＣＯＮを介して、ゲート配線パタン１０
に電気接続している。なお、これに代えて遮光パタン１
３を補助配線パタン１１側に接続する構成もある。図か
ら理解される様に、ゲート配線パタン１０と遮光パタン
１３は実質的に二層配線構造となり、電流の大部分が遮
光パタン１３を流れる為、配線全体として低抵抗化が図
れる。なお、遮光パタン１３は平坦化膜１６により被覆
されており、その上に前述した画素電極６がパタニング
形成されている。
極６が形成されている。同じく画素５毎に配され対応す
る画素電極６の駆動に用いる薄膜素子も形成されてい
る。この薄膜素子には画素電極６に信号電荷を供給する
トランジスタ素子Ｔｒと、信号電荷を補助的に保持する
容量素子Ｃｓとがある。トランジスタ素子Ｔｒ及び容量
素子Ｃｓは何れも薄膜構造であり、共通の半導体薄膜７
を素子領域としている。トランジスタ素子Ｔｒのソース
領域Ｓには金属パタン（信号配線パタン）８が接続して
いる。トランジスタ素子Ｔｒのドレイン領域Ｄには電極
パッド９を介して画素電極６が接続している。さらに、
個々の素子の電気接続用に配され比較的抵抗の高い半導
体膜からなる配線パタンが形成されている。本例では、
この配線パタンはトランジスタ素子Ｔｒのゲート電極に
接続するゲート配線パタン１０と容量素子Ｃｓに接続す
る補助配線パタン１１である。なお、図示では丁度ゲー
ト配線パタン１０のゲート電極部分と補助配線パタン１
１の容量電極部分が断面として現われている。これらゲ
ート電極及び容量電極はゲート絶縁膜１２を介して半導
体薄膜７の上にパタニング形成されている。さらに、個
々の画素電極６の周辺にブラックマトリクスの一部とし
て遮光パタン１３が形成されている。この遮光パタン１
３は比較的抵抗の低い金属膜からなる。本発明の特徴事
項としてコンタクト部ＣＯＮが設けられており、配線パ
タンに遮光パタンを電気接続して配線パタンの抵抗を実
効的に下げる。本実施例では、遮光パタン１３は第１層
間絶縁膜１４及び第２層間絶縁膜１５を通して形成され
たコンタクト部ＣＯＮを介して、ゲート配線パタン１０
に電気接続している。なお、これに代えて遮光パタン１
３を補助配線パタン１１側に接続する構成もある。図か
ら理解される様に、ゲート配線パタン１０と遮光パタン
１３は実質的に二層配線構造となり、電流の大部分が遮
光パタン１３を流れる為、配線全体として低抵抗化が図
れる。なお、遮光パタン１３は平坦化膜１６により被覆
されており、その上に前述した画素電極６がパタニング
形成されている。
【００１１】引き続き図１を参照して、本表示装置の製
造方法を詳細に説明する。ガラス又は石英等からなる表
示基板１上に、減圧ＣＶＤ法により５０nmの厚みで多結
晶シリコン又は非晶質シリコンからなる半導体薄膜７を
成膜する。この半導体薄膜７はアイランド状にパタニン
グされる。半導体薄膜７は薄膜トランジスタ素子Ｔｒの
活性層になると共に、容量素子Ｃｓの下部電極を構成し
ている。半導体薄膜７の上にゲート絶縁膜１２を成膜す
る。このゲート絶縁膜１２は一部容量素子Ｃｓの誘電体
層となり、例えば酸化物からなる。但し、ゲート絶縁膜
１２の材料としては酸化物の他に、窒化物等も用いられ
る。あるいは、酸化物と窒化物の積層構造を採用しても
良い。次に、減圧ＣＶＤ法により、３５０nm程度の膜厚
で多結晶シリコン又は非晶質シリコンを成膜する。この
多結晶シリコン又は非晶質シリコンには不純物がドーピ
ングされ低抵抗化が図られると共に、所定の形状にパタ
ニングされゲート配線パタン１０及び補助配線パタン１
１となる。これらゲート配線パタン１０（ゲート電極を
含む）及び補助配線パタン１１は第１層間絶縁膜１４に
より被覆される。この第１層間絶縁膜１４は例えば常圧
ＣＶＤ法で６００nm程度の厚みにＰＳＧを成膜して得ら
れる。この第１層間絶縁膜１４には、トランジスタ素子
Ｔｒのソース領域Ｓ及びドレイン領域Ｄに達するコンタ
クト部と、ゲート配線パタン１０に達するコンタクト部
ＣＯＮが開口される。第１層間絶縁膜１４の材料として
は一般に常圧ＣＶＤ法又はプラズマＣＶＤ法による酸化
膜や窒化膜等を用いる事ができる。あるいは、ＳＯＧ等
他の形成方法による絶縁膜や、ポリイミド、アクリル樹
脂等の様な有機膜を用いる事も可能である。第１層間絶
縁膜１４の上にはスパッタリング法により６００nm程度
の膜厚でアルミニウムが堆積される。このアルミニウム
は所定の形状にパタニングされ、信号配線となる金属パ
タン８及び接続用の電極パッド９が形成される。金属パ
タン８はコンタクト部を介してトランジスタ素子Ｔｒの
ソース領域Ｓに接続され、電極パッド９は同じくコンタ
クト部を介してトランジスタ素子Ｔｒのドレイン領域Ｄ
に電気接続される。金属パタン８及び電極パッド９の材
料としてはアルミニウムの代わりに、タンタル、モリブ
デン、クロム、ニッケル等を用いても良い。金属パタン
８及び電極パッド９は第２層間絶縁膜１５により被覆さ
れる。この第２層間絶縁膜１５は常圧ＣＶＤ法で４００
nm程度の膜厚にＰＳＧを堆積して得られる。第２層間絶
縁膜１５には電極パッド９に達するコンタクト部と、ゲ
ート配線パタン１０に達するコンタクト部ＣＯＮが開口
される。第２層間絶縁膜１５の上には、スパッタリング
法により２５０nm程度の厚みでチタンが堆積される。こ
のチタンは所定の形状にパタニングされ、遮光パタン１
３に加工される。この遮光パタン１３はコンタクト部Ｃ
ＯＮを介してゲート配線パタン１０に電気接続される。
遮光パタン１３としては良好な遮光性と配線パタンに対
する良好なコンタクト性を備えた金属材料が選択され
る。金属材料としてはチタンの他に、モリブデン、クロ
ム、ニッケル、タングステン、タンタル、プラチナ、パ
ラジウム等を用いる事ができる。金属遮光パタン１３は
第３層間絶縁膜１６により覆われる。この第３層間絶縁
膜１６は、例えば常圧ＣＶＤ法により６００nm程度の膜
厚でＰＳＧを堆積して得られる。この第３層間絶縁膜１
６には電極パッド９に達するコンタクト部が開口されて
いる。第３層間絶縁膜１６の上にはスパッタリング法に
より１５０nm程度の膜厚でＩＴＯが成膜される。このＩ
ＴＯを所定の形状にパタニングして透明な画素電極６が
得られる。以上の様にして形状された表示基板１は、予
め対向電極４が形成された対向基板２に所定の間隙を介
して接合される。この間隙にツイストネマチック配向し
た液晶３が保持され、アクティブマトリクス型の表示装
置が完成する。
造方法を詳細に説明する。ガラス又は石英等からなる表
示基板１上に、減圧ＣＶＤ法により５０nmの厚みで多結
晶シリコン又は非晶質シリコンからなる半導体薄膜７を
成膜する。この半導体薄膜７はアイランド状にパタニン
グされる。半導体薄膜７は薄膜トランジスタ素子Ｔｒの
活性層になると共に、容量素子Ｃｓの下部電極を構成し
ている。半導体薄膜７の上にゲート絶縁膜１２を成膜す
る。このゲート絶縁膜１２は一部容量素子Ｃｓの誘電体
層となり、例えば酸化物からなる。但し、ゲート絶縁膜
１２の材料としては酸化物の他に、窒化物等も用いられ
る。あるいは、酸化物と窒化物の積層構造を採用しても
良い。次に、減圧ＣＶＤ法により、３５０nm程度の膜厚
で多結晶シリコン又は非晶質シリコンを成膜する。この
多結晶シリコン又は非晶質シリコンには不純物がドーピ
ングされ低抵抗化が図られると共に、所定の形状にパタ
ニングされゲート配線パタン１０及び補助配線パタン１
１となる。これらゲート配線パタン１０（ゲート電極を
含む）及び補助配線パタン１１は第１層間絶縁膜１４に
より被覆される。この第１層間絶縁膜１４は例えば常圧
ＣＶＤ法で６００nm程度の厚みにＰＳＧを成膜して得ら
れる。この第１層間絶縁膜１４には、トランジスタ素子
Ｔｒのソース領域Ｓ及びドレイン領域Ｄに達するコンタ
クト部と、ゲート配線パタン１０に達するコンタクト部
ＣＯＮが開口される。第１層間絶縁膜１４の材料として
は一般に常圧ＣＶＤ法又はプラズマＣＶＤ法による酸化
膜や窒化膜等を用いる事ができる。あるいは、ＳＯＧ等
他の形成方法による絶縁膜や、ポリイミド、アクリル樹
脂等の様な有機膜を用いる事も可能である。第１層間絶
縁膜１４の上にはスパッタリング法により６００nm程度
の膜厚でアルミニウムが堆積される。このアルミニウム
は所定の形状にパタニングされ、信号配線となる金属パ
タン８及び接続用の電極パッド９が形成される。金属パ
タン８はコンタクト部を介してトランジスタ素子Ｔｒの
ソース領域Ｓに接続され、電極パッド９は同じくコンタ
クト部を介してトランジスタ素子Ｔｒのドレイン領域Ｄ
に電気接続される。金属パタン８及び電極パッド９の材
料としてはアルミニウムの代わりに、タンタル、モリブ
デン、クロム、ニッケル等を用いても良い。金属パタン
８及び電極パッド９は第２層間絶縁膜１５により被覆さ
れる。この第２層間絶縁膜１５は常圧ＣＶＤ法で４００
nm程度の膜厚にＰＳＧを堆積して得られる。第２層間絶
縁膜１５には電極パッド９に達するコンタクト部と、ゲ
ート配線パタン１０に達するコンタクト部ＣＯＮが開口
される。第２層間絶縁膜１５の上には、スパッタリング
法により２５０nm程度の厚みでチタンが堆積される。こ
のチタンは所定の形状にパタニングされ、遮光パタン１
３に加工される。この遮光パタン１３はコンタクト部Ｃ
ＯＮを介してゲート配線パタン１０に電気接続される。
遮光パタン１３としては良好な遮光性と配線パタンに対
する良好なコンタクト性を備えた金属材料が選択され
る。金属材料としてはチタンの他に、モリブデン、クロ
ム、ニッケル、タングステン、タンタル、プラチナ、パ
ラジウム等を用いる事ができる。金属遮光パタン１３は
第３層間絶縁膜１６により覆われる。この第３層間絶縁
膜１６は、例えば常圧ＣＶＤ法により６００nm程度の膜
厚でＰＳＧを堆積して得られる。この第３層間絶縁膜１
６には電極パッド９に達するコンタクト部が開口されて
いる。第３層間絶縁膜１６の上にはスパッタリング法に
より１５０nm程度の膜厚でＩＴＯが成膜される。このＩ
ＴＯを所定の形状にパタニングして透明な画素電極６が
得られる。以上の様にして形状された表示基板１は、予
め対向電極４が形成された対向基板２に所定の間隙を介
して接合される。この間隙にツイストネマチック配向し
た液晶３が保持され、アクティブマトリクス型の表示装
置が完成する。
【００１２】図２は、図１に示した表示装置の平面パタ
ン形状を表わす模式図である。図示する様に、表示基板
はマトリクス状に配列した画素５の行に平行な遮光パタ
ン１３を有すると共に、画素５の列に平行に形成された
金属パタン８を含んでいる。遮光パタン１３と金属パタ
ン８とは互いに交差して、格子状に個々の画素電極を囲
むブラックマスク（ブラックマトリクス）を構成する。
又、画素５の行方向に沿ってゲート配線パタン１０及び
補助配線パタン１１も形成されている。本例では、金属
遮光パタン１３とゲート配線パタン１０がコンタクト部
ＣＯＮにより互いに電気接続されている。金属遮光パタ
ン１３は機能的に行方向の配線パタンと見做す事がで
き、ゲート配線パタン１０の実質的な低抵抗化を実現で
きる。なお、遮光パタン１３はマトリクス状に配列した
画素５の行毎に分割され且つ浮遊電位となっている。個
々の画素５は液晶セルＬＣを含んでいる。この液晶セル
ＬＣは画素電極６と対向電極４との間に保持された液晶
３からなる。トランジスタ素子Ｔｒは金属パタン８から
供給された信号電荷を画素電極６に供給する。容量素子
Ｃｓはこの信号電荷を補助的に保持する。前述した様
に、金属遮光パタン１３は画素５の行毎に分割され且つ
浮遊電位となっている。換言すると、画素電極６の電位
（画素電位）、金属パタン８の電位（信号電位）、補助
配線パタン１１の電位（共通電位）、他段のゲート配線
パタン１０の電位（ゲート電位）からは電気的に絶縁が
保たれている。
ン形状を表わす模式図である。図示する様に、表示基板
はマトリクス状に配列した画素５の行に平行な遮光パタ
ン１３を有すると共に、画素５の列に平行に形成された
金属パタン８を含んでいる。遮光パタン１３と金属パタ
ン８とは互いに交差して、格子状に個々の画素電極を囲
むブラックマスク（ブラックマトリクス）を構成する。
又、画素５の行方向に沿ってゲート配線パタン１０及び
補助配線パタン１１も形成されている。本例では、金属
遮光パタン１３とゲート配線パタン１０がコンタクト部
ＣＯＮにより互いに電気接続されている。金属遮光パタ
ン１３は機能的に行方向の配線パタンと見做す事がで
き、ゲート配線パタン１０の実質的な低抵抗化を実現で
きる。なお、遮光パタン１３はマトリクス状に配列した
画素５の行毎に分割され且つ浮遊電位となっている。個
々の画素５は液晶セルＬＣを含んでいる。この液晶セル
ＬＣは画素電極６と対向電極４との間に保持された液晶
３からなる。トランジスタ素子Ｔｒは金属パタン８から
供給された信号電荷を画素電極６に供給する。容量素子
Ｃｓはこの信号電荷を補助的に保持する。前述した様
に、金属遮光パタン１３は画素５の行毎に分割され且つ
浮遊電位となっている。換言すると、画素電極６の電位
（画素電位）、金属パタン８の電位（信号電位）、補助
配線パタン１１の電位（共通電位）、他段のゲート配線
パタン１０の電位（ゲート電位）からは電気的に絶縁が
保たれている。
【００１３】図３は、図１及び図２に示した表示装置の
全体的な構成を表わす等価回路図である。表示基板１上
には各画素毎に液晶セルＬＣ、トランジスタ素子Ｔｒ、
容量素子Ｃｓが形成されている。又、行状に配置したゲ
ート配線パタン１０、補助配線パタン１１、遮光パタン
１３も形成されている。画面部を構成するこれらの要素
に加えて、表示基板１の周辺部には垂直走査回路２１、
水平走査回路２２、画像信号供給スイッチ２３等が形成
されている。ゲート配線パタン１０は垂直走査回路２１
に接続する一方、金属パタン８は画像信号供給スイッチ
２３を介して水平走査回路２２に接続している。トラン
ジスタ素子Ｔｒのゲート電極はゲート配線パタン１０の
一部を構成し、ソース電極は対応する金属パタン８に接
続され、ドレイン電極は液晶セルＬＣに接続している。
液晶セルＬＣと並列に配された補助容量Ｃｓの片側の電
極は補助配線パタン１１に接続している。この補助配線
パタン１１は共通電位に保持されている。垂直走査回路
２１は順次ゲート配線パタン１０にゲート信号を供給
し、線順次でトランジスタ素子Ｔｒを開閉制御する。水
平走査回路２２はこれに同期して画像信号供給スイッチ
２３を順次開閉制御し、金属パタン８を介し画像信号を
供給する。この画像信号は線順次で選択されたトランジ
スタ素子Ｔｒを通して液晶セルＬＣに書き込まれる。容
量素子Ｃｓは補助的に画像信号の電荷を保持する。前述
した様に、ゲート配線パタン１０はコンタクト部ＣＯＮ
を介して遮光パタン１３に電気接続している。この遮光
パタン１３は画素電位、信号電位、共通電位、他段のゲ
ート電位からは電気的に絶縁が保たれている。コンタク
ト部ＣＯＮにより互いに接続されたゲート配線パタン１
０と遮光パタン１３は図示する様に等価的な二重配線構
造となり、合成された配線抵抗は顕著に低下する。
全体的な構成を表わす等価回路図である。表示基板１上
には各画素毎に液晶セルＬＣ、トランジスタ素子Ｔｒ、
容量素子Ｃｓが形成されている。又、行状に配置したゲ
ート配線パタン１０、補助配線パタン１１、遮光パタン
１３も形成されている。画面部を構成するこれらの要素
に加えて、表示基板１の周辺部には垂直走査回路２１、
水平走査回路２２、画像信号供給スイッチ２３等が形成
されている。ゲート配線パタン１０は垂直走査回路２１
に接続する一方、金属パタン８は画像信号供給スイッチ
２３を介して水平走査回路２２に接続している。トラン
ジスタ素子Ｔｒのゲート電極はゲート配線パタン１０の
一部を構成し、ソース電極は対応する金属パタン８に接
続され、ドレイン電極は液晶セルＬＣに接続している。
液晶セルＬＣと並列に配された補助容量Ｃｓの片側の電
極は補助配線パタン１１に接続している。この補助配線
パタン１１は共通電位に保持されている。垂直走査回路
２１は順次ゲート配線パタン１０にゲート信号を供給
し、線順次でトランジスタ素子Ｔｒを開閉制御する。水
平走査回路２２はこれに同期して画像信号供給スイッチ
２３を順次開閉制御し、金属パタン８を介し画像信号を
供給する。この画像信号は線順次で選択されたトランジ
スタ素子Ｔｒを通して液晶セルＬＣに書き込まれる。容
量素子Ｃｓは補助的に画像信号の電荷を保持する。前述
した様に、ゲート配線パタン１０はコンタクト部ＣＯＮ
を介して遮光パタン１３に電気接続している。この遮光
パタン１３は画素電位、信号電位、共通電位、他段のゲ
ート電位からは電気的に絶縁が保たれている。コンタク
ト部ＣＯＮにより互いに接続されたゲート配線パタン１
０と遮光パタン１３は図示する様に等価的な二重配線構
造となり、合成された配線抵抗は顕著に低下する。
【００１４】図４は、図２に示したパタン構造の変形例
を表わしている。基本的な構造は同様であり、対応する
部分には対応する参照番号を付して理解を容易にしてい
る。異なる点は、遮光パタン１３が異なる画素５の間に
渡って連続的に形成されているのに対し、ゲート配線パ
タン１０は画素５毎に分断され不連続的に形成されてい
る事である。具体的には、列方向の金属パタン８と交差
する部分から、ゲート配線パタン１０が除かれている。
ゲート配線パタン１０と金属パタン８との間の交差を除
去できるので、画質に悪影響を及ぼす寄生容量を減らす
事が可能になる。なお、この様にゲート配線パタン１０
を分断化しても、個々にコンタクト部ＣＯＮを介して金
属遮光パタン１３に接続されている為、全体としては各
行毎にゲート配線パタンは電気的に連続しており、何等
機能上問題はない。
を表わしている。基本的な構造は同様であり、対応する
部分には対応する参照番号を付して理解を容易にしてい
る。異なる点は、遮光パタン１３が異なる画素５の間に
渡って連続的に形成されているのに対し、ゲート配線パ
タン１０は画素５毎に分断され不連続的に形成されてい
る事である。具体的には、列方向の金属パタン８と交差
する部分から、ゲート配線パタン１０が除かれている。
ゲート配線パタン１０と金属パタン８との間の交差を除
去できるので、画質に悪影響を及ぼす寄生容量を減らす
事が可能になる。なお、この様にゲート配線パタン１０
を分断化しても、個々にコンタクト部ＣＯＮを介して金
属遮光パタン１３に接続されている為、全体としては各
行毎にゲート配線パタンは電気的に連続しており、何等
機能上問題はない。
【００１５】図５は、本発明にかかる表示装置の第２実
施例を示す模式的な断面図であり、図示を簡略化する為
表示基板１側のみを示している。基本的な構成は図１に
示した第１実施例と同様であり、対応する部分には対応
する参照番号を付して理解を容易にしている。異なる点
は、遮光パタン１３がゲート配線パタン１０ではなく補
助配線パタン１１側にコンタクト部ＣＯＮを介して接続
されている事である。即ち、本実施例では金属遮光パタ
ン１３と補助配線パタン１１を互いに接合して二層配線
構造を得ている。
施例を示す模式的な断面図であり、図示を簡略化する為
表示基板１側のみを示している。基本的な構成は図１に
示した第１実施例と同様であり、対応する部分には対応
する参照番号を付して理解を容易にしている。異なる点
は、遮光パタン１３がゲート配線パタン１０ではなく補
助配線パタン１１側にコンタクト部ＣＯＮを介して接続
されている事である。即ち、本実施例では金属遮光パタ
ン１３と補助配線パタン１１を互いに接合して二層配線
構造を得ている。
【００１６】図６は、図５に示した第２実施例の平面パ
タン形状を表わす模式図である。前述した様に、補助配
線パタン１１は各画素５毎に開口したコンタクト部ＣＯ
Ｎを介して遮光パタン１３に接続されている。一般に、
容量素子Ｃｓの片側電極を共通接続する補助配線パタン
１１は所定の共通電位に接続されている。従って、遮光
パタン１３もこの共通電位となる。この為、金属遮光パ
タン１３は表示領域内において全て同電位に保たれる
為、各行に対応した遮光パタン１３が物理的に互いに分
離している必要はなく、表示領域内に渡って互いに接続
されていても構わない。
タン形状を表わす模式図である。前述した様に、補助配
線パタン１１は各画素５毎に開口したコンタクト部ＣＯ
Ｎを介して遮光パタン１３に接続されている。一般に、
容量素子Ｃｓの片側電極を共通接続する補助配線パタン
１１は所定の共通電位に接続されている。従って、遮光
パタン１３もこの共通電位となる。この為、金属遮光パ
タン１３は表示領域内において全て同電位に保たれる
為、各行に対応した遮光パタン１３が物理的に互いに分
離している必要はなく、表示領域内に渡って互いに接続
されていても構わない。
【００１７】図７は、図５及び図６に示した第２実施例
の全体構成を示す等価回路図である。基本的には、図３
に示した第１実施例の構成と同様であり、対応する部分
には対応する参照番号を付して理解を容易にしている。
異なる点は、遮光パタン１３がコンタクト部ＣＯＮを介
してゲート配線パタン１０ではなく補助配線パタン１１
に接続している事である。遮光パタン１３は共通電位に
保持される一方、画素電位、信号電位、ゲート電位から
は電気的に絶縁状態が保たれる。金属遮光パタン１３と
補助配線パタン１１との相互接続により、実質的な配線
の低抵抗化を実現する事ができる。
の全体構成を示す等価回路図である。基本的には、図３
に示した第１実施例の構成と同様であり、対応する部分
には対応する参照番号を付して理解を容易にしている。
異なる点は、遮光パタン１３がコンタクト部ＣＯＮを介
してゲート配線パタン１０ではなく補助配線パタン１１
に接続している事である。遮光パタン１３は共通電位に
保持される一方、画素電位、信号電位、ゲート電位から
は電気的に絶縁状態が保たれる。金属遮光パタン１３と
補助配線パタン１１との相互接続により、実質的な配線
の低抵抗化を実現する事ができる。
【００１８】図８は、図５ないし図７を参照して説明し
た第２実施例の変形例を表わしている。基本的には図６
に示した構造と類似しており、対応する部分には対応す
る参照番号を付して理解を容易にしている。図６に示し
た例では補助配線パタン１１が行方向に沿って連続して
いるのに対し、本例では補助配線パタン１１が画素毎に
分断されている。換言すると、各画素５毎に独立した容
量素子の上部電極が設けられている。この上部電極（即
ち、分断化された補助配線パタン１１）はコンタクト部
ＣＯＮを介して金属遮光パタン１３に接続されている。
金属遮光パタン１３は表示領域全面に渡って連続してお
り、さらに表示領域外で共通電位に接続されている。従
って、各容量素子Ｃｓの上部電極は共通電位に接続され
ている。この結果、行方向に沿った各画素間において上
部電極を互いに接続しなくても良い事になり、これに必
要な補助配線パタン１１の占有面積を縮小化でき、高開
口率の画素レイアウトが実現可能である。さらに、補助
配線パタン１１と金属パタン（信号配線）８の交差をな
くす事ができる為、画質に悪影響を及ぼす寄生容量を低
減化できる。
た第２実施例の変形例を表わしている。基本的には図６
に示した構造と類似しており、対応する部分には対応す
る参照番号を付して理解を容易にしている。図６に示し
た例では補助配線パタン１１が行方向に沿って連続して
いるのに対し、本例では補助配線パタン１１が画素毎に
分断されている。換言すると、各画素５毎に独立した容
量素子の上部電極が設けられている。この上部電極（即
ち、分断化された補助配線パタン１１）はコンタクト部
ＣＯＮを介して金属遮光パタン１３に接続されている。
金属遮光パタン１３は表示領域全面に渡って連続してお
り、さらに表示領域外で共通電位に接続されている。従
って、各容量素子Ｃｓの上部電極は共通電位に接続され
ている。この結果、行方向に沿った各画素間において上
部電極を互いに接続しなくても良い事になり、これに必
要な補助配線パタン１１の占有面積を縮小化でき、高開
口率の画素レイアウトが実現可能である。さらに、補助
配線パタン１１と金属パタン（信号配線）８の交差をな
くす事ができる為、画質に悪影響を及ぼす寄生容量を低
減化できる。
【００１９】
【発明の効果】以上説明した様に、本発明によれば、金
属遮光パタンと半導体配線パタンとを相互に結線して複
合化し、配線の実効抵抗を下げる事ができる為、配線抵
抗に起因する画質の劣化を回避可能である。実質的な配
線抵抗が低下する為、配線パタン自体の線幅を細くする
事ができ、高開口率な画素レイアウトが可能となる。特
に、金属遮光パタンを容量素子の補助配線パタンと接続
させた場合、各パタンを画素毎に分断できる為各画素毎
に独立したレイアウトが可能になり高開口率化が実現で
きる。加えて、補助配線パタンと信号配線用金属パタン
との交差部をなくす事ができる為、容量カップリング等
に起因する画質の低下を回避可能である。
属遮光パタンと半導体配線パタンとを相互に結線して複
合化し、配線の実効抵抗を下げる事ができる為、配線抵
抗に起因する画質の劣化を回避可能である。実質的な配
線抵抗が低下する為、配線パタン自体の線幅を細くする
事ができ、高開口率な画素レイアウトが可能となる。特
に、金属遮光パタンを容量素子の補助配線パタンと接続
させた場合、各パタンを画素毎に分断できる為各画素毎
に独立したレイアウトが可能になり高開口率化が実現で
きる。加えて、補助配線パタンと信号配線用金属パタン
との交差部をなくす事ができる為、容量カップリング等
に起因する画質の低下を回避可能である。
【図１】本発明にかかる表示装置の第１実施例を示す模
式的な部分断面図である。
式的な部分断面図である。
【図２】同じく第１実施例の模式的な平面図である。
【図３】同じく第１実施例の等価回路図である。
【図４】第１実施例の変形例を示す平面図である。
【図５】本発明にかかる表示装置の第２実施例を示す模
式的な部分断面図である。
式的な部分断面図である。
【図６】同じく第２実施例の平面図である。
【図７】同じく第２実施例の等価回路図である。
【図８】第２実施例の変形例を示す平面図である。
【図９】従来の表示装置の一例を示す等価回路図であ
る。
る。
１ 表示基板 ２ 対向基板 ３ 液晶 ４ 対向電極 ５ 画素 ６ 画素電極 ７ 半導体薄膜 ８ 金属パタン １０ ゲート配線パタン １１ 補助配線パタン １３ 遮光パタン Ｔｒ トランジスタ素子 Ｃｓ 容量素子 ＬＣ 液晶セル ＣＯＮ コンタクト部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−257164（ＪＰ，Ａ) 特開 昭63−208896（ＪＰ，Ａ) 特開 平５−249492（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G02F 1/1343 G09F 9/30 H01L 29/786
Claims (4)
- 【請求項１】 マトリクス状に配列した画素を有する表
示基板と、所定の間隙を介して該表示基板に接合した透
明な対向基板と、該間隙に保持された電気光学物質とを
備えた表示装置であって、 前記表示基板は、画素毎に配された画素電極と、 同じく画素毎に配され対応する画素電極の駆動に用いる
素子と、 個々の素子の電気接続用に配され比較的抵抗の高い半導
体膜からなる配線パタンと、 個々の画素電極の周辺に遮光用として配され比較的抵抗
の低い金属膜からなる遮光パタンと、 該配線パタンに該遮光パタンを電気接続して、該配線パ
タンの抵抗を実効的に下げるコンタクト部とを具備し、 前記遮光パタンは異なる画素間に渡って連続的に形成さ
れている一方、前記配線パタンは画素毎に分断され不連
続的に形成されている 事を特徴とする表示装置。 - 【請求項２】 マトリクス状に配列した画素を有する表
示基板と、所定の間隙を介して該表示基板に接合した透
明な対向基板と、該間隙に保持された電気光学物質とを
備えた表示装置であって、 前記表示基板は、画素毎に配された画素電極と、 同じく画素毎に配され対応する画素電極の駆動に用いる
素子と、 個々の素子の電気接続用に配され比較的抵抗の高い半導
体膜からなる配線パタンと、 個々の画素電極の周辺に遮光用として配され比較的抵抗
の低い金属膜からなる遮光パタンと、 該配線パタンに該遮光パタンを電気接続して、該配線パ
タンの抵抗を実効的に下げるコンタクト部とを具備し、 前記表示基板は、マトリクス状に配列した画素の行に平
行な遮光パタンを有すると共に、画素の列に平行に形成
され且つ各素子に信号電荷を供給する金属パタンとを含
んでおり、該遮光パタンと金属パタンは互いに交差して
格子状に個々の 画素電極を囲むブラックマスクを構成す
る事を特徴とする表示装置。 - 【請求項３】 前記素子は画素電極に信号電荷を供給す
るトランジスタ素子と該信号電荷を補助的に保持する容
量素子とを含み、 前記配線パタンは各トランジスタ素子のゲート電極に接
続するゲート配線パタンと、各容量素子に接続する補助
配線パタンとを含み、 前記コンタクト部は該ゲート配線パタンと該補助配線パ
タンの何れか一方を該遮光パタンに電気接続し、 前記遮光パタンは表示基板全体に渡って所定の共通電位
に保持されていると共に、該コンタクト部を介して該補
助配線パタンの方に電気接続されている事を特徴とする
請求項２記載の表示装置。 - 【請求項４】 前記素子は画素電極に信号電荷を供給す
るトランジスタ素子と該信号電荷を補助的に保持する容
量素子とを含み、 前記配線パタンは各トランジスタ素子のゲート電極に接
続するゲート配線パタンと、各容量素子に接続する補助
配線パタンとを含み、 前記コンタクト部は該ゲート配線パタンと該補助配線パ
タンの何れか一方を該遮光パタンに電気接続し、 前記遮光パタンはマトリクス状に配列した画素の行毎に
分割されていると共に、該コンタクト部を介して画素の
行毎に対応するゲート配線パタンの方に電気接続されて
いる事を特徴とする請求項２記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6518595A JP3307144B2 (ja) | 1995-02-28 | 1995-02-28 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6518595A JP3307144B2 (ja) | 1995-02-28 | 1995-02-28 | 表示装置 |
Publications (2)
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